JP2011091146A - Method of manufacturing semiconductor device - Google Patents

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Sanyo Electric Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device achieving miniaturization by bringing a lead and an island near. <P>SOLUTION: A leadframe 50 including the island 14 and the leadframe 60 including the leads 20E-20H are prepared. The leadframe 50 and the leadframe 60 are overlapped, and a unit as one semiconductor device is composed of the island 14 included in the leadframe 50 and the leads 20E-20H included in the leadframe 60. Consequently, distances among the leads and the island do not have a restriction at a time when the leadframes are molded in a fixed shape, thereby the ends of the leads can be arranged near by the island. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に、アイランドとリードとを備えたリードフレーム型の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a lead frame type having an island and leads.

図１０を参照して、従来型の半導体装置１００の構成について説明する。図１０（Ａ）は半導体装置１００の平面図であり、図１０（Ｂ）はその断面図である（特許文献１）。   With reference to FIG. 10, a configuration of a conventional semiconductor device 100 will be described. 10A is a plan view of the semiconductor device 100, and FIG. 10B is a cross-sectional view thereof (Patent Document 1).

図１０（Ａ）および図１０（Ｂ）を参照して、半導体装置１００は、半導体素子１０４と、半導体素子１０４が実装されるランド１０２と、半導体素子１０４と接続されて端部が外部に導出されるリード１０１Ａ−１０１Ｄと、半導体素子１０４と各リードとを接続する接続板１０５Ａ、１０５Ｂと、これらを一体的に被覆する封止樹脂１０３とを備えた構成となっている。   Referring to FIGS. 10A and 10B, a semiconductor device 100 includes a semiconductor element 104, a land 102 on which the semiconductor element 104 is mounted, and an end connected to the semiconductor element 104 to the outside. The lead 101A-101D, the connection plates 105A and 105B that connect the semiconductor element 104 and each lead, and the sealing resin 103 that integrally covers these are provided.

半導体素子１０４は、バイポーラ型トランジスタやＭＯＳＦＥＴ等のディスクリード型のトランジスタであり、裏面の電極はランド１０２の上面に接続される。半導体素子１０４の上面に設けられた２つの電極は、各々が、接続板１０５Ａ、１０５Ｂを経由して、リード１０１Ａ、１０１Ｂに接続される。   The semiconductor element 104 is a disk lead type transistor such as a bipolar transistor or MOSFET, and the electrode on the back surface is connected to the top surface of the land 102. The two electrodes provided on the upper surface of the semiconductor element 104 are connected to the leads 101A and 101B via the connection plates 105A and 105B, respectively.

接続板１０５Ａ、１０５Ｂは、厚みが０．５ｍｍ程度の銅などの金属から成る金属板である。抵抗値が小さい接続板１０５Ａ、１０５Ｂを介して、半導体素子１０４とリード１０１Ａ、１０１Ｂとを接続することにより、径が数十μｍ程度の金属細線で接続する場合と比較すると、オン抵抗を低くすることができる。   The connection plates 105A and 105B are metal plates made of a metal such as copper having a thickness of about 0.5 mm. By connecting the semiconductor element 104 and the leads 101A and 101B via the connection plates 105A and 105B having a small resistance value, the on-resistance is lowered as compared with the case of connecting with a thin metal wire having a diameter of about several tens of μm. be able to.

上記した構成の半導体装置１００の製造方法は次の通りである。先ず、アイランド１０２およびリード１０１Ａ−１０１Ｄを含むリードフレームを用意する。次に、半田を介してアイランド１０２の上面に半導体素子１０４を固着する。更に、半田を介して接続板１０５Ａの一端を半導体素子１０４の上面に固着し、接続板１０５Ａの他端をリード１０１Ａの上面に固着する。同様に、接続板１０５Ｂの一端を半導体素子１０４の電極に接続し、他端をリード１０１Ｂに接続する。次に、モールド金型を用いたトランスファーモールドにより、アイランド１０２、半導体素子１０４、接続板１０５Ａ、１０５Ｂ、リード１０１Ａ−１０１Ｄの一部を封止樹脂１０３により被覆する。   A manufacturing method of the semiconductor device 100 having the above-described configuration is as follows. First, a lead frame including the island 102 and the leads 101A-101D is prepared. Next, the semiconductor element 104 is fixed to the upper surface of the island 102 via solder. Further, one end of the connection plate 105A is fixed to the upper surface of the semiconductor element 104 via solder, and the other end of the connection plate 105A is fixed to the upper surface of the lead 101A. Similarly, one end of the connection plate 105B is connected to the electrode of the semiconductor element 104, and the other end is connected to the lead 101B. Next, the island 102, the semiconductor element 104, the connection plates 105 </ b> A and 105 </ b> B, and part of the leads 101 </ b> A to 101 </ b> D are covered with the sealing resin 103 by transfer molding using a mold.

特開２００３−１１５５１２号公報JP 2003-115512 A

上記したような構成の半導体装置１００を小型化するためには、半導体装置１００に含まれる各構成要素の間隔を狭くすることが考えられる。図１０（Ａ）を参照して、例えば、アイランド１０２の右側の側辺端部と、リード１０１Ｂの左端とが離間する距離Ｌ１０を短くしたら、半導体装置１００の平面視での面積が小さくなり小型化が達成される。   In order to reduce the size of the semiconductor device 100 configured as described above, it is conceivable to reduce the interval between the constituent elements included in the semiconductor device 100. Referring to FIG. 10A, for example, if the distance L10 at which the right side end of the island 102 is separated from the left end of the lead 101B is shortened, the area of the semiconductor device 100 in plan view is reduced and the size is reduced. Is achieved.

しかしながら、製法上の理由により、この距離Ｌ１０を短くすることは非常に困難であった。具体的には、半導体装置１００に含まれるリードおよびアイランドは、製造工程では、一枚の導電箔に対して打ち抜き加工やエッチング加工を施したリードフレームの状態で用意される。従って、これらの加工方法によりリードおよびアイランドが成形されると、両者が離間する距離Ｌ１０は、導電箔の厚みの８０％以上となる。具体的には、アイランドおよびリードの材料となる導電箔の厚みが０．５ｍｍであれば、リードとアイランドとの距離は０．４ｍｍ以上となる。更に、リードおよびアイランドの途中部分に対して、図１０（Ｂ）に示すような曲折加工を行うと、この加工に伴い両者が離間する距離は更に長くなり、具体的には距離Ｌ１０は０．６ｍｍ程度以上となる。   However, it has been very difficult to shorten the distance L10 for manufacturing reasons. Specifically, the leads and islands included in the semiconductor device 100 are prepared in the form of a lead frame obtained by punching or etching a single conductive foil in the manufacturing process. Therefore, when leads and islands are formed by these processing methods, the distance L10 at which they are separated is 80% or more of the thickness of the conductive foil. Specifically, if the thickness of the conductive foil serving as the material for the island and the lead is 0.5 mm, the distance between the lead and the island is 0.4 mm or more. Further, when the bending process as shown in FIG. 10B is performed on the middle part of the lead and the island, the distance between them is further increased along with this process. It becomes about 6 mm or more.

本発明は、上述した問題を鑑みて成されたものである。本発明の主な目的は、リードとアイランドとを接近させることにより小型化を達成する半導体装置の製造方法を提供することにある。   The present invention has been made in view of the above-described problems. A main object of the present invention is to provide a method of manufacturing a semiconductor device that achieves miniaturization by bringing leads and islands close to each other.

本発明の半導体装置の製造方法は、アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意する工程と、前記第１リードフレームと前記第２リードフレームとを積層させて積層フレームを形成することにより、前記第１リードフレームに含まれる前記アイランドに、前記第２リードフレームに含まれる前記リードの端部が接近して配置されたユニットを構成する工程と、前記アイランドに実装された半導体素子の電極と前記リードとを電気的に接続する工程と、前記アイランド、前記リードおよび前記半導体素子を封止樹脂により被覆する工程と、を備えたことを特徴とする。   According to another aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a step of preparing a first lead frame including an island; a second lead frame including a lead; and the first lead frame and the second lead frame being stacked. Forming a unit in which an end of the lead included in the second lead frame is disposed close to the island included in the first lead frame, and is mounted on the island. And a step of electrically connecting the electrode of the semiconductor element and the lead, and a step of covering the island, the lead and the semiconductor element with a sealing resin.

本発明では、アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意し、両リードフレームを積層させることにより、リードをアイランドの近傍に配置させている。従って、背景技術のようにパンチングやエッチング等の加工工程により、アイランドとリードとの間隔が制約を受けない。従って、アイランドとリードとの距離を例えば０．０５ｍｍ以下に極めて短くすることが可能となり、半導体装置を平面視で小型化することが可能となる。また、半導体装置全体のサイズをそのままとすると、アイランドを大型化して、より高出力の大型のトランジスタをアイランドに固着することが可能となる。   In the present invention, a first lead frame including an island and a second lead frame including a lead are prepared, and the leads are arranged in the vicinity of the island by laminating both lead frames. Therefore, the distance between the island and the lead is not restricted by a processing process such as punching or etching as in the background art. Accordingly, the distance between the island and the lead can be extremely shortened to, for example, 0.05 mm or less, and the semiconductor device can be reduced in size in plan view. Further, if the size of the entire semiconductor device is left as it is, the island can be enlarged, and a large transistor with higher output can be fixed to the island.

本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図であり、（Ｃ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is the expanded top view, (C) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図であり、（Ｃ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is the expanded top view, (C) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は斜視図であり、（Ｂ）は平面図であり、（Ｃ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a perspective view, (B) is a top view, (C) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is sectional drawing, (B) is a top view. 本発明の半導体装置の製造方法により製造される半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。It is a figure which shows the semiconductor device manufactured by the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図であり、（Ｃ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is sectional drawing, (C) is sectional drawing. 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a top view, (B) is sectional drawing. 背景技術の半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。It is a figure which shows the semiconductor device of background art, (A) is a top view, (B) is sectional drawing.

＜第１の実施の形態：半導体装置の製造方法＞
図１から図５を参照して、本形態に係る半導体装置の製造方法を説明する。 <First Embodiment: Manufacturing Method of Semiconductor Device>
With reference to FIGS. 1 to 5, a method for manufacturing a semiconductor device according to this embodiment will be described.

図１および図２を参照して、先ず、形状が異なる２枚のリードフレームを用意する。具体的には、図１に示すアイランド１４を備えたリードフレーム５０と、図２に示すリード２０Ｅ−２０Ｈを備えたリードフレーム６０を用意する。リードフレーム５０とリードフレーム６０とは、後の工程にて重畳されて、リードフレーム５０に含まれるアイランド１４とリードフレーム６０に含まれるリード２０Ｅ−２０Ｈとで、１つの半導体装置となるユニットが構成される。   Referring to FIGS. 1 and 2, first, two lead frames having different shapes are prepared. Specifically, a lead frame 50 having an island 14 shown in FIG. 1 and a lead frame 60 having leads 20E-20H shown in FIG. 2 are prepared. The lead frame 50 and the lead frame 60 are overlapped in a later process, and the island 14 included in the lead frame 50 and the leads 20E-20H included in the lead frame 60 constitute a single semiconductor device unit. Is done.

図１を参照して、リードフレーム５０の構成を説明する。図１（Ａ）はリードフレーム５０を示す平面図であり、図１（Ｂ）は拡大平面図であり、図１（Ｃ）は図１（Ｂ）のＣ−Ｃ’における断面図である。   The configuration of the lead frame 50 will be described with reference to FIG. 1A is a plan view showing the lead frame 50, FIG. 1B is an enlarged plan view, and FIG. 1C is a cross-sectional view taken along C-C ′ of FIG. 1B.

図１（Ａ）を参照して、リードフレーム５０は、例えば厚みが０．５ｍｍ程度の金属箔に対して、プレス加工やエッチング加工を施すことにより所定形状に成形されている。そして、額縁形状の外枠５２の内部に、数十〜数百個のユニット５４が形成されている。ここで、ユニットとは１つの半導体装置となる部位のことである。また、リードフレーム５０の基材としては銅やアルミニウム等の金属が採用され、この基材の表面は例えばニッケル、パラジュームおよび金をこの順番で積層させた電解メッキ膜により被覆される。この様な構成は、後に説明するリードフレーム６０でも同様である。   Referring to FIG. 1A, a lead frame 50 is formed into a predetermined shape by, for example, pressing or etching a metal foil having a thickness of about 0.5 mm. Dozens to hundreds of units 54 are formed inside the frame-shaped outer frame 52. Here, the unit refers to a part that becomes one semiconductor device. Further, a metal such as copper or aluminum is employed as the base material of the lead frame 50, and the surface of the base material is covered with an electrolytic plating film in which, for example, nickel, palladium and gold are laminated in this order. Such a configuration is the same in the lead frame 60 described later.

リードフレーム５０には、額縁状の外枠５２の内部に格子状に連結帯５６Ａおよび連結帯５６Ｂを設けている。連結帯５６Ａは紙面上にて縦方向に細長く延在しており、連結帯５６Ｂは紙面上にて横方向に細長く延在している。本形態では、外枠５２、連結帯５６Ａおよび連結帯５６Ｂが、各ユニットを機械的に支持する支持部として機能している。   The lead frame 50 is provided with a connection band 56A and a connection band 56B in a lattice shape inside a frame-shaped outer frame 52. The connecting band 56A is elongated in the vertical direction on the paper surface, and the connecting band 56B is elongated in the horizontal direction on the paper surface. In this embodiment, the outer frame 52, the connecting band 56A, and the connecting band 56B function as a support unit that mechanically supports each unit.

また、外枠５２を部分的に円形に貫通して孔部が設けられており、この孔部はリードフレーム同士の位置合わせや、搬送の工程にて用いられる。具体的には、例えば、リードフレーム５０に設けられた孔部と、リードフレーム６０（図２参照）に設けられた孔部とを合致させることにより、両フレームに含まれるアイランドとリードとの位置合わせを行う。また、リードフレーム５０、６０を搬送する際には、製造用機械に設けた突起部で孔部を貫通する。   Further, a hole is provided by partially penetrating the outer frame 52, and this hole is used in the alignment of the lead frames and in the transporting process. Specifically, for example, by aligning the hole provided in the lead frame 50 with the hole provided in the lead frame 60 (see FIG. 2), the positions of the islands and the leads included in both frames are matched. Align. Further, when the lead frames 50 and 60 are conveyed, the holes are penetrated by the protrusions provided on the manufacturing machine.

更に、ユニット５４Ａに含まれるアイランド１４の左側の側辺は連結部２２を介して外枠５２と連結されており、アイランド１４の右側の側辺は連結部２２を介して隣のユニット５４Ｂと連結されている。この様にすることで、製造工程の途中段階でアイランド１４が変形することが防止される。   Further, the left side of the island 14 included in the unit 54A is connected to the outer frame 52 via the connecting portion 22, and the right side of the island 14 is connected to the adjacent unit 54B via the connecting portion 22. Has been. By doing so, the island 14 is prevented from being deformed in the middle of the manufacturing process.

図１（Ｂ）を参照して、外枠５２、連結帯５６Ａおよび連結帯５６Ｂにより四角に囲まれる領域に、２つのユニット５４Ａ、５４Ｂが配置されている。ユニット５４Ｂは、アイランド１４と複数のリード２０Ａ−２０Ｄから構成されている。アイランド１４は、４つの側辺を備えた四角形形状であり、平面視での大きさは、固着される半導体素子よりも若干大きな程度（例えば５．５ｍｍ×５．５ｍｍ程度）である。また、アイランド１４の下側の側辺は、リード２０Ａ−２０Ｄを経由して、リードフレーム５０の連結帯５６Ｂと連続している。   Referring to FIG. 1B, two units 54A and 54B are arranged in a region surrounded by a square by outer frame 52, connecting band 56A and connecting band 56B. The unit 54B includes the island 14 and a plurality of leads 20A-20D. The island 14 has a quadrangular shape having four sides, and the size in plan view is slightly larger than the semiconductor element to be fixed (for example, about 5.5 mm × 5.5 mm). The lower side of the island 14 is continuous with the connection band 56B of the lead frame 50 via the leads 20A-20D.

ユニット５４Ａの構造は上記したユニット５４Ｂと同様である。   The structure of the unit 54A is the same as that of the unit 54B.

図１（Ｃ）は、１つのユニットの断面図であり、リード２０Ｄとアイランド１４との間には、厚み方向に傾斜する傾斜部２１Ｄが設けられている。この傾斜部２１Ｄは、プレス機による曲折加工で形成される。更に、傾斜部２１Ｄの高さＬ１は、例えば０．５ｍｍ程度である。傾斜部２１Ｄを設けることにより、製造される半導体装置にて、リード２０Ｄに引張応力が作用した際に、この応力を低減させることができる。   FIG. 1C is a cross-sectional view of one unit, and an inclined portion 21D that is inclined in the thickness direction is provided between the lead 20D and the island 14. The inclined portion 21D is formed by bending with a press. Furthermore, the height L1 of the inclined portion 21D is, for example, about 0.5 mm. By providing the inclined portion 21D, this stress can be reduced when a tensile stress is applied to the lead 20D in the manufactured semiconductor device.

通常のリードフレームでは、１つのユニットの内部に半導体装置に必要とされる全てのアイランドおよびリードが設けられているが、図１に示すリードフレーム５０では主にアイランド１４のみが各ユニットに含まれており、リードは含まれていない。この理由は、図１に示すリードフレーム５０のアイランド１４と、図２に示すリードフレーム６０のリード２０Ｅ等で、１つのユニットを構成するからである。この様にすることで、１枚のリードフレームに、ユニットを構成するアイランドおよびリードの全てを設ける場合と比較すると、アイランドをリードに接近させることが出来る。   In a normal lead frame, all the islands and leads required for the semiconductor device are provided in one unit. However, in the lead frame 50 shown in FIG. 1, only the island 14 is mainly included in each unit. Leads are not included. This is because the island 14 of the lead frame 50 shown in FIG. 1 and the leads 20E of the lead frame 60 shown in FIG. 2 constitute one unit. In this way, the island can be brought closer to the leads as compared to the case where all of the islands and leads constituting the unit are provided in one lead frame.

図２を参照して、他のリードフレーム６０の構成を説明する。図２（Ａ）はリードフレーム６０を示す平面図であり、図２（Ｂ）はその拡大図であり、図２（Ｃ）は図２（Ｂ）のＣ−Ｃ’線に於ける断面図である。   The configuration of another lead frame 60 will be described with reference to FIG. 2A is a plan view showing the lead frame 60, FIG. 2B is an enlarged view thereof, and FIG. 2C is a sectional view taken along the line CC ′ of FIG. 2B. It is.

図２（Ａ）および図２（Ｂ）に示すリードフレーム６０の概略的な構成は、図１に示したリードフレーム６０と同様である。即ち、リードフレーム６０は、額縁状の外枠６２と、外枠６２の内部に設けられた支持部である連結帯６６Ａ、６６Ｂと、これらの連結帯の内部に設けられる多数のユニットを備えている。また、リードフレーム６０の厚みもリードフレーム５０と同様である。   The schematic structure of the lead frame 60 shown in FIGS. 2A and 2B is the same as that of the lead frame 60 shown in FIG. That is, the lead frame 60 includes a frame-shaped outer frame 62, connection bands 66A and 66B that are support portions provided inside the outer frame 62, and a large number of units provided inside these connection bands. Yes. The thickness of the lead frame 60 is the same as that of the lead frame 50.

更に、図１に示したリードフレーム５０では、ユニット５４Ａ、５４Ｂの内部にはアイランド１４が構成されていたが、ここでは、ユニット５４Ａ、５４Ｂの内部には、リード２０Ｅ−４０Ｈが形成されている。そして、リードフレーム５０に含まれるアイランド１４と、リードフレーム６０に含まれるリード２０Ｅ−２０Ｈとを組みあわせることによって、ユニット５４Ａ、５４Ｂが得られる。   Further, in the lead frame 50 shown in FIG. 1, the islands 14 are formed inside the units 54A and 54B, but here, leads 20E-40H are formed inside the units 54A and 54B. . Then, by combining the island 14 included in the lead frame 50 and the leads 20E-20H included in the lead frame 60, the units 54A and 54B are obtained.

図２（Ｂ）を参照して、リード２０Ｈ−２０Ｅは、紙面上に於ける上端が外枠６２と連続している。また、３つのリード２０Ｅ−２０Ｇの下端は、ポスト２６として一体的に連結されている。更に、リード２０Ｈの下端も幅広のポスト２４とされている。紙面上に於けるポスト２６の下側側辺と、ポスト２４の下側側辺は、同一直線状に位置している。また、ポスト２６、２４は、接続板等の接続手段を経由して半導体素子の電極と電気的に接続される部位である。   Referring to FIG. 2B, the lead 20H-20E has an upper end continuous with the outer frame 62 on the paper surface. Further, the lower ends of the three leads 20E-20G are integrally connected as a post 26. Further, the lower end of the lead 20H is also a wide post 24. The lower side of the post 26 and the lower side of the post 24 on the paper surface are located on the same straight line. The posts 26 and 24 are portions that are electrically connected to the electrodes of the semiconductor element via connection means such as a connection plate.

図２（Ｃ）の断面図を参照して、リード２０Ｈの構成を説明する。リード２０Ｈの構成は、紙面の左側から、第１平坦部２１Ｅ、第１傾斜部２１Ｆ、第２平坦部２１Ｇ、第２傾斜部２１Ｈおよびポスト２４となっている。リード２０Ｈのこの様な形状もプレス加工により実現されている。   The configuration of the lead 20H will be described with reference to the cross-sectional view of FIG. The structure of the lead 20H is a first flat portion 21E, a first inclined portion 21F, a second flat portion 21G, a second inclined portion 21H, and a post 24 from the left side of the drawing. Such a shape of the lead 20H is also realized by pressing.

第１平坦部２１Ｅは図２（Ｂ）に示す上側の外枠６２と連続する部位である。   The first flat portion 21E is a portion that is continuous with the upper outer frame 62 shown in FIG.

第１傾斜部２１Ｆは、ポスト２４の方向に向かって下側に傾斜する部位であり、第１傾斜部２１Ｆが下方に曲折される長さＬ２は、図１に示すリードフレーム５０の厚みと同等（例えば０．５ｍｍ程度）である。この様な長さの第１傾斜部２１Ｆを設ける理由は、図２に示すリードフレーム６０を、図１に示すリードフレーム５０の上面に重畳させた際に、図１（Ｃ）に示すリード２０Ｄと、図２（Ｃ）に示すリード２０Ｈの第２平坦部２１Ｇとを、同一平面上に配置させるためである。ここで、リードフレーム５０とリードフレーム６０との接着に接合材が用いられる場合は、第１傾斜部２１Ｆの高さＬ２を、接合材の厚みとリードフレーム６０の厚みとを加算した長さにしても良い。   The first inclined portion 21F is a portion inclined downward in the direction of the post 24, and the length L2 at which the first inclined portion 21F is bent downward is equal to the thickness of the lead frame 50 shown in FIG. (For example, about 0.5 mm). The reason for providing the first inclined portion 21F having such a length is that when the lead frame 60 shown in FIG. 2 is superimposed on the upper surface of the lead frame 50 shown in FIG. 1, the lead 20D shown in FIG. This is because the second flat portion 21G of the lead 20H shown in FIG. 2C is arranged on the same plane. Here, when a bonding material is used for bonding the lead frame 50 and the lead frame 60, the height L2 of the first inclined portion 21F is set to a length obtained by adding the thickness of the bonding material and the thickness of the lead frame 60. May be.

第２平坦部２１Ｇおよび第２傾斜部２１Ｈは、図１（Ｃ）に示すリード２０Ｄおよび傾斜部２１Ｄに相当する部位である。また、第２傾斜部２１Ｈの高さＬ３は、図１（Ｃ）に示す傾斜部２１Ｄの高さＬ１と同等である。   The second flat portion 21G and the second inclined portion 21H are portions corresponding to the lead 20D and the inclined portion 21D shown in FIG. Further, the height L3 of the second inclined portion 21H is equal to the height L1 of the inclined portion 21D shown in FIG.

ポスト２４は、第２傾斜部２１Ｈから連続する平坦な領域であり、ポスト２４の右側端部は、後の工程にて図１（Ｂ）に示すアイランドの直近に配置される。   The post 24 is a flat region continuous from the second inclined portion 21H, and the right end portion of the post 24 is disposed in the immediate vicinity of the island shown in FIG.

図３を参照して、次に、図１に示したリードフレーム５０と、図２に示したリードフレーム６０とを重畳させて、リードフレームの積層体である積層フレーム６６を形成する。図３（Ａ）は本工程を示す斜視図であり、図３（Ｂ）は積層フレーム６６を示す平面図であり、図３（Ｃ）は積層フレーム６６の断面図である。ここでは、リードフレーム５０を疎なハッチングで示し、リードフレーム６０を密なハッチングにて示している。   Referring to FIG. 3, next, the lead frame 50 shown in FIG. 1 and the lead frame 60 shown in FIG. 2 are overlapped to form a laminated frame 66 that is a laminate of lead frames. FIG. 3A is a perspective view showing this process, FIG. 3B is a plan view showing the laminated frame 66, and FIG. 3C is a cross-sectional view of the laminated frame 66. Here, the lead frame 50 is shown by sparse hatching, and the lead frame 60 is shown by dense hatching.

ここでは、リードフレーム６０のアイランドは何も実装されていない状態であるが、本工程に先行してリードフレーム６０のアイランド１４に既に半導体素子が実装された状態でも良い。   Here, no island of the lead frame 60 is mounted, but a semiconductor element may already be mounted on the island 14 of the lead frame 60 prior to this process.

図３（Ａ）を参照して、リードフレーム５０の上面にリードフレーム６０の下面を接着することにより、両リードが積層された積層フレーム６６を形成する。両リードフレームの接着には、絶縁性あるいは導電性の接着剤が用いられる。また、本工程では、リードフレーム５０に含まれるリードと、リードフレーム６０に含まれるアイランドとの位置を正確に整合させるために、両リードフレームに位置合わせマークが設けられても良い。この位置合わせマークとしては、両リードフレームの残余部（支持部）に設けられた貫通孔、突起部、凹状部等が用いられる。これらの位置合わせマークを視覚的に確認しつつ、両リードフレームの位置を正確に整合させることにより、図３（Ｂ）に示すリードとアイランドとを接近させて、両者の距離Ｌ４を所定の値にすることが出来る。   Referring to FIG. 3A, the lower surface of the lead frame 60 is bonded to the upper surface of the lead frame 50 to form a laminated frame 66 in which both leads are laminated. An insulating or conductive adhesive is used for bonding the two lead frames. In this step, in order to accurately align the positions of the leads included in the lead frame 50 and the islands included in the lead frame 60, alignment marks may be provided on both lead frames. As this alignment mark, a through hole, a protrusion, a concave portion or the like provided in the remaining portion (support portion) of both lead frames is used. While visually confirming these alignment marks, the positions of both lead frames are accurately aligned to bring the leads and islands shown in FIG. 3B closer to each other, and the distance L4 between them is set to a predetermined value. Can be made.

図３（Ｂ）を参照して、積層フレーム６６に含まれるユニット５４Ｂの構成を説明する。ユニット５４Ｂには、アイランド１４と、アイランド１４の下側側辺から導出するリード２０Ａ−２０Ｄと、アイランド１４の上側側辺に一端が接近するリード２０Ｅ−２０Ｈが含まれている。ここで、密なハッチングで示されるアイランド１４およびリード２０Ａ−２０Ｄは、図３（Ａ）に示すリードフレーム５０の一部である。一方、疎なハッチングで示されるリード２０Ｅ−２０Ｈは、リードフレーム６０に含まれている。   With reference to FIG. 3B, the configuration of the unit 54B included in the laminated frame 66 will be described. The unit 54B includes an island 14, leads 20A-20D led out from the lower side of the island 14, and leads 20E-20H whose one end approaches the upper side of the island 14. Here, the island 14 and the leads 20A to 20D indicated by dense hatching are a part of the lead frame 50 shown in FIG. On the other hand, leads 20E-20H indicated by sparse hatching are included in the lead frame 60.

本形態では、上記したように２つのリードフレームを積層させて一体化させることでユニット５４Ｂ等を構成している。この様にすることで、図３（Ｂ）のユニット５４Ｂを参照して、リード２０Ｅ−２０Ｈの紙面上に於ける下側の端部と、アイランド１４の上側側辺との距離Ｌ４を、例えば０．０５ｍｍ以下にすることが出来る。   In this embodiment, as described above, the unit 54B and the like are configured by stacking and integrating two lead frames. In this way, with reference to the unit 54B in FIG. 3B, the distance L4 between the lower end portion of the lead 20E-20H on the paper surface and the upper side of the island 14 is, for example, It can be 0.05 mm or less.

背景技術では、打ち抜き加工やエッチング加工により１つのリードフレームからユニットを構成するリードおよびアイランドの全てが形成されていた。従って、製造上の制約により、アイランドとリードとの距離を０．５ｍｍ以下にすることは非常に困難であった。一方、本形態では、１つのリードフレームでアイランドおよびリードを構成するのではなく、両者を個別のリードフレームとして用意している。そして、２つのリードフレームを積層させて一体化することで、アイランドの直近にリードの端部を配置させることが可能となる。即ち、リードフレームを所定形状に加工する際の制約を受けることなく、リードおよびアイランドの位置を決定することが出来る。   In the background art, all of the leads and islands constituting the unit are formed from one lead frame by punching or etching. Therefore, it has been very difficult to reduce the distance between the island and the lead to 0.5 mm or less due to manufacturing restrictions. On the other hand, in this embodiment, the island and the lead are not constituted by one lead frame, but both are prepared as individual lead frames. Then, by stacking and integrating the two lead frames, the end portion of the lead can be disposed in the immediate vicinity of the island. That is, the position of the lead and the island can be determined without being restricted when the lead frame is processed into a predetermined shape.

更にまた、リードの途中部分に図３（Ｃ）に示すような傾斜部が設けられる場合、このような傾斜部はプレス加工で実現される。背景技術では、全てのリードが１つのリードフレームに設けられていたので、プレス加工によりリードの長さが短くなり、結果的にリードがアイランドから更に離されてしまう問題があった。一方、本形態では、プレスによりリードが変異する長さを予め考慮してリードを設計すれば、プレス加工を施しても、アイランドの直近にリードを配置することが出来る。   Furthermore, when an inclined portion as shown in FIG. 3C is provided in the middle portion of the lead, such an inclined portion is realized by pressing. In the background art, since all the leads are provided in one lead frame, the length of the leads is shortened by press working, and as a result, there is a problem that the leads are further separated from the island. On the other hand, in this embodiment, if the lead is designed in consideration of the length that the lead is deformed by the press in advance, the lead can be arranged in the immediate vicinity of the island even if press working is performed.

図３（Ｃ）を参照して、リードフレーム６０の一部であるリード２０Ｈの構成は、図２（Ｃ）を参照して説明したとおりであり、複数の平坦部と傾斜部とから構成されている。ここで、第１傾斜部２１Ｆは、各リードの露出部を同一平面上に配置させるために設けられている。具体的には、この第１傾斜部２１Ｆを設けない場合、両リードフレームを上下方向に積層させていることから、上側のリードフレーム５０に含まれるリードが、下側のリードフレーム６０に含まれるリードよりも上方に位置する。具体的には、リードフレーム５０に含まれるリード２０Ｈの第２平坦部２１Ｇが、リードフレーム６０に含まれるリード２０Ｄよりも上方に配置される。この様になると、外部に導出するリードの位置が厚み方向にばらつくこととなり、製造される半導体装置を安定して実装することが困難になる。   With reference to FIG. 3C, the configuration of the lead 20H, which is a part of the lead frame 60, is as described with reference to FIG. 2C, and includes a plurality of flat portions and inclined portions. ing. Here, the first inclined portion 21F is provided to arrange the exposed portions of the leads on the same plane. Specifically, when the first inclined portion 21F is not provided, the lead frames included in the upper lead frame 50 are included in the lower lead frame 60 because both lead frames are stacked in the vertical direction. Located above the lead. Specifically, the second flat portion 21G of the lead 20H included in the lead frame 50 is disposed above the lead 20D included in the lead frame 60. In this case, the position of the lead led out to the outside varies in the thickness direction, and it becomes difficult to stably mount the manufactured semiconductor device.

本形態では、各リードの露出部を同一平面上に配置させるために、上面に配置されたリードフレーム５０のリードに、下方に傾斜する傾斜部を設けている。具体的には、リード２０Ｈの途中に第１傾斜部２１Ｆを設けており、第１傾斜部２１Ｆが下方に傾斜する長さＬ２は、リードフレーム６０の厚みと同じである。また、両リードフレームを接着させるために両者の間に接着剤が介在する場合、Ｌ２は、この接着剤とリードフレーム６０の厚みを加算した長さになる。   In this embodiment, in order to arrange the exposed portions of the leads on the same plane, the leads of the lead frame 50 arranged on the upper surface are provided with inclined portions that are inclined downward. Specifically, the first inclined portion 21F is provided in the middle of the lead 20H, and the length L2 at which the first inclined portion 21F is inclined downward is the same as the thickness of the lead frame 60. When an adhesive is interposed between the two lead frames in order to bond the two lead frames, L2 has a length obtained by adding the thickness of the adhesive and the lead frame 60.

この様にすることで、リード２０Ｈの第２平坦部２１Ｇと、リード２０Ｄとが同一平面上に位置する。従って、ユニット５４Ｂに含まれる全てのリードの外部に露出する部分が、同一平面上に配置されることとなり、製造される半導体装置を安定して実装することが出来る。   By doing so, the second flat portion 21G of the lead 20H and the lead 20D are positioned on the same plane. Therefore, the portions exposed to the outside of all the leads included in the unit 54B are arranged on the same plane, and the manufactured semiconductor device can be stably mounted.

更に、上記した構成の積層フレーム６６は、ＭＡＰで一括して半導体装置を製造するためのリードフレームとして用いることが出来る。この場合は、積層フレーム６６にマトリックス状に配置される複数個のユニット５４Ａ等を１つのブロックとし、先ず、このブロック毎に半導体素子の実装および接続を行う。次に、１つのブロックをモールド金型のキャビティに収納させて一体の封止樹脂により樹脂封止する。更に、ブロックを構成する封止樹脂および積層フレーム６６をダイシング等の切断手段によりユニット毎に分離する。   Further, the laminated frame 66 having the above-described configuration can be used as a lead frame for manufacturing semiconductor devices collectively with MAP. In this case, a plurality of units 54A and the like arranged in a matrix on the laminated frame 66 are used as one block, and first, semiconductor elements are mounted and connected for each block. Next, one block is accommodated in the cavity of the mold and resin-sealed with an integral sealing resin. Further, the sealing resin constituting the block and the laminated frame 66 are separated for each unit by a cutting means such as dicing.

また、この場合は、各ユニット同士の間に設けられる連結帯５６Ａ、５６Ｂは、ダイシングに使用されるブレードの幅よりも狭く形成される。この様にすることで、各ユニットを分離するダイシング工程にて、連結帯５６Ａ、５６Ｂは除去され、各ユニットに含まれるリードが電気的に分離される。   In this case, the connection bands 56A and 56B provided between the units are formed narrower than the width of the blade used for dicing. By doing in this way, in the dicing process which isolate | separates each unit, the connection bands 56A and 56B are removed, and the lead contained in each unit is electrically separated.

図４を参照して、次に、各ユニットのアイランド１４に半導体素子１２を実装し、半導体素子１２とリード２０等とを電気的に接続する。図４（Ａ）は本工程を示す平面図であり、図４（Ｂ）は本工程を示す断面図である。   Referring to FIG. 4, next, the semiconductor element 12 is mounted on the island 14 of each unit, and the semiconductor element 12 and the leads 20 and the like are electrically connected. FIG. 4A is a plan view showing this step, and FIG. 4B is a cross-sectional view showing this step.

図４（Ａ）および図４（Ｂ）を参照して、半導体素子１２がＭＯＳＦＥＴの場合、半導体素子１２の下面にはドレイン電極が設けられ、半導体素子１２の上面にはゲート電極とソース電極が設けられている。そして、半導体素子１２の下面のドレイン電極は、Ａｇペーストや半田等の導電性固着材を介して、アイランド１４の上面に接合されている。ここで、半導体素子１２は、本工程にてアイランド１４に固着されても良いし、図３（Ａ）に示すリードフレームの積層を行う前に予めアイランド１４に固着された状態で用意されても良い。   4A and 4B, when the semiconductor element 12 is a MOSFET, a drain electrode is provided on the lower surface of the semiconductor element 12, and a gate electrode and a source electrode are provided on the upper surface of the semiconductor element 12. Is provided. The drain electrode on the lower surface of the semiconductor element 12 is bonded to the upper surface of the island 14 via a conductive fixing material such as Ag paste or solder. Here, the semiconductor element 12 may be fixed to the island 14 in this step, or may be prepared in a state of being fixed to the island 14 in advance before the lead frames shown in FIG. good.

半導体素子１２の上面に配置されたソース電極は、リード２０Ｅ−２０Ｇの先端に設けられたポスト２６と、接続板１６Ａを経由して接続される。接続板１６Ａの接続にはＡｇペーストや半田等の導電性固着材が用いられる。   The source electrode disposed on the upper surface of the semiconductor element 12 is connected to the post 26 provided at the tip of the lead 20E-20G via the connection plate 16A. For the connection of the connection plate 16A, a conductive fixing material such as Ag paste or solder is used.

接続板１６Ａは、厚みが０．５ｍｍ程度の銅等から成る銅板を所定形状に成型したものであり、一方の端部が半導体素子１２の電極に接合され、他方の端部がポスト２６の上面に固着される。   The connection plate 16A is formed by molding a copper plate made of copper or the like having a thickness of about 0.5 mm into a predetermined shape. One end is joined to the electrode of the semiconductor element 12 and the other end is the upper surface of the post 26. It is fixed to.

接続板１６Ｂの形状は、接続板１６Ａと同様であり、一方の端部がリード２０Ｈのポスト２４に接合され、他方の端部が半導体素子１２のゲート電極に接合される。   The shape of the connection plate 16B is the same as that of the connection plate 16A. One end is joined to the post 24 of the lead 20H and the other end is joined to the gate electrode of the semiconductor element 12.

ユニット５４Ａに関しても、ユニット５４Ｂと同様に、半導体素子１２の実装および電気的接続が行われる。   The unit 54A is also mounted and electrically connected to the semiconductor element 12 in the same manner as the unit 54B.

ここで、上記では、半導体素子１２の上面に設けた電極の接続に接続板１６Ａが用いられていたが、これに替えて金属細線が用いられても良い。   Here, in the above description, the connection plate 16A is used to connect the electrodes provided on the upper surface of the semiconductor element 12. However, a thin metal wire may be used instead.

図５を参照して、次に、ユニット毎に樹脂封止を行う。図５（Ａ）は本工程を示す断面図であり、図５（Ｂ）は本工程を終了した積層フレーム６６を示す平面図である。   Next, referring to FIG. 5, resin sealing is performed for each unit. FIG. 5A is a cross-sectional view showing this step, and FIG. 5B is a plan view showing the laminated frame 66 that has finished this step.

図５（Ａ）を参照して、本工程では、モールド金型を使用したトランスファーモールドにより各ユニットを樹脂封止している。モールド金型７０は、上金型７２と下金型７４とから成り、両者を当接することによりキャビティ７６が形成される。そして、アイランド１４、半導体素子１２、接続板１６Ｂおよびリード２０Ｄ、２０Ｈの一部を、キャビティ７６に収納する。次に、液状または半固形状の封止樹脂をキャビティ７６に充填して加熱硬化することより、アイランド１４、各半導体素子１２、各接続板およびリードは樹脂封止される。ここでは、積層フレーム６６に設けられた各ユニットが個別にキャビティ７６に収納して樹脂封止される。   Referring to FIG. 5A, in this step, each unit is resin-sealed by transfer molding using a mold. The mold 70 is composed of an upper mold 72 and a lower mold 74, and a cavity 76 is formed by contacting both. The island 14, the semiconductor element 12, the connection plate 16 </ b> B, and a part of the leads 20 </ b> D and 20 </ b> H are housed in the cavity 76. Next, the island 14, each semiconductor element 12, each connection plate, and the lead are resin-sealed by filling the cavity 76 with liquid or semi-solid sealing resin and heat-curing. Here, each unit provided in the laminated frame 66 is individually housed in the cavity 76 and resin-sealed.

図５（Ｂ）に本工程が終了した後の積層フレーム６６の平面図を示す。   FIG. 5B shows a plan view of the laminated frame 66 after this process is completed.

上記工程が終了した後は、各ユニットのリードを積層フレーム６６の外枠５２および連結帯５６Ａ、５６Ｂから分離させる工程、各ユニットの電気的特性を測定する工程等を経て、図６に示す構成の半導体装置１０が製造される。   After the above process is completed, the structure shown in FIG. 6 is obtained through a process of separating the leads of each unit from the outer frame 52 of the laminated frame 66 and the connection bands 56A and 56B, a process of measuring electrical characteristics of each unit, and the like. The semiconductor device 10 is manufactured.

ここで、上記説明では、積層フレーム６６に含まれるユニットを個別に樹脂封止する場合について説明したが、この方法に替えてＭＡＰ（Ｍｏｌｄｅｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）が採用されても良い。この場合は、図３に示す積層フレーム６６に含まれる複数のユニットが一括して樹脂封止され、この後に封止樹脂およびリードフレームを切断することによりユニットを個別に分離する。   Here, in the above description, the case where the units included in the laminated frame 66 are individually resin-sealed has been described. However, MAP (Molded Array Package) may be adopted instead of this method. In this case, a plurality of units included in the laminated frame 66 shown in FIG. 3 are collectively sealed with resin, and thereafter, the units are individually separated by cutting the sealing resin and the lead frame.

＜第２の実施の形態：半導体装置＞
図６を参照して、本形態の製造方法により製造される半導体装置１０の構成を説明する。図６（Ａ）は半導体装置１０の平面図であり、図６（Ｂ）は図６（Ａ）のＢ−Ｂ’線に於ける断面図である。 <Second Embodiment: Semiconductor Device>
With reference to FIG. 6, the structure of the semiconductor device 10 manufactured by the manufacturing method of this embodiment will be described. 6A is a plan view of the semiconductor device 10, and FIG. 6B is a cross-sectional view taken along the line BB ′ of FIG. 6A.

図６（Ａ）を参照して、半導体装置１０は、アイランド１４と、アイランド１４の上面に固着された半導体素子１２と、半導体素子１２と各リードとを接続する接続板１６Ａ等と、これらを一体的に被覆する封止樹脂３８とを備えて構成されている。   6A, the semiconductor device 10 includes an island 14, a semiconductor element 12 fixed to the upper surface of the island 14, a connection plate 16A for connecting the semiconductor element 12 and each lead, and the like. And a sealing resin 38 that is integrally covered.

半導体素子１２としては、上面および下面に電極が形成された素子が採用される。具体的には、ＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等が、半導体素子１２として採用可能である。またここで、半導体素子としてＩＣが採用されても良い。   As the semiconductor element 12, an element having electrodes formed on the upper surface and the lower surface is employed. Specifically, a MOSFET, bipolar transistor, IGBT, or the like can be used as the semiconductor element 12. Here, an IC may be employed as the semiconductor element.

図６（Ａ）および図６（Ｃ）を参照して、半導体素子１２の上面に設けられた電極は、接続板１６Ａ、１６Ｂを経由して、リードの接続部と接続される。半導体素子１２がＭＯＳＦＥＴの場合、半導体素子１２の上面に設けられたソース電極は、比較的大きな接続板１６Ａを経由して、リード２０Ｅ−２０Ｇのポスト２６の上面と接続される。そして、半導体素子１２の上面に設けられたゲート電極は、比較的小型の接続板１６Ｂを経由してリード２０Ｈのポスト２４と接続される。   Referring to FIGS. 6A and 6C, the electrode provided on the upper surface of semiconductor element 12 is connected to the lead connection portion via connection plates 16A and 16B. When the semiconductor element 12 is a MOSFET, the source electrode provided on the upper surface of the semiconductor element 12 is connected to the upper surface of the post 26 of the leads 20E-20G via the relatively large connecting plate 16A. The gate electrode provided on the upper surface of the semiconductor element 12 is connected to the post 24 of the lead 20H via the relatively small connection plate 16B.

リード２０Ａ−２０Ｈは、一端が封止樹脂３８の内部に位置し、他端が封止樹脂３８から外部に露出している。封止樹脂３８に内蔵される途中部分のリード２０Ａ−２０Ｈはガルウイング状に折り曲げ加工され、外側の端部の下面は、封止樹脂３８の下面と同一平面上に位置している。ここで、封止樹脂３８の内部に位置するリードはインナーリードと称され、封止樹脂３８の外部に位置するリードはアウターリードと称されている。   One end of each of the leads 20 </ b> A to 20 </ b> H is located inside the sealing resin 38 and the other end is exposed to the outside from the sealing resin 38. The leads 20 </ b> A to 20 </ b> H in the middle of the sealing resin 38 are bent into a gull wing shape, and the lower surface of the outer end is located on the same plane as the lower surface of the sealing resin 38. Here, the leads located inside the sealing resin 38 are referred to as inner leads, and the leads located outside the sealing resin 38 are referred to as outer leads.

図６（Ａ）を参照して、半導体装置１０では、装置全体を一体的に封止する四角形状の封止樹脂３８の対向する側辺から複数のリード２０Ａ等が外部に導出されている。具体的には、封止樹脂３８の下側の側辺から、４つのリード（リード２０Ｄ、２０Ｃ、２０Ｂ、２０Ａ）の端部が外部に導出している。そして、これらのリード２０Ｄ等の上側の端部は、アイランド１４と連続している。一方、封止樹脂３８の上側の側辺からも、４つのリード（リード２０Ｈ、２０Ｇ、２０Ｆ、２０Ｅ）の端部が外部に露出している。そして、リード２０Ｈの下側の端部は、他の部分よりも幅広に形成されたポスト２４であり、このポスト２４の上面に金属接続板１６Ｂが固着されている。また、他のリード（リード２０Ｇ、２０Ｆ、２０Ｅ）の下側の端部は、一体的にポスト２６と連続している。このポスト２６の上面に金属接続板１６Ａが接続される。   With reference to FIG. 6A, in the semiconductor device 10, a plurality of leads 20A and the like are led out to the outside from opposing sides of a rectangular sealing resin 38 that integrally seals the entire device. Specifically, end portions of four leads (leads 20D, 20C, 20B, and 20A) are led out to the outside from the lower side of the sealing resin 38. The upper ends of these leads 20D and the like are continuous with the island 14. On the other hand, the ends of the four leads (leads 20H, 20G, 20F, and 20E) are also exposed to the outside from the upper side of the sealing resin 38. The lower end portion of the lead 20H is a post 24 formed wider than the other portions, and the metal connection plate 16B is fixed to the upper surface of the post 24. Further, the lower ends of the other leads (leads 20G, 20F, and 20E) are continuous with the post 26 integrally. A metal connection plate 16 </ b> A is connected to the upper surface of the post 26.

封止樹脂３８は、トランスファーモールドにより形成される熱硬化性樹脂またはインジェクションモールドにより形成される熱可塑性樹脂からなり、リード２０Ａ−２０Ｈの一部、アイランド１４、半導体素子１２、金属接続板１６Ａ、１６Ｂを被覆して一体的に支持している。ここで、酸化金属等から成る粒子状のフィラーが混入された樹脂材料を封止樹脂３８の材料として採用しても良い。   The sealing resin 38 is made of a thermosetting resin formed by transfer molding or a thermoplastic resin formed by injection molding. A part of the leads 20A-20H, the island 14, the semiconductor element 12, and the metal connection plates 16A, 16B. Are integrally supported. Here, a resin material mixed with particulate filler made of metal oxide or the like may be adopted as the material of the sealing resin 38.

図６（Ｂ）を参照して、上記した本形態の製造方法が適用されることにより、リード２０Ｈの右側端部と、アイランド１４の左側端部とが離間する距離Ｌ４は、０．０５ｍｍ程度以下に極めて短くされている。従って、この距離が短くなる分、装置全体のサイズを変更することなく、アイランド１４のサイズを大きくすることが出来る。また、アイランド１４のサイズが大きくなると、高出力を可能とする大型の半導体素子１２をアイランド１４の上面に実装することが可能となる。   With reference to FIG. 6B, by applying the manufacturing method of the present embodiment described above, the distance L4 between the right end portion of the lead 20H and the left end portion of the island 14 is about 0.05 mm. The following is extremely shortened. Therefore, the size of the island 14 can be increased without changing the size of the entire apparatus, as the distance becomes shorter. Further, when the size of the island 14 is increased, a large semiconductor element 12 capable of high output can be mounted on the upper surface of the island 14.

＜第３の実施の形態：他の半導体装置の製造方法＞
図７から図９を参照して、他の形態の半導体装置の製造方法を説明する。本形態の半導体装置の製造方法は、上記した第１の実施の形態と基本的には同様である。相違点は、図８を参照して、用意されるリードフレーム６０に含まれるリード２０Ｅ−２０Ｈの形状が異なる点にある。 <Third Embodiment: Manufacturing Method of Other Semiconductor Device>
With reference to FIGS. 7 to 9, a method of manufacturing another form of semiconductor device will be described. The manufacturing method of the semiconductor device of this embodiment is basically the same as that of the first embodiment described above. The difference is that referring to FIG. 8, the shapes of leads 20E-20H included in the prepared lead frame 60 are different.

図７は本形態で用いられるリードフレーム５０を示す図であり、図７（Ａ）は平面図であり、図７（Ｂ）は図７（Ａ）のＢ−Ｂ’線における断面図である。   7 is a view showing a lead frame 50 used in this embodiment, FIG. 7 (A) is a plan view, and FIG. 7 (B) is a cross-sectional view taken along the line BB ′ of FIG. 7 (A). .

これらの図を見ても明らかなように、本形態で用いるリードフレーム５０の形状は、第１の実施の形態で用いられたものと同様である。しかしながら、各ユニットに含まれるアイランド１４には、ＭＯＳＦＥＴ等の半導体素子１２が、半田等の導電性固着材を介して固着されている。第１の実施の形態では、半導体素子１２の固着は、リードフレームを積層する前でも後でも可能であったが、本形態では、予めアイランド１４の上面に半導体素子１２が実装されている必要がある。その理由は、他方のリードフレーム６０に含まれるポスト２６（図８（Ａ）参照）が、半導体素子１２の上面の電極に接合するからである。この事項の詳細は、図９を参照して後述する。   As is apparent from these drawings, the shape of the lead frame 50 used in this embodiment is the same as that used in the first embodiment. However, the semiconductor element 12 such as a MOSFET is fixed to the island 14 included in each unit via a conductive fixing material such as solder. In the first embodiment, the semiconductor element 12 can be fixed before or after the lead frame is laminated, but in this embodiment, the semiconductor element 12 needs to be mounted on the upper surface of the island 14 in advance. is there. The reason is that the post 26 (see FIG. 8A) included in the other lead frame 60 is joined to the electrode on the upper surface of the semiconductor element 12. Details of this matter will be described later with reference to FIG.

図８を参照して、リードフレーム６０の構成を説明する。図８（Ａ）はリードフレーム６０を示す平面図であり、図８（Ｂ）は図８（Ａ）のＢ−Ｂ’線に於ける断面図であり、図８（Ｃ）は図８（Ａ）のＣ−Ｃ’線に於ける断面図である。   The configuration of the lead frame 60 will be described with reference to FIG. 8A is a plan view showing the lead frame 60, FIG. 8B is a cross-sectional view taken along the line BB ′ of FIG. 8A, and FIG. 8C is FIG. It is sectional drawing in CC 'line of A).

図８（Ａ）を参照して、リードフレーム６０は、各ユニットを構成するリードが含まれるリードフレームであるが、リード２０Ｅ−２０Ｈの形状が、第１の実施の形態で示したものと異なる。   Referring to FIG. 8A, a lead frame 60 is a lead frame including leads constituting each unit, but the shape of leads 20E-20H is different from that shown in the first embodiment. .

具体的には、リード２０Ｅ−２０Ｈの下側の端部に設けられるポスト２６が、載置される半導体素子の電極の領域まで到っている。この図では、半導体素子が載置される予定の領域を点線にて示している。即ち、本形態では、リード２０Ｅ−２０Ｈが、半導体素子の電極に直に固着されるので、第１の形態にて示した接続板１６Ａが不要となる。従って、半導体装置を構成する部品点数が少なくなり、コストが低減される。   Specifically, the post 26 provided at the lower end of the lead 20E-20H reaches the region of the electrode of the semiconductor element to be placed. In this figure, a region where a semiconductor element is to be placed is indicated by a dotted line. That is, in this embodiment, since the leads 20E-20H are directly fixed to the electrodes of the semiconductor element, the connection plate 16A shown in the first embodiment is not necessary. Therefore, the number of parts constituting the semiconductor device is reduced, and the cost is reduced.

図８（Ｂ）を参照して、リード２０Ｆの構成は、図３（Ｃ）を参照して説明したリード２０Ｈと基本的には同様であるが、第２傾斜部２１Ｈとポスト２４の形状が異なる。具体的には、第２傾斜部２１Ｈの高Ｌ５は、後の工程にてポスト２４が半導体素子の上方に位置するように、図３（Ｃ）に示された高さＬ３よりも、半導体素子の厚み分以上高く設定される。   8B, the configuration of the lead 20F is basically the same as that of the lead 20H described with reference to FIG. 3C, but the shapes of the second inclined portion 21H and the post 24 are the same. Different. Specifically, the height L5 of the second inclined portion 21H is higher than the height L3 shown in FIG. 3C so that the post 24 is positioned above the semiconductor element in a later step. It is set higher than the thickness.

更に、ポスト２４は、後に接続される半導体素子の電極に到るように長く形成されている。更に、ポスト２４の途中には下方に傾斜する傾斜部が設けられており、この傾斜部よりも先の平坦な部分が、半導体素子の電極に固着される部分である。   Further, the post 24 is formed long so as to reach an electrode of a semiconductor element to be connected later. Further, an inclined portion inclined downward is provided in the middle of the post 24, and a flat portion ahead of the inclined portion is a portion fixed to the electrode of the semiconductor element.

図８（Ｃ）に示されるリード２０Ｈ構成は、図３（Ｃ）を参照して示したものと同様である。   The configuration of the lead 20H shown in FIG. 8C is the same as that shown with reference to FIG.

図９を参照して、次に、リードフレーム５０とリードフレーム６０とを積層させ、更に、半導体素子１２の電気的接続を行う。図９（Ａ）は本工程を示す断面図であり、図９（Ｂ）は図９（Ａ）のＢ−Ｂ’線に於ける断面図である。   Referring to FIG. 9, next, the lead frame 50 and the lead frame 60 are stacked, and the semiconductor element 12 is electrically connected. FIG. 9A is a cross-sectional view showing this step, and FIG. 9B is a cross-sectional view taken along line B-B ′ of FIG.

図９（Ａ）を参照して、図７に示すリードフレーム５０と、図８に示すリードフレーム６０とを重ね合わせることにより、積層フレーム６６を形成する。そして、半導体素子１２の電極とリード２０Ｆのポスト２６とを、接続板１６Ｂを用いて接続する。   Referring to FIG. 9A, a laminated frame 66 is formed by overlapping the lead frame 50 shown in FIG. 7 and the lead frame 60 shown in FIG. Then, the electrode of the semiconductor element 12 and the post 26 of the lead 20F are connected using the connection plate 16B.

図９（Ｂ）を参照して、リード２０Ｆのポスト２４の先端部下面は、半田等の接合材を介して、半導体素子１２の電極（例えばソース電極）に接続する。上記したように、ポスト２４の先端部は、アイランド１４に実装された半導体素子１２が備える電極に重畳する位置にある。従って、ポスト２４が含まれるリードフレーム６０と、半導体素子１２が実装されたアイランド１４が含まれるリードフレーム５０とを重畳すると、半導体素子１２の電極にポスト２４が接触することとなる。また、本工程の前に、両者を接合するために、半導体素子１２の電極には、半田等の導電性接合材が塗布されている。   Referring to FIG. 9B, the lower surface of the tip of the post 24 of the lead 20F is connected to an electrode (for example, a source electrode) of the semiconductor element 12 through a bonding material such as solder. As described above, the front end portion of the post 24 is in a position overlapping with the electrode included in the semiconductor element 12 mounted on the island 14. Accordingly, when the lead frame 60 including the post 24 and the lead frame 50 including the island 14 on which the semiconductor element 12 is mounted overlap, the post 24 comes into contact with the electrode of the semiconductor element 12. Prior to this step, a conductive bonding material such as solder is applied to the electrodes of the semiconductor element 12 in order to bond them together.

更に、半導体素子１２の上面に配置されたゲート電極は、接続板１６Ｂまたは金属細線を経由して、リード２０Ｈのポスト２４と接続される。   Further, the gate electrode disposed on the upper surface of the semiconductor element 12 is connected to the post 24 of the lead 20H via the connection plate 16B or the fine metal wire.

上記工程が終了した後は、第１の実施の形態と同様に、樹脂封止する工程等を経て半導体装置が製造される。   After the above steps are completed, the semiconductor device is manufactured through a resin sealing step and the like, as in the first embodiment.

１０ 半導体装置
１２ 半導体素子
１４ アイランド
１６、１６Ａ、１６Ｂ 接続板
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈ リード
２１Ｄ 傾斜部
２１Ｅ 第１平坦部
２１Ｆ 第１傾斜部
２１Ｇ 第２平坦部
２１Ｈ 第２傾斜部
２２ 連結部
２４ ポスト
２６ ポスト
３８ 封止樹脂
５０ リードフレーム
５２ 外枠
５４、５４Ａ、５４Ｂ ユニット
５６Ａ、５６Ｂ 連結帯
６０ リードフレーム
６２ 外枠
６６Ａ、６６Ｂ 連結帯
６６ 積層フレーム
７０ モールド金型
７２ 上金型
７４ 下金型
７６ キャビティ DESCRIPTION OF SYMBOLS 10 Semiconductor device 12 Semiconductor element 14 Island 16, 16A, 16B Connection board 20, 20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H Lead 21D Inclination part 21E First flat part 21F First inclined part 21G Second flat part Part 21H Second inclined part 22 Connecting part 24 Post 26 Post 38 Sealing resin 50 Lead frame 52 Outer frame 54, 54A, 54B Unit 56A, 56B Connecting band 60 Lead frame 62 Outer frame 66A, 66B Connecting band 66 Laminated frame 70 Mold Mold 72 Upper mold 74 Lower mold 76 Cavity

Claims (5)

アイランドを含む第１リードフレームと、リードを含む第２リードフレームを用意する工程と、
前記第１リードフレームと前記第２リードフレームとを積層させて積層フレームを形成することにより、前記第１リードフレームに含まれる前記アイランドに、前記第２リードフレームに含まれる前記リードの端部が接近して配置されたユニットを構成する工程と、
前記アイランドに実装された半導体素子の電極と前記リードとを電気的に接続する工程と、
前記アイランド、前記リードおよび前記半導体素子を封止樹脂により被覆する工程と、
を備えたことを特徴とする半導体装置の製造方法。 Preparing a first lead frame including an island and a second lead frame including a lead;
By laminating the first lead frame and the second lead frame to form a laminated frame, an end portion of the lead included in the second lead frame is formed on the island included in the first lead frame. Configuring close-up units, and
Electrically connecting an electrode of the semiconductor element mounted on the island and the lead;
Coating the island, the lead, and the semiconductor element with a sealing resin;
A method for manufacturing a semiconductor device, comprising: 前記第１リードフレームおよび前記第２リードフレームを重畳させることにより、複数個の前記ユニットが形成され、
前記接続する工程および前記被覆する工程は、各々の前記ユニットに対して行われることを特徴とする請求項１記載の半導体装置の製造方法。 A plurality of the units are formed by overlapping the first lead frame and the second lead frame,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the connecting step and the covering step are performed on each of the units. 前記第２リードフレームに含まれる前記リードの中間部には、前記第１リードフレームの方向に傾斜する傾斜部が設けられることを特徴とする請求項２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein an inclined portion that is inclined in a direction of the first lead frame is provided at an intermediate portion of the lead included in the second lead frame. 前記第２リードフレームが備える前記リードには、先端部が前記アイランドの側方に配置される第１リードと、先端部が前記半導体素子の電極と重畳するように配置される第２リードとが含まれ、
前記第１リードフレームと前記第２リードフレームとを重畳させることにより、前記第２リードフレームの前記第２リードの端部が、前記半導体素子の電極に接合されることを特徴とする請求項３記載の半導体装置の製造方法。 The lead included in the second lead frame includes a first lead whose tip is disposed on the side of the island and a second lead disposed so that the tip overlaps the electrode of the semiconductor element. Included,
4. The end portion of the second lead of the second lead frame is joined to the electrode of the semiconductor element by superimposing the first lead frame and the second lead frame. The manufacturing method of the semiconductor device of description. 前記封止樹脂により被覆する工程では、マトリックス状に配置された複数の前記ユニットを一体の封止樹脂により樹脂封止し、
前記封止樹脂および前記積層フレームを、前記ユニット毎に分離する工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
In the step of covering with the sealing resin, the plurality of units arranged in a matrix are resin-sealed with an integral sealing resin,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of separating the sealing resin and the laminated frame for each unit.
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