JP2011077483A

JP2011077483A - Semiconductor device

Info

Publication number: JP2011077483A
Application number: JP2009230465A
Authority: JP
Inventors: Keiji Mita; 恵司三田; Yasuhiro Tamada; 靖宏玉田; Masao Takahashi; 政男高橋; Takao Maruyama; 孝男丸山
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd; Sanyo Semiconductor Manufacturing Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd; On Semiconductor Niigata Co Ltd
Priority date: 2009-10-02
Filing date: 2009-10-02
Publication date: 2011-04-14

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device where a high breakdown voltage IGBT which does not generate a leakage current by a parasitic NPN transistor is formed basically through a bipolar high breakdown voltage vertical PNP process. <P>SOLUTION: The semiconductor device has, on a P type semiconductor substrate 1, a P+ type collector layer 8 electrically connected to a collector electrode 15 of an IGBT, a P+ type buried layer 4 connected with the P+ type collector layer 8, an N type buried layer 2 below the P+ type buried layer 4, and an N+ type buried layer 3 between the P+ type buried layer 4 and the N type buried layer 2. Furthermore, an N+ type conductive layer 7 is formed which is united with an end of the N+ type buried layer 3, extends to a surface of an N type epitaxial layer 5 formed on the P type semiconductor substrate 1, and is electrically connected to the collector electrode 15. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関し、特にＰＮ接合分離によるＩＧＢＴに係る半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device related to an IGBT by PN junction isolation.

ＩＧＢＴは高耐圧ＭＯＳＦＥＴの一種で、パワーＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを備えた高耐圧半導体デバイスである。ＩＧＢＴはＭＯＳＦＥＴのドレイン部に順方向のＰＮ接合を追加し、Ｐ型半導体層からＮ型半導体層に正孔を注入し、この領域に電子密度及び正孔密度の非常に高い状態を作り、いわゆる導電変調効果により、低オン抵抗を実現している。 The IGBT is a kind of high withstand voltage MOSFET, and is a high withstand voltage semiconductor device having high-speed switching characteristics of a power MOSFET and high output characteristics of a bipolar transistor. The IGBT adds a forward PN junction to the drain of the MOSFET, injects holes from the P-type semiconductor layer to the N-type semiconductor layer, and creates a very high electron density and hole density in this region, so-called Low on-resistance is realized by the conductive modulation effect.

一般的に半導体装置においては、半導体基板上に各種デバイスを集積した回路を構成するが、ＩＧＢＴ等の各デバイス素子は、それぞれ他のデバイスからの干渉を防止するため、半導体基板上に素子分離された複数の領域のそれぞれに形成される。素子分離技術としては、バイポーラプロセスで一般的なＰＮ接合分離と、ＭＯＳ型プロセスで一般的なＬＯＣＯＳ等の誘電体分離がある。 In general, a semiconductor device constitutes a circuit in which various devices are integrated on a semiconductor substrate, but each device element such as an IGBT is separated on the semiconductor substrate in order to prevent interference from other devices. Formed in each of the plurality of regions. As element isolation techniques, there are PN junction isolation generally used in a bipolar process and dielectric isolation such as LOCOS generally used in a MOS type process.

大電流スイッチング用途の横型ＩＧＢＴの場合、ＭＯＳ型プロセスで用いられるＬＯＣＯＳのような一般的な誘電体分離では、スイッチング時の過剰正孔により、ＩＧＢＴに隣接する制御回路等に対し誤動作等の弊害を生じさせる場合がある。そこで、各デバイス素子を誘電体で取り囲んだ、いわゆる完全誘電体分離された別々の島状領域に分離して形成する事が一般的に行われている。しかし、完全誘電体分離はＰＮ接合分離に比べて大きな面積をとるため、集積度向上の点で弊害となっている。 In the case of a lateral IGBT for large current switching, a general dielectric separation such as LOCOS used in a MOS type process may cause a malfunction such as malfunction to a control circuit adjacent to the IGBT due to excessive holes during switching. May occur. Therefore, it is generally performed that each device element is formed by being separated into separate island regions surrounded by a dielectric, so-called complete dielectric separation. However, since complete dielectric isolation takes a larger area than PN junction isolation, it is detrimental in terms of improving the degree of integration.

特許文献１では、横型ＩＧＢＴとそれに隣接する制御回路等は完全誘電体分離で分離するが、隣接制御回路等内の各デバイス素子はＰＮ接合分離で分離することにより集積度の向上を図っている。また特許文献２においては、誘電体分離を採用せず、ＰＮ接合分離技術を応用して集積度の向上を図っている。即ち、横型ＩＧＢＴと隣接制御回路等の間のＰ型半導体基板にＮ型拡散層を形成し、Ｐ型半導体基板に深く拡散された当該Ｎ型拡散層自体及びそれとＰ型半導体基板で形成される空乏層の拡がりで過剰正孔が制御回路等に流れ込むのを防止し、スイッチング時の誤動作を回避している。 In Patent Document 1, a lateral IGBT and a control circuit adjacent to the lateral IGBT are separated by complete dielectric separation, but each device element in the adjacent control circuit and the like is separated by PN junction separation to improve the degree of integration. . In Patent Document 2, dielectric isolation is not employed, and PN junction isolation technology is applied to improve the degree of integration. That is, an N-type diffusion layer is formed on a P-type semiconductor substrate between a lateral IGBT and an adjacent control circuit, and the N-type diffusion layer itself diffused deeply in the P-type semiconductor substrate and the P-type semiconductor substrate. The expansion of the depletion layer prevents excess holes from flowing into the control circuit and the like, and avoids malfunction during switching.

特開平２−１６８６４６号公報Japanese Patent Laid-Open No. 2-168646 特開２００８−４５９２号公報JP 2008-4592 A

本発明は、特許文献２に記載された発明と同様に誘電体分離ではなく、ＰＮ接合分離を採用して横型ＩＧＢＴを含む半導体装置を形成するものである。相違点は、特許文献２に記載の発明はＰ型半導体基板にＩＧＢＴ等の各デバイスを形成するのに対して、本発明はＰ型半導体基板上に形成されたＮ型エピタキシャル層にＩＧＢＴ等の各デバイスを形成する点である。 The present invention forms a semiconductor device including a lateral IGBT by adopting PN junction isolation instead of dielectric isolation as in the invention described in Patent Document 2. The difference is that the invention described in Patent Document 2 forms each device such as an IGBT on a P-type semiconductor substrate, whereas the present invention provides an N-type epitaxial layer formed on the P-type semiconductor substrate on an N-type epitaxial layer. It is a point that forms each device.

この場合、通常のバイポーラプロセスを使用して、２つのＰ＋型分離層で挟まれ分離された領域のＮ型エピタキシャル層にＩＧＢＴのエミッタ層、ベース層、コレクタ層を形成すると、Ｎ型ドリフト層となるＮ型エピタキシャル層から直接、またはＰ＋型分離層を経由して、コレクタ層から注入される正孔がＰ型半導体基板側に漏れ電流として流れ、電力効率の低下をきたすことになる。係る弊害を防止すると共に、併せて寄生トランジスタによるリーク電流の発生しない横型のＩＧＢＴを形成する事が課題となる。 In this case, when an IGBT emitter layer, base layer, and collector layer are formed in an N-type epitaxial layer in a region separated by two P + -type isolation layers using a normal bipolar process, an N-type drift layer and Holes injected from the collector layer flow from the N-type epitaxial layer directly or via the P + type separation layer as a leakage current to the P-type semiconductor substrate side, resulting in a reduction in power efficiency. In addition to preventing such harmful effects, it is also a problem to form a lateral IGBT that does not generate a leakage current due to a parasitic transistor.

本発明の半導体装置は、第１導電型の半導体基板に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層内に形成された第２導電型の第２の埋め込み層と、前記第２の埋め込み層内に形成された第１導電型の埋め込み層と、前記第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を貫通し、前記第２の埋め込み層の端部と重畳して形成された第２導電型の導電層と、前記エピタキシャル層を貫通し、前記第１導電型の埋め込み層の端部と重畳して形成された第１導電型のコレクタ層と、前記第１導電型のコレクタ層に隣接する前記エピタキシャル層に形成された第１導電型のベース層と、前記ベース層に形成された第２導電型のエミッタ層と、前記エミッタ層上から前記ベース層上を経由し前記エピタキシャル層上に延在するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２導電型の導電層に形成された第２導電型のコンタクト層と、前記第１導電型のコレクタ層と前記第２導電型の導電層に形成された前記第２導電型のコンタクト層とが電気的に接続されたコレクタ電極と、前記エミッタ層と電気的に接続されたエミッタ電極と、前記エピタキシャル層を分離する第１導電型の分離層と、を備えることを特徴とする。 The semiconductor device of the present invention includes a second conductivity type first buried layer formed in a first conductivity type semiconductor substrate and a second conductivity type second buried layer formed in the first buried layer. A first conductive type buried layer formed in the second buried layer, a second conductive type epitaxial layer formed on the first conductive type semiconductor substrate, and penetrating the epitaxial layer And a second conductive type conductive layer formed so as to overlap with an end portion of the second buried layer and an epitaxial layer penetrating the end portion of the first conductive type buried layer. A first conductivity type collector layer, a first conductivity type base layer formed in the epitaxial layer adjacent to the first conductivity type collector layer, and a second conductivity type formed in the base layer. An emitter layer and the base layer from above the emitter layer; A gate insulating film extending on the epitaxial layer via a gate electrode, a gate electrode formed on the gate insulating film, a second conductive type contact layer formed on the second conductive type conductive layer, A collector electrode electrically connected to the first conductive type collector layer and the second conductive type contact layer formed on the second conductive type conductive layer; and an electrically connected to the emitter layer. And an emitter electrode and a first conductivity type separation layer for separating the epitaxial layer.

また、本発明の半導体装置は、前記コレクタ層が前記ベース層を取り囲んで連続して形成されていることを特徴とする。 The semiconductor device of the present invention is characterized in that the collector layer is formed continuously surrounding the base layer.

また、本発明の半導体装置は、前記導電層が前記コレクタ層を取り囲んで連続して形成されていることを特徴とする。 The semiconductor device of the present invention is characterized in that the conductive layer is formed continuously surrounding the collector layer.

また、本発明の半導体装置は、前記第１の埋め込み層のシート抵抗が１００Ω／□以上で、前記第２の埋め込み層のシート抵抗が３０Ω／□以下であることを特徴とする。 In the semiconductor device of the present invention, the sheet resistance of the first buried layer is 100Ω / □ or more, and the sheet resistance of the second buried layer is 30Ω / □ or less.

本発明の半導体装置によれば、コレクタから注入された正孔が、Ｐ型半導体基板やＰ＋型分離層で分離された他の領域に流れ出るのを防止する事ができ、高い電力効率の高耐圧ＩＧＢＴからなる半導体装置を実現する事ができる。 According to the semiconductor device of the present invention, holes injected from the collector can be prevented from flowing out to other regions separated by the P-type semiconductor substrate and the P + type separation layer, and a high withstand voltage with high power efficiency can be obtained. A semiconductor device made of IGBT can be realized.

本発明の実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in embodiment of this invention. 比較例における半導体装置の断面図である。It is sectional drawing of the semiconductor device in a comparative example. 本発明の実施形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in embodiment of this invention. 本発明の実施形態における半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device in embodiment of this invention.

先ず、図２の左側に示すように、バイポーラプロセスで使用される高耐圧縦型ＰＮＰトランジスタの構成を利用してＩＧＢＴを形成した場合、Ｎ＋型エミッタ層１１、Ｐ型ベース層９、及びＮ型ドリフト層となるＮ型エピタキシャル層５が、コレクタ層となるＰ＋型コレクタ層８及びＰ＋型埋め込み層４で囲まれ、更にその外側がＮ型エピタキシャル層５及びＮ型埋め込み層２で取り囲まれた構成になる。 First, as shown on the left side of FIG. 2, when an IGBT is formed using the configuration of a high breakdown voltage vertical PNP transistor used in a bipolar process, an N + type emitter layer 11, a P type base layer 9, and an N type N-type epitaxial layer 5 serving as a drift layer is surrounded by P + -type collector layer 8 and P + -type buried layer 4 serving as a collector layer, and the outside thereof is surrounded by N-type epitaxial layer 5 and N-type buried layer 2 become.

従って、コレクタ層から注入される正孔がＰ型半導体基板１等に漏洩するという弊害を防止する事が可能であり、高耐圧縦型ＰＮＰトランジスタの構成をＩＧＢＴの構成にそのまま使用できる。そのことに着目してＩＧＢＴ形成のための検討を進めた。しかし、後述する弊害が認められたことから、係る弊害を排除する本発明に至った。そこで、始めに、高耐圧縦型ＰＮＰトランジスタの構成をそのまま応用したＩＧＢＴに関し比較例として説明し、その後に本発明の実施形態について説明する。 Therefore, it is possible to prevent the adverse effect that holes injected from the collector layer leak to the P-type semiconductor substrate 1 and the like, and the configuration of the high breakdown voltage vertical PNP transistor can be used as it is in the configuration of the IGBT. Focusing on this fact, the study for forming the IGBT was advanced. However, since the adverse effects described later have been recognized, the present invention has been reached to eliminate such adverse effects. Thus, first, an IGBT to which the configuration of the high breakdown voltage vertical PNP transistor is applied as it is will be described as a comparative example, and then an embodiment of the present invention will be described.

〔比較例〕
図２に基づいて比較例の問題点について説明する。図２の左側には、一対のＰ＋型分離層６に囲まれた領域に形成されたＩＧＢＴを、右側には、別の分離された領域に形成された周辺回路素子の一例を構成するＮＰＮトランジスタを表示している。ＩＧＢＴ形成領域には、Ｐ型半導体基板１にＮ型埋め込み層２、Ｎ型埋め込み層２にＰ＋型埋め込み層４が形成されている。Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５は一対のＰ＋型分離層６により分離されている。 [Comparative Example]
The problem of the comparative example will be described with reference to FIG. The left side of FIG. 2 shows an IGBT formed in a region surrounded by a pair of P + type separation layers 6, and the right side shows an NPN transistor that constitutes an example of a peripheral circuit element formed in another separated region. Is displayed. In the IGBT formation region, an N-type buried layer 2 is formed on a P-type semiconductor substrate 1, and a P + -type buried layer 4 is formed on the N-type buried layer 2. The N type epitaxial layer 5 formed on the P type semiconductor substrate 1 is separated by a pair of P + type separation layers 6.

分離されたＮ型エピタキシャル層５内には、当該Ｎ型エピタキシャル層５の表面からＰ＋型埋め込み層４まで延在し当該Ｐ＋型埋め込み層４と重畳するＰ＋型コレクタ層８がＮ型エピタキシャル層５を取り囲むように形成される。また、Ｎ型エピタキシャル層５内にはＰ型ベース層９、Ｐ型ベース層９内にはＮ＋型エミッタ層１１が形成される。更に、Ｐ＋型分離層６とＰ＋型コレクタ層８に挟まれたＮ型エピタキシャル層５にはＮ＋型コンタクト層１０が形成されている。 In the separated N type epitaxial layer 5, a P + type collector layer 8 extending from the surface of the N type epitaxial layer 5 to the P + type buried layer 4 and overlapping with the P + type buried layer 4 is formed in the N type epitaxial layer 5. Is formed so as to surround. A P-type base layer 9 is formed in the N-type epitaxial layer 5, and an N + -type emitter layer 11 is formed in the P-type base layer 9. Further, an N + type contact layer 10 is formed in the N type epitaxial layer 5 sandwiched between the P + type isolation layer 6 and the P + type collector layer 8.

当該Ｎ＋型コンタクト層１０はＰ＋型コレクタ層８とコレクタ電極１５で電気的に接続されている。また、Ｎ＋型エミッタ層１１はエミッタ電極１６と電気的に接続されている。また、Ｎ＋型エミッタ層１１上からＰ型ベース層９上を経由しＮ型エピタキシャル層５上まで延在するゲート絶縁膜１２を介してゲート電極１３が形成されている。 The N + type contact layer 10 is electrically connected to the P + type collector layer 8 through the collector electrode 15. The N + type emitter layer 11 is electrically connected to the emitter electrode 16. A gate electrode 13 is formed via a gate insulating film 12 extending from the N + type emitter layer 11 to the N type epitaxial layer 5 via the P type base layer 9.

また、図２の右側の一対のＰ＋型分離層６に囲まれた領域には、周辺回路を構成するデバイス素子の一例としてＮＰＮトランジスタが形成される。即ち、Ｐ型半導体基板１にＮ＋型埋め込み層２３、その上部にＮ型エピタキシャル層５が形成され、該Ｎ型エピタキシャル層５は一対のＰ＋型分離層６によって他のデバイス形成領域と分離される。Ｎ型エピタキシャル層５にはＰ型ベース層１７、該Ｐ型ベース層１７にはＮ＋型エミッタ層１８が形成される。また、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２３まで延在し、該Ｎ＋型埋め込み層２３と重畳するＮ＋Ｃコレクタ引き出し層２２が形成されている。 In the region surrounded by the pair of P + type separation layers 6 on the right side of FIG. 2, an NPN transistor is formed as an example of a device element constituting the peripheral circuit. That is, an N + type buried layer 23 is formed on the P type semiconductor substrate 1 and an N type epitaxial layer 5 is formed thereon, and the N type epitaxial layer 5 is separated from other device formation regions by a pair of P + type isolation layers 6. . A P-type base layer 17 is formed on the N-type epitaxial layer 5, and an N + -type emitter layer 18 is formed on the P-type base layer 17. Further, an N + C collector lead layer 22 extending from the surface of the N type epitaxial layer 5 to the N + type buried layer 23 and overlapping with the N + type buried layer 23 is formed.

それでは係る構成のＩＧＢＴのオン動作時の問題点について、図２を参照しつつ説明する。ＩＧＢＴのコレクタ電極１５に正電圧が印加され、ＩＧＢＴのエミッタ電極１６が接地された状態でゲート電極１３に正電圧が印加されると、ゲート電極１３直下のゲート絶縁膜１２と隣接するＰ型ベース層９の表面はＮ型に反転する。Ｎ型反転層はチャネルとなりＮ＋型エミッタ層１１からチャネルを経由して電子電流がＮ型ドリフト層となるＮ型エピタキシャル層５に流れ込む。 Then, the problem at the time of ON operation | movement of IGBT of the said structure is demonstrated, referring FIG. When a positive voltage is applied to the collector electrode 15 of the IGBT and a positive voltage is applied to the gate electrode 13 while the emitter electrode 16 of the IGBT is grounded, a P-type base adjacent to the gate insulating film 12 immediately below the gate electrode 13 The surface of layer 9 is inverted to N-type. The N-type inversion layer becomes a channel, and an electron current flows from the N + -type emitter layer 11 through the channel to the N-type epitaxial layer 5 that becomes the N-type drift layer.

このとき、Ｐ＋型コレクタ層８からは、Ｎ型ドリフト層であるＮ型エピタキシャル層５に向かって正孔が注入される。即ち、Ｐ＋型コレクタ層８からＮ型ドリフト層たるＮ型エピタキシャル層５、前記チャネルを経由してＮ＋型エミッタ層１１に向かうコレクタ電流が流れることになる。係るコレクタ電流は大きく分類すると、図２に示すＡ矢印経路とＢ矢印経路に分流して流れることになる。即ち、Ｐ＋型コレクタ層８から直接Ｎ型エピタキシャル層５へ流れる経路と、Ｐ＋型コレクタ層８の上方から下方に流れ、Ｐ＋型埋め込み層４に流れ込み、当該Ｐ＋型埋め込み層４からＮ型エピタキシャル層に流れ込む経路である。 At this time, holes are injected from the P + type collector layer 8 toward the N type epitaxial layer 5 which is an N type drift layer. That is, a collector current flows from the P + type collector layer 8 to the N + type emitter layer 11 via the N type epitaxial layer 5 as an N type drift layer and the channel. Such collector currents can be broadly classified to flow in a divided manner into an A arrow path and a B arrow path shown in FIG. That is, a path flowing directly from the P + type collector layer 8 to the N type epitaxial layer 5, a flow from the upper side to the lower side of the P + type collector layer 8, and a flow into the P + type buried layer 4, and from the P + type buried layer 4 to the N type epitaxial layer It is a route that flows into.

Ａ矢印経路はＮ＋型エミッタ層１１まで至る距離がＢ矢印経路より短いことから、Ａ矢印経路を通り流れるコレクタ電流成分はＢ矢印経路を通り流れるコレクタ電流成分より多くなる。また、Ｂ矢印経路は、比較的不純物濃度の高いＰ＋型コレクタ層８、Ｐ＋型埋め込み層４から構成される。従って、Ｂ矢印経路となる、この部分での電圧降下は比較的小さい。それに対して、Ａ矢印経路からＮ型エピタキシャル層に流れ込む大きな電流により、高抵抗層であるＮ型エピタキシャル層での寄生抵抗による電圧降下は、Ｂ矢印経路の電圧降下より大きいことになる。従って、Ｂ矢印経路の先端のＰ＋型埋め込み層４の電位がＮ型エピタキシャル層５の電位より高くなる。 Since the A arrow path has a shorter distance to the N + type emitter layer 11 than the B arrow path, the collector current component flowing through the A arrow path is larger than the collector current component flowing through the B arrow path. The B arrow path is composed of a P + type collector layer 8 and a P + type buried layer 4 having a relatively high impurity concentration. Therefore, the voltage drop in this portion, which is the B arrow path, is relatively small. On the other hand, the voltage drop due to the parasitic resistance in the N-type epitaxial layer which is a high resistance layer is larger than the voltage drop in the B-arrow path due to a large current flowing into the N-type epitaxial layer from the A-arrow path. Accordingly, the potential of the P + type buried layer 4 at the tip of the B arrow path becomes higher than the potential of the N type epitaxial layer 5.

そうすると、Ｎ＋型コンタクト層１０とそれに続くＮ型エピタキシャル層５をコレクタ層、Ｐ＋型埋め込み層４をベース層、Ｎ型エピタキシャル層５からＮ型チャネル層を経由してＮ＋型エミッタ層１１に至る経路をエミッタ層とする寄生ＮＰＮトランジスタのエミッタ−ベース間に順方向電圧がかかることになり、該寄生ＮＰＮトランジスタがオンすることになる。この結果、寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０からベース層となるＰ＋型埋め込み層４を通り、エミッタ層となるＮ＋型エミッタ層１１に向かってコレクタ電流が流れる。 Then, the N + type contact layer 10 and the subsequent N type epitaxial layer 5 are the collector layer, the P + type buried layer 4 is the base layer, and the path from the N type epitaxial layer 5 to the N + type emitter layer 11 via the N type channel layer. A forward voltage is applied between the emitter and base of the parasitic NPN transistor having the emitter layer as the emitter layer, and the parasitic NPN transistor is turned on. As a result, a collector current flows from the N + type contact layer 10 serving as the collector layer of the parasitic NPN transistor through the P + type buried layer 4 serving as the base layer toward the N + type emitter layer 11 serving as the emitter layer.

このコレクタ電流もまた、大きく分けると、図２に示すように、寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０、Ｎ型エピタキシャル層５を経由し、直接ベース層となるＰ＋型埋め込み層４を通りエミッタ層となるＮ型エピタキシャル層５に流れ込むＡ´矢印経路と、同じく寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０、Ｎ型エピタキシャル層５を経由し、Ｎ型埋め込み層２に流れ込み、その後ベース層となるＰ＋型埋め込み層４を通りエミッタ層となるＮ型エピタキシャル層５に流れ込むＢ´矢印経路に分流することになる。 As shown in FIG. 2, this collector current can also be broadly divided into an N + -type contact layer 10 serving as a collector layer of a parasitic NPN transistor, an N-type epitaxial layer 5 and a P + -type buried layer 4 serving as a direct base layer. Flows into the N-type buried layer 2 through the A ′ arrow path flowing into the N-type epitaxial layer 5 serving as the emitter layer, the N + -type contact layer 10 serving as the collector layer of the parasitic NPN transistor, and the N-type epitaxial layer 5. Thereafter, the flow is diverted to the B ′ arrow path flowing through the P + type buried layer 4 serving as the base layer and flowing into the N type epitaxial layer 5 serving as the emitter layer.

Ａ´矢印経路は比較的不純物濃度の高いＰ＋型埋め込み層４で構成されるため、前述した如く、この部分での電圧降下は比較的小さい。それに対して、Ｂ´矢印経路はＰ型半導体基板１との絶縁耐圧を確保するため低不純物濃度で形成されたＮ型埋め込み層２で構成される。そのため、この部分での電圧降下は大きくなる。その結果、図２の点線で示す、Ｐ＋型埋め込み層４をエミッタ層、Ｎ型埋め込み層２をベース層、Ｐ型半導体基板１をコレクタ層とする寄生ＰＮＰトランジスタのエミッタ−ベース間が順方向バイアスされることになり、エミッタ層であるＰ＋型埋め込み層４からベース層となるＮ型埋め込み層２を通り、コレクタ層となるＰ型半導体基板１に向かってオン電流が流れることになる。 Since the A ′ arrow path is composed of the P + type buried layer 4 having a relatively high impurity concentration, as described above, the voltage drop in this portion is relatively small. On the other hand, the B ′ arrow path is composed of an N-type buried layer 2 formed with a low impurity concentration in order to ensure a dielectric breakdown voltage with the P-type semiconductor substrate 1. Therefore, the voltage drop in this part becomes large. As a result, the forward bias is applied between the emitter and base of the parasitic PNP transistor having the P + type buried layer 4 as the emitter layer, the N type buried layer 2 as the base layer, and the P type semiconductor substrate 1 as the collector layer, as indicated by the dotted line in FIG. As a result, an on-current flows from the P + type buried layer 4 serving as the emitter layer through the N type buried layer 2 serving as the base layer toward the P type semiconductor substrate 1 serving as the collector layer.

即ち、ＩＧＢＴのオン電流の一部がＰ＋型コレクタ層８からＰ＋型埋め込み層４を通り、Ｎ型埋め込み層２を経由してＰ型半導体基板１に流れることになり、ＩＧＢＴの電力効率を低下させることになる。 That is, a part of the on-current of the IGBT flows from the P + type collector layer 8 through the P + type buried layer 4 to the P type semiconductor substrate 1 via the N type buried layer 2, thereby reducing the power efficiency of the IGBT. I will let you.

〔実施形態〕
本発明は、比較例における、寄生ＰＮＰトランジスタのオン電流となる、ＩＧＢＴのＰ＋型コレクタ層８からＰ＋型埋め込み層４を通り、Ｎ型埋め込み層２を経由してＰ型半導体基板１に流れる漏れ電流の発生を防止して、ＩＧＢＴの電力効率の改善を図るものである。図１に基づいて本発明の内容について詳細に説明する。比較例を示す図２と同じ構成は同じ記号で表示する。 Embodiment
In the comparative example, the leakage current flowing from the P + type collector layer 8 of the IGBT through the P + type buried layer 4 to the P type semiconductor substrate 1 via the N type buried layer 2 becomes an on-current of the parasitic PNP transistor. The generation of current is prevented and the power efficiency of the IGBT is improved. The contents of the present invention will be described in detail with reference to FIG. The same components as those in FIG. 2 showing the comparative example are indicated by the same symbols.

比較例を示す図２と本発明の図１を比較した場合、図１では存在せず、図２には存在する２つの相違点が認識できる。１つは、Ｎ型埋め込み層２の中にＮ＋型埋め込み層３を形成している点であり、もう１つは、Ｎ＋型コンタクト層１０からＮ＋型埋め込み層３内またはその近傍まで延在する比較的不純物濃度の高いＮ＋型導電層７を形成している点である。係る構成にすることにより、図２の点線で示した寄生ＰＮＰトランジスタのオン電流の発生を防止している。 When comparing FIG. 2 showing a comparative example with FIG. 1 of the present invention, it can be recognized that there are two differences existing in FIG. One is that the N + type buried layer 3 is formed in the N type buried layer 2, and the other is that the N + type contact layer 10 extends into or near the N + type buried layer 3. The N + type conductive layer 7 having a relatively high impurity concentration is formed. With such a configuration, the occurrence of on-current of the parasitic PNP transistor indicated by the dotted line in FIG. 2 is prevented.

それでは、コレクタ電極１５に正電圧、エミッタ電極１６に接地電位が印加された場合について、本発明での寄生ＰＮＰトランジスタのオン電流の発生が防止される理由について、以下に説明する。コレクタ電極１５に正電圧が印加され、ゲート電極１３に正電圧が印加され、Ｐ型ベース層９の表面にＮ型層からなるチャネル層が形成された場合、コレクタ電極１５からＰ＋型コレクタ層８を経由してＮ型ドリフト層であるＮ型エピタキシャル層５に向かって、コレクタ電流が流れるのは比較例を示す図２と変わらない。 The reason why the on-current of the parasitic PNP transistor in the present invention is prevented when a positive voltage is applied to the collector electrode 15 and a ground potential is applied to the emitter electrode 16 will be described below. When a positive voltage is applied to the collector electrode 15, a positive voltage is applied to the gate electrode 13, and a channel layer composed of an N-type layer is formed on the surface of the P-type base layer 9, the collector electrode 15 to the P + type collector layer 8 The collector current flows toward the N-type epitaxial layer 5 which is the N-type drift layer via the same as in FIG. 2 showing the comparative example.

また、係るコレクタ電流が図２のＡ矢印経路とＢ矢印経路に分流し、Ｎ＋型エミッタ層１１の電位よりＰ＋型埋め込み層４の電位が高くなり、Ｎ＋型エミッタ層１１をエミッタ層、Ｐ＋型埋め込み層４をベース層、Ｎ＋型コンタクト層１０をコレクタとする寄生ＮＰＮトランジスタがオンすることも比較例の図２と同様である。この場合の寄生ＮＰＮトランジスタのオン電流がＡ´矢印経路とＢ´矢印経路に分流するのも比較例の図２と同じである。 Further, the collector current is divided into the A arrow path and the B arrow path in FIG. 2, the potential of the P + type buried layer 4 becomes higher than the potential of the N + type emitter layer 11, the N + type emitter layer 11 becomes the emitter layer, and the P + type. The parasitic NPN transistor having the buried layer 4 as the base layer and the N + contact layer 10 as the collector is turned on as in the comparative example of FIG. In this case, the on-current of the parasitic NPN transistor is divided into the A ′ arrow path and the B ′ arrow path as in the comparative example of FIG.

しかし、比較例を示す図２と本発明を示す図１とでは、寄生ＮＰＮトランジスタのオン電流の電流経路の内、Ｂ^’矢印経路の構成が大きく異なる。比較例の図２においては不純物濃度の低いＮ型埋め込み層２が電流経路になるのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型埋め込み層３が電流経路になっている点である。ちなみに、不純物拡散後のＮ型埋め込み層２のシート抵抗は１００Ω／□以上であるのに対してＮ＋型埋め込み層３のシート抵抗は３０Ω／□以下である。 However, FIG. 2 showing the comparative example and FIG. 1 showing the present invention are greatly different in the configuration of the B ^′ arrow path in the current path of the on-current of the parasitic NPN transistor. In FIG. 2 of the comparative example, the N-type buried layer 2 with a low impurity concentration becomes a current path, whereas in FIG. 1 of the present invention, the N + type buried layer 3 with a relatively high impurity concentration becomes a current path. It is a point. Incidentally, the sheet resistance of the N-type buried layer 2 after impurity diffusion is 100Ω / □ or more, whereas the sheet resistance of the N + type buried layer 3 is 30Ω / □ or less.

また、Ｎ＋型コンタクト層１０からＮ＋型埋め込み層３に至る電流経路も、比較例の図２では不純物濃度の低い高抵抗のＮ型エピタキシャル層５が介在しているのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型導電層７が介在している。Ｎ＋型導電層７の不純物濃度は１×１０^１８／ｃｍ^３以上である。従って、比較例の図２と本発明の図１の構成の違いから、寄生ＮＰＮトランジスタのオン電流のうちＢ^’矢印経路の電流による電圧降下が、比較例と、本発明では大きく異なることになる。 In addition, the current path from the N + type contact layer 10 to the N + type buried layer 3 also includes the high resistance N type epitaxial layer 5 having a low impurity concentration in FIG. In FIG. 1, an N + type conductive layer 7 having a relatively high impurity concentration is interposed. The impurity concentration of the N + type conductive layer 7 is 1 × 10 ¹⁸ / cm ³ or more. Therefore, due to the difference between the configuration of FIG. 2 of the comparative example and FIG. 1 of the present invention, the voltage drop due to the current in the B ^′ arrow path in the on-current of the parasitic NPN transistor is greatly different from that of the comparative example. .

比較例においては、Ｂ^’矢印経路は高抵抗のＮ型エピタキシャル層５及び高抵抗のＮ型埋め込み層２から構成されるため、前述の如くその部分での電圧降下が大きい。結果的にＮ型埋め込み層の電位はコレクタ電極１５の正電位よりかなり低下したものになる。それに対して、本発明においては、Ｂ^’矢印経路は比較的低抵抗からなるＮ＋型導電層７及びＮ＋型埋め込み層３で構成されるため、その部分でのＮＰＮトランジスタのオン電流による電圧降下は少なく、結果的にＮ＋型埋め込み層３の電位はＰ＋型埋め込み層４の電位より高くする事ができる。 In the comparative example, the B ^′ arrow path is composed of the high-resistance N-type epitaxial layer 5 and the high-resistance N-type buried layer 2, so that the voltage drop at that portion is large as described above. As a result, the potential of the N-type buried layer is considerably lower than the positive potential of the collector electrode 15. On the other hand, in the present invention, since the B ^′ arrow path is composed of the N + type conductive layer 7 and the N + type buried layer 3 having relatively low resistance, the voltage drop due to the ON current of the NPN transistor in that portion is As a result, the potential of the N + type buried layer 3 can be made higher than the potential of the P + type buried layer 4.

この場合、寄生ＰＮＰトランジスタのエミッタ層となるＰ＋型埋め込み層４の電位より、ベース層となるＮ＋型埋め込み層３の電位が高くなるため、寄生ＰＮＰトランジスタはオンする事が無く、コレクタ電極１５からＰ型半導体基板１に流れる漏れ電流の発生を防止する事ができる。 In this case, since the potential of the N + type buried layer 3 serving as the base layer becomes higher than the potential of the P + type buried layer 4 serving as the emitter layer of the parasitic PNP transistor, the parasitic PNP transistor does not turn on and the collector electrode 15 Generation of leakage current flowing in the P-type semiconductor substrate 1 can be prevented.

それでは、本発明に係る半導体装置の製造方法について、図３〜図５を参照して簡単に説明する。図３等においては、図１の記載の内、本発明の要旨となるＩＧＢＴを形成した領域だけを表示して説明する。先ず、図３に示すように、Ｐ型半導体基板１を準備し、シリコン酸化膜等をマスクにして、Ｐ型半導体基板１上に塗布されたアンチモン（Ｓｂ）入りのＳＯＧ（スピンオングラス）膜からアンチモンをＰ型半導体基板１の所定の領域に拡散し、Ｎ＋型埋め込み層３を形成する。 Now, a method for manufacturing a semiconductor device according to the present invention will be briefly described with reference to FIGS. In FIG. 3 etc., only the area | region which formed IGBT which becomes the summary of this invention among description of FIG. 1 is displayed and demonstrated. First, as shown in FIG. 3, a P-type semiconductor substrate 1 is prepared, and an antimony (Sb) -containing SOG (spin-on-glass) film coated on the P-type semiconductor substrate 1 using a silicon oxide film or the like as a mask. Then, antimony is diffused into a predetermined region of the P-type semiconductor substrate 1 to form an N + type buried layer 3.

次に、上記マスクより広い開口を有するレジストマスクにより、リン（Ｐ）をイオン注入によりＰ型半導体基板１内に導入する。その後、高温長時間の熱拡散処理を行いＰ型半導体基板１内のＮ＋型埋め込み層３より深い位置までリンを拡散しＮ型埋め込み層２を形成する。低不純物濃度のＮ型埋め込み層２を形成するのはＰ型半導体基板１との絶縁破壊電圧を高くするためである。 Next, phosphorus (P) is introduced into the P-type semiconductor substrate 1 by ion implantation using a resist mask having an opening wider than the mask. Thereafter, thermal diffusion treatment is performed at a high temperature for a long time to diffuse phosphorus to a position deeper than the N + type buried layer 3 in the P type semiconductor substrate 1 to form the N type buried layer 2. The reason why the low impurity concentration N type buried layer 2 is formed is to increase the dielectric breakdown voltage with the P type semiconductor substrate 1.

次に、Ｎ＋型埋め込み層３の中のＰ＋型埋め込み層４形成領域に、レジストマスクによりボロン（Ｂ）等をイオン注入する。同時にＰ＋型分離層６を形成する領域にもレジストマスクによりボロン等のイオン注入を行う。その後高温で注入されたボロン等をＮ＋型埋め込み層３内およびＰ型半導体基板１内にドライブインする。その後、図４に示すように、シリコン酸化膜等を除去してから所定の工程を経て、Ｐ型半導体基板１上の全面にＮ型エピタキシャル層５を堆積する。 Next, boron (B) or the like is ion-implanted into the P + type buried layer 4 formation region in the N + type buried layer 3 using a resist mask. At the same time, boron or other ions are implanted into the region where the P + type separation layer 6 is to be formed using a resist mask. Thereafter, boron or the like implanted at a high temperature is driven into the N + type buried layer 3 and the P type semiconductor substrate 1. Thereafter, as shown in FIG. 4, the N-type epitaxial layer 5 is deposited on the entire surface of the P-type semiconductor substrate 1 through a predetermined process after removing the silicon oxide film and the like.

次に、Ｎ型エピタキシャル層５の表面に形成された薄いシリコン酸化膜上の所定の位置に開口部を有するレジストマスクにより、高濃度でリンのイオン注入を行う。このイオン注入されたリンは、後述の高温拡散により低抵抗のＮ＋型導電層７を形成するため、この工程でのイオン注入量は８×１０^１５／ｃｍ^２程度の高ドーズ量になる。 Next, phosphorus is ion-implanted at a high concentration using a resist mask having an opening at a predetermined position on the thin silicon oxide film formed on the surface of the N-type epitaxial layer 5. Since this ion-implanted phosphorus forms a low-resistance N + type conductive layer 7 by high-temperature diffusion described later, the ion implantation amount in this step becomes a high dose amount of about 8 × 10 ¹⁵ / cm ² .

次にシリコン基板全体を熱処理し、注入された不純物リンのドライブインとシリコン酸化膜の形成を行う。次に、シリコン酸化膜の所定の領域に所定のフォトエッチングにより開口を形成しボロン等を導入し、高温で熱処理することによりＰ＋型分離層６及びＰ＋型コレクタ層８を形成する。この場合、Ｐ＋型埋め込み層４もＮ型エピタキシャル層５内に這い上がり、Ｐ＋型コレクタ層８と一体になる。 Next, the entire silicon substrate is heat-treated to drive in the implanted impurity phosphorus and form a silicon oxide film. Next, an opening is formed in a predetermined region of the silicon oxide film by predetermined photoetching, boron or the like is introduced, and heat treatment is performed at a high temperature to form a P + type separation layer 6 and a P + type collector layer 8. In this case, the P + type buried layer 4 also rises into the N type epitaxial layer 5 and is integrated with the P + type collector layer 8.

また、Ｎ＋型導電層７もＮ型エピタキシャル層５内に拡散し、這い上がってきたＮ型埋め込み層２またはＮ＋型埋め込み層３と一体化する。Ｎ＋型埋め込み層３と一体化するのが好ましい。Ｐ＋型分離層６もＰ型半導体基板１内に形成したボロン注入層の這い上がりとＮ型エピタキシャル層５の表面から拡散したボロン等が一体化してＰ＋型分離層６を形成する。 Further, the N + type conductive layer 7 is also diffused into the N type epitaxial layer 5 and integrated with the N type buried layer 2 or the N + type buried layer 3 that has been crawled up. It is preferable to integrate with the N + type buried layer 3. As for the P + type isolation layer 6, the rising of the boron injection layer formed in the P type semiconductor substrate 1 and the boron diffused from the surface of the N type epitaxial layer 5 are integrated to form the P + type isolation layer 6.

次に、図５に示すように、半導体基板全面を被覆するシリコン酸化膜の所定の位置に所定のフォトエッチングプロセスにより開口を形成してから、Ｐ型ベース層９内およびＮ＋型導電層７内に高温炉内でオキシ塩化リン等によりリンを導入する。導入されたリンはＮ＋型エミッタ層１１、Ｎ＋型コンタクト層１０を形成する。次にＣＶＤ法等により絶縁膜１４を形成してから所定のフォトエッチングプロセスによりコンタクトホールを形成する。 Next, as shown in FIG. 5, after an opening is formed at a predetermined position of the silicon oxide film covering the entire surface of the semiconductor substrate by a predetermined photoetching process, the P-type base layer 9 and the N + -type conductive layer 7 are opened. Into a high temperature furnace, phosphorus is introduced by phosphorus oxychloride or the like. The introduced phosphorus forms an N + type emitter layer 11 and an N + type contact layer 10. Next, after forming the insulating film 14 by a CVD method or the like, a contact hole is formed by a predetermined photoetching process.

次にアルミニューム（Ａｌ）合金等をスパッタリングしてから所定のフォトエッチングプロセスを経てエミッタ電極１６、コレクタ電極１５等を形成する。最後に不図示の保護膜を形成することにより所望の半導体装置が完成する。 Next, an aluminum (Al) alloy or the like is sputtered, and then an emitter electrode 16 and a collector electrode 15 are formed through a predetermined photoetching process. Finally, a desired semiconductor device is completed by forming a protective film (not shown).

１Ｐ型半導体基板２Ｎ型埋め込み層３Ｎ＋型埋め込み層
４Ｐ＋型埋め込み層５Ｎ型エピタキシャル層６Ｐ＋型分離層
７Ｎ＋型導電層８Ｐ＋型導電層９Ｐ型ベース層
１０Ｎ＋型コンタクト層１１Ｎ＋型エミッタ層１２ゲート絶縁膜
１３ゲート電極１４絶縁膜１５コレクタ電極
１６エミッタ電極１７Ｐ型ベース層１８Ｎ＋型エミッタ層
１９エミッタ電極２０ベース電極２１コレクタ電極
２２Ｎ＋Ｃコレクタ引き出し層２３Ｎ＋型埋め込み層 1 P-type semiconductor substrate 2 N-type buried layer 3N + -type buried layer
4 P + type buried layer 5 N type epitaxial layer 6 P + type separation layer 7 N + type conductive layer 8 P + type conductive layer 9 P type base layer
10 N + type contact layer 11 N + type emitter layer 12 Gate insulating film 13 Gate electrode 14 Insulating film 15 Collector electrode
16 Emitter electrode 17 P type base layer 18 N + type emitter layer 19 Emitter electrode 20 Base electrode 21 Collector electrode
22 N + C collector lead layer 23 N + type buried layer

Claims

A first conductivity type first buried layer formed on the first conductivity type semiconductor substrate;
A second conductivity type second buried layer formed in the first buried layer;
A first conductivity type buried layer formed in the second buried layer;
A second conductivity type epitaxial layer formed on the first conductivity type semiconductor substrate;
A conductive layer of a second conductivity type penetrating the epitaxial layer and overlapping with an end of the second buried layer;
A collector layer of a first conductivity type penetrating the epitaxial layer and overlapping with an end of the buried layer of the first conductivity type;
A first conductivity type base layer formed in the epitaxial layer adjacent to the first conductivity type collector layer;
A second conductivity type emitter layer formed on the base layer;
A gate insulating film extending from the emitter layer to the epitaxial layer via the base layer;
A gate electrode formed on the gate insulating film;
A second conductivity type contact layer formed on the second conductivity type conductive layer;
A collector electrode in which the first conductivity type collector layer and the second conductivity type contact layer formed on the second conductivity type conductive layer are electrically connected;
An emitter electrode electrically connected to the emitter layer;
A semiconductor device comprising: a first conductivity type separation layer for separating the epitaxial layer.

The semiconductor device according to claim 1, wherein the collector layer is formed continuously surrounding the base layer.

The semiconductor device according to claim 2, wherein the conductive layer is continuously formed so as to surround the collector layer.

The sheet resistance of the first buried layer is 100Ω / □ or more, and the sheet resistance of the second buried layer is 30Ω / □ or less. Semiconductor device.