JP2011066253A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011066253A
JP2011066253A JP2009216374A JP2009216374A JP2011066253A JP 2011066253 A JP2011066253 A JP 2011066253A JP 2009216374 A JP2009216374 A JP 2009216374A JP 2009216374 A JP2009216374 A JP 2009216374A JP 2011066253 A JP2011066253 A JP 2011066253A
Authority
JP
Japan
Prior art keywords
thermosetting resin
solder
resin film
terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009216374A
Other languages
English (en)
Inventor
Fumihiko Ando
史彦 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009216374A priority Critical patent/JP2011066253A/ja
Publication of JP2011066253A publication Critical patent/JP2011066253A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】樹脂により囲まれる球状のはんだを良好に端子に接続するための半導体装置の製造方法を提供する。
【解決手段】一面に半導体素子が搭載されて樹脂封止された基板１のうち端子１ｂが露出する他面の上に、活性剤含有の熱硬化性樹脂膜８を形成する工程と、球状のはんだ９を熱硬化性樹脂膜８に押しつけて、端子１ｂに接触させる工程と、端子１ｂにはんだ９を押し当てた状態で、はんだ９に接触する領域の熱硬化性樹脂膜８に熱を加えて一部を半硬化する工程と、はんだ９を端子１ｂに押しつける力を解放する工程と、熱硬化性樹脂膜８の全体を加熱して、熱硬化性樹脂膜８の硬化率を上昇させるとともに、はんだ９を溶融して端子１ｂに接続する工程と、熱硬化性樹脂膜８の温度を下げるとともにはんだ９を硬化する工程とを含む。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。
半導体装置において、インターポーザの一面側に半導体チップを取り付け、半導体チップ及びインターボーザの一面をモールド樹脂により覆い、さらにインターポーザの他面側に複数のはんだボールを形成した構造が使用されている。インターポーザは、半導体チップとはんだボールを電気的に接続するビア、ランド端子及び配線を有している。
はんだボールをインターポーザに接着する方法として、例えば、インターポーザにラミネートした熱硬化性樹脂シートにはんだボールを押しつけてインターポーザの電極に接触させた後に、はんだボールをリフローさせる工程が知られている。そして、はんだボールをリフローし、さらに熱硬化性樹脂が硬化する温度まで一気に加熱することにより、はんだボールの根元を補強している。
はんだボールの補強については、その他に、はんだボールをインターポーザのランド電極に導電性ペーストを介して接着した後に、はんだボールの根本を補強樹脂で囲み、続いて、はんだボールの頭部の補強樹脂を除去する方法もある。
特開２００１−３１１００５号公報 特開２０００−０５８７０９号公報
はんだボールを熱硬化性樹脂シートに押しつけた後に、はんだボールの溶融と熱硬化性樹脂シートの硬化を同じ熱処理によって行う上記の方法によれば、熱硬化性樹脂シートが硬化する前に未溶融のはんだボールが電極から浮き上がったり、ずれたりし易い。
また、ハンダボールを電極に接着した後に、ハンダボールの根本を補強樹脂で囲む方法によれば、はんだボールの頭部から補強樹脂を除去する工程が必要となり、スループットの向上が図れない。
本発明の目的は、樹脂により囲まれる球状のはんだを良好に端子に接続するための半導体装置の製造方法を提供することにある。
本発明の１つの観点によれば、一面に半導体素子が搭載されて樹脂封止された基板のうち端子が露出する他面の上に、活性剤含有の熱硬化性樹脂膜を形成する工程と、球状のはんだを前記熱硬化性樹脂膜に押しつけて、前記端子に接触させる工程と、前記端子に前記はんだを押し当てた状態で、前記熱硬化性樹脂膜のうち前記はんだに接触する領域に熱を加えて前記熱硬化性樹脂膜の一部を半硬化する工程と、前記はんだを前記端子に押しつける力を解放する工程と、前記熱硬化性樹脂膜の全体を加熱して、前記熱硬化性樹脂膜の硬化率を上昇させるとともに、前記はんだを溶融して前記端子に接続する工程と、前記熱硬化性樹脂膜の温度を下げるとともに前記はんだを硬化する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、基板上に熱硬化性樹脂膜を形成し、その後に球状のはんだを熱硬化性樹脂膜に押しつけて基板上の端子に接触させ、その状態で、はんだ周囲の熱硬化性樹脂膜を局部的に加熱して半硬化させている。
これにより、はんだを溶融する前に、熱硬化性樹脂膜からはんだを浮かせる力が加わることを防止することができ、はんだと端子の接触を長く良好に保持することができるので、その後にはんだを溶融し、端子に良好に接続することができる。はんだに接する部分の熱硬化性樹脂膜の硬化率は低くてもよく、その後に溶融されるはんだの濡れ広がりを阻害することはない。
図１（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１〜４）である。 図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５〜７）である。 図３（ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の製造工程を示す部分拡大断面図である。 図４は、本発明の実施形態に係る半導体装置の製造工程におけるはんだボール接続用の加熱プロファイルを示す図である。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図３（ａ）〜（ｅ）は、図１（ｄ）、図２（ａ）、（ｂ）に示す工程の詳細を示す部分拡大断面図である。
まず、図１（ａ）に示すように、シート基板１の一面に半導体チップ３を搭載した後に、金ワイヤ４を用いて半導体チップ３とシート基板１上のランド端子１ａをワイヤボンディングする。半導体チップ３は半導体素子であって、内部には半導体集積回路が形成され、その上面には金ワイヤ４を接続するための導電性パッドを有している。
その後、シート基板１の一面において、半導体チップ３をエポキシ系樹脂等のモールド樹脂５で封止する。モールド樹脂は例えば金型を用いて整形、硬化される。
シート基板１は、例えば図３（ａ）に示すように、シート状のガラスエポキシからなる絶縁板２ａの一面と他面に銅パターンを形成した構造を有している。銅パターンは、銅泊又は銅合金泊をフォトリソグラフィー法によりパターニングして形成され、例えば、絶縁板２ａの一面には上記のランド端子１ａの他に配線１ｄ、１ｅを有し、その他面にはランド端子１ｂ、配線１ｃ等を有している。
それらの一面と他面には、配線１ｄ、１ｃを覆うレジスト等の絶縁パターン２ｂ、２ｃが形成されている。さらに、絶縁板２ａの中には、一面側と他面側の配線１ｃ、１ｄを電気的に接続するためのビア１ｖが形成されている。
次に、図１（ｂ）に示すように、シート基板１の他面上に間隔をおいてスクリーンマスク６を配置する。そして、スクリーンマスク６上に熱硬化性樹脂８ａを供給し、さらにスクリーンマスク６上でスキージ７を移動しながら熱硬化性樹脂８ａを透過させてシート基板１上にスクリーン印刷する。これにより、シート基板１の他面の全面にはランド端子１ｂを覆う熱硬化性樹脂膜８が形成される。
熱硬化性樹脂８ａとして、例えば、エポキシ系樹脂と酸無水物系硬化剤を主成分とし、その粘度が１５±５Ｐａ・ｓ程度の材料がある。また、熱硬化性樹脂８ａにはフラックス成分が含まれる。また、フラックス成分には、活性剤、例えばアミン化合物が含まれる。アミン化合物として、ハロゲン化水素酸アミン塩、アミン有機酸塩等がある。
熱硬化性樹脂膜８は、少なくとも後述する球状のはんだ（半田）ボール９の直径よりも薄い厚さｔに形成され、半田ボール９の直径（高さ）ｈの半分以下（０＜ｔ≦ｈ／２）の厚さｔとすることが好ましい。例えば、直径０．３ｍｍの複数の半田ボール９を０．５ｍｍピッチで配置するＦＢＧＡ(Fine-pitch Ball Grid Allay)においては、印刷される熱硬化性樹脂膜８の厚さを０．１５ｍｍ以下とする。
次に、図１（ｃ）に示すように、ボール吸着治具１０の下面に複数の半田ボール９を吸着し、複数の半田ボール９をシート基板１の他面上のランド端子１ｂに対向させた状態でボール吸着治具１０を移動してそれらを接近させる。
半田ボール９の材料として、例えば、融点が２１７℃〜２４０℃の錫銅系合金からなる無鉛はんだを使用する。錫銅系合金には、ＳｎＣｕ、ＳｎＣｕＡｇ、ＳｎＣｕＮ等の合金がある。
続いて、図１（ｄ）とその部分拡大図である図３（ａ）に示すように、半田ボール９を熱硬化性樹脂膜９に押しつけて、さらにその中に沈み込ませることにより、半田ボール９をランド端子１ｂに接触させる。
ボール吸着治具１０は、熱伝導率の良い材料、例えばステンレス、アルミニウム等の金属から形成されている。ボール吸着治具１０の下面には、図３（ａ）に示すように、半田ボール９の取り付けピッチで半球状の凹部１０ａが複数形成され、それらの凹部１０ａには吸引用孔１０ｂが通じている。
半田ボール９を熱硬化性樹脂膜９に押しつける場合には、吸引路１０ｂに負の圧力を加え、半田ボール９を凹部１０ａに吸着する。
次に、図３（ｂ）に示すように、ボール吸着治具１０から半田ボール９を介して熱を熱硬化性樹脂膜８に加え、これにより熱硬化性樹脂膜８のうち半田ボール９に接触する周辺領域８ｂを部分的にＢステージ化する。
Ｂステージは、樹脂材料の状態を示し、その他にＡステージ、Ｃステージがある。Ａステージは、液体状又は半液状であり、熱硬化性樹脂８ａの初期状態である。Ｂステージは、Ａステージからさらに加熱された状態であり、通常、室温では固体状態にあり、架橋が不十分な状態であって半硬化状態と言われることもある。Ｃステージは、Ｂステージからさらに加熱された状態で、この段階では溶剤には不溶となり、膨潤も生じなく、樹脂の硬化状態である。
半田ボール９に加える熱は、半田ボール９の周辺領域８ｂの熱硬化性樹脂膜８をＣステージ化、即ち硬化させず、その後のさらなる加熱により溶融する半田ボール９の濡れ性を阻害しない温度に調整される。例えば、半田ボール９に接触する部分の熱硬化性樹脂膜８の硬化率が５０％以下、例えば４０％〜５０％になる温度に調整する。その温度として、例えば、エポキシ系樹脂と酸無水物系硬化剤を主成分とする熱硬化性樹脂８ａの場合には９０℃〜１５０℃程度とし、その加熱時間を３０秒〜９０秒とする。
ところで、初期状態の熱硬化性樹脂膜８は実質的に流動性を有し、そのままの状態では、沈み込んだ半田ボール９を浮かせる応力が生じる。これに対し、半田ボール９の周辺領域８ｂの熱硬化性樹脂膜８を部分的にＢステージ化すると、半田ボール９には熱硬化性樹脂膜８からの応力が殆ど加わらず、浮き上がりは防止され、ランド端子１ｂに接触した状態に保持される。
次に、ボール吸着治具１０の吸引孔１０ｂからの吸引を停止することにより半田ボール９の拘束を解く。
その後に、図２（ａ）に示すように、ボール吸着治具１０をシート基板１から離すと、半田ボール９は、熱硬化性樹脂膜８の半硬化した周辺領域８ｂにより半固定され、かつランド端子１ｂ上に接触した状態のままとなる。また、ボール吸着治具１０から離された半田ボール９は常温に戻される。
次に、半田ボール９が取り付けられたシート基板１をリフロー炉に入れ、図２（ｂ）に示すように熱硬化性樹脂膜８及び半田ボール９を加熱する。リフロー炉として、例えば、熱制御性の良い赤外線加熱器を備えた炉を使用する。
その加熱温度は、以下に説明するように、図４のプロファイルに従って制御される。
まず、第１ステップでは、リフロー炉内温度を常温から第１温度、即ち熱硬化性樹脂膜８の全体をＢステージにする温度まで上昇させる。第１温度は例えば１４０℃〜１６０℃であり、その温度を例えば６０秒〜９０秒の時間で保持する。
これにより、熱硬化性樹脂膜８に含まれるフラックス成分がランド端子１ｂ表面及び半田ボール９表面を活性化し、ランド端子１ｂの銅箔表面と半田ボール９の表面の酸化物が還元されて除去される。従って、第１温度の加熱は、ランド端子１ｂと半田ボール９の接合を促進させるための前処理でもある。
この状態では、半田ボール９の周辺領域８ｂのみならず熱硬化性樹脂８全体の硬化率は、図３（ｃ）に示すように、半田ボール９に接触する部分の硬化率と同程度になって、はんだ濡れ性が阻害されないように５０％以下となる。しかし、この状態では、半田ボール９は殆ど溶融せず、濡れ広がることはない。
次の第２ステップでは、リフロー炉内温度を第１温度から第２温度、即ちはんだ溶融温度に上昇させる。
その温度上昇過程において、例えば２２０℃で熱硬化性樹脂膜８の硬化率が５０％〜６０％になると、図３（ｄ）に示すように半田ボール９が溶融し始め、その濡れ広がり率が１０％から１００％まで進む。この場合、熱硬化性樹脂膜８内のフラックスの効果により、半田ボール９はその表面張力が低下してランド端子１ｂ上で濡れ広がる。なお、硬化率が５０％〜６０％では、熱硬化性樹脂膜８は、Ｂステージの状態であって流動性を維持しているために、はんだ濡れ広がりを阻害することはない。
さらに温度が上がって第２温度、例えば２４０℃付近に達すると、図３（ｅ）に示すように、溶融化が進んだ半田ボール９はランド端子１ｂ上で濡れ広がりが進む。同時に、熱硬化性樹脂膜８は徐々に硬化し、２２０℃付近での硬化率は約６０％であり、さらに第２の温度である加熱ピーク温度２４０℃付近で硬化率は約８０％まで進む。
加熱温度が上昇する過程において、熱硬化性樹脂膜８の硬化率は上昇するが、その硬化率の変化は加熱温度の変化に比べて遅いので、はんだ濡れを阻害するほどにはならない。即ち、半田ボール９の濡れ広がり率が１００％の状態で、熱硬化性樹脂膜８の硬化率は、はんだ濡れ広がりを阻害するほどではなく、濡れ広がりは安定する。
第２温度は、約１０秒間保持され、その後にリフロー炉内の加熱は停止され、炉内温度は徐々に低下し、ついには常温になる。第２温度から常温に戻る途中の２２０℃付近で半田ボール９は再硬化するとともに、熱硬化性樹脂膜８の硬化率は１００％に達し、Ｃステージ化する。
なお、温度上昇により第１温度から２２０℃に到達する時点から、温度下降により第２温度から２２０℃に到達する時点までの時間が約５０秒〜７０秒となるように、炉内温度を制御する。
再硬化した半田ボール８とランド端子１ｂの境界には、ＳｕＣｕ合金が形成され、互いに強固に接合される。また、硬化した熱硬化性樹脂膜８は初期状態の厚さから約１０％収縮し、また、再硬化された半田ボール８の高さは初期状態よりも低くなる。例えば、０．５ｍｍピッチのＦＢＧＡの場合、半田ボール８の高さは０．３ｍｍから０．２５ｍｍへと低くなり、また、熱硬化性樹脂膜８の厚さは０．１５ｍｍから０．１３５ｍｍへと薄くなる。
リフロー炉から出されたシート基板１は、図２（ｃ）に示すように、ダイサー２１によって個片化され、半導体装置２０として分離される。
以上の実施形態によれば、シート基板１上に熱硬化性樹脂膜８を形成した後に、半田ボール９を熱硬化性樹脂膜８に押しつけてランド端子１ｂに接触させた状態で、熱硬化性樹脂膜８のうち半田ボール９に接触する部分を局部的に加熱して半硬化させている。
従って、熱硬化性樹脂膜８に押しつけられた半田ボール９は、仮固定されるので、ボール吸着治部１０による押しつけが解かれた後であってリフロー炉内で加熱されるまでの間に、ランド端子１ｂから浮き難くなり、ズレにくくなる。これにより、半田ボール９をランド端子１ｂ上で安定して加熱溶融することができ、歩留まりが向上する。
しかも、熱硬化性樹脂膜８はシート基板１の他面側の全面に形成されているので、半導体装置２０の実装時には、その一面側に形成されているモールド樹脂５の熱膨張によるシート基板１の反りを打ち消すように応力が加わる。従って、シート基板１の反りを抑制することができ、半導体装置２０の実装が容易になる。
ところで、半田ボール９を介して熱硬化性樹脂膜８を部分的に加熱することにより、半田ボール９の浮きを防止してランド端子１ｂとの未接触を阻止するためには、半田ボール９が熱硬化性樹脂膜８に多く埋まっていることが望ましい。
一方、完成した半導体装置２０をメインボードに実装する際に、メインボードの接続端子に半導体装置２０の半田ボール９をより広く濡れ広がらせて、はんだ接続強度を向上させる必要がある。そのためには、半田ボール９は、熱硬化性樹脂膜８の上面からより多く露出している方が有効である。
それらの相反する事象を補完するためには、熱硬化性樹脂膜８の初期の厚みは、半田ボール９の初期の半径と実質的に同一の値にすることが好ましい。
なお、熱硬化性樹脂膜８は、上記したようにスクリーン印刷法によって形成してもよいが、実質的にＡステージ状態の熱硬化性樹脂シートを貼り付ける方法を採用してもよい。これにより、熱硬化性樹脂膜８の厚みをより均一にすることができる。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
次に、本発明の実施形態について特徴を付記する。
（付記１）
一面に半導体素子が搭載されて樹脂封止された基板のうち端子が露出する他面の上に、活性剤含有の熱硬化性樹脂膜を形成する工程と、
球状のはんだを前記熱硬化性樹脂膜に押しつけて、前記端子に接触させる工程と、
前記端子に前記はんだを押し当てた状態で、前記熱硬化性樹脂膜のうち前記はんだに接触する領域に熱を加えて前記熱硬化性樹脂膜の一部を半硬化する工程と、
前記はんだを前記端子に押しつける力を解放する工程と、
前記熱硬化性樹脂膜の全体を加熱して、前記熱硬化性樹脂膜の硬化率を上昇させるとともに、前記はんだを溶融して前記端子に接続する工程と、
前記熱硬化性樹脂膜の温度を下げるとともに前記はんだを硬化する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記活性剤は、アミン化合物を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記熱硬化性樹脂膜は、スクリーン印刷法により形成されることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）
前記熱硬化性樹脂膜は、シート状であって前記基板に貼り付ける方法により形成されることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記５）
形成初期の前記熱硬化性樹脂膜の厚さは、溶融前の前記はんだの高さの半分以下であることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
吸着治具を用いて前記はんだを前記端子に押しつけるとともに、前記吸着治具から前記はんだに熱を伝達することを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記はんだは、無鉛はんだであることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記端子は、銅、同合金のいずれかから形成されていることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
１ シート基板
１ａ、１ｂ ランド端子
３ 半導体チップ（半導体素子）
４ 金ワイヤ
５ モールド樹脂
６ スクリーンマスク
７ スキージ
８ 熱硬化性樹脂膜
８ａ 熱硬化性樹脂
８ｂ 周辺領域
９ はんだボール
１０ ボール吸着治具
２０ 半導体装置
２１ ダイサ

Claims (5)

  1. 一面に半導体素子が搭載されて樹脂封止された基板のうち端子が露出する他面の上に、活性剤含有の熱硬化性樹脂膜を形成する工程と、
    球状のはんだを前記熱硬化性樹脂膜に押しつけて、前記端子に接触させる工程と、
    前記端子に前記はんだを押し当てた状態で、前記熱硬化性樹脂膜のうち前記はんだに接触する領域に熱を加えて前記熱硬化性樹脂膜の一部を半硬化する工程と、
    前記はんだを前記端子に押しつける力を解放する工程と、
    前記熱硬化性樹脂膜の全体を加熱して、前記熱硬化性樹脂膜の硬化率を上昇させるとともに、前記はんだを溶融して前記端子に接続する工程と、
    前記熱硬化性樹脂膜の温度を下げるとともに前記はんだを硬化する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記活性剤は、アミン化合物を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記熱硬化性樹脂膜は、スクリーン印刷法により形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記熱硬化性樹脂膜は、シート状であって前記基板に貼り付ける方法により形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  5. 形成初期の前記熱硬化性樹脂膜の厚さは、溶融前の前記はんだの高さの半分以下であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
JP2009216374A 2009-09-18 2009-09-18 半導体装置の製造方法 Pending JP2011066253A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009216374A JP2011066253A (ja) 2009-09-18 2009-09-18 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009216374A JP2011066253A (ja) 2009-09-18 2009-09-18 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011066253A true JP2011066253A (ja) 2011-03-31

Family

ID=43952183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009216374A Pending JP2011066253A (ja) 2009-09-18 2009-09-18 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2011066253A (ja)

Similar Documents

Publication Publication Date Title
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP4401386B2 (ja) ハンダバンプ形成方法および半導体素子の実装方法
JP4227659B2 (ja) フリップチップ実装方法及びバンプ形成方法
JP5510795B2 (ja) 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
US8022530B2 (en) Package substrate having electrically connecting structure
KR101940237B1 (ko) 미세 피치 ｐｃｂ 기판에 솔더 범프 형성 방법 및 이를 이용한 반도체 소자의 플립 칩 본딩 방법
JP2012079876A (ja) 電子装置の製造方法及び電子装置
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
KR20040100949A (ko) 반도체 패키지의 제조 방법, 및 반도체 장치의 제조 방법
JP2012164965A (ja) 配線基板及びその製造方法
TW200935573A (en) Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board
KR20020044577A (ko) 개선된 플립-칩 결합 패키지
JP4835629B2 (ja) 半導体装置の製造方法
JP4479582B2 (ja) 電子部品実装体の製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
JP2010272609A (ja) 半導体装置及びその製造方法
JP3631230B2 (ja) 予備ハンダの形成方法
KR100726242B1 (ko) 플립칩 실장용 기판의 제조방법
WO2009151108A1 (ja) 実装基板、及び基板、並びにそれらの製造方法
JP4065264B2 (ja) 中継基板付き基板及びその製造方法
JP2011066253A (ja) 半導体装置の製造方法
JP5685807B2 (ja) 電子装置
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법
JP2012028437A (ja) 半導体装置とその製造方法
JP4605177B2 (ja) 半導体搭載基板