JP2011053882A - デバイス接続検出回路 - Google Patents

Abstract

【課題】 電力消費を抑えつつ、速やかにデバイスの接続検出が可能なデバイス接続検出回路を提供すること。
【解決手段】デバイス接続検出回路１はＰＣカード等の外部デバイスからのＣＤ信号が入力され、ＣＤ信号に基づき接続の有無を判断する検出部３を有している。
検出部３はプルアップ抵抗５を有している。
また、デバイス接続検出回路１はプルアップ抵抗５の抵抗値を変化させる抵抗制御部７を有している。
【選択図】 図１

Description

本発明は、デバイス接続検出回路に関するものである。

情報処理装置に各種機能を拡張するためのＰＣカードのような外部デバイスを接続する場合、ホストである情報処理装置には、通常、外部デバイスが接続されているか否かを検知するためのデバイス接続検出回路が設けられている。

デバイス接続検出回路は、ＣＤ（Card Detect）信号と呼ばれる外部デバイスからの入力信号を元に外部デバイスが接続されているか否かを検知する回路であり、接続検出方式は、例えばPCMCIA（Personal Computer Memory Card International Association）の規格である”PC Card Standard 8.0 Release - April 2001”やCompact Flash Associationの規格である”CF+ & CompactFlashR Specification Revision 4.1 ”に定められている。

この規格によれば、外部デバイスからの入力信号であるＣＤ１信号（以後ＣＤ１と記す）、ＣＤ２信号（以後ＣＤ２と記す）の論理レベルをホスト側で判断して、外部デバイスが接続されたか否かを検出している。

デバイス接続検出回路７９およびＰＣカード８１（外部デバイス）の例を図７に示す。

図７に示すように、デバイス接続検出回路７９は、ホスト８３側に設けられており、ＣＤ１、ＣＤ２が入力される検出回路８７を有している。検出回路８７にはＣＤ１、ＣＤ２が伝達される配線８５を介してプルアップ抵抗としての抵抗素子Ｒ１、Ｒ２が接続されており、抵抗素子Ｒ１、Ｒ２には電力を供給する電源８９が接続されている。

一方、ＰＣカード８１は、配線８５に接続される端子９１（ＣＤ１、ＣＤ２端子）を有し、端子９１はＧＮＤ接続されている。

即ち、ＰＣカード８１がホスト８３に接続されている場合、ホスト８３の配線８５がＰＣカード８１のＧＮＤに接続されるため、ＣＤ１、ＣＤ２はローレベルとなり、検出回路８７はＣＤ１、ＣＤ２のローレベルを検出し、ＰＣカードがホスト８３に接続されていると判断する。ＰＣカード８１が未接続の場合は、ＣＤ１、ＣＤ２が伝達される配線がＧＮＤ接続されない為、ホスト８３のプルアップ抵抗によりＣＤ１、ＣＤ２はハイレベルとなり、検出回路８７はこれを検出し、ＰＣカード８１がホスト８３に未接続であると判断する。

また、上記規格では、ホスト８３とＰＣカード８１の物理的な接続方法についても定められている。この規格によれば、図８に示すように、ＣＤ１、ＣＤ２が伝達される端子９１の長さは、他の信号端子や電源、ＧＮＤ端子より短くなっている。そのため、ＰＣカード８１がホスト８３より抜かれると、信号端子や電源、ＧＮＤ端子が接触した状態で、端子９１が先に未接触になる。これにより、ホスト８３の検出回路８７はいち早くＰＣカード８１が抜けたことを検出することが出来、ＰＣカード８１が抜かれる過程、又は抜かれた状態でのＰＣカード８１への不正なアクセスを防止することが出来る。

特にホスト８３がＰＣカード８１にデータ・ライト動作を行っている場合に、ＰＣカード８１を抜かれると、制御信号端子やデータ端子が未接触となったままライト動作が継続される為、不正なタイミングのアクセスとなり、誤ったデータを書き込む恐れがある。よってＣＤ１、ＣＤ２によりＰＣカード８１を抜く動作が開始されたことを早急に認識することは重要である。

一方、この方式ではＰＣカード８１が接続されている間、常にプルアップ抵抗をかえしホスト８３側の電源８９からＰＣカード８１側のＧＮＤへ電流が流れるため、ＰＣカード８１へのアクセスの有無によらず、接続中は常に電力を消費するという問題がある。

そこで、ＰＣカード８１とホスト８３が接続された状態でも、ＰＣカード８１の機能を利用するときのみ、ＣＤ１、ＣＤ２を入力可能にし、ＰＣカードの機能を利用しない場合はＣＤ１、ＣＤ２の入力を遮断する回路が提案されている（特許文献１）。

また、接続検出回路ではないが、メモリカードを接続可能な情報処理装置のメモリカードに関する構造で、接続時のプルアップ抵抗による電流消費の低減、および、モード判定時の誤動作の防止を目的として、メモリカード側に複数のプルアップ抵抗を備え、メモリカードのモード判定を行う際に、モードに応じ、相対的に小さな抵抗を選択する構造が開示されている（特許文献２）。

特開２０００−２４２３７５号公報 特開２００４−１８５２７３号公報

しかしながら、特許文献１の回路ではＰＣカードの機能を利用しない場合はＣＤ１、ＣＤ２の入力が遮断されているため、ＰＣカードを抜いた状態と同様に認識されることになる。

そのため、ＰＣカードが抜けたことを速やかに検出することができず、またホスト側はＰＣカードの機能を利用／停止する度にＰＣカードの抜き差しを行った場合と同様の処理を繰り返さなければならず、処理が煩雑になるという問題があった。

一方、特許文献２の構造は、前述の通り、接続検出回路ではなく、モード判定時に、モードに応じた相対的に小さな抵抗を選択を選択して誤動作を防止しているだけであり、モード判定時以外ではプルアップ抵抗の抵抗値を大きくして消費電流を削減している。

そのため、抵抗値を大きくしたことにより、配線や接触部、接続されるデバイスの持つ容量成分により、信号のレベルが変化する速度が遅くなるため、これを接続検出回路に適用すれば接続検出の遅延を招く恐れがあり、接続検出回路の構成としては不適当である。

また、特許文献２の構造は、カード側にプルアップ抵抗や電源を設けている構造であり、接続検出回路とはまったく構造が逆である。さらに、この構造ではカード側の回路を変更しなければならないため、既存のカードを用いる場合には適用できず、また、ホスト側と比べてはるかに小型であるカードに、追加のプルアップ抵抗、選択用のトランジスタ、および判定回路を設けなければならないため、設計上の制約が大きいという問題があった。

本発明は上記課題に鑑みてなされたものであり、その目的は、電力消費を抑えつつ、速やかに外部デバイスの接続検出が可能なデバイス接続検出回路を提供することにある。

上記課題を解決するため、本発明の第１の態様は、プルアップ抵抗を有し、外部デバイスとホストとの接続を検知するための接続信号が入力される検出部と、前記プルアップ抵抗の抵抗値を変化させる抵抗制御部と、を有し、前記抵抗制御部は、前記ホストが前記外部デバイスへアクセスする直前からアクセス期間中のみ前記プルアップ抵抗の抵抗値を非アクセス時よりも下げる制御を行うことを特徴とするデバイス接続検出回路である。

本発明の第２の態様は、第１の態様に記載のデバイス接続検出回路を有することを特徴とするコンピュータである。

本発明の第３の態様は、第１の態様に記載のデバイス接続検出回路を用いることを特徴とするデバイス接続検出方法である。

本発明の第４の態様は、外部デバイスに接続・アクセス可能な外部デバイス制御部と、前記外部デバイスに接続可能であり、プルアップ抵抗を有し、前記外部デバイスと外部デバイス制御部との接続を検知するための接続信号が入力される検出部と、前記プルアップ抵抗の抵抗値を変化させる抵抗制御部と、を有し、前記抵抗制御部は、外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記プルアップ抵抗の抵抗値を非アクセス時よりも下げることを特徴とする外部デバイス接続インタフェースである。

本発明によれば、電力消費を抑えつつ、速やかに外部デバイスの接続検出が可能なデバイス接続検出回路を提供することができる。

デバイス接続検出回路１の概略を示すブロック図である。 デバイス接続検出回路１を示すブロック図である。 デバイス接続検出回路１ａを示すブロック図である。 ＰＵ＿ＣＮＴ、ＣＤ１、ＣＤ２、ＰＣカードＩ／Ｆ信号のタイミングチャートである。 ＰＵ＿ＣＮＴ、ＣＤ１、ＣＤ２、ＰＣカードＩ／Ｆ信号のタイミングチャートである。 デバイス接続検出回路１ｂを示すブロック図である。 デバイス接続検出回路７９を示すブロック図である。 デバイス接続検出回路７９を有するホスト８３と、ホスト８３に接続されるＰＣカード８１の端子部分近傍の拡大図である。

以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。

まず、図１を参照して、本発明の実施形態に係るデバイス接続検出回路１の構成および動作の概略を説明する。

まず、構成の概略を説明する。図１に示すように、デバイス接続検出回路１はＰＣカード等の外部デバイスからのＣＤ信号（接続信号）が入力され、ＣＤ信号に基づき接続の有無を判断する検出部３を有している。

検出部３はプルアップ抵抗５を有している。

また、デバイス接続検出回路１はプルアップ抵抗５の抵抗値を変化させる抵抗制御部７を有している。

なお、図１ではデバイス接続検出回路１はコンピュータ等のホスト１９に設けられている。

次に、デバイス接続検出回路１の動作の概略について説明する。

まず、ホスト１９側が外部デバイスへアクセスしていないときは、抵抗制御部７はプルアップ抵抗５を所定の抵抗値に保持する。一方、ホスト側が外部デバイスへアクセスする際、抵抗制御部７は、アクセス直前からアクセス中は、ホスト側が外部デバイスへアクセスしていないとき（非アクセス時）よりもよりもプルアップ抵抗の抵抗値を下げる制御を行う。さらに、ホスト側が外部デバイスへのアクセスを停止すると、抵抗制御部７はプルアップ抵抗を上げて、所定の抵抗値に保持する。ここで、「アクセス直前」とは、ホストが外部デバイスへアクセスするための出力を開始する前のことであり、「アクセス直前」から「アクセス開始」までの時間が、外部デバイスが未接続の状態でプルアップ抵抗５に電源を供給（詳細は後述）してから検出部３がＣＤ信号のハイレベルを検出するまでにかかる時間以上となるように定められる。

このように、ホスト側が外部デバイスへアクセスする際に、プルアップ抵抗を下げる制御を行うことにより、アクセス中に外部デバイスがホストから抜かれた場合でも、プルアップ抵抗を下げない場合と比べてＣＤ信号がローレベルからハイレベルに変化する速度が早いため、アクセス中のＰＣカードの未接続検出を速やかに行うことができ、外部デバイスが抜かれる過程での外部デバイスへの不正なタイミングでのアクセスが防止できる。

一方、非アクセス時はプルアップ抵抗の抵抗値がアクセス時と比べて相対的に高く保持されているため、プルアップ抵抗５での電力消費を抑制することができる。

即ち、デバイス接続検出回路１は電力消費を抑えつつ、速やかに外部デバイスの接続検出が可能である。

次に、図２を参照してデバイス接続検出回路１の構成および動作について、より詳細に説明する。

まず、デバイス接続検出回路１の構成について説明する。

なお、図２では外部デバイスとしてのＰＣカード２５の構成も併せて説明する。

図２に示すように、デバイス接続検出回路１は検出部３として、検出回路９および検出回路９に配線１１ａ、１１ｂを介して接続された抵抗素子Ｒ１、Ｒ２（第１の抵抗素子）、および抵抗素子Ｒ３、Ｒ４（第２の抵抗素子）を有し、さらに、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４に接続された電源１３（第１の電源供給部）を有している。検出回路９は配線１１ａ、１１ｂから伝達されるＣＤ１、ＣＤ２という複数の接続信号の論理レベルでホスト１９とＰＣカード２５の接続の有無を判断する。なお、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４でプルアップ抵抗５を構成している。

なお、抵抗素子Ｒ１、Ｒ２は、ホスト１９側の全体の消費電流に影響しない程度の電流を流す程度の抵抗値を有する抵抗素子である。具体的な抵抗値は、装置の性質や回路によって異なるが、現状の携帯機器であれば、十数μＡ程度の電流を流す程度の抵抗値を有する抵抗素子が好適である。また、抵抗素子Ｒ３、Ｒ４は抵抗素子Ｒ１、Ｒ２よりも抵抗値が小さい抵抗素子であり、ＣＤ１、ＣＤ２のローレベルからハイレベルの変化を検出部３の検出回路９で即時に検出できるだけの抵抗値のものとする。なお、ここでいう「即時」とはホスト１９の性質やＰＣカード２５の特性によって異なるが、例えばＰＣカード２５のアクセスサイクルの１割程度の時間である（例えばＰＣカード２５のアクセスサイクルが数百ｎｓの場合、数十ｎｓ程度の時間である）。

一方、デバイス接続検出回路１は抵抗制御部７として、電源１３と抵抗素子Ｒ３、Ｒ４を接続するスイッチ１７、およびスイッチ１７に接続され、スイッチ１７のＯＮ／ＯＦＦを制御する抵抗制御回路１５を有している。

なお、デバイス接続検出回路１はノート型コンピュータ等のホスト１９に実装されており、配線１１ａ、１１ｂの端部にはデバイス接続検出回路１をＰＣカード２５と接続するための端子２１ａ、２１ｂが接続されている。

一方、ＰＣカード２５は、ＧＮＤ接続され、デバイス接続検出回路１の端子２１ａ、２１ｂと接続されるＧＮＤ端子２７ａ、２７ｂ（ＣＤ１端子、ＣＤ２端子）を有している。

次に、デバイス接続検出回路１の動作について説明する。

まず、ホスト１９側がＰＣカード２５へアクセスしていないときは、抵抗制御回路１５はスイッチ１７をＯＦＦにする。この状態では抵抗素子Ｒ３、Ｒ４は電源１３に接続されておらず、プルアップ抵抗として有効になっていない。

一方、抵抗素子Ｒ１、Ｒ２は電源１３に接続されており、プルアップ抵抗として有効になっている。

即ち、スイッチ１７がＯＦＦの状態ではプルアップ抵抗５の抵抗値は抵抗素子Ｒ１、Ｒ２の抵抗値で決まるため、スイッチ１７がＯＦＦの状態ではプルアップ抵抗５にはホスト側の全体の消費電流に影響しない程度の電流しか流れない。

そのため、プルアップ抵抗による電流の消費を抑えることができる。

次に、ホスト１９がＰＣカード２５へアクセスする直前になると、抵抗制御回路１５はスイッチ１７をＯＮにする。これにより、抵抗素子Ｒ３、Ｒ４は電源１３に接続され、プルアップ抵抗として有効になる。

この状態では、抵抗素子Ｒ３、Ｒ４の抵抗値が抵抗素子Ｒ１、Ｒ２よりも小さいため、プルアップ抵抗の抵抗値はスイッチ１７がＯＦＦの場合と比べて変化し（ＯＦＦの場合と比べて下がる）、ＣＤ１、ＣＤ２のローレベルからハイレベルの変化を検出回路９で即時に検出できる。

すなわち、ホスト１９でのＰＣカード２５の未接続検出を即時に行うことができる。

例えば、スイッチ１７がＯＮした時点で、ホスト１９とＰＣカード２５間でＣＤ１端子、ＣＤ２端子（ＧＮＤ端子２７ａ、２７ｂ）が未接触となっていると、ＣＤ１、ＣＤ２が即時にローレベルからハイレベルに変化するので、ホスト１９はＰＣカード２５が抜かれる動作を検出し、ＰＣカード２５へのアクセスを開始せず、ＰＣカード２５の抜けによる誤ったアクセスを未然に防ぐことが出来る。又、ホスト１９からのＰＣカード２５へのアクセス期間も、抵抗素子Ｒ３、Ｒ４がプルアップ抵抗として有効になっているので、ホスト１９からＰＣカード２５への連続アクセスを行う際には、ＰＣカード２５へのアクセス中にＣＤ１、ＣＤ２のハイレベルを検出した場合も、次のＰＣカード２５へのアクセスを停止することができるのでより効果的である。

なお、ホスト１９のＰＣカード２５へのアクセス終了後は、抵抗制御回路１５はスイッチ１７をＯＦＦにする。この状態では抵抗素子Ｒ１、Ｒ２のみが電源１３に接続された状態となるため、プルアップ抵抗の抵抗値は再び上昇し、アクセス前の状態に戻る。

このように、第１の実施形態によれば、デバイス接続検出回路１は、プルアップ抵抗５を有し、ＣＤ信号に基づき接続の有無を判断する検出部３と、プルアップ抵抗５の抵抗値を変化させる抵抗制御部７とを有しており、抵抗制御部７はホスト１９側が外部デバイスへのアクセス直前からアクセス中は、ホスト１９側が外部デバイスへアクセスしていないときよりもプルアップ抵抗の抵抗値を下げる制御を行う。

そのため、デバイス接続検出回路１は、電力消費を抑えつつ、速やかに外部デバイスの接続検出が可能である。

次に、第２の実施形態について図３〜図５を参照して説明する。

第２の実施形態は、第１の実施形態をより具体化したものであり、ホスト１９にＰＣカード制御用集積回路３１を設け、ＰＣカード制御用集積回路３１内にＰＣカードＩ／Ｆ部３３、検出回路９、抵抗制御回路１５を設けてＰＣカードインタフェース１００（外部デバイス接続インタフェース）としたものである。また、スイッチ１７を電源供給トランジスタ３２としたものである。

なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。

まず、図３を参照してＰＣカードインタフェース１００の構成について説明する。

図３に示すように、ＰＣカードインタフェース１００は、デバイス接続検出回路１ａを構成する検出部３、プルアップ抵抗５、抵抗制御部７、ＰＣカード２５へのアクセスを行う、ＰＣカードＩ／Ｆ部３３（外部デバイス制御部）を有している。

より具体的には、ホスト１９は、ＰＣカード２５へのリード／ライトやＰＣカード２５の制御を行うＬＳＩ等のＰＣカード制御用集積回路３１を有している。

ＰＣカード制御用集積回路３１には、ＰＣカードＩ／Ｆ部３３をＰＣカード２５と接続するための接続端子３１ａが接続されている。

ＰＣカード制御用集積回路３１は、抵抗制御回路１５、検出回路９、およびＰＣカードＩ／Ｆ部３３を有している。

また、デバイス接続検出回路１ａは、電源１３と抵抗素子Ｒ３、Ｒ４を接続する電源供給トランジスタ３２を有している。電源供給トランジスタ３２は、抵抗制御回路１５にベース接続され、抵抗制御回路１５から入力されるＰＵ＿ＣＮＴ信号で制御される。

一方、ＰＣカード２５側にはホスト１９との間で情報の送受信を行うためのＬＳＩ等であるＰＣカード側集積回路３５が設けられている。

ＰＣカード側集積回路３５には、ホスト１９のＰＣカードＩ／Ｆ部３３と接続するための接続端子３５ａが設けられている。

ＰＣカード制御用集積回路３１（のＰＣカードＩ／Ｆ部３３）がＰＣカード２５内のＰＣカード側集積回路３５にアクセスする為には、ＣＥ（チップイネーブル）、Address Bus、Data Bus、ＷＥ（ライトイネーブル）、ＯＥ（アウトプットイネーブル）等のＰＣカードＩ/F信号のやりとりを行う必要があるが、ＰＣカード２５がホスト１９の図示しないスロットに挿入され、ホスト１９側の接続端子３１ａと、ＰＣカード２５側の接続端子３５ａを接続することにより、これらの信号が電気的に結合され、ＰＣカード制御用集積回路３１とＰＣカード側集積回路３５との間でこれらの信号のやりとりが可能となる。なお、この際、デバイス接続検出回路１の端子２１ａ、２１ｂとＰＣカード２５のＧＮＤ端子２７ａ、２７ｂも接続される。

次に、デバイス接続検出回路１ａ（ＰＣカードインタフェース１００）の動作について図３〜図５を参照して説明する。

ＰＣカード２５がホスト１９に接続された状態では、ＰＣカード制御用集積回路３１とＰＣカード側集積回路３５の信号が電気的に接続されており、ホスト１９からＰＣカード２５へのアクセスが可能である。ＣＤ１、ＣＤ２が伝達される配線１１ａ、１１ｂはＰＣカード２５側でＧＮＤ接続されている為、ＰＣカード２５がホスト１９に接続された状態ではＣＤ１、ＣＤ２はローレベルになり、ＰＣカード制御用集積回路３１内の検出回路９がＣＤ１、ＣＤ２の論理から、ＰＣカード２５が接続されていると判断する。

ホスト１９がＰＣカード２５へアクセスする際は、ＰＵ＿ＣＮＴ、ＣＤ１、ＣＤ２、ＰＣカードＩ／Ｆ信号のタイミングは図４に示すようになる。

即ち、まず、ＰＣカードＩ／Ｆ部３３から抵抗制御回路１５へＰＣカード２５へのアクセスを開始する情報が送信される。抵抗制御回路１５がこの情報を受信すると、ＰＵ＿ＣＮＴ信号で電源供給トランジスタ３２を制御し、通常（非アクセス時）は供給されていない抵抗素子Ｒ３、Ｒ４へ電源供給を開始する。これにより抵抗素子Ｒ３、Ｒ４はＣＤ１、ＣＤ２のプルアップ抵抗としての機能が有効になる。

ただし、ＰＣカード２５が接続状態にあれば、ＣＤ１、ＣＤ２はＧＮＤ接続されている為、ローレベルのままとなり、検出回路９はＰＣカードＩ／Ｆ部３３へＰＣカード２５が接続されていること示す情報を送信する。これを受け、ＰＣカードＩ／Ｆ部３３はＰＣカード２５へのアクセスを開始する。

ＰＣカード２５へのアクセスが終了すると、ＰＣカードＩ／Ｆ部３３は、アクセスが終了したことを示す情報を抵抗制御回路１５に送信し、抵抗制御回路１５は、ＰＵ＿ＣＮＴで電源供給トランジスタ３２を制御し抵抗素子Ｒ３、Ｒ４への電源供給を停止する。

一方、ＰＣカード２５へのアクセス直前でＰＣカード２５が抜かれた際のＰＵ＿ＣＮＴ、ＣＤ１、ＣＤ２、ＰＣカードＩ／Ｆ信号のタイミングは図５に示すようになる。

即ち、ＰＣカード２５を抜く動作が発生した場合、まずはＣＤ１、ＣＤ２の接続端子である端子２１ａ、２１ｂと端子２７ａ、２７ｂが未接触となり、ＣＤ１、ＣＤ２がＧＮＤから離れ、抵抗素子Ｒ１、Ｒ２のプルアップによりゆっくりと電圧が上がっていく。

この時にＰＣカード制御用集積回路３１からＰＣカード２５へのアクセスが発生すると、ＰＣカードＩ／Ｆ部３３から抵抗制御回路１５へＰＣカード２５へのアクセスを開始する情報が伝えられ、抵抗制御回路１５はＰＵ＿ＣＮＴ信号で電源供給トランジスタ３２を制御し、抵抗素子Ｒ３、Ｒ４への電源供給を開始する。これにより抵抗素子Ｒ３、Ｒ４はプルアップ抵抗としての機能が有効になり、プルアップ抵抗の抵抗値が下がるので、ＣＤ１、ＣＤ２の電圧上昇は急速となり、検出回路９がハイレベルを検出できる電圧まで直ぐに達する。検出回路９はＣＤ１、ＣＤ２のハイレベルを検出すると、ＰＣカードＩ／Ｆ部３３へＰＣカード２５を抜く動作が行われていることを伝える。ＰＣカードＩ／Ｆ部３３はこれを受け、ＰＣカード２５へのアクセスを停止し、抵抗制御回路１５へＰＣカード２５へのアクセスを停止したことを示す情報を送信する。

抵抗制御回路１５はこれを受け、抵抗素子Ｒ３、Ｒ４への電源供給を停止する。

このように、第２の実施形態によれば、デバイス接続検出回路１ａ（ＰＣカードインタフェース１００）は、プルアップ抵抗５、検出部３、抵抗制御部７、電源供給トランジスタ３２、ＰＣカードＩ／Ｆ部３３を有し、ＰＣカードＩ／Ｆ部３３、抵抗制御回路１５、検出回路９はＰＣカード制御用集積回路３１内に設けられている。

従って第１の実施形態と同等以上の効果を奏する。

次に第３の実施形態に係るデバイス接続検出回路１ｂ（ＰＣカードインタフェース１００ｂ）について図６を参照して説明する。

第３の実施形態は、第２の実施形態において、抵抗素子Ｒ３、Ｒ４への電源供給およびスイッチ機能をＰＣカード制御用集積回路３１に持たせたものである。

なお、第３の実施形態において、第２の実施形態と同等の機能を果たす要素については同一の番号を付し、説明を省略する。

図６に示すように、デバイス接続検出回路１ｂ（ＰＣカードインタフェース１００ｂ）は、ＰＣカード制御用集積回路３１に電源１３と同一電圧のハイレベルが出力可能な電源部５１（第２の電源供給部）を有し、電源部５１は図示しない端子およびバッファ５３を介して抵抗制御回路１５、抵抗素子Ｒ３、Ｒ４に接続されている。

抵抗制御回路１５は、抵抗素子Ｒ３、Ｒ４のプルアップを有効にする場合は、バッファ５３を介して電源部５１からハイレベルを出力し（即ち、電源部５１と抵抗素子Ｒ３、Ｒ４を接続し）、それ以外の場合はバッファ５３の出力がＨｉ−ｚ（ハイ・インピーダンス）になるように制御する。

このように、ＰＣカード制御用集積回路３１自身が抵抗素子Ｒ３、Ｒ４のプルアップを有効にする電源を内蔵する構造（電源１３と同一電圧のハイレベルが出力可能な端子を備えた構造）としてもよい。

このような構造にすることにより、部品の実装面積を減らすことができる。

このように、第３の実施形態によれば、デバイス接続検出回路１ｂ（ＰＣカードインタフェース１００ｂ）はプルアップ抵抗５、検出部３、抵抗制御部７、ＰＣカードＩ／Ｆ部３３を有し、ＰＣカードＩ／Ｆ部３３、抵抗制御回路１５、検出回路９はＰＣカード制御用集積回路３１内に設けられている。

従って第２の実施形態と同等の効果を奏する。

また、第３の実施形態によれば、デバイス接続検出回路１ｂ（ＰＣカードインタフェース１００ｂ）は電源１３と同一電圧のハイレベルが出力可能な電源部５１をＰＣカード制御用集積回路３１に有している。

そのため、第２の実施形態と比べて部品の実装面積を減らすことができる。

上記した実施形態では、デバイス接続検出回路を、ＰＣカードの接続検出用回路に適用した場合について説明したが、本発明は、何等、これに限定されることなく、電子機器に接続可能な全ての外部デバイスの接続検出用回路に適用できる。

１…………デバイス接続検出回路
１ａ………デバイス接続検出回路
１ｂ………デバイス接続検出回路
３…………検出部
５…………プルアップ抵抗
７…………抵抗制御部
９…………検出回路
１１ａ……配線
１１ｂ……配線
１３………電源
１５………抵抗制御回路
１７………スイッチ
１９………ホスト
２１ａ……端子
２１ｂ……端子
２５………ＰＣカード
２７ａ……ＧＮＤ端子
２７ｂ……ＧＮＤ端子
３１………ＰＣカード制御用集積回路
３２………電源供給トランジスタ
３３………ＰＣカードＩ／Ｆ部
３５………ＰＣカード側集積回路
５１………電源部
５３………バッファ
Ｒ１………抵抗素子
Ｒ２………抵抗素子
Ｒ３………抵抗素子
Ｒ４………抵抗素子
７９………デバイス接続検出回路
８１………ＰＣカード
８３………ホスト
８５………配線
８７………検出回路
８９………電源
９１………端子
１００……ＰＣカードインタフェース
１００ｂ…ＰＣカードインタフェース

Claims (24)

1. プルアップ抵抗を有し、外部デバイスとホストとの接続を検知するための接続信号が入力される検出部と、
   前記プルアップ抵抗の抵抗値を変化させる抵抗制御部と、
   を有し、
   前記抵抗制御部は、前記ホストが前記外部デバイスへアクセスする直前からアクセス期間中のみ前記プルアップ抵抗の抵抗値を非アクセス時よりも下げることを特徴とするデバイス接続検出回路。
2. 前記プルアップ抵抗は、
   第１の抵抗素子と、
   前記第１の抵抗素子よりも抵抗値の低い第２の抵抗素子と、
   を有し、
   前記抵抗制御部は、前記ホストが前記外部デバイスへアクセスする直前からアクセス期間中のみ前記第２の抵抗素子を有効にすることを特徴とする請求項１記載のデバイス接続検出回路。
3. 前記検出部は、前記第１の抵抗素子と前記第２の抵抗素子に接続された第１の電源供給部を有し、
   前記抵抗制御部は、前記第２の抵抗素子と前記第１の電源供給部の間に設けられたスイッチと、前記スイッチのＯＮ／ＯＦＦを行う抵抗制御回路を有し、
   前記抵抗制御回路は、前記外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記スイッチをＯＮにすることを特徴とする請求項２記載のデバイス接続検出回路。
4. 前記スイッチは電源供給トランジスタであることを特徴とする請求項３記載のデバイス接続検出回路。
5. 前記外部デバイスにアクセス可能な外部デバイス制御部を有し、
   前記外部デバイス制御部は、前記外部デバイスにアクセスする直前に、前記抵抗制御部にアクセスを開始する旨の情報を送信し、前記抵抗制御部は、前記情報を受信すると、前記プルアップ抵抗の抵抗値を非アクセス時よりも下げることを特徴とする請求項１〜４のいずれか一項に記載のデバイス接続検出回路。
6. 前記第１の抵抗素子に接続された第１の電源供給部と、
   前記第２の抵抗素子に接続された第２の電源供給部と、
   を有し、
   前記抵抗制御部は、前記外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記第２の抵抗素子と前記第２の電源供給部を接続することを特徴とする請求項５記載のデバイス接続検出回路。
7. 前記第２の電源供給部を有する集積回路を有し、
   前記抵抗制御部は、前記前記集積回路に設けられていることを特徴とする請求項６記載のデバイス接続検出回路。
8. 前記検出部は、前記接続信号の電圧レベルから前記外部デバイスと前記ホストとの接続の有無を判断する検出回路を有することを特徴とする請求項１〜７のいずれか一項に記載のデバイス接続検出回路。
9. 前記検出部には、複数の前記接続信号が入力され、
   前記検出回路は、複数の前記接続信号の論理レベルで接続の有無を判断することを特徴とする請求項８記載のデバイス接続検出回路。
10. 前記外部デバイスは、
    前記検出部と接続されるＧＮＤ端子を有することを特徴とする請求項１〜９のいずれか一項に記載のデバイス接続検出回路。
11. 前記外部デバイスは、ＰＣカードであることを特徴とする請求項１０に記載のデバイス接続検出回路。
12. 請求項１〜１１のいずれか一項に記載のデバイス接続検出回路を有することを特徴とするコンピュータ。
13. 請求項１〜１０のいずれか一項に記載のデバイス接続検出回路を用いることを特徴とするデバイス接続検出方法。
14. 外部デバイスに接続・アクセス可能な外部デバイス制御部と、
    前記外部デバイスに接続可能であり、プルアップ抵抗を有し、前記外部デバイスと外部デバイス制御部との接続を検知するための接続信号が入力される検出部と、
    前記プルアップ抵抗の抵抗値を変化させる抵抗制御部と、
    を有し、
    前記抵抗制御部は、外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記プルアップ抵抗の抵抗値を非アクセス時よりも下げることを特徴とする外部デバイス接続インタフェース。
15. 前記プルアップ抵抗は、
    第１の抵抗素子と、
    前記第１の抵抗素子よりも抵抗値の低い第２の抵抗素子と、
    を有し、
    前記抵抗制御部は、前記外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記第２の抵抗素子を有効にすることを特徴とする請求項１４記載の外部デバイス接続インタフェース。
16. 前記検出部は、前記第１の抵抗素子と前記第２の抵抗素子に接続された第１の電源供給部を有し、
    前記抵抗制御部は、前記第２の抵抗素子と前記第１の電源供給部の間に設けられたスイッチと、前記スイッチのＯＮ／ＯＦＦを行う抵抗制御回路を有し、
    前記抵抗制御回路は、前記外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記スイッチをＯＮにすることを特徴とする請求項１５記載の外部デバイス接続インタフェース。
17. 前記スイッチは電源供給トランジスタであることを特徴とする請求項１５記載の外部デバイス接続インタフェース。
18. 前記外部デバイス制御部は、前記外部デバイスにアクセスする直前に、前記抵抗制御部にアクセスする旨の情報を送信し、前記抵抗制御部は、前記情報を受信すると、前記プルアップ抵抗の抵抗値を非アクセス時よりも下げることを特徴とする請求項１４〜１７のいずれか一項に記載の外部デバイス接続インタフェース。
19. 前記第１の抵抗素子に接続された第１の電源供給部と、
    前記第２の抵抗素子に接続された第２の電源供給部と、
    を有し、
    前記抵抗制御部は、前記外部デバイス制御部が前記外部デバイスへアクセスする直前からアクセス期間中のみ前記第２の抵抗素子と前記第２の電源供給部を接続することを特徴とする請求項１４〜１８のいずれか一項に記載の外部デバイス接続インタフェース。
20. 前記第２の電源供給部を有する集積回路を有し、
    前記抵抗制御部は、前記前記集積回路に設けられていることを特徴とする請求項１９記載の外部デバイス接続インタフェース。
21. 前記検出部は、前記接続信号の電圧レベルから接続の有無を判断する検出回路を有することを特徴とする請求項１４〜２０のいずれか一項に記載の外部デバイス接続インタフェース。
22. 前記検出部には、複数の前記接続信号が入力され、
    前記検出回路は、複数の前記接続信号の論理レベルで接続の有無を判断することを特徴とする請求項２１記載の外部デバイス接続インタフェース。
23. 前記外部デバイスは、
    前記検出部と接続されるＧＮＤ端子を有することを特徴とする請求項１４〜２２のいずれか一項に記載の外部デバイス接続インタフェース。
24. 前記外部デバイスは、ＰＣカードであることを特徴とする請求項１４〜２３のいずれか一項に記載の外部デバイス接続インタフェース。

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