JP2011050010A - メモリインターフェース装置及び画像処理装置 - Google Patents

Abstract

【課題】画像処理エンジンとメモリ間のインターフェースを構成し、メモリの共有方法や組み合わせを変更するカスタマイズ性を確保できるメモリインターフェース装置を提供することにある。
【解決手段】画像処理機能毎に用意される画像処理用エンジン１２と、例えばフレーム単位の画像データを格納するメモリ１１とのインターフェースを構成するメモリインターフェース１０である。メモリインターフェース１０は、データ線１００と同期信号線１１０とを介して画像処理用エンジン１２とメモリ１１との間の画像データの転送を制御する。
【選択図】図１

Description

本発明は、特に画像処理装置に適用し、画像データを記憶するメモリのメモリインターフェース装置に関する。

例えばカメラにより撮影された画像（映像）を処理する画像処理装置（画像処理システム）は、色変換処理やフィルタリングなどの各種の画像処理機能を実現する複数の要素から構成されている。各画像処理機能は、画像処理エンジンと呼ばれるモジュールにより実現される。

通常では、画像処理装置は、各画像処理エンジンを実現するモジュールとしてソフトウェアが実装されているコンピュータにより構成されている。このような構成であれば、ソフトウェアの追加や変更により、画像処理エンジンの機能内容や組み合わせを容易に変更できる。即ち、画像処理装置のカスタマイズが容易であり、多くの用途に適用できる画像処理装置を提供することが可能となる。

しかしながら、実際には、十分な画像処理性能を得るためには、高価かつ高性能なＣＰＵを搭載したコンピュータが必要となる。このため、コスト、サイズ、消費電力、あるいはメンテナンスなどの面で、コンピュータをメイン要素とする画像処理装置の適用分野は限定されている。

近年では、ＦＰＧＡ（Field Programmable Gate Array）などの普及により、画像処理エンジンをハードウェアとして実装した画像処理装置の実現が可能になっている。ハードウェア実装方法による画像処理エンジンは、ソフトウェア実装方法と比較して、機能内容などの変更が容易ではないが、低コスト化が可能である。このため、ハードウェア実装の画像処理エンジンを搭載した画像処理装置は、特にコスト、サイズ、消費電力の面で、ソフトウェア実装方法と比較して有利である。

ハードウェア実装方法による画像処理エンジンを搭載した画像処理装置は、ソフトウェア実装方法と比較して、カスタマイズが容易でない。そこで、画像処理エンジンを画像機能毎に分割し、それぞれを独立性のある画像処理エンジンとして予め用意しておき、要求に応じてそれらを組み合わせる方法が開発されている。このような方法であれば、カスタマイズの容易化を図ることが可能となる。

一方、画像処理装置では、画像処理前、画像処理中、画像処理後のいずれのプロセスにおいても、画像データを保持するためのメモリの取り扱い方法が重要である。例えば、先行技術として、メモリの高速アクセスを実現するための技術が提案されている（例えば、特許文献１を参照）。

特開２００７−１２８２３３号公報

前述したように、ハードウェア実装方法による画像処理エンジンを搭載した画像処理装置では、画像機能毎に分割した画像処理エンジンを組み合わせる方法により、カスタマイズの容易化を図ることが可能となる。しかしながら、各画像処理エンジンが画像データを格納するためのメモリをアクセスする場合に、当該メモリの取り扱い方により、画像処理効率の低下やカスタマイズの容易化を妨げるような問題が発生する。

具体的には、例えば、各画像処理エンジンがそれぞれ個別に用意されたメモリをアクセスする場合、即ち画像処理エンジンとメモリとの対応関係が１対１となる構成が想定される。この場合には、カスタマイズ性を確保することは可能であるが、画像処理エンジンの数だけメモリが必要となる。このため、画像処理装置の全体的コストやサイズが大幅に増大する。

また、複数の画像処理エンジンが１つのメモリを共有するＮ対１の構成が想定される。この場合、更にそれらを複数組み合わせた（Ｎ対１）×ｎや、もっと複雑な構成が想定される。このような場合には、メモリの共有方法や組み合わせを変更するカスタマイズが必然的に困難となる。実際上では、複数の画像処理エンジンによるメモリの共有方法や組み合わせについては、単に画像処理エンジンの機能内容だけでなく、各画像処理エンジンが取り扱う画像の解像度、色数、フレームレート、フレーム数や、使用するメモリの種類、容量、ビット構成、アクセス速度などのような複数種の条件が関係する。

そこで、本発明の目的は、画像処理エンジンとメモリ間のインターフェースを構成し、メモリの共有方法や組み合わせを変更するカスタマイズ性を確保できるメモリインターフェース装置を提供することにある。

本発明の観点は、画像処理機能毎に用意される画像処理エンジンと、例えばフレーム単位の画像データを格納するメモリとのインターフェースを構成するメモリインターフェース装置である。

本発明の観点に従ったメモリインターフェース装置は、画像処理モジュールとメモリ間のデータ転送を行なうためのメモリインターフェース装置であって、前記画像処理モジュールに接続されるデータ信号線と、前記画像処理モジュールの画像処理機能に応じたデータであって、前記メモリから読み出された前記データまたは前記メモリに書き込むための前記データの転送を実行する制御手段とを備えた構成である。

本発明によれば、画像処理エンジンとメモリ間のインターフェースを構成し、メモリの共有方法や組み合わせを変更するカスタマイズ性を確保することができる。

本発明の第１の実施形態に関するメモリインターフェースの構成を説明するためのブロック図。 第１の実施形態に関するマルチポート構成を説明するためのブロック図。 第１の実施形態に関する画像処理装置の構成を説明するためのブロック図。 本実施形態に関するメモリインターフェースの動作を説明するためのタイミングチャート。 第２の実施形態に関するメモリインターフェースの構成を説明するためのブロック図。 第２の実施形態に関するメモリインターフェースの動作を説明するためのタイミングチャート。 第３の実施形態に関するメモリインターフェースの構成を説明するためのブロック図。 第３の実施形態に関するメモリインターフェースの動作を説明するためのタイミングチャート。 第４の実施形態に関するメモリインターフェースの構成を説明するためのブロック図。 第５の実施形態に関する画像処理装置の構成を説明するためのブロック図。

以下図面を参照して、本発明の各実施形態を説明する。

［第１の実施形態］
図１及び図２は、第１の実施形態に関する画像処理装置に適用するメモリインターフェースの構成を説明するためのブロック図である。

図１に示すように、本実施形態のメモリインターフェース１０は、メモリ１１と画像処理エンジン１２とを接続し、画像データの転送を制御するインターフェースである。メモリ１１は、画像処理エンジン１２が参照または記録する画像データを保存する記憶領域２００を有する。この記憶領域２００に保存されるデータは、フレーム単位、即ちディスプレイの１画面分に相当する画像データである。メモリ１１は、データの読み出し、書き込みを制御するためのコントローラを含み、当該コントローラとメモリインターフェース１０とがデータ線１２０を介して接続する。

画像処理エンジン１２は、例えばＦＰＧＡから構成されており、特定の画像処理機能を実現するモジュールである。本実施形態の画像処理エンジン１２は、ハードウェア実装方法により画像処理装置に組み込まれて動作し、色変換処理やフィルタリングなどの画像処理機能を実現する。

メモリインターフェース１０は、１本のデータ線１００と１本の同期信号線１１０を最小限とするインターフェース信号線を介して画像処理エンジン１２に接続する。データ線１００は、メモリ１１への書き込むフレーム単位の画像データ、またはメモリ１１から読み出されたフレーム単位の画像データを伝送する。同期信号線１１０は、データ線１００を転送するフレーム単位の画像データの同期（伝送開始タイミングを含む）をとるための同期信号を伝送する。

ここで、図１に示すようなシングルポート構成以外に、図２に示すように、メモリインターフェース１０は、マルチポート構成でもよい。即ち、メモリインターフェース１０は、１本のデータ線１００Ａと１本の同期信号線１１０Ａを１ポートとして、さらに１本のデータ線１００Ｂと１本の同期信号線１１０Ｂを１ポートとするマルチポートを介して、画像処理エンジン１２に接続する構成である。

このようなマルチポート構成であれば、画像処理エンジン１２は、メモリ１１に対して、同時に２つの画像データを参照することが可能であり、また、一方の画像データを参照すると同時に他方の画像データを記録することが可能となる。

図３は、図２に示すようなマルチポート構成のメモリインターフェース１０Ａ，１０Ｂを有する画像処理装置の要部を示すブロック図である。画像処理装置は、画像処理機能毎に分割された複数の画像処理エンジン１２Ａ〜１２Ｄがハードウェア実装方法により組み込まれて構成されている。各画像処理エンジン１２Ａ〜１２Ｄはそれぞれ、対応するメモリインターフェース１０Ａ，１０Ｂに接続し、メモリ１１Ａ，１１Ｂに対して画像データの参照又は記録を行なう。ここで、画像処理エンジン１２Ｂはマルチポート構成であり、複数のメモリインターフェース１０Ａ，１０Ｂに接続されている。

（作用効果）
以下、図４のタイミングチャートを参照して、本実施形態のメモリインターフェース１０（１０Ａ，１０Ｂ）の動作を説明する。

画像処理エンジン１２は、図４（Ａ）に示すように、画像処理装置のシステムクロックに同期して動作する。クロックＴ１，Ｔ２の期間はアイドル状態であり、データ線１００は高インピーダンス（Ｚ）状態に維持されている。

画像処理エンジン１２は、クロックＴ３のタイミングで、図４（Ｂ）に示すように、同期信号線１１０をＨレベルからＬレベルに変化させることにより、画像データの転送開始を指示する。このとき、画像処理エンジン１２は、データ線１００のＨレベルでメモリリード動作を指示し、データ線１００のＬレベルでメモリライト動作を指示する。

メモリインターフェース１０は、データ線１００と同期信号線１１０のレベル状態に応じて、クロックＴ４，Ｔ５のタイミングで画像データの転送準備を行なう。この場合、メモリインターフェース１０は、メモリ１１から予め設定されている領域２００から画像データを読み出す準備を行なう。

メモリインターフェース１０は、図４（Ｃ）に示すように、クロックＴ６〜Ｔ１１のタイミングで、メモリ１１から読み出されたフレーム単位の画像データを、データ線１００を介して画像処理エンジン１２に転送する。このようなデータ転送動作が終了すると、図４（Ｂ）に示すように、同期信号線１１０はＨレベルに戻る。

一方、同様のタイミングで、データ線１００のＬレベルでメモリライト動作が指示されたときには、メモリインターフェース１０は、データ線１００を介して画像処理エンジン１２から伝送された画像データをメモリ１１に転送する。メモリ１１は、予め設定されている領域２００に画像データを書き込む。

このようなメモリインターフェース１０の動作により、画像処理エンジン１２は、メモリ１１の領域２００に保存されている画像データを参照することができる。また、画像処理エンジン１２は、画像処理後の画像データをメモリ１１の領域２００に記録することができる。

以上のように本実施形態のメモリインターフェース１０（１０Ａ，１０Ｂ）は、画像処理エンジン１２とのインターフェースとして、データ線１００（１００Ａ，１００Ｂ）と同期信号線１１０（１１０Ａ，１１０Ｂ）を最小限として有する構成である。即ち、メモリインターフェース１０は、画像処理エンジン１２が画像データをメモリ１１に記録または参照するときに、メモリ１１の物理アドレスまたは論理アドレスを指定することなく、その画像データを予め設定されるメモリ１１の領域２００に書き込み、または当該領域２００から読み出す構成である。このようなアドレス線を含まないメモリインターフェース構成であれば、必要なポート数を設けることで、画像処理エンジン１２とメモリ１１との接続を容易に行なうことができる。

従って、画像機能毎に分割されて用意されたハードウェア実装の画像処理エンジンとして予め用意しておき、要求に応じてそれらを組み合わせて画像処理装置を開発する場合に、カスタマイズの容易化を図ることが可能となる。

具体的には、図３に示すように、要求仕様に応じた複数種、即ち、取り扱う画像データの解像度・色数・フレームレートなどが異なる複数の画像処理エンジン１２Ａ〜１２Ｄを用意し、画一的な構成のメモリインターフェース１０Ａ，１０Ｂに接続するだけで、画像処理装置を容易に構築することが可能となる。換言すれば、画像処理機能の仕様変更に応じて、画像処理エンジンの追加、交換、削除の構成変更が容易に行なうことができる。また、同一の画像処理エンジンにおいても、取り扱う画像の解像度、色数、フレームレート、フレーム数や、使用するメモリの種類、容量、ビット構成、アクセス速度などの仕様変更にも容易に対応可能である。

要するに、本実施形態のメモリインターフェース１０は、いわば画像処理エンジン１２とメモリ１１間の接続を抽象化することにより、物理的な制約に伴うカスタマイズの制限を取り除くことが可能な構成である。この場合の抽象化の方法として、画像データの特徴を利用する。

通常では、１枚（１フレーム）の画像データは、総ピクセル数（水平解像度×垂直解像度）分の画素データからなる。１つの画素データは、１ピクセル分の輝度値（モノクロの場合）またはカラー値（カラーの場合）のことで、これはメモリ上で１〜３２ビット程度のデータとして表現される（多様な表現形式がある）。

画像データの特徴とは、第１に画像データを構成する水平解像度、垂直解像度、画素データの表現方法が画像データのアクセス中では変化しないことがある。第２に、画素データにアクセスする順序がほとんどの場合で連続的であること、画像データにアクセスする頻度が基本的に一定（画像処理エンジンの画像処理内容とフレームレートで決定される）であることである。これらの特徴を利用することにより、メモリインターフェース１０において、画像データをメモリ１１に記録または参照するための最小限必要な構成とは、画像データを伝送するための１本のデータ線１００が１本と、画像データの同期をとるための１本の同期信号線（フレーム同期信号線）１１０とである。

［第２の実施形態］
図５は、第２の実施形態に関するメモリインターフェース１０の構成を説明するためのブロック図である。第２の実施形態は、データ線１００がライト専用データ線１００Ｗとリード専用データ線１００Ｒに分離されたインターフェース構成である。本実施形態のメモリインターフェース１０は、１本の同期信号線１１０を含み、ライト専用データ線１００Ｗとリード専用データ線１００Ｒとして１本から数本のデータ線を有する。

なお、メモリ１１及び画像処理エンジン１２に関する構成は、前述の第１の実施形態と同様であるため説明を省略する。以下、図６のタイミングチャートを参照して、本実施形態の動作を説明する。

画像処理エンジン１２は、図６（Ａ）に示すように、画像処理装置のシステムクロックに同期して動作する。クロックＴ１，Ｔ２の期間は、アイドル状態である。画像処理エンジン１２は、クロックＴ３のタイミングで、図６（Ｂ）に示すように、同期信号線１１０をＨレベルからＬレベルに変化させることにより、画像データの転送開始を指示する。

なお、本実施形態では、図６（Ｂ）に示すように、同期信号線１１０のＬレベルはワンショットである。これは、フレームの終了は、画像データの解像度や色数などで決定できるため、画像処理エンジン１２は必ずしも終了時点を指示する必要がないためである。

このとき、画像処理エンジン１２は、ライト専用データ線１００ＷのＬレベルでメモリライト動作を指示し、リード専用データ線１００ＲのＨレベルでメモリリード動作を指示する。メモリインターフェース１０は、クロックＴ４，Ｔ５のタイミングで画像データの転送準備を行なう。この場合、メモリインターフェース１０は、メモリ１１から予め設定されている領域２００から画像データを読み出す準備を行なう。

メモリインターフェース１０は、図６（Ｄ）に示すように、クロックＴ６〜Ｔ１１のタイミングで、メモリ１１から読み出されたフレーム単位の画像データを、リード専用データ線１００Ｒを介して画像処理エンジン１２に転送する。

一方、同様のタイミングでメモリライト動作を指示された場合には、メモリインターフェース１０は、ライト専用データ線１００Ｗを介して画像処理エンジン１２から伝送された画像データをメモリ１１に転送する。メモリ１１は、予め設定されている領域２００に画像データを書き込む。

以上のように本実施形態においても、前述の第１の実施形態と同様に、メモリインターフェース１０は、画像処理エンジン１２が画像データをメモリ１１に記録または参照するときに、メモリ１１の物理アドレスまたは論理アドレスを指定することなく、その画像データを予め設定されるメモリ１１の領域２００に書き込み、または当該領域２００から読み出すことができる。従って、画像機能毎に分割されて用意されたハードウェア実装の画像処理エンジンとして予め用意しておき、要求に応じてそれらを組み合わせて画像処理装置を開発する場合に、カスタマイズの容易化を図ることが可能となる。

［第３の実施形態］
図７は、第３の実施形態に関するメモリインターフェース１０の構成を説明するためのブロック図である。第３の実施形態は、データ線１００と同期信号線１１０以外に、データバリッド線１３０を有するメモリインターフェース１０である。

なお、メモリ１１及び画像処理エンジン１２に関する構成は、前述の第１の実施形態と同様であるため説明を省略する。以下、図８のタイミングチャートを参照して、本実施形態の作用効果を説明する。

データバリッド線１３０は、データ線１００を介して転送されるデータの有効性を判別するためのバリッド（valid）信号を伝送する信号線である。画像処理エンジン１２は、取り扱う画像データのデータ量が異なるため、同じタイミングで画像処理を行なうためには、画像データの伝送レートを調整（可変）する必要がある。

画像処理エンジン１２は、図８（Ａ）に示すように、画像処理装置のシステムクロックに同期して動作する。クロックＴ１，Ｔ２の期間はアイドル状態であり、データ線１００は高インピーダンス（Ｚ）状態に維持されている。

画像処理エンジン１２は、クロックＴ３のタイミングで、図８（Ｂ）に示すように、同期信号線１１０をＨレベルからＬレベルに変化させることにより、画像データの転送開始を指示する。このとき、画像処理エンジン１２は、データ線１００のＨレベルでメモリリード動作を指示し、データ線１００のＬレベルでメモリライト動作を指示する。

メモリインターフェース１０は、データ線１００と同期信号線１１０のレベル状態に応じて、クロックＴ４，Ｔ５のタイミングで画像データの転送準備を行なう。この場合、メモリインターフェース１０は、メモリ１１から予め設定されている領域２００から画像データを読み出す準備を行なう。

ここで、図８（Ｃ）に示すように、クロックＴ６のタイミングではデータバリッド線１３０のレベル状態がＬレベルの場合には、メモリインターフェース１０はデータが無効であると判定し、画像データの転送を実行しない。次に、図８（Ｃ）に示すように、クロックＴ７のタイミングで、データバリッド線１３０のレベル状態がＨレベルになると、データが有効になる。メモリインターフェース１０は、図８（Ｄ）に示すように、クロックＴ７のタイミングで、メモリ１１から読み出されたフレーム単位の画像データを、データ線１００を介して画像処理エンジン１２に転送する。

以上のように、データバリッド線１３０のレベル状態がＨレベルのときに、メモリインターフェース１０は、メモリ１１から読み出された画像データをデータ線１００を介して画像処理エンジン１２に転送する。従って、前述の図４に示す場合と比較して、画像データの伝送レートは変化し、ここでは半分程度に転送レートが遅くなる。

なお、同様のタイミングで、データ線１００のＬレベルでメモリライト動作が指示されたときには、メモリインターフェース１０は、データ線１００を介して画像処理エンジン１２から伝送された画像データをメモリ１１に転送する。メモリ１１は、予め設定されている領域２００に画像データを書き込む。この場合も、データバリッド線１３０のレベル状態に応じて、画像データの伝送レートが変化することになる。

以上のように本実施形態によれば、前述の第１の実施形態と同様の作用効果を得ることができると共に、画像データの伝送レートを可変することができる。従って、画像処理装置を実現する場合に、いわゆるスケーラビリティを確保することができる。

具体的には、画像処理装置は、取り扱う画像データのデータ量が要求仕様に応じて大きく異なる。例えば白黒２値画像データであれば１画素につき１ビットとなるが、白黒多階調であれば１画素につき８ビットのデータ量となる。更に、カラー画像データであれば、データ量は１６ビット、２４ビット、３２ビットのように多岐に亘る。また、解像度も、３２０×２４０画素や、１９２０×１０２４画素などの各種の要求仕様がある。本実施形態の構成であれば、画像データの伝送レートを可変することで対処することが可能となる。

［第４の実施形態］
図９は、第４の実施形態に関するメモリインターフェースの構成を説明するためのブロック図である。第４の実施形態は、スイッチ１３により、複数のメモリインターフェースを切り換える構成である。なお、メモリ１１Ｃ，１１Ｄ及び画像処理エンジン１２に関する構成は、前述の第１の実施形態と同様であるため説明を省略する。

本実施形態は、図９に示すように、通常時に使用するメモリインターフェース１０Ｃと、トリガ発生時に使用するメモリインターフェース１０Ｄとを有する構成のメモリインターフェースである。メモリインターフェース１０Ｃ，１０Ｄはそれぞれ、対応するメモリ１１Ｃ，１１Ｄと画像処理エンジン１２とを接続する。

スイッチ１３は、画像処理装置の内部又は外部からのトリガ信号９０に応じて、メモリインターフェース１０Ｃ，１０Ｄの一方を有効にする切り換え動作を行なう。即ち、例えば、あるトリガに伴って画像処理時の画像データを長期に保存する必要がある場合に、スイッチ１３は、当該トリガ信号９０に応じて、トリガ発生時に使用するメモリインターフェース１０Ｄを有効に設定する。

メモリインターフェース１０Ｄは、データ線１００と同期信号線１１０を介して画像処理エンジン１２と接続する。メモリインターフェース１０Ｄは、前述の図４に示すようなタイミングに基づいて、データ線１００を介して画像処理エンジン１２から伝送された画像データをメモリ１１Ｄに転送する。メモリ１１Ｄは、長期保存用記憶領域として画像データを書き込む。

一方、スイッチ１３は、トリガ信号９０が発生しない通常時には、メモリインターフェース１０Ｃを有効に設定する。これにより、メモリインターフェース１０Ｃは、データ線１００と同期信号線１１０を介して画像処理エンジン１２と接続し、前述の図４に示すようなタイミングに基づいて、メモリ１１Ｃから画像データを読み出して画像処理エンジン１２に転送する。また、メモリインターフェース１０Ｃは、画像処理エンジン１２から伝送された画像データをメモリ１１Ｃに転送し、メモリ１１Ｃに画像データを記録する。

以上のように本実施形態の構成であれば、特に、多数のメモリインターフェースが組み込まれた画像処理装置の場合に、スイッチ１３によりメモリインターフェースを切り換える構成により、画像処理エンジンとの接続関係を仕様に応じて変更することが容易に実現できる。なお、本実施形態においても、前述の第１の実施形態と同様の作用効果を得ることができる。

［第５の実施形態］
図１０は、第５の実施形態に関する画像処理装置の構成を説明するためのブロック図である。第５の実施形態は、前述の図３に示すように、要求仕様に応じた複数種の画像処理エンジン１２Ａ〜１２Ｄが組み込まれたもので、メモリインターフェース１０Ａ，１０Ｂを論理メモリ２０Ａ，２０Ｂに相当する構成とする画像処理装置である。なお、前述の図３に示す画像処理エンジン１２Ａ〜１２Ｄについては同様であるため説明を省略する。

本実施形態の画像処理装置は、図１０に示すように、メモリインターフェース１０Ａ，１０Ｂに相当する論理メモリ２０Ａ，２０Ｂと、１つの物理メモリ２１を有する構成である。論理メモリ２０Ａは、物理メモリ２１の一部である記憶領域２２Ａにマッピングさせる。また、論理メモリ２０Ｂは、物理メモリ２１の一部である記憶領域２２Ｂにマッピングさせる。

各画像処理エンジン１２Ａ〜１２Ｄはそれぞれ、論理メモリ２０Ａ，２０Ｂをリードアクセスすることにより、物理メモリ２１にマッピングされた記憶領域２２Ａ，２２Ｂに格納されている画像データを参照する。また、各画像処理エンジン１２Ａ〜１２Ｄはそれぞれ、論理メモリ２０Ａ，２０Ｂをライトアクセスすることにより、物理メモリ２１にマッピングされた記憶領域２２Ａ，２２Ｂに画像データを記録する。

以上のように本実施形態の構成であれば、マルチポート構成のメモリインターフェース１０Ａ，１０Ｂに相当する論理メモリ２０Ａ，２０Ｂをアクセスすることにより、物理メモリ２１にマッピングされた記憶領域２２Ａ，２２Ｂに対して画像データの参照又は記録を行なうことができる。換言すれば、論理メモリ２０Ａ，２０Ｂと物理メモリ２１とのマッピングを動的に変化させることにより、前述の図９に示すスイッチ１３を要することなく、メモリ領域を動的に変化させることが可能となる。

本実施形態の場合も、図３に示す画像処理装置と同様に、画像処理機能の仕様変更に応じて、画像処理エンジンの追加、交換、削除の構成変更が容易に行なうことができる。また、同一の画像処理エンジンにおいても、取り扱う画像の解像度、色数、フレームレート、フレーム数や、使用するメモリの種類、容量、ビット構成、アクセス速度などの仕様変更にも容易に対応可能である。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…メモリインターフェース、
１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…メモリ、
１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ…画像処理エンジン、
１３…スイッチ、２０Ａ，２０Ｂ…論理メモリ、２１…物理メモリ、
１００…データ線、１００Ｗ…ライト専用データ線、
１００Ｒ…リード専用データ線、１３０…データバリッド線。

Claims (13)

1. 画像処理モジュールとメモリ間のデータ転送を行なうためのメモリインターフェース装置であって、
   前記画像処理モジュールとのデータ伝送を行なうためのデータ信号線と、
   前記データ伝送の同期を取るための同期信号線と、
   前記画像処理モジュールの画像処理機能に応じたデータであって、前記メモリから読み出された前記データまたは前記メモリに書き込むための前記データ転送を実行する制御手段と
   を具備したことを特徴とするメモリインターフェース装置。
2. 前記制御手段は、
   前記同期信号線を介して前記画像処理モジュールにより入力される同期信号の論理レベルに応じて、前記画像処理モジュールからの前記データを前記メモリに転送し、または前記メモリから読み出された前記データを前記画像処理モジュールに転送するように構成されていることを特徴とする請求項１に記載のメモリインターフェース装置。
3. 前記制御手段は、
   前記画像処理モジュールからのライトアクセスに応じて、前記画像処理機能に応じたフレーム単位の前記データを前記メモリに書き込むために前記メモリに転送し、
   前記画像処理モジュールからのリードアクセスに応じて、前記メモリから読み出された前記フレーム単位の前記データを前記画像処理モジュールに転送するように構成されていることを特徴とする請求項１または請求項２のいずれか１項に記載のメモリインターフェース装置。
4. 前記データ信号線と前記同期信号線の両方と接続するポートであって、複数の前記ポートを有する請求項２に記載のメモリインターフェース装置。
5. 前記データ信号線は、
   前記メモリから読み出されたデータを前記画像処理モジュールに転送するためのリード用データ線と、前記画像処理モジュールから前記メモリに書き込むためのデータを転送するためのライト用データ線とに分離されている構成であることを特徴とする請求項１から請求項４のいずれか１項に記載のメモリインターフェース装置。
6. 前記画像処理モジュールとの間で転送するデータの有効性を判定するためのデータバリッドを伝送するためのデータバリッド線を有することを特徴とする請求項１から請求項５のいずれか１項に記載のメモリインターフェース装置。
7. 前記画像処理モジュールとの間に設けられたスイッチ手段を有し、
   前記スイッチ手段は、
   指定のトリガ信号に応じて前記画像処理モジュールとの接続切り換えを行なうように構成されていることを特徴とする請求項１から請求項６のいずれか１項に記載のメモリインターフェース装置。
8. 請求項１から請求項７のいずれか１項に記載のメモリインターフェース装置を含み、
   特定の画像処理を実行する画像処理モジュールと、
   前記メモリインターフェース装置を介して、前記画像処理モジュールにより参照または記録される画像データを記憶するメモリと
   を具備したことを特徴とする画像処理装置。
9. 異なる画像処理機能を有する複数の画像処理モジュールと、
   前記各画像処理モジュールにより参照または記録される各画像データを記憶するメモリと、
   前記各画像処理モジュールとメモリ間のデータ転送を行なうためのメモリインターフェース装置とを具備し、
   前記メモリインターフェース装置は、
   前記各画像処理モジュールの画像処理機能に応じた画像データであって、前記メモリから読み出された前記画像データを該当の画像処理モジュールに転送し、または記録すべき前記画像データを前記メモリに転送するように構成されていることを特徴とする画像処理装置。
10. 前記各画像処理モジュールはそれぞれ、解像度、色数、フレームレートが異なる画像データを画像処理対象とする画像処理機能を実現する構成であることを特徴とする請求項９に記載の画像処理装置。
11. 前記各画像処理モジュールはそれぞれ、ハードウェアのみで構成されたことを特徴とする請求項９又は請求項１０のいずれか１項に記載の画像処理装置。
12. 前記メモリは、複数の物理メモリから構成されていることを特徴とする請求項９又は請求項１０のいずれか１項に記載の画像処理装置。
13. 前記メモリは、単一の物理メモリから構成されていることを特徴とする請求項９又は請求項１０のいずれか１項に記載の画像処理装置。

Images