JP2011049606A - Method of manufacturing semiconductor module - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor module, the method reducing possibility of damaging an electrode of a semiconductor element when the semiconductor element is mounted on an element mounting board, and improving connection reliability between a projection structure and the electrode of the semiconductor element. <P>SOLUTION: The method is used for manufacturing a semiconductor module, wherein an element mounting board 10 includes: an insulating resin layer 70; a wiring layer 14 of a predetermined pattern, provided on one surface of the insulating resin layer 70; a projecting electrode 16 provided on a surface of the wiring layer 14 on the insulating resin layer 70 side; and a covering part 18 formed of a metal layer, and covering a top surface of the projecting electrode 16 and a region, out of a side surface thereof, continuing to the top surface excluding a region in contact with the wiring layer 14. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体モジュールの製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor module.

近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子の、さらなる小型化が求められている。半導体素子の小型化に伴い、素子搭載用基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプと素子搭載用基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材に形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を実装し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１参照）。   In recent years, with the miniaturization and high functionality of electronic devices, there is a demand for further miniaturization of semiconductor elements used in electronic devices. With the miniaturization of semiconductor elements, it is indispensable to narrow the pitch between electrodes for mounting on an element mounting substrate. As a surface mounting method of a semiconductor element, a flip chip mounting method is known in which solder bumps are formed on electrodes of a semiconductor element and solder bumps are soldered to electrode pads of an element mounting substrate. In the flip chip mounting method, the size of the solder bump itself and the generation of a bridge during soldering are limited, and there is a limit to narrowing the pitch of the electrodes. As a structure for overcoming such limitations, a protrusion structure formed on a base material is used as an electrode or a via, a semiconductor element is mounted on the base material via an insulating resin such as an epoxy resin, and an electrode of the semiconductor element is mounted on the protrusion structure. Is known (see Patent Document 1).

一方、素子搭載用基板の電極上に突起構造を設け、素子搭載用基板に半導体素子を実装して突起構造と半導体素子の電極とを接続する構成において、素子搭載用基板の電極と突起構造とを金属めっき層で被覆することで突起構造と半導体素子の電極との接続信頼性を向上させる構造が知られている（特許文献２参照）。
特開２００４−１９３２９７号公報 特開２００６−１７３４６３号公報 On the other hand, in the configuration in which the protrusion structure is provided on the electrode of the element mounting substrate, the semiconductor element is mounted on the element mounting substrate, and the protrusion structure and the electrode of the semiconductor element are connected, A structure is known in which the connection reliability between the protrusion structure and the electrode of the semiconductor element is improved by covering the surface with a metal plating layer (see Patent Document 2).
JP 2004-193297 A JP 2006-173463 A

上述の各特許文献のように、素子搭載用基板の電極上に設けられた突起構造と半導体素子の電極とが圧着されて素子搭載用基板と半導体素子とが積層された構造においては、置かれた環境の温度変化によって生じる応力が、突起構造と半導体素子の電極との界面に集中し、半導体素子の電極にダメージを与えるおそれがある。そして、半導体素子の電極がダメージを受けた場合には、突起構造と半導体素子の電極との接続信頼性が低下してしまう。   As in each of the above-mentioned patent documents, the protrusion structure provided on the electrode of the element mounting substrate and the electrode of the semiconductor element are pressure-bonded to form a structure in which the element mounting substrate and the semiconductor element are stacked. The stress generated by the temperature change in the environment concentrates on the interface between the protrusion structure and the electrode of the semiconductor element, and may damage the electrode of the semiconductor element. When the electrode of the semiconductor element is damaged, the connection reliability between the protruding structure and the electrode of the semiconductor element is lowered.

本発明はこうした状況に鑑みてなされたものであり、その目的は、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層した半導体モジュールにおいて、半導体素子の電極にダメージを与えるおそれを低減し、突起構造と半導体素子の電極との接続信頼性を向上させる技術の提供にある。   The present invention has been made in view of such a situation, and an object of the present invention is to damage an electrode of a semiconductor element in a semiconductor module in which a wiring layer, an insulating resin, and a semiconductor element are laminated so that a protruding structure is embedded in the insulating resin. The present invention provides a technique for reducing the risk of giving and improving the connection reliability between the protrusion structure and the electrode of the semiconductor element.

上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の表面に設けられた配線層と、配線層の絶縁樹脂層側の表面に設けられた突起電極と、突起電極の頂部面と、側面のうち前記配線層と接する領域を除いた前記頂部面と連続する領域とを被覆し、金属層よりなる被覆部と、を備える。   In order to solve the above problems, an aspect of the present invention is an element mounting substrate. The element mounting substrate includes an insulating resin layer, a wiring layer provided on one surface of the insulating resin layer, a protruding electrode provided on the surface of the wiring layer on the insulating resin layer side, and a top surface of the protruding electrode. A covering portion made of a metal layer that covers the top surface of the side surface excluding the region in contact with the wiring layer and the continuous region.

この態様によれば、素子搭載用基板に半導体素子が搭載された状態において、温度変化によって被覆部と素子電極との界面に生じる応力が、被覆部によって分散されるため、半
導体素子の電極にダメージを与えるおそれが低減し、被覆部と素子電極との接続信頼性が向上する。 According to this aspect, in the state where the semiconductor element is mounted on the element mounting substrate, the stress generated at the interface between the covering portion and the element electrode due to the temperature change is dispersed by the covering portion, so that the electrode of the semiconductor element is damaged. The connection reliability between the covering portion and the device electrode is improved.

上記態様において、被覆部とは不連続であり、配線層の表面と突起電極の側面とが接する基端部を含む基端部からの一部を少なくとも被覆し、金属層よりなる他の被覆部を備えていてもよい。   In the above aspect, the covering portion is discontinuous and covers at least a part from the base end portion including the base end portion where the surface of the wiring layer and the side surface of the protruding electrode are in contact with each other, and the other covering portion made of a metal layer May be provided.

上記態様において、金属層は、突起電極の降伏応力の４０％より大きく１００％以下の降伏応力を有するものであってもよい。   In the above aspect, the metal layer may have a yield stress that is greater than 40% and less than or equal to 100% of the yield stress of the bump electrode.

また、上記態様において、金属層は、突起電極の降伏応力の５０％以上７５％以下の降伏応力を有し、且つ被覆部は、突起電極の側面のうち突起電極の頂部面から配線層の突起電極が設けられた側の表面までの高さの１／２以下の領域を被覆してもよい。   Further, in the above aspect, the metal layer has a yield stress of 50% or more and 75% or less of the yield stress of the bump electrode, and the covering portion projects from the top surface of the bump electrode from the top surface of the bump electrode. You may coat | cover the area | region below 1/2 of the height to the surface of the side in which the electrode was provided.

本発明の他の態様もまた、素子搭載用基板である。この素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の表面に設けられた配線層と、配線層の絶縁樹脂層側の表面に設けられた突起電極と、を備え、突起電極は、側面に配線層側が細くなるような段差を有する
この態様によれば、素子搭載用基板に半導体素子を搭載された状態において、温度変化によって突起電極と素子電極との界面に生じる応力が、段差の存在によって分散されるため、半導体素子の電極にダメージを与えるおそれが低減し、突起電極と半導体素子の電極との接続信頼性が向上する。 Another embodiment of the present invention is also an element mounting substrate. The element mounting substrate includes an insulating resin layer, a wiring layer provided on one surface of the insulating resin layer, and a protruding electrode provided on the surface of the wiring layer on the insulating resin layer side. According to this aspect, the stress generated at the interface between the protruding electrode and the element electrode due to the temperature change in the state where the semiconductor element is mounted on the element mounting substrate Therefore, the possibility of damaging the electrode of the semiconductor element is reduced, and the connection reliability between the protruding electrode and the electrode of the semiconductor element is improved.

上記態様において、突起電極は、側面の段差よりも配線層側に、配線層側が太くなるような段差を有し、当該段差により太くなった領域が配線層まで延在していてもよい。   In the above aspect, the protruding electrode may have a step which is thicker on the wiring layer side than the step on the side surface, and a region thickened by the step may extend to the wiring layer.

本発明のさらに他の態様は、半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、素子搭載用基板の突起電極に対向する素子電極が設けられた半導体素子と、配線層と半導体素子との間に設けられた絶縁樹脂層と、を備え、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されている。   Yet another embodiment of the present invention is a semiconductor module. The semiconductor module is provided between the element mounting substrate according to any one of the aspects described above, the semiconductor element provided with the element electrode facing the protruding electrode of the element mounting substrate, and the wiring layer and the semiconductor element. An insulating resin layer, the protruding electrode penetrates the insulating resin layer, and the protruding electrode and the element electrode are electrically connected.

上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こしてもよい。   In the above aspect, the insulating resin layer may cause plastic flow by pressurization.

本発明のさらに他の態様は、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、突起電極が設けられた金属板を準備する工程と、突起電極の頂部面と、側面のうち前記金属板と接する領域を除いた前記頂部面と連続する領域とを金属を用いて被覆する被覆工程と、突起電極が形成された金属板と、突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、突起電極が絶縁樹脂層を貫通することにより、突起電極と素子電極とを電気的に接続させる圧着工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。   Still another embodiment of the present invention is a method for manufacturing a semiconductor module. The method for manufacturing a semiconductor module includes a step of preparing a metal plate provided with a protruding electrode, a top surface of the protruding electrode, and a region continuous with the top surface excluding a region in contact with the metal plate among side surfaces. A covering step of covering with metal, a metal plate on which protruding electrodes are formed, and a semiconductor element provided with element electrodes corresponding to the protruding electrodes are pressure-bonded via an insulating resin layer, and the protruding electrodes are insulated resin The method includes a crimping step of electrically connecting the protruding electrode and the device electrode by penetrating the layer, and a step of selectively removing the metal plate to form a wiring layer.

本発明のさらに他の態様もまた、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、突起電極が設けられた金属板を準備する工程と、突起電極の頂部面と、側面のうち前記金属板と接する領域を除いた前記頂部面と連続する領域とを金属を用いて被覆する被覆工程と、突起電極が形成された金属板に、突起電極を被覆する金属が露出するように絶縁樹脂層を積層する工程と、突起電極に対応する素子電極が設けられた半導体素子を絶縁樹脂層が積層された金属板に圧着して、突起電極と素子電極とを電気的に接続する圧着工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。   Yet another embodiment of the present invention is also a method for manufacturing a semiconductor module. The method for manufacturing a semiconductor module includes a step of preparing a metal plate provided with a protruding electrode, a top surface of the protruding electrode, and a region continuous with the top surface excluding a region in contact with the metal plate among side surfaces. A covering step of covering with the metal, a step of laminating an insulating resin layer on the metal plate on which the protruding electrode is formed so that the metal covering the protruding electrode is exposed, and an element electrode corresponding to the protruding electrode are provided. A step of crimping the semiconductor element to a metal plate laminated with an insulating resin layer to electrically connect the protruding electrode and the element electrode; and a step of selectively removing the metal plate to form a wiring layer; ,including.

上記態様の被覆工程において、金属は、突起電極の降伏応力の４０％より大きく１００
％以下の降伏応力を有するものであってもよい。 In the coating step of the above aspect, the metal is greater than 40% of the yield stress of the bump electrode and is 100%.
% Or less yield stress.

上記態様の被覆工程において、金属は、突起電極の降伏応力の５０％以上７５％以下の降伏応力を有し、且つ突起電極の頂部面から配線層の突起電極が設けられた側の表面までの高さの１／２以下の領域を被覆するようにしてもよい。   In the covering step of the above aspect, the metal has a yield stress of 50% to 75% of the yield stress of the bump electrode, and from the top surface of the bump electrode to the surface on the side where the bump electrode of the wiring layer is provided. You may make it coat | cover the area | region below 1/2 of height.

上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こしてもよい。   In the above aspect, the insulating resin layer may cause plastic flow by pressurization.

本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。   Yet another embodiment of the present invention is a portable device. This portable device is equipped with the semiconductor module according to any one of the above-described aspects.

本発明によれば、突起構造を絶縁樹脂に埋め込むようにして配線層、絶縁樹脂および半導体素子を積層した半導体モジュールにおいて、半導体素子の電極にダメージを与えるおそれが低減し、突起構造と半導体素子の電極との接続信頼性が向上する。   According to the present invention, in the semiconductor module in which the wiring structure, the insulating resin, and the semiconductor element are stacked so that the protruding structure is embedded in the insulating resin, the risk of damaging the electrodes of the semiconductor element is reduced. Connection reliability with the electrode is improved.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
図１は、実施形態１に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
(Embodiment 1)
FIG. 1 is a schematic cross-sectional view showing a configuration of an element mounting substrate 10 and a semiconductor module 30 using the same according to the first embodiment. The semiconductor module 30 includes an element mounting substrate 10 and a semiconductor element 50 mounted thereon.

素子搭載用基板１０は、絶縁樹脂層７０と、絶縁樹脂層７０の一方の表面に設けられた配線層１４と、配線層１４の絶縁樹脂層７０側の表面に設けられた突起電極１６と、突起電極１６の頂部面と、側面のうち前記配線層と接する領域を除いた前記頂部面と連続する領域とを被覆する被覆部１８と、を備える。   The element mounting substrate 10 includes an insulating resin layer 70, a wiring layer 14 provided on one surface of the insulating resin layer 70, a protruding electrode 16 provided on the surface of the wiring layer 14 on the insulating resin layer 70 side, A covering portion that covers a top surface of the protruding electrode 16 and a region that is continuous with the top surface excluding a region in contact with the wiring layer in the side surface.

絶縁樹脂層７０は、加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層７０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。   The insulating resin layer 70 is formed of a material that causes plastic flow when pressed. An example of a material that causes plastic flow when pressed is an epoxy thermosetting resin. The epoxy thermosetting resin used for the insulating resin layer 70 may be any material having a viscosity of 1 kPa · s under conditions of a temperature of 160 ° C. and a pressure of 8 Mpa, for example. In addition, this epoxy thermosetting resin has a viscosity of about 1/8 when the resin is pressurized at 5 to 15 Mpa, for example, at a temperature of 160 ° C., compared to the case where no pressure is applied. . On the other hand, the B stage epoxy resin before thermosetting is not as viscous as when the resin is not pressurized under the condition of the glass transition temperature Tg or lower, and does not cause viscosity even when pressurized.

本実施形態の半導体モジュール３０では、絶縁樹脂層７０は、配線層１４と半導体素子５０との間に設けられ、一方の面が配線層１４と圧着し、他方の面が半導体素子５０と圧着している。ここで、本実施形態では、絶縁樹脂層７０として加圧により塑性流動を起こす材料が用いられているため、後述するように、素子搭載用基板１０、絶縁樹脂層７０および半導体素子５０がこの順で一体化された状態において、被覆部１８と素子電極５２との間に絶縁樹脂層７０の残膜が介在することが抑制され、接続信頼性の向上が図られる。   In the semiconductor module 30 of this embodiment, the insulating resin layer 70 is provided between the wiring layer 14 and the semiconductor element 50, one surface is crimped to the wiring layer 14, and the other surface is crimped to the semiconductor element 50. ing. Here, in this embodiment, since the insulating resin layer 70 is made of a material that causes plastic flow by pressurization, the element mounting substrate 10, the insulating resin layer 70, and the semiconductor element 50 are arranged in this order, as will be described later. In the integrated state, the remaining film of the insulating resin layer 70 is suppressed between the covering portion 18 and the element electrode 52, and the connection reliability is improved.

配線層１４は導電材料、好ましくは圧延金属、さらには圧延銅により形成される。配線
層１４の絶縁樹脂層７０と反対側の表面には、配線保護層２４が設けられ、配線保護層２４によって、配線層１４の酸化などが防止される。配線保護層２４は、たとえばフォトソルダーレジストからなる。配線保護層２４の所定の位置には、配線層１４が露出するように開口２４ａが形成されており、開口２４ａにおいて露出した配線層１４上にはんだバンプ２１が形成されている。開口２４ａの位置、すなわち、はんだバンプ２１を形成する位置は、たとえば再配線で引き回した先の位置である。 The wiring layer 14 is formed of a conductive material, preferably a rolled metal, and further rolled copper. A wiring protective layer 24 is provided on the surface of the wiring layer 14 opposite to the insulating resin layer 70, and the wiring protective layer 24 prevents oxidation of the wiring layer 14. The wiring protective layer 24 is made of, for example, a photo solder resist. An opening 24a is formed at a predetermined position of the wiring protection layer 24 so that the wiring layer 14 is exposed, and the solder bump 21 is formed on the wiring layer 14 exposed in the opening 24a. The position of the opening 24a, that is, the position where the solder bump 21 is formed is, for example, the position where it is routed by rewiring.

また、配線層１４には、半導体素子５０の各素子電極５２と対応する位置に突起電極１６が設けられている。本実施形態においては、配線層１４と突起電極１６とは一体的に形成されている。突起電極１６は、平面視で丸型であり、頂部に近づくにつれて径が細くなるように形成された側面を備えている。なお、突起電極１６の形状は特に限定されず、たとえば、所定の径を有する円柱状であってもよい。また、平面視で四角形などの多角形であってもよい。   The wiring layer 14 is provided with protruding electrodes 16 at positions corresponding to the element electrodes 52 of the semiconductor element 50. In the present embodiment, the wiring layer 14 and the protruding electrode 16 are integrally formed. The protruding electrode 16 has a round shape in a plan view, and includes a side surface formed so that the diameter becomes narrower toward the top. Note that the shape of the protruding electrode 16 is not particularly limited, and may be, for example, a cylindrical shape having a predetermined diameter. Further, it may be a polygon such as a rectangle in plan view.

突起電極１６の頂部面と、側面のうち前記配線層と接する領域を除いた前記頂部面と連続する領域とには、被覆部１８が設けられている。具体的には、被覆部１８は、たとえば突起電極１６の降伏応力の４０％より大きく１００％以下の降伏応力を有する金属材料を用いて電解めっき法あるいは無電解めっき法により形成された金属めっき層である。あるいは導電ペーストを用いて形成された導電ペースト層である。金属層は複数層であってもよく、たとえばＮｉめっき層とＡｕめっき層との積層が例示される。本実施形態においては、銅からなる突起電極１６の降伏応力に対して６０％の降伏応力を有する金（Ａｕ）およびニッケル（Ｎｉ）からなるＮｉ／Ａｕめっき層である。   A covering portion 18 is provided on the top surface of the protruding electrode 16 and the region of the side surface that is continuous with the top surface excluding the region in contact with the wiring layer. Specifically, the covering portion 18 is a metal plating layer formed by an electrolytic plating method or an electroless plating method using a metal material having a yield stress that is greater than 40% and less than or equal to 100% of the yield stress of the bump electrode 16, for example. It is. Alternatively, the conductive paste layer is formed using a conductive paste. The metal layer may be a plurality of layers, for example, a laminate of a Ni plating layer and an Au plating layer. In the present embodiment, the Ni / Au plating layer is made of gold (Au) and nickel (Ni) having a yield stress of 60% with respect to the yield stress of the bump electrode 16 made of copper.

さらに突起電極１６と被覆部１８とが同一材料からなる場合には、突起電極１６と被覆部１８とは一体的に形成されるものであってもよく、この場合には突起電極１６は、側面に配線層１４側が細くなるような段差を有した形状となる。   Further, when the protruding electrode 16 and the covering portion 18 are made of the same material, the protruding electrode 16 and the covering portion 18 may be integrally formed. In this case, the protruding electrode 16 is formed on the side surface. Thus, the wiring layer 14 side becomes a shape having a level difference.

また、本実施形態において被覆部１８は、突起電極１６の頂部面と、側面のうち突起電極１６の頂部面から配線層１４の突起電極１６が設けられた側の表面までの高さの１／２以下の頂部面側の領域とを被覆している。ここで、突起電極１６の高さの一方の基準面となる、配線層１４の突起電極１６が設けられた側の表面は、配線層１４の表面に微細な凹凸が形成されている場合、たとえば、これらの微細凹凸の平均高さの位置を通る面とする。同様に、突起電極１６の高さの他方の基準面となる突起電極１６の頂部面は、頂部面に微細凹凸が形成されている場合、これらの微細凹凸の平均高さの位置を通る面とする。   In the present embodiment, the covering portion 18 has a top surface of the protruding electrode 16 and 1 / height of the height from the top surface of the protruding electrode 16 to the surface of the wiring layer 14 on the side where the protruding electrode 16 is provided. 2 or less area on the top surface side. Here, the surface on the side of the wiring layer 14 on which the protruding electrode 16 is provided, which is one reference surface of the height of the protruding electrode 16, has fine irregularities formed on the surface of the wiring layer 14, for example, The surface passing through the position of the average height of these fine irregularities. Similarly, when the top surface of the bump electrode 16 serving as the other reference surface of the height of the bump electrode 16 has fine irregularities formed on the top surface, the surface passing through the position of the average height of these fine irregularities To do.

突起電極１６は、絶縁樹脂層７０を貫通し、半導体素子５０に設けられた素子電極５２と電気的に接続されている。突起電極１６に被覆部１８を設けることで、素子搭載用基板１０に半導体素子５０が搭載された状態において、温度変化によって被覆部１８と素子電極５２との界面に生じる応力が分散される。すなわち、素子電極５２における最大応力の値を小さくすることができる。これにより素子電極５２にダメージを与えるおそれが低減し、被覆部１８と素子電極５２との接続信頼性が向上する。   The protruding electrode 16 penetrates the insulating resin layer 70 and is electrically connected to the element electrode 52 provided on the semiconductor element 50. By providing the covering portion 18 on the protruding electrode 16, stress generated at the interface between the covering portion 18 and the element electrode 52 due to a temperature change is dispersed in a state where the semiconductor element 50 is mounted on the element mounting substrate 10. That is, the value of the maximum stress in the element electrode 52 can be reduced. Thereby, the possibility of damaging the element electrode 52 is reduced, and the connection reliability between the covering portion 18 and the element electrode 52 is improved.

半導体素子５０は、素子電極５２が設けられた電極面を絶縁樹脂層７０側に向けて絶縁樹脂層７０に圧着されている。また、半導体素子５０には、素子電極５２が開口するように設けられた半導体素子５０の保護層５４が積層されている。半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。保護層５４の具体例としては、ポリイミド層が挙げられる。また、素子電極５２としては、たとえばアルミニウムが用いられる。
（半導体モジュールの製造方法）
図２（Ａ）〜（Ｅ）は、突起電極１６および被覆部１８の形成方法を示す工程断面図である。 The semiconductor element 50 is pressure-bonded to the insulating resin layer 70 with the electrode surface on which the element electrode 52 is provided facing the insulating resin layer 70 side. The semiconductor element 50 is laminated with a protective layer 54 of the semiconductor element 50 provided so that the element electrode 52 is opened. Specific examples of the semiconductor element 50 include semiconductor chips such as an integrated circuit (IC) and a large scale integrated circuit (LSI). A specific example of the protective layer 54 is a polyimide layer. For example, aluminum is used as the element electrode 52.
(Semiconductor module manufacturing method)
2A to 2E are process cross-sectional views illustrating a method for forming the protruding electrode 16 and the covering portion 18.

図２（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの和より大きい厚さを有する金属板としての銅板１３を用意する。   As shown in FIG. 2A, a copper plate 13 is prepared as a metal plate having a thickness that is at least greater than the sum of the height of the protruding electrode 16 and the thickness of the wiring layer 14.

次に、図２（Ｂ）に示すように、リソグラフィ法により、電極形成領域にレジスト（図示せず）を選択的に形成し、レジストをマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。各突起電極１６は、半導体素子５０に形成された各素子電極５２の位置に対応して設けられる（図３（Ａ）参照）。   Next, as shown in FIG. 2B, a resist (not shown) is selectively formed in the electrode formation region by lithography, and the protruding electrodes 16 having a predetermined pattern are formed on the copper plate 13 using the resist as a mask. Form. Each protruding electrode 16 is provided corresponding to the position of each element electrode 52 formed in the semiconductor element 50 (see FIG. 3A).

次に、図２（Ｃ）に示すように、銅板１３の一方の主表面Ｓ１側に、所定の高さまでレジスト７８を積層する。積層するレジスト７８の高さは、後述する被覆部１８の被覆領域に応じた高さである。具体的には、レジスト７８の高さは、突起電極１６の頂部面と、側面のうち突起電極１６の頂部面から銅板１３の突起電極１６が設けられた側の表面までの高さの１／２以下の頂部面側の領域とが露出する高さである。   Next, as shown in FIG. 2C, a resist 78 is laminated to a predetermined height on one main surface S1 side of the copper plate 13. The height of the resist 78 to be laminated is a height corresponding to a covering region of the covering portion 18 described later. Specifically, the height of the resist 78 is 1 / height of the top surface of the bump electrode 16 and the height from the top surface of the bump electrode 16 to the surface of the copper plate 13 on the side where the bump electrode 16 is provided. It is the height at which the region on the top surface side of 2 or less is exposed.

次に、図２（Ｄ）に示すように、突起電極１６の露出している部分に被覆部１８を形成する。被覆部１８は、たとえばレジスト７８をマスクとして、電解めっき法または無電解めっき法によりＡｕ／Ｎｉの金属層として形成する。電解めっき法または無電解めっき法により被覆部１８を形成すると、被覆部１８を形成する金属の結晶粒の向きが、素子電極５２の接触面に対して垂直方向に並ぶ。このため、素子電極５２と圧着した際に素子電極５２にかかる圧力を被覆部１８が吸収することができ、これにより素子電極５２にダメージを与えるおそれを低減することができる。また電解めっき法もしくは無電解めっき法により被覆部１８を形成することで、スパッタ法で形成した場合などに比べると低コストで形成することができる。また、被覆部１８を構成する金属層は、Ｎｉ層が突起電極１６と接する側に、Ａｕ層が素子電極５２と接する側となるように形成される。なお、被覆部１８の形成方法としては、特にこれに限定されず、たとえば銅ペースト、銀ペースト、金ペーストなどの導電性ペーストを用いて形成してもよい。   Next, as shown in FIG. 2D, a covering portion 18 is formed on the exposed portion of the protruding electrode 16. The covering portion 18 is formed as an Au / Ni metal layer by electrolytic plating or electroless plating using, for example, the resist 78 as a mask. When the covering portion 18 is formed by the electrolytic plating method or the electroless plating method, the orientation of the metal crystal grains forming the covering portion 18 is aligned in the direction perpendicular to the contact surface of the element electrode 52. For this reason, the pressure applied to the element electrode 52 when the element electrode 52 is pressure-bonded can be absorbed by the covering portion 18, thereby reducing the possibility of damaging the element electrode 52. Further, by forming the covering portion 18 by an electrolytic plating method or an electroless plating method, it can be formed at a lower cost than when formed by a sputtering method. The metal layer constituting the covering portion 18 is formed so that the Ni layer is on the side in contact with the protruding electrode 16 and the Au layer is on the side in contact with the element electrode 52. The method for forming the covering portion 18 is not particularly limited to this, and for example, a conductive paste such as a copper paste, a silver paste, or a gold paste may be used.

次に、図２（Ｅ）に示すように、レジスト７８を除去する。以上説明した工程により、突起電極１６および被覆部１８が形成される。   Next, as shown in FIG. 2E, the resist 78 is removed. Through the steps described above, the protruding electrode 16 and the covering portion 18 are formed.

本実施形態における突起電極１６の配線層１４側底面の径、頂部面の径、高さは、それぞれ、４０μｍφ、３０μｍφ、４０μｍである。また、被覆部１８の厚さは５μｍであり、そのうちＡｕ層の厚さが１μｍ、Ｎｉ層の厚さが４μｍである。突起電極１６の側面を覆う被覆部１８の範囲は、突起電極１６の頂部面からの高さが２０μｍ以下の領域である。   In the present embodiment, the diameter of the bottom surface on the wiring layer 14 side, the diameter and height of the top surface of the protruding electrode 16 are 40 μmφ, 30 μmφ, and 40 μm, respectively. The thickness of the covering portion 18 is 5 μm, of which the Au layer has a thickness of 1 μm and the Ni layer has a thickness of 4 μm. The range of the covering portion 18 covering the side surface of the protruding electrode 16 is a region where the height from the top surface of the protruding electrode 16 is 20 μm or less.

図３（Ａ）〜（Ｄ）および図４（Ａ）、（Ｂ）は、突起電極１６と素子電極５２との接続方法を示す工程断面図である。   3A to 3D and FIGS. 4A and 4B are process cross-sectional views illustrating a method for connecting the protruding electrode 16 and the element electrode 52.

図３（Ａ）に示すように、所定パターンの素子電極５２が形成された半導体素子５０と、上述の方法で形成された銅板１３との間に、絶縁樹脂層７０を挟持する。絶縁樹脂層７０の厚さは、突起電極１６の高さ程度であり、約４０μｍである。   As shown in FIG. 3A, an insulating resin layer 70 is sandwiched between the semiconductor element 50 on which the element electrode 52 having a predetermined pattern is formed and the copper plate 13 formed by the above-described method. The thickness of the insulating resin layer 70 is about the height of the protruding electrode 16 and is about 40 μm.

次に、図３（Ｂ）に示すように、プレス装置を用いて加圧成形することにより、半導体素子５０、絶縁樹脂層７０および銅板１３を一体化する。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび１８０℃である。プレス加工により、突起電極１６および被覆部１８が絶縁樹脂層７０を貫通し、被覆部１８と素子電極５２とが圧着して、突起電
極１６と素子電極５２とが電気的に接続される。突起電極１６および被覆部１８は、その全体的な形状が先端に近づくにつれて細くなるような形状であるため、突起電極１６および被覆部１８が絶縁樹脂層７０をスムースに貫通する。 Next, as shown in FIG. 3B, the semiconductor element 50, the insulating resin layer 70, and the copper plate 13 are integrated by pressure molding using a press device. The pressure and temperature during pressing are about 5 Mpa and 180 ° C., respectively. By pressing, the protruding electrode 16 and the covering portion 18 penetrate the insulating resin layer 70, the covering portion 18 and the element electrode 52 are pressure-bonded, and the protruding electrode 16 and the element electrode 52 are electrically connected. Since the protruding electrode 16 and the covering portion 18 are shaped so that the overall shape thereof becomes thinner as they approach the tip, the protruding electrode 16 and the covering portion 18 smoothly penetrate the insulating resin layer 70.

次に、図３（Ｃ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト８０を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、配線層１４のパターンを有するフォトマスクを用いて露光した後、Ｎａ２ＣＯ３溶液を用いて現像し、未露光領域のレジストを除去することによって、銅板１３の上にレジストが選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。また、レジスト８０のラミネート前に、必要に応じて、銅板１３の裏面側の全体をエッチングして、銅板１３を配線層１４の厚さに調整するようにしてもよい。 Next, as shown in FIG. 3C, a resist 80 is selectively formed in accordance with the pattern of the wiring layer 14 by lithography. Specifically, a laminator apparatus is used to attach a resist film having a predetermined thickness to the copper plate 13, exposure is performed using a photomask having a pattern of the wiring layer 14, and then development is performed using a Na 2 CO 3 solution. The resist is selectively formed on the copper plate 13 by removing the resist in the unexposed area. In order to improve the adhesion to the resist, it is desirable to perform pretreatment such as polishing and washing on the surface of the copper plate 13 as necessary before laminating the resist film. Further, before laminating the resist 80, the entire back surface side of the copper plate 13 may be etched as necessary to adjust the copper plate 13 to the thickness of the wiring layer 14.

次に、図３（Ｄ）に示すように、塩化第二鉄溶液を用いて、銅板１３の露光部分をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジスト８０をＮａＯＨ溶液などの剥離剤を用いて剥離する。本実施形態における配線層１４の厚さは１５μｍである。   Next, as shown in FIG. 3D, the exposed portion of the copper plate 13 is etched using a ferric chloride solution to form a wiring layer 14 having a predetermined wiring pattern. Then, the resist 80 is stripped using a stripping agent such as NaOH solution. The thickness of the wiring layer 14 in this embodiment is 15 μm.

次に、図４（Ａ）に示すように、リソグラフィ法により、配線層１４の絶縁樹脂層７０と反対側の表面に、開口２４ａを有する配線保護層２４を積層する。   Next, as shown in FIG. 4A, the wiring protective layer 24 having the openings 24a is laminated on the surface of the wiring layer 14 opposite to the insulating resin layer 70 by lithography.

次に、図４（Ｂ）に示すように、開口２４ａにおいて露出している配線層１４上にはんだバンプ２１を形成する。はんだバンプ２１を形成する位置は、再配線で引き回した先の位置であってもよい。   Next, as shown in FIG. 4B, solder bumps 21 are formed on the wiring layer 14 exposed in the openings 24a. The position where the solder bump 21 is formed may be the position where the solder bump 21 is routed by rewiring.

以上説明した製造工程により、半導体モジュール３０が得られる。また、半導体素子５０が積層されなかった場合には、素子搭載用基板１０が得られる。   The semiconductor module 30 is obtained by the manufacturing process described above. Further, when the semiconductor element 50 is not stacked, the element mounting substrate 10 is obtained.

以下に、突起電極１６に被覆部１８を設けた効果について説明する。   Below, the effect which provided the coating | coated part 18 in the protruding electrode 16 is demonstrated.

図５は、降伏応力の異なる金属材料で形成した被覆部１８のそれぞれについて、温度を２５℃から１２５℃まで変化させた雰囲気下における、被覆部１８の形成領域（被覆高さ）と、被覆部１８と素子電極５２との界面に生じる最大応力との関係をシミュレーションにより算出したグラフである。突起電極１６を形成する材料を銅とし、被覆部１８を形成する金属材料の降伏応力が突起電極１６の降伏応力の２５％から１５０％までについて検討した。   FIG. 5 shows the formation region (covering height) of the covering portion 18 and the covering portion in an atmosphere in which the temperature is changed from 25 ° C. to 125 ° C. for each of the covering portions 18 formed of metal materials having different yield stresses. 18 is a graph in which the relationship between the maximum stress generated at the interface between the electrode 18 and the element electrode 52 is calculated by simulation. The material forming the bump electrode 16 was copper, and the yield stress of the metal material forming the covering portion 18 was examined from 25% to 150% of the yield stress of the bump electrode 16.

図５に示されるように、突起電極１６の頂部面と、側面のうち前記配線層と接する領域を除いた前記頂部面と連続する領域とを被覆部１８により被覆することで、被覆部１８と素子電極５２との界面に生じる応力が分散され、素子電極５２における最大応力の値を小さくすることができることが分かる。また、被覆部１８の降伏応力が突起電極の降伏応力の４０％より大きく、１００％以下の場合に、最大応力の極小値が存在する。したがって、被覆部１８の降伏応力が突起電極の降伏応力の４０％より大きく、１００％以下の場合に、被覆部１８と突起電極１６との界面にかかる応力を効果的に制御できることが分かる。また、被覆高さｈが０μｍあるいは突起電極１６の高さと同一の４０μｍの場合には、理論上は被覆部１８を設けていない状態と同様になる。そこで、降伏応力の異なる被覆部１８それぞれの被覆高さ０μｍおよび４０μｍの値をそれぞれの基準として比較すると、降伏応力が５０％以上、７５％以下の場合であって、且つ被覆高さが突起電極１６の高さの１／２以下の場合に、被覆部１８と突起電極１６との界面における最大応力を小さくすることができることが分かる。   As shown in FIG. 5, the covering portion 18 is formed by covering the top surface of the protruding electrode 16 and the region of the side surface that is continuous with the top surface excluding the region in contact with the wiring layer with the covering portion 18. It can be seen that the stress generated at the interface with the element electrode 52 is dispersed, and the value of the maximum stress in the element electrode 52 can be reduced. Further, there is a minimum value of the maximum stress when the yield stress of the covering portion 18 is greater than 40% and less than 100% of the yield stress of the bump electrode. Therefore, it can be seen that the stress applied to the interface between the covering portion 18 and the protruding electrode 16 can be effectively controlled when the yield stress of the covering portion 18 is greater than 40% and less than 100% of the yield stress of the protruding electrode. Further, when the coating height h is 0 μm or 40 μm which is the same as the height of the protruding electrode 16, it is theoretically the same as the state where the coating portion 18 is not provided. Therefore, when the values of the coating heights 0 μm and 40 μm of the coating portions 18 having different yield stresses are compared as the respective standards, the yield stress is 50% or more and 75% or less, and the coating height is the protruding electrode. It can be seen that the maximum stress at the interface between the covering portion 18 and the protruding electrode 16 can be reduced when the height is 16 or less of the height of 16.

図６（Ａ）、（Ｂ）はそれぞれ、降伏応力が５０％で、被覆高さｈが１０μｍ（突起電極１６の高さの１／４）あるいは４０μｍ（突起電極１６の高さと同等）の被覆部１８が設けられた突起電極１６について、温度を２５℃から１２５℃まで変化させた雰囲気下において発生する応力の分布をシミュレーションにより算出した模式図である。   6A and 6B, the yield stress is 50%, and the coating height h is 10 μm (1/4 of the height of the protruding electrode 16) or 40 μm (equivalent to the height of the protruding electrode 16). FIG. 6 is a schematic diagram showing a simulation of a distribution of stress generated in an atmosphere in which the temperature is changed from 25 ° C. to 125 ° C. with respect to the protruding electrode 16 provided with the portion 18.

図６（Ｂ）に示されるように、被覆高さｈが突起電極１６の高さと同じ場合には、被覆部１８と素子電極５２との界面に応力が集中している。一方、図６（Ａ）に示されるように、被覆部１８の被覆高さｈが突起電極１６の高さの１／４の場合には、応力が突起電極１６内部に集中している。すなわち、被覆部１８を設けることで、温度変化によって生じる応力が集中する領域を、被覆部１８と素子電極５２との界面から突起電極１６内部に移動させることができる。これにより被覆部１８と素子電極５２との界面にかかる応力が分散され、界面における最大応力を小さくすることができる。   As shown in FIG. 6B, when the covering height h is the same as the height of the protruding electrode 16, stress is concentrated on the interface between the covering portion 18 and the element electrode 52. On the other hand, as shown in FIG. 6A, when the covering height h of the covering portion 18 is ¼ of the height of the protruding electrode 16, the stress is concentrated inside the protruding electrode 16. That is, by providing the covering portion 18, a region where stress caused by a temperature change is concentrated can be moved from the interface between the covering portion 18 and the element electrode 52 into the protruding electrode 16. Thereby, the stress applied to the interface between the covering portion 18 and the element electrode 52 is dispersed, and the maximum stress at the interface can be reduced.

以上より、本実施形態によれば、突起電極１６に被覆部１８を設けることで、温度変化によって生じる応力が集中する位置を被覆部１８と素子電極５２との界面から突起電極１６側に移動させて、界面における最大応力を小さくすることができる。これにより、素子搭載用基板１０に半導体素子５０が搭載された状態において、素子電極５２にダメージを与えるおそれが低減し、突起電極１６と素子電極５２との接続信頼性が向上し、ひいては素子搭載用基板１０と半導体素子５０との接続信頼性が向上する。また、半導体素子５０の破壊を防ぐことができるため、半導体モジュール３０の製造歩留まりを高くでき、半導体モジュール３０の製造コストを低減することができる。
（実施形態２）
上述した実施形態１では、銅板１３と半導体素子５０との間に絶縁樹脂層７０を挟持し、加圧成形することで半導体素子５０、絶縁樹脂層７０および銅板１３を一体化して半導体モジュール３０を形成したが、本実施形態に示すように、以下のように半導体モジュール３０を形成してもよい。なお、半導体モジュール３０のその他の構成、および、突起電極１６および被覆部１８の製造方法などについては、実施形態１と基本的には同様であるため、その説明は適宜省略する。 As described above, according to the present embodiment, by providing the covering portion 18 on the protruding electrode 16, the position where the stress caused by the temperature change is concentrated is moved from the interface between the covering portion 18 and the element electrode 52 to the protruding electrode 16 side. Thus, the maximum stress at the interface can be reduced. As a result, in the state where the semiconductor element 50 is mounted on the element mounting substrate 10, the risk of damaging the element electrode 52 is reduced, and the connection reliability between the protruding electrode 16 and the element electrode 52 is improved. The connection reliability between the manufacturing substrate 10 and the semiconductor element 50 is improved. Moreover, since the destruction of the semiconductor element 50 can be prevented, the manufacturing yield of the semiconductor module 30 can be increased, and the manufacturing cost of the semiconductor module 30 can be reduced.
(Embodiment 2)
In the first embodiment described above, the insulating resin layer 70 is sandwiched between the copper plate 13 and the semiconductor element 50, and the semiconductor element 50, the insulating resin layer 70, and the copper plate 13 are integrated by pressing and molding the semiconductor module 30. Although formed, as shown in this embodiment, the semiconductor module 30 may be formed as follows. Since the other configuration of the semiconductor module 30 and the manufacturing method of the protruding electrode 16 and the covering portion 18 are basically the same as those in the first embodiment, the description thereof will be omitted as appropriate.

図７（Ａ）〜（Ｄ）は、実施形態２に係る半導体モジュール３０の製造方法の工程断面図である。   7A to 7D are process cross-sectional views of the method for manufacturing the semiconductor module 30 according to the second embodiment.

図７（Ａ）に示すように、銅板１３の一方の主表面Ｓ１に上述のエポキシ系熱硬化性樹脂７１を積層する。   As shown in FIG. 7A, the above-described epoxy thermosetting resin 71 is laminated on one main surface S1 of the copper plate 13.

次に、図７（Ｂ）に示すように、エポキシ系熱硬化性樹脂７１をエッチングして、被覆部１８を露出させて、絶縁樹脂層７０を形成する。そして、絶縁樹脂層７０の形成された銅板１３と半導体素子５０とを加圧成形し、図７（Ｃ）に示すように半導体素子５０、絶縁樹脂層７０および銅板１３を一体化する。   Next, as shown in FIG. 7B, the epoxy-based thermosetting resin 71 is etched to expose the covering 18 and form an insulating resin layer 70. Then, the copper plate 13 on which the insulating resin layer 70 is formed and the semiconductor element 50 are pressure-molded, and the semiconductor element 50, the insulating resin layer 70, and the copper plate 13 are integrated as shown in FIG.

次に、図７（Ｄ）に示すように、実施形態１と同様の手順で銅板１３をエッチングして配線層１４を形成し、配線層１４の絶縁樹脂層７０と反対側の表面に、開口２４ａを有する配線保護層２４を積層する。そして、開口２４ａにおいて露出している配線層１４上にはんだバンプ２１を形成する。   Next, as shown in FIG. 7D, the copper plate 13 is etched by the same procedure as in the first embodiment to form the wiring layer 14, and an opening is formed on the surface of the wiring layer 14 opposite to the insulating resin layer 70. A wiring protective layer 24 having 24a is laminated. Then, solder bumps 21 are formed on the wiring layer 14 exposed in the openings 24a.

以上説明した製造工程により、半導体モジュール３０が得られる。また、半導体素子５０が積層されなかった場合には、素子搭載用基板１０が得られる。   The semiconductor module 30 is obtained by the manufacturing process described above. Further, when the semiconductor element 50 is not stacked, the element mounting substrate 10 is obtained.

これによれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、被覆部１８が絶縁樹脂層７０から露出しているために、素子搭載用基板１０と半導体素子５０との加圧成形の際の位置決めを正確に行うことができるとともに、被覆部１８と素子電極５２との接続性が向上する。これにより素子搭載用基板１０と半導体素子５０との接続信頼性がさらに向上する。
（実施形態３）
上述した実施形態１では、いわゆる貼り合わせプロセスにより半導体モジュール３０を形成したが、本実施形態に示すように、いわゆるビルドアッププロセスにより半導体モジュール３０を形成してもよい。その他の実施形態１と同様の構成については、その説明を適宜省略する。 According to this, in addition to the above-described effects of the first embodiment, the following effects can be further obtained. That is, in the present embodiment, since the covering portion 18 is exposed from the insulating resin layer 70, the positioning of the element mounting substrate 10 and the semiconductor element 50 during pressure molding can be performed accurately. The connectivity between the covering portion 18 and the element electrode 52 is improved. Thereby, the connection reliability between the element mounting substrate 10 and the semiconductor element 50 is further improved.
(Embodiment 3)
In the first embodiment described above, the semiconductor module 30 is formed by a so-called bonding process. However, as shown in the present embodiment, the semiconductor module 30 may be formed by a so-called build-up process. Description of other configurations similar to those of the first embodiment will be omitted as appropriate.

図８（Ａ）〜（Ｆ）および図９（Ａ）〜（Ｃ）は、実施形態３に係る半導体モジュール３０の製造方法の工程断面図である。   8A to 8F and FIGS. 9A to 9C are process cross-sectional views of the method for manufacturing the semiconductor module 30 according to the third embodiment.

図８（Ａ）に示すように、所定パターンの素子電極５２が形成された半導体素子５０を準備する。   As shown in FIG. 8A, a semiconductor element 50 having a predetermined pattern of element electrodes 52 is prepared.

次に、図８（Ｂ）に示すように、半導体素子５０の保護層５４上に樹脂層７２を積層する。樹脂層７２は、上述のエポキシ系熱硬化性樹脂を半導体素子５０の素子電極５２側全面に積層し、素子電極５２の上方領域の樹脂をエッチングして開口部７２ａを設けることで形成することができる。樹脂層７２の厚さ（高さ）は、被覆部１８の被覆領域に応じた厚さ（高さ）である。続いて、半導体素子５０の樹脂層７２を積層した側に、たとえばスパッタ法などにより金属の被覆膜１８ａを形成する。   Next, as illustrated in FIG. 8B, a resin layer 72 is stacked on the protective layer 54 of the semiconductor element 50. The resin layer 72 can be formed by laminating the above-described epoxy-based thermosetting resin on the entire surface of the semiconductor element 50 on the element electrode 52 side, and etching the resin in the region above the element electrode 52 to provide an opening 72a. it can. The thickness (height) of the resin layer 72 is a thickness (height) corresponding to the covering region of the covering portion 18. Subsequently, a metal coating film 18a is formed on the side of the semiconductor element 50 on which the resin layer 72 is laminated, for example, by sputtering.

次に、図８（Ｃ）に示すように、被覆膜１８ａのうち、開口部７２ａの内面以外の領域の被覆膜を除去し、被覆部１８を形成する。   Next, as shown in FIG. 8C, the coating film in the region other than the inner surface of the opening 72 a is removed from the coating film 18 a to form the coating portion 18.

次に、図８（Ｄ）に示すように、樹脂層７２上に上述のエポキシ系熱硬化性樹脂からなる樹脂層７３を積層する。樹脂層７３の、開口部７２ａの存在領域上方部分には、開口部７３ａが設けられる。樹脂層７２と樹脂層７３とにより絶縁樹脂層７０が形成される。樹脂層７３は、たとえば開口部７２ａにマスクを設けて樹脂層７３を積層し、その後マスクを除去することで設けることができる。あるいは、半導体素子５０の樹脂層７２を積層した側全面にエポキシ系熱硬化性樹脂を積層し、開口部７２ａの設けられていた領域（素子電極５２の上方の領域）以外の領域をマスキングして、エッチングにより開口部７２ａ、７３ａを形成して樹脂層７３を設けてもよい。   Next, as shown in FIG. 8D, a resin layer 73 made of the above-described epoxy thermosetting resin is laminated on the resin layer 72. In the resin layer 73, an opening 73a is provided in an upper part of the region where the opening 72a is present. An insulating resin layer 70 is formed by the resin layer 72 and the resin layer 73. The resin layer 73 can be provided, for example, by providing a mask in the opening 72a, laminating the resin layer 73, and then removing the mask. Alternatively, an epoxy thermosetting resin is laminated on the entire surface of the semiconductor element 50 on which the resin layer 72 is laminated, and a region other than the region where the opening 72a is provided (the region above the device electrode 52) is masked. Alternatively, the resin layer 73 may be provided by forming the openings 72a and 73a by etching.

次に、図８（Ｅ）に示すように、開口部７２ａ、７３ａ内に突起電極１６を形成する。突起電極１６は、たとえば電解または無電解めっき法により、あるいは銅ペーストなどを用いて形成することができる。   Next, as shown in FIG. 8E, the protruding electrodes 16 are formed in the openings 72a and 73a. The protruding electrode 16 can be formed, for example, by electrolytic or electroless plating, or using a copper paste or the like.

次に、図８（Ｆ）に示すように、半導体素子５０の樹脂層７３側全面に銅板２２を積層する。   Next, as shown in FIG. 8F, the copper plate 22 is laminated on the entire surface of the semiconductor element 50 on the resin layer 73 side.

次に、図９（Ａ）に示すように、銅板２２の配線層形成領域に、リソグラフィ法によりレジスト（図示せず）を選択的に形成し、レジストをマスクとして、所定パターンの配線層１４を形成する。   Next, as shown in FIG. 9A, a resist (not shown) is selectively formed in the wiring layer formation region of the copper plate 22 by lithography, and the wiring layer 14 having a predetermined pattern is formed using the resist as a mask. Form.

次に、図９（Ｂ）に示すように、配線層１４の絶縁樹脂層７０と反対側の表面に、開口
２４ａを有する配線保護層２４を積層する。 Next, as shown in FIG. 9B, the wiring protective layer 24 having the openings 24 a is laminated on the surface of the wiring layer 14 on the side opposite to the insulating resin layer 70.

次に、図９（Ｃ）に示すように、開口２４ａにおいて露出している配線層１４上にはんだバンプ２１を形成する。   Next, as shown in FIG. 9C, solder bumps 21 are formed on the wiring layer 14 exposed in the openings 24a.

以上説明した製造工程により、半導体モジュール３０が得られる。また、半導体素子５０が用いられなかった場合には、素子搭載用基板１０が得られる。   The semiconductor module 30 is obtained by the manufacturing process described above. Further, when the semiconductor element 50 is not used, the element mounting substrate 10 is obtained.

これによれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態のようにビルドアッププロセスによって半導体モジュール３０を形成する場合には、貼り合わせプロセスのように素子搭載用基板１０と半導体素子５０とを圧着することはないため、半導体モジュール３０の製造時に半導体素子５０にダメージを与えるおそれを低減することができる。また、配線層１４の銅、絶縁樹脂層７０の樹脂、および半導体素子５０のシリコンはそれぞれ熱膨張率が大きく異なるため、貼り合わせプロセスではプレス加工時の熱処理により各部材の反りが発生するおそれがある。一方、本実施形態に係るビルドアッププロセスでは貼り合わせプロセスのような熱処理を行わないため、このような反りの発生を抑えることができ、素子搭載用基板１０と半導体素子５０との接続信頼性をより高めることができる。
（実施形態４）
本実施形態においては、貼り合わせプロセスとビルドアッププロセスとを組み合わせて半導体モジュール３０を形成する。なお、半導体モジュール３０のその他の構成、および突起電極１６の形成方法などについては、実施形態１と基本的には同様であるため、その説明は適宜省略する。 According to this, in addition to the above-described effects of the first embodiment, the following effects can be further obtained. That is, when the semiconductor module 30 is formed by the build-up process as in the present embodiment, the element mounting substrate 10 and the semiconductor element 50 are not pressure-bonded unlike the bonding process. The possibility of damaging the semiconductor element 50 during manufacturing can be reduced. Further, the copper of the wiring layer 14, the resin of the insulating resin layer 70, and the silicon of the semiconductor element 50 have greatly different coefficients of thermal expansion, and therefore, in the bonding process, each member may be warped by heat treatment during press working. is there. On the other hand, in the build-up process according to this embodiment, since heat treatment as in the bonding process is not performed, the occurrence of such warpage can be suppressed, and the connection reliability between the element mounting substrate 10 and the semiconductor element 50 can be improved. Can be increased.
(Embodiment 4)
In the present embodiment, the semiconductor module 30 is formed by combining a bonding process and a build-up process. Since the other configuration of the semiconductor module 30 and the method of forming the protruding electrode 16 are basically the same as those in the first embodiment, the description thereof will be omitted as appropriate.

図１０（Ａ）〜（Ｄ）および図１１（Ａ）、（Ｂ）は、実施形態４に係る半導体モジュール３０の製造方法の工程断面図である。   10A to 10D and FIGS. 11A and 11B are process cross-sectional views of the method for manufacturing the semiconductor module 30 according to the fourth embodiment.

図１０（Ａ）に示すように、所定パターンの素子電極５２が形成された半導体素子５０を準備する。   As shown in FIG. 10A, a semiconductor element 50 having a predetermined pattern of element electrodes 52 is prepared.

次に、図１０（Ｂ）に示すように、半導体素子５０の保護層５４上に樹脂層７２を積層する。樹脂層７２は、上述のエポキシ系熱硬化性樹脂を半導体素子５０の素子電極５２側全面に積層し、素子電極５２の上方領域の樹脂をエッチングして開口部７２ａを設けることで形成することができる。樹脂層７２の層厚（高さ）は、被覆部１８の被覆領域に応じた厚さ（高さ）である。続いて、半導体素子５０の樹脂層７２を積層した側に、たとえばスパッタ法などにより金属の被覆膜１８ａを形成する。   Next, as illustrated in FIG. 10B, a resin layer 72 is stacked over the protective layer 54 of the semiconductor element 50. The resin layer 72 can be formed by laminating the above-described epoxy-based thermosetting resin on the entire surface of the semiconductor element 50 on the element electrode 52 side, and etching the resin in the region above the element electrode 52 to provide an opening 72a. it can. The layer thickness (height) of the resin layer 72 is a thickness (height) corresponding to the covering region of the covering portion 18. Subsequently, a metal coating film 18a is formed on the side of the semiconductor element 50 on which the resin layer 72 is laminated, for example, by sputtering.

次に、図１０（Ｃ）に示すように、被覆膜１８ａのうち、開口部７２ａの内面以外の領域の被覆膜を除去し、被覆部１８を形成する。   Next, as shown in FIG. 10C, the coating film in a region other than the inner surface of the opening 72 a is removed from the coating film 18 a to form the coating portion 18.

次に、図１０（Ｄ）に示すように、突起電極１６の形成された銅板１３の一方の主表面Ｓ１側に所定の高さまで樹脂層７３を積層する。そして、被覆部１８の形成された半導体素子５０と、樹脂層７３を積層した銅板１３とを加圧成形して、図１１（Ａ）に示すように半導体素子５０、絶縁樹脂層７０および銅板１３を一体化する。   Next, as shown in FIG. 10D, a resin layer 73 is laminated to a predetermined height on one main surface S1 side of the copper plate 13 on which the protruding electrodes 16 are formed. Then, the semiconductor element 50 on which the covering portion 18 is formed and the copper plate 13 on which the resin layer 73 is laminated are pressure-molded, and the semiconductor element 50, the insulating resin layer 70, and the copper plate 13 are formed as shown in FIG. Is integrated.

次に、図１１（Ｂ）に示すように、実施形態１と同様の手順で銅板１３をエッチングして配線層１４を形成し、配線層１４の絶縁樹脂層７０と反対側の表面に、開口２４ａを有する配線保護層２４を積層する。そして、開口２４ａにおいて露出している配線層１４上にはんだバンプ２１を形成する。   Next, as shown in FIG. 11B, the copper plate 13 is etched by the same procedure as in the first embodiment to form the wiring layer 14, and an opening is formed on the surface of the wiring layer 14 opposite to the insulating resin layer 70. A wiring protective layer 24 having 24a is laminated. Then, solder bumps 21 are formed on the wiring layer 14 exposed in the openings 24a.

以上説明した製造工程により、半導体モジュール３０が得られる。また、半導体素子５０が用いられなかった場合には、素子搭載用基板１０が得られる。   The semiconductor module 30 is obtained by the manufacturing process described above. Further, when the semiconductor element 50 is not used, the element mounting substrate 10 is obtained.

これによれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、ビルドアッププロセスにより素子電極５２に被覆部１８を形成した後に、突起電極１６の頂部を樹脂層７３から露出させた素子搭載用基板１０と半導体素子５０とを圧着しているため、絶縁樹脂層７０を素子搭載用基板１０と半導体素子５０とで挟持して圧着する場合に比べて、突起電極１６の頂部と被覆部１８との界面にかかる応力を分散させることができる。これにより半導体モジュール３０の製造時に素子電極５２にダメージを与えるおそれが低減し、突起電極１６と素子電極５２との接続信頼性がさらに向上する。
（実施形態５）
本実施形態においては、貼り合わせプロセスとビルドアッププロセスとを組み合わせて半導体モジュール３０を形成する。被覆部１８の形成方法が上述の実施形態４と異なる。なお、半導体モジュール３０のその他の構成、および、突起電極１６の形成方法などについては、実施形態１と基本的には同様であるため、その説明は適宜省略する。 According to this, in addition to the above-described effects of the first embodiment, the following effects can be further obtained. That is, since the covering portion 18 is formed on the element electrode 52 by the build-up process, the element mounting substrate 10 having the top portion of the protruding electrode 16 exposed from the resin layer 73 and the semiconductor element 50 are pressure-bonded. Compared with the case where the layer 70 is sandwiched between the element mounting substrate 10 and the semiconductor element 50 and bonded, the stress applied to the interface between the top portion of the bump electrode 16 and the covering portion 18 can be dispersed. As a result, the risk of damaging the device electrode 52 during the manufacture of the semiconductor module 30 is reduced, and the connection reliability between the protruding electrode 16 and the device electrode 52 is further improved.
(Embodiment 5)
In the present embodiment, the semiconductor module 30 is formed by combining a bonding process and a build-up process. The method for forming the covering portion 18 is different from that of the above-described fourth embodiment. Since the other configuration of the semiconductor module 30 and the method of forming the protruding electrode 16 are basically the same as those in the first embodiment, the description thereof will be omitted as appropriate.

図１２（Ａ）〜（Ｄ）および図１３（Ａ）は、実施形態５に係る半導体モジュール３０の製造方法の工程断面図である。   12A to 12D and FIG. 13A are process cross-sectional views of the method for manufacturing the semiconductor module 30 according to the fifth embodiment.

図１２（Ａ）に示すように、所定パターンの素子電極５２が形成された半導体素子５０を準備する。本実施形態においては、半導体素子５０に設けられた保護層５４の厚さ（高さ）は、被覆部１８の被覆領域に応じた厚さ（高さ）となっている。   As shown in FIG. 12A, a semiconductor element 50 having a predetermined pattern of element electrodes 52 is prepared. In the present embodiment, the thickness (height) of the protective layer 54 provided in the semiconductor element 50 is a thickness (height) corresponding to the covering region of the covering portion 18.

次に、図１２（Ｂ）に示すように、保護層５４に形成されている開口内に、たとえば銅ペースト、銀ペースト、金ペーストなどの導電性ペースト１８ｂを塗布する。   Next, as shown in FIG. 12B, a conductive paste 18b such as a copper paste, a silver paste, or a gold paste is applied in the opening formed in the protective layer 54.

次に、図１２（Ｃ）に示すように、突起電極１６の形成された銅板１３の一方の主表面Ｓ１側に、所定の高さまで上述のエポキシ系熱硬化性樹脂からなる樹脂層７３を積層する。そして、被覆部１８の形成された半導体素子５０と、樹脂層７３を積層した銅板１３とを加圧成形して、図１２（Ｄ）に示すように半導体素子５０、樹脂層７３および銅板１３を一体化する。加圧成形の際、突起電極１６は保護層５４の開口内に進入し、その先端部が導電性ペースト１８ｂに没入する。これにより導電性ペースト１８ｂは塑性変形して保護層５４の開口内面と突起電極１６との間を延伸し、被覆部１８が形成される。   Next, as shown in FIG. 12C, a resin layer 73 made of the above-described epoxy-based thermosetting resin is laminated up to a predetermined height on one main surface S1 side of the copper plate 13 on which the protruding electrodes 16 are formed. To do. Then, the semiconductor element 50 on which the covering portion 18 is formed and the copper plate 13 on which the resin layer 73 is laminated are pressure-molded, and the semiconductor element 50, the resin layer 73, and the copper plate 13 are formed as shown in FIG. Integrate. At the time of pressure molding, the protruding electrode 16 enters into the opening of the protective layer 54, and the tip thereof is immersed in the conductive paste 18b. As a result, the conductive paste 18b is plastically deformed and extends between the opening inner surface of the protective layer 54 and the protruding electrode 16, and the covering portion 18 is formed.

次に、図１３（Ａ）に示すように、実施形態１と同様の手順で銅板１３をエッチングして配線層１４を形成し、配線層１４の樹脂層７３と反対側の表面に、開口２４ａを有する配線保護層２４を積層する。そして、開口２４ａにおいて露出している配線層１４上にはんだバンプ２１を形成する。   Next, as shown in FIG. 13A, the copper plate 13 is etched by the same procedure as in the first embodiment to form the wiring layer 14, and an opening 24a is formed on the surface of the wiring layer 14 opposite to the resin layer 73. A wiring protective layer 24 having the following structure is laminated. Then, solder bumps 21 are formed on the wiring layer 14 exposed in the openings 24a.

以上説明した製造工程により、半導体モジュール３０が得られる。また、半導体素子５０が用いられなかった場合には、素子搭載用基板１０が得られる。   The semiconductor module 30 is obtained by the manufacturing process described above. Further, when the semiconductor element 50 is not used, the element mounting substrate 10 is obtained.

これによれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、導電性ペーストを突起電極１６との圧着により塑性変形させて被覆部１８を形成しているため、簡単に被覆部１８を形成することができる。また、圧着により生じる応力を導電性ペーストが吸収することができるため、半導体モジュール３０の製造時に素子電極５２にダメージを与えるおそれが低減し、突起電極１６と素子電極５２との接続信頼性が向上する。
（実施形態６）
本実施形態に係る半導体モジュール３０は、絶縁樹脂層１２と、配線層１４を第１配線層とした場合に第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、を備えている点が実施形態１または２と異なる。半導体モジュール３０のその他の構成、および突起電極１６および被覆部１８の製造方法などについては、実施形態１または２と基本的には同様であるため、その説明は適宜省略する。 According to this, in addition to the above-described effects of the first embodiment, the following effects can be further obtained. That is, since the covering portion 18 is formed by plastic deformation of the conductive paste by pressure bonding with the protruding electrode 16, the covering portion 18 can be easily formed. Further, since the conductive paste can absorb the stress generated by the pressure bonding, the risk of damaging the element electrode 52 during the manufacture of the semiconductor module 30 is reduced, and the connection reliability between the protruding electrode 16 and the element electrode 52 is improved. To do.
(Embodiment 6)
The semiconductor module 30 according to the present embodiment includes the insulating resin layer 12, the wiring layer 15 as the second wiring layer when the wiring layer 14 is the first wiring layer, and the surface of the wiring layer 15 on the insulating resin layer 12 side. 1 and 2 is different from the first or second embodiment. Since the other configuration of the semiconductor module 30 and the manufacturing method of the protruding electrode 16 and the covering portion 18 are basically the same as those of the first or second embodiment, description thereof will be omitted as appropriate.

図１４は、実施形態６に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。   FIG. 14 is a schematic cross-sectional view showing the configuration of the element mounting substrate 10 according to the sixth embodiment and the semiconductor module 30 using the same.

本実施形態の半導体モジュール３０は、第１配線層としての配線層１４の絶縁樹脂層７０と反対側の表面に設けられた絶縁樹脂層１２と、絶縁樹脂層１２の配線層１４と反対側の表面に形成された第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、をさらに備える。   The semiconductor module 30 of the present embodiment includes an insulating resin layer 12 provided on the surface opposite to the insulating resin layer 70 of the wiring layer 14 as the first wiring layer, and an insulating resin layer 12 opposite to the wiring layer 14. A wiring layer 15 as a second wiring layer formed on the surface, and a protruding electrode 20 provided on the surface of the wiring layer 15 on the insulating resin layer 12 side are further provided.

絶縁樹脂層１２を形成する材料としては、たとえば、ＢＴレジンなどのメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミドなどの熱硬化性樹脂が例示される。半導体モジュール３０の放熱性向上の観点から、絶縁樹脂は高熱伝導性を有することが望ましい。このため、絶縁樹脂層１２は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などを高熱伝導性フィラーとして含有することが好ましい。   Examples of the material forming the insulating resin layer 12 include melamine derivatives such as BT resin, liquid crystal polymers, epoxy resins, PPE resins, polyimide resins, fluororesins, phenol resins, polyamide bismaleimides, and other thermosetting resins. The From the viewpoint of improving the heat dissipation of the semiconductor module 30, it is desirable that the insulating resin has high thermal conductivity. For this reason, it is preferable that the insulating resin layer 12 contains silver, bismuth, copper, aluminum, magnesium, tin, zinc, an alloy thereof, and the like as a highly thermally conductive filler.

配線層１５は導電材料、好ましくは圧延金属、さらには圧延銅により形成される。配線層１４と配線層１５とは、配線層１５に設けられた突起電極２０を介して電気的に接続されている。また、配線層１５には、所定の位置にはんだバンプ２１が形成されている。はんだバンプ２１を形成する位置は、たとえば再配線で引き回した先の位置である。配線層１５の絶縁樹脂層１２と反対側の表面には、配線保護層９５が設けられ、配線保護層９５に形成された開口９５ａにおいて、はんだバンプ２１が配線層１５に接続されている。
（半導体モジュールの製造方法）
図１５（Ａ）、（Ｂ）は、半導体モジュール３０の形成方法を示す工程断面図である。 The wiring layer 15 is formed of a conductive material, preferably a rolled metal, and further rolled copper. The wiring layer 14 and the wiring layer 15 are electrically connected via a protruding electrode 20 provided on the wiring layer 15. In addition, solder bumps 21 are formed on the wiring layer 15 at predetermined positions. The position where the solder bump 21 is formed is, for example, the position where the solder bump 21 is routed by rewiring. A wiring protective layer 95 is provided on the surface of the wiring layer 15 opposite to the insulating resin layer 12, and the solder bumps 21 are connected to the wiring layer 15 in openings 95 a formed in the wiring protective layer 95.
(Semiconductor module manufacturing method)
15A and 15B are process cross-sectional views illustrating a method for forming the semiconductor module 30.

図２（Ａ）〜（Ｅ）、および、図３（Ａ）〜（Ｄ）に示す工程に続いて、図２（Ａ）、（Ｂ）に示す工程と同様にして突起電極２０が形成された銅板１９を準備する。そして、図１５（Ａ）に示すように、絶縁樹脂層７０および配線層１４が圧着された半導体素子５０と、銅板１９との間に、絶縁樹脂層１２を挟持し、図３（Ａ）、（Ｂ）に示す工程と同様にしてプレス加工により配線層１４、絶縁樹脂層１２および銅板１９を加熱圧着する。   Following the steps shown in FIGS. 2 (A) to (E) and FIGS. 3 (A) to (D), the protruding electrode 20 is formed in the same manner as the steps shown in FIGS. 2 (A) and 2 (B). A copper plate 19 is prepared. Then, as shown in FIG. 15A, the insulating resin layer 12 is sandwiched between the semiconductor element 50 to which the insulating resin layer 70 and the wiring layer 14 are bonded, and the copper plate 19, and FIG. In the same manner as in the step shown in (B), the wiring layer 14, the insulating resin layer 12, and the copper plate 19 are thermocompression bonded by pressing.

次に、図１５（Ｂ）に示すように、銅板１９の配線層形成領域に、配線層１４と同様にして、所定パターンの配線層１５を形成する。配線層１５の形成に用いたレジストを剥離した後、図４（Ａ）、（Ｂ）に示す工程と同様にして開口９５ａを有する配線保護層９５を積層し、開口９５ａにおいて露出している配線層１５上にはんだバンプ２１を形成する。   Next, as shown in FIG. 15B, a wiring layer 15 having a predetermined pattern is formed in the wiring layer forming region of the copper plate 19 in the same manner as the wiring layer 14. After the resist used for forming the wiring layer 15 is peeled off, a wiring protective layer 95 having an opening 95a is laminated in the same manner as in the steps shown in FIGS. 4A and 4B, and the wiring exposed in the opening 95a. Solder bumps 21 are formed on the layer 15.

以上説明した製造工程により、半導体モジュール３０が得られる。なお、実施形態２の製造方法に対して本実施形態の製造方法を適用しても、同一の半導体モジュール３０を得ることができる。このような多層配線構造とした場合でも、実施形態１または２と同様の効果を得ることができる。
（実施形態７）
本実施形態に係る半導体モジュール３０は、絶縁樹脂層１２と、配線層１４を第１配線層とした場合に第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、を備えている点が実施形態３と異なる。半導体モジュール３０のその他の構成、および突起電極１６および被覆部１８の製造方法などについては、実施形態１または３と基本的には同様であり、また絶縁樹脂層１２や配線層１５、突起電極２０の構成および形成方法は実施形態６と同様であるため、その説明は適宜省略する。 The semiconductor module 30 is obtained by the manufacturing process described above. Even if the manufacturing method of the present embodiment is applied to the manufacturing method of the second embodiment, the same semiconductor module 30 can be obtained. Even in the case of such a multilayer wiring structure, the same effect as in the first or second embodiment can be obtained.
(Embodiment 7)
The semiconductor module 30 according to the present embodiment includes the insulating resin layer 12, the wiring layer 15 as the second wiring layer when the wiring layer 14 is the first wiring layer, and the surface of the wiring layer 15 on the insulating resin layer 12 side. The third embodiment is different from the third embodiment in that the protrusion electrode 20 is provided. The other configuration of the semiconductor module 30 and the manufacturing method of the protruding electrode 16 and the covering portion 18 are basically the same as those of the first or third embodiment, and the insulating resin layer 12, the wiring layer 15, and the protruding electrode 20. Since the configuration and the forming method are the same as those in Embodiment 6, the description thereof is omitted as appropriate.

図１６は、実施形態７に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。   FIG. 16 is a schematic cross-sectional view showing the configuration of the element mounting substrate 10 according to the seventh embodiment and the semiconductor module 30 using the same.

本実施形態の半導体モジュール３０は、第１配線層としての配線層１４の絶縁樹脂層７０と反対側の表面に設けられた絶縁樹脂層１２と、絶縁樹脂層１２の配線層１４と反対側の表面に形成された第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、をさらに備える。配線層１４と配線層１５とは、突起電極２０を介して電気的に接続されている。また、配線層１５の表面には開口９５ａを有する配線保護層９５が積層されている。このような多層配線構造とした場合でも、実施形態３と同様の効果を得ることができる。
（実施形態８）
本実施形態に係る半導体モジュール３０は、絶縁樹脂層１２と、配線層１４を第１配線層とした場合に第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、を備えている点が実施形態４と異なる。半導体モジュール３０のその他の構成、および突起電極１６および被覆部１８の製造方法などについては、実施形態１または４と基本的には同様であり、また絶縁樹脂層１２や配線層１５、突起電極２０の構成および形成方法は実施形態６と同様であるため、その説明は適宜省略する。 The semiconductor module 30 of this embodiment includes an insulating resin layer 12 provided on the surface of the wiring layer 14 as the first wiring layer on the opposite side to the insulating resin layer 70, and the insulating resin layer 12 on the opposite side of the wiring layer 14. It further includes a wiring layer 15 as a second wiring layer formed on the surface, and a protruding electrode 20 provided on the surface of the wiring layer 15 on the insulating resin layer 12 side. The wiring layer 14 and the wiring layer 15 are electrically connected via the protruding electrode 20. A wiring protective layer 95 having an opening 95 a is laminated on the surface of the wiring layer 15. Even in the case of such a multilayer wiring structure, the same effect as in the third embodiment can be obtained.
(Embodiment 8)
The semiconductor module 30 according to the present embodiment includes the insulating resin layer 12, the wiring layer 15 as the second wiring layer when the wiring layer 14 is the first wiring layer, and the surface of the wiring layer 15 on the insulating resin layer 12 side. The fourth embodiment is different from the fourth embodiment in that the protrusion electrode 20 is provided. The other configuration of the semiconductor module 30 and the manufacturing method of the protruding electrode 16 and the covering portion 18 are basically the same as those of the first or fourth embodiment, and the insulating resin layer 12, the wiring layer 15, and the protruding electrode 20. Since the configuration and the forming method are the same as those in Embodiment 6, the description thereof will be omitted as appropriate.

図１７は、実施形態８に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。   FIG. 17 is a schematic cross-sectional view showing the configuration of the element mounting substrate 10 according to the eighth embodiment and the semiconductor module 30 using the same.

本実施形態の半導体モジュール３０は、第１配線層としての配線層１４の絶縁樹脂層７０と反対側の表面に設けられた絶縁樹脂層１２と、絶縁樹脂層１２の配線層１４と反対側の表面に形成された第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、をさらに備える。また、配線層１５の表面には開口９５ａを有する配線保護層９５が積層されている。このような多層配線構造とした場合でも、実施形態４と同様の効果を得ることができる。
（実施形態９）
本実施形態に係る半導体モジュール３０は、絶縁樹脂層１２と、配線層１４を第１配線層とした場合に第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、を備えている点が実施形態５と異なる。半導体モジュール３０のその他の構成、および突起電極１６および被覆部１８の製造方法などについては、実施形態１または５と基本的には同様であり、また絶縁樹脂層１２や配線層１５の構成および形成方法は実施形態６と同様であるため、その説明は適宜省略する。 The semiconductor module 30 of the present embodiment includes an insulating resin layer 12 provided on the surface opposite to the insulating resin layer 70 of the wiring layer 14 as the first wiring layer, and an insulating resin layer 12 opposite to the wiring layer 14. A wiring layer 15 as a second wiring layer formed on the surface, and a protruding electrode 20 provided on the surface of the wiring layer 15 on the insulating resin layer 12 side are further provided. A wiring protective layer 95 having an opening 95 a is laminated on the surface of the wiring layer 15. Even in the case of such a multilayer wiring structure, the same effects as in the fourth embodiment can be obtained.
(Embodiment 9)
The semiconductor module 30 according to the present embodiment includes the insulating resin layer 12, the wiring layer 15 as the second wiring layer when the wiring layer 14 is the first wiring layer, and the surface of the wiring layer 15 on the insulating resin layer 12 side. The fifth embodiment is different from the fifth embodiment in that it includes a protruding electrode 20 provided in the first embodiment. The other configuration of the semiconductor module 30 and the manufacturing method of the protruding electrode 16 and the covering portion 18 are basically the same as those of the first or fifth embodiment, and the configuration and formation of the insulating resin layer 12 and the wiring layer 15 are the same. Since the method is the same as that of Embodiment 6, the description thereof will be omitted as appropriate.

図１８は、実施形態９に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。   FIG. 18 is a schematic cross-sectional view showing the configuration of the element mounting substrate 10 according to the ninth embodiment and the semiconductor module 30 using the same.

本実施形態の半導体モジュール３０は、第１配線層としての配線層１４の絶縁樹脂層７３と反対側の表面に設けられた絶縁樹脂層１２と、絶縁樹脂層１２の配線層１４と反対側
の表面に形成された第２配線層としての配線層１５と、配線層１５の絶縁樹脂層１２側の表面に設けられた突起電極２０と、をさらに備える。また、配線層１５の表面には開口９５ａを有する配線保護層９５が積層されている。このような多層配線構造とした場合でも、実施形態５と同様の効果を得ることができる。
（実施形態１０）
実施形態１０は、素子搭載用基板が基端部Ａを被覆する他の被覆部を備えた点が実施形態１と異なる。以下、本実施形態について説明する。なお、素子搭載用基板のその他の構成、半導体モジュールの構成、素子搭載用基板の製造工程を除く半導体モジュールの製造工程は実施形態１と基本的に同一である。実施形態１と同一の構成については同一の符号を付し、その説明は適宜省略する。 The semiconductor module 30 of the present embodiment includes an insulating resin layer 12 provided on the surface opposite to the insulating resin layer 73 of the wiring layer 14 as the first wiring layer, and an insulating resin layer 12 on the opposite side to the wiring layer 14. A wiring layer 15 as a second wiring layer formed on the surface, and a protruding electrode 20 provided on the surface of the wiring layer 15 on the insulating resin layer 12 side are further provided. A wiring protective layer 95 having an opening 95 a is laminated on the surface of the wiring layer 15. Even in the case of such a multilayer wiring structure, the same effect as in the fifth embodiment can be obtained.
(Embodiment 10)
The tenth embodiment is different from the first embodiment in that the element mounting substrate includes another covering portion that covers the base end portion A. Hereinafter, this embodiment will be described. The semiconductor module manufacturing process except for the other components of the element mounting substrate, the semiconductor module configuration, and the element mounting substrate manufacturing process is basically the same as that of the first embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted as appropriate.

図１９は、実施形態１０に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。   FIG. 19 is a schematic cross-sectional view showing configurations of the element mounting substrate 10 according to the tenth embodiment and the semiconductor module 30 using the same. The semiconductor module 30 includes an element mounting substrate 10 and a semiconductor element 50 mounted thereon.

素子搭載用基板１０は、絶縁樹脂層７０と、配線層１４と、突起電極１６と、突起電極１６の頂部面と側面のうち配線層１４と接する領域を除いた頂部面と連続する領域とを被覆する被覆部１８とを備える。配線層１４の絶縁樹脂層７０と反対側の表面には、配線保護層２４が設けられ、開口２４ａにおいて、配線層１４にはんだバンプ２１が形成されている。突起電極１６は、絶縁樹脂層７０を貫通し、半導体素子５０に設けられた素子電極５２と電気的に接続されている。   The element mounting substrate 10 includes an insulating resin layer 70, a wiring layer 14, a protruding electrode 16, and a region continuous with a top surface excluding a region in contact with the wiring layer 14 among the top surface and side surface of the protruding electrode 16. And a covering portion 18 to be covered. A wiring protective layer 24 is provided on the surface of the wiring layer 14 opposite to the insulating resin layer 70, and solder bumps 21 are formed on the wiring layer 14 in the openings 24a. The protruding electrode 16 penetrates the insulating resin layer 70 and is electrically connected to the element electrode 52 provided on the semiconductor element 50.

また、素子搭載用基板１０は、被覆部１８とは不連続であり、かつ配線層１４の表面と突起電極１６の側面とが接する基端部Ａを含む、基端部Ａからの一部を少なくとも被覆する他の被覆部９０を備える。基端部Ａは、配線層１４と突起電極１６との境界であり、他の被覆部９０は、基端部Ａを含む領域を被覆している。他の被覆部９０は、基端部Ａと隣接する配線層１４上の領域を被覆していてもよい。   Further, the element mounting substrate 10 is discontinuous from the covering portion 18 and includes a part from the base end portion A including the base end portion A where the surface of the wiring layer 14 and the side surface of the protruding electrode 16 are in contact. At least another covering portion 90 for covering is provided. The base end portion A is a boundary between the wiring layer 14 and the protruding electrode 16, and the other covering portion 90 covers a region including the base end portion A. The other covering portion 90 may cover a region on the wiring layer 14 adjacent to the base end portion A.

他の被覆部９０は、被覆部１８と同様の金属材料からなる金属層であり、たとえば突起電極１６の降伏応力の４０％より大きく１００％以下の降伏応力を有する金属材料を用いて電解めっき法あるいは無電解めっき法により形成された金属めっき層である。あるいは導電ペーストを用いて形成された導電ペースト層である。金属層は複数層であってもよく、たとえばＮｉめっき層とＡｕめっき層との積層が例示される。本実施形態においては、銅からなる突起電極１６の降伏応力に対して６０％の降伏応力を有する金（Ａｕ）およびニッケル（Ｎｉ）からなるＮｉ／Ａｕめっき層である。さらに突起電極１６と他の被覆部９０とが同一材料からなる場合には、突起電極１６と他の被覆部９０とは一体的に形成されるものであってもよく、この場合には突起電極１６は、その側面の被覆部１８よりも配線層１４側（基端部Ａ側）に、配線層１４側が太くなるような段差を有し、当該段差により太くなった領域が配線層１４まで延在する形状となる。   The other covering portion 90 is a metal layer made of the same metal material as that of the covering portion 18. For example, an electrolytic plating method using a metal material having a yield stress of 40% to 100% of the yield stress of the bump electrode 16. Alternatively, it is a metal plating layer formed by an electroless plating method. Alternatively, the conductive paste layer is formed using a conductive paste. The metal layer may be a plurality of layers, for example, a laminate of a Ni plating layer and an Au plating layer. In the present embodiment, the Ni / Au plating layer is made of gold (Au) and nickel (Ni) having a yield stress of 60% with respect to the yield stress of the bump electrode 16 made of copper. Further, when the protruding electrode 16 and the other covering portion 90 are made of the same material, the protruding electrode 16 and the other covering portion 90 may be integrally formed. In this case, the protruding electrode 16 has a step that is thicker on the wiring layer 14 side on the wiring layer 14 side (base end A side) than the covering portion 18 on the side surface, and a region thickened by the step extends to the wiring layer 14. It becomes the existing shape.

半導体素子５０は、素子電極５２が設けられた電極面を絶縁樹脂層７０側に向けて絶縁樹脂層７０に圧着されている。また、半導体素子５０には、保護層５４が積層されている。
（半導体モジュールの製造方法）
図２０（Ａ）〜（Ｆ）は、突起電極１６と、被覆部１８および他の被覆部９０の形成方法を示す工程断面図である。 The semiconductor element 50 is pressure-bonded to the insulating resin layer 70 with the electrode surface on which the element electrode 52 is provided facing the insulating resin layer 70 side. In addition, a protective layer 54 is stacked on the semiconductor element 50.
(Semiconductor module manufacturing method)
20A to 20F are process cross-sectional views illustrating a method for forming the protruding electrode 16, the covering portion 18, and the other covering portion 90.

図２０（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの
和より大きい厚さを有する銅板１３を用意する。 As shown in FIG. 20A, a copper plate 13 having a thickness larger than at least the sum of the height of the protruding electrode 16 and the thickness of the wiring layer 14 is prepared.

次に、図２０（Ｂ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、銅板１３の一方の主表面Ｓ１に突起電極１６を形成する。銅板１３の表面と突起電極１６の側面とが接する部分が基端部Ａである。   Next, as shown in FIG. 20B, the protruding electrode 16 is formed on one main surface S1 of the copper plate 13 using a known photolithography method and etching method. A base end portion A is a portion where the surface of the copper plate 13 and the side surface of the bump electrode 16 are in contact with each other.

次に、図２０（Ｃ）に示すように、たとえば電解めっき法により、銅板１３の突起電極１６が形成された側の主表面にめっき層９１を形成する。   Next, as shown in FIG. 20C, a plating layer 91 is formed on the main surface of the copper plate 13 on the side where the protruding electrodes 16 are formed, for example, by electrolytic plating.

次に、図２０（Ｄ）に示すように、周知の異方性ドライエッチングにより他の被覆部９０を形成する。ここで、異方性ドライエッチングのエッチング方向を、銅板１３の突起電極１６が形成された側の主表面に対して略垂直な方向とすることで、エッチング方向から見た層厚の違いにより基端部Ａ上にめっき層が残り、この残存しためっき層が他の被覆部９０となる。   Next, as shown in FIG. 20D, another covering portion 90 is formed by well-known anisotropic dry etching. Here, by setting the etching direction of anisotropic dry etching to a direction substantially perpendicular to the main surface of the copper plate 13 on the side where the protruding electrodes 16 are formed, the difference in layer thickness as viewed from the etching direction can be used. A plating layer remains on the end A, and this remaining plating layer becomes another coating portion 90.

次に、図２０（Ｅ）に示すように、銅板１３の突起電極１６が形成された側の主表面に、所定の高さまでレジスト７９を積層する。積層するレジスト７９の高さは、被覆部１８の被覆領域に応じた高さである。   Next, as shown in FIG. 20E, a resist 79 is laminated to a predetermined height on the main surface of the copper plate 13 on the side where the protruding electrodes 16 are formed. The height of the resist 79 to be stacked is a height corresponding to the covering region of the covering portion 18.

次に、図２０（Ｆ）に示すように、たとえば電解めっき法または無電解めっき法により、突起電極１６の露出している部分に被覆部１８を形成する。被覆部１８を形成した後、レジスト７９を除去する。以上説明した工程により、突起電極１６と、被覆部１８および他の被覆部９０とが形成される。   Next, as shown in FIG. 20F, a covering portion 18 is formed on the exposed portion of the bump electrode 16 by, for example, electrolytic plating or electroless plating. After the covering portion 18 is formed, the resist 79 is removed. Through the steps described above, the protruding electrode 16, the covering portion 18, and the other covering portion 90 are formed.

また、突起電極１６と、被覆部１８および他の被覆部９０は、図２１（Ａ）〜（Ｅ）および図２２（Ａ）〜（Ｃ）に示す手順で形成することもできる。図２１（Ａ）〜（Ｅ）および図２２（Ａ）〜（Ｃ）は、突起電極１６と、被覆部１８および他の被覆部９０の形成方法を示す工程断面図である。   Further, the protruding electrode 16, the covering portion 18, and the other covering portion 90 can also be formed by the procedure shown in FIGS. 21 (A) to (E) and FIGS. 22 (A) to (C). FIGS. 21A to 21E and FIGS. 22A to 22C are process cross-sectional views illustrating a method of forming the protruding electrode 16, the covering portion 18, and the other covering portion 90.

図２１（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの和より大きい厚さを有する銅板１３を用意する。   As shown in FIG. 21A, a copper plate 13 having a thickness larger than at least the sum of the height of the protruding electrode 16 and the thickness of the wiring layer 14 is prepared.

次に、図２１（Ｂ）に示すように、周知のフォトリソグラフィ法およびエッチング法を用いて、銅板１３の一方の主表面Ｓ１に突起電極１６を形成する。銅板１３の表面と突起電極１６の側面とが接する部分が基端部Ａである。   Next, as shown in FIG. 21B, the bump electrode 16 is formed on one main surface S1 of the copper plate 13 using a known photolithography method and etching method. A base end portion A is a portion where the surface of the copper plate 13 and the side surface of the bump electrode 16 are in contact with each other.

次に、図２１（Ｃ）に示すように、周知のフォトリソグラフィ法を用いて、銅板１３の突起電極１６が形成された側の主表面のうち、突起電極１６の形成領域を除く領域にレジスト８１を形成する。   Next, as shown in FIG. 21C, a resist is applied to a region other than the region where the bump electrode 16 is formed on the main surface of the copper plate 13 on the side where the bump electrode 16 is formed, using a known photolithography method. 81 is formed.

次に、図２１（Ｄ）に示すように、レジスト８１をマスクとして、たとえば電解めっき法により、突起電極１６の表面にめっき層９２を形成する。めっき層９２を形成した後、レジスト８１を除去する。   Next, as shown in FIG. 21D, a plating layer 92 is formed on the surface of the bump electrode 16 by, for example, electrolytic plating using the resist 81 as a mask. After the plating layer 92 is formed, the resist 81 is removed.

次に、図２１（Ｅ）に示すように、銅板１３の突起電極１６が形成された側の主表面に、所定の高さまでレジスト８２を積層する。レジスト８２の高さは、他の被覆部９０の被覆領域に応じた高さである。   Next, as shown in FIG. 21E, a resist 82 is laminated to a predetermined height on the main surface of the copper plate 13 on the side where the protruding electrodes 16 are formed. The height of the resist 82 is a height corresponding to the covering area of the other covering portion 90.

次に、図２２（Ａ）に示すように、レジスト８２をマスクとして、周知のエッチング法によりめっき層９１をエッチングして他の被覆部９０を形成する。他の被覆部９０を形成
した後、レジスト８２を除去する。 Next, as shown in FIG. 22A, the plating layer 91 is etched by a known etching method using the resist 82 as a mask to form another covering portion 90. After forming the other covering portion 90, the resist 82 is removed.

次に、図２２（Ｂ）に示すように、銅板１３の突起電極１６が形成された側の主表面に、所定の高さまでレジスト８３を積層する。レジスト８３の高さは、被覆部１８の被覆領域に応じた高さである。   Next, as shown in FIG. 22B, a resist 83 is laminated to a predetermined height on the main surface of the copper plate 13 on the side where the protruding electrodes 16 are formed. The height of the resist 83 is a height corresponding to the covering region of the covering portion 18.

次に、図２２（Ｃ）に示すように、たとえば電解めっき法または無電解めっき法により、突起電極１６の露出している部分に被覆部１８を形成する。被覆部１８を形成した後、レジスト８３を除去する。以上説明した工程により、突起電極１６と、被覆部１８および他の被覆部９０とが形成される。   Next, as shown in FIG. 22C, a covering portion 18 is formed on the exposed portion of the bump electrode 16 by, for example, electrolytic plating or electroless plating. After the covering portion 18 is formed, the resist 83 is removed. Through the steps described above, the protruding electrode 16, the covering portion 18, and the other covering portion 90 are formed.

その後、実施形態１と同様に、図３（Ａ）〜（Ｄ）および図４（Ａ）、（Ｂ）に示す手順で半導体モジュール３０が形成される。なお、図２３に示すように、突起電極１６の側面が、配線層１４と接する領域において曲率が連続的に変化するような形状であった場合、配線層１４の表面と突起電極１６の側面とが接する基端部Ａは、配線層１４の突起電極１６が設けられた側の表面Ｓａと同じ高さの基準面Ｘと、突起電極１６の側面Ｓｂとが交わる線あるいは点の位置に相当する。ここで、上述のように、表面Ｓａに微細な凹凸が形成されている場合、表面Ｓａはこれらの微細凹凸の平均高さの位置を通る面とする。   Thereafter, similarly to the first embodiment, the semiconductor module 30 is formed by the procedure shown in FIGS. 3A to 3D and FIGS. 4A and 4B. As shown in FIG. 23, when the side surface of the protruding electrode 16 has such a shape that the curvature continuously changes in the region in contact with the wiring layer 14, the surface of the wiring layer 14 and the side surface of the protruding electrode 16 The base end portion A that contacts is equivalent to the position of the line or point where the reference plane X having the same height as the surface Sa on the side of the wiring layer 14 on which the protruding electrode 16 is provided and the side surface Sb of the protruding electrode 16 intersect. . Here, as described above, in the case where fine irregularities are formed on the surface Sa, the surface Sa is a plane passing through the position of the average height of these fine irregularities.

以下に、突起電極１６に他の被覆部９０を設けた効果について説明する。   Below, the effect which provided the other coating | coated part 90 in the protruding electrode 16 is demonstrated.

図２４（Ａ）〜（Ｃ）は、降伏応力が５０％で、被覆高さｈが５μｍ（突起電極１６の高さの１／８）の被覆部１８が設けられた突起電極１６であって、他の被覆部９０の有無の点で異なるものについて、温度を２５℃から１２５℃まで変化させた雰囲気下において発生する応力の分布をシミュレーションにより算出した模式図である。図２４（Ａ）は、突起電極１６に被覆部１８のみが設けられた構成における応力分布を示している。図２４（Ｂ）は、突起電極１６に被覆部１８および他の被覆部９０が設けられた構成における応力分布を示している。図２４（Ｃ）は、突起電極１６に被覆部１８が設けられると共に、突起電極１６の側面のうち基端部Ａを含まない領域に被覆部１８とは非連続の金属層９３が設けられた構成における応力分布を示している。   24A to 24C show the protruding electrode 16 provided with the covering portion 18 having a yield stress of 50% and a covering height h of 5 μm (1/8 of the height of the protruding electrode 16). FIG. 5 is a schematic diagram showing a distribution of stress generated by simulation under an atmosphere in which the temperature is changed from 25 ° C. to 125 ° C. with respect to the difference in the presence or absence of other covering portions 90. FIG. 24A shows a stress distribution in a configuration in which only the covering portion 18 is provided on the protruding electrode 16. FIG. 24B shows the stress distribution in the configuration in which the protruding electrode 16 is provided with the covering portion 18 and the other covering portion 90. In FIG. 24C, the covering electrode 18 is provided on the protruding electrode 16, and a metal layer 93 that is discontinuous with the covering portion 18 is provided in a region of the side surface of the protruding electrode 16 that does not include the base end portion A. The stress distribution in the configuration is shown.

図２４（Ａ）に示すように、被覆部１８のみが設けられた構成では、基端部Ａに応力が集中している。一方、図２４（Ｂ）に示すように、被覆部１８の基端部Ａを被覆する他の被覆部９０が設けられた構成では、被覆部１８と素子電極５２との界面における応力の集中が緩和された状態のままで、基端部Ａにかかる応力の集中が緩和されている。したがって、突起電極１６に、被覆部１８に加えて他の被覆部９０を設けることで、被覆部１８と素子電極５２との界面における最大応力を小さくするとともに、突起電極１６の基端部Ａにかかる応力を小さくすることができる。   As shown in FIG. 24A, in the configuration in which only the covering portion 18 is provided, stress is concentrated on the base end portion A. On the other hand, as shown in FIG. 24B, in the configuration in which the other covering portion 90 that covers the base end portion A of the covering portion 18 is provided, the stress concentration at the interface between the covering portion 18 and the element electrode 52 is reduced. The concentration of stress applied to the base end portion A is relaxed in the relaxed state. Therefore, by providing the protruding electrode 16 with another covering portion 90 in addition to the covering portion 18, the maximum stress at the interface between the covering portion 18 and the element electrode 52 is reduced, and at the base end portion A of the protruding electrode 16. Such stress can be reduced.

また、図２４（Ｃ）に示すように、突起電極１６の側面のうち基端部Ａを含まない領域に被覆部１８とは非連続の金属層９３が設けられた構成では、基端部Ａにかかる応力の集中は緩和されているが、被覆部１８と素子電極５２との界面における応力が増大してしまっている。また、被覆部１８の基端部Ａに近い領域に応力が集中している。このことから、突起電極１６の側面のうち基端部Ａを含む領域を被覆する他の被覆部９０を設けることで、被覆部１８と素子電極５２との界面における最大応力を小さくするとともに、突起電極１６の基端部Ａにかかる応力を小さくすることができることが分かる。   Further, as shown in FIG. 24C, in the configuration in which the metal layer 93 discontinuous with the covering portion 18 is provided in the region of the side surface of the protruding electrode 16 that does not include the base end portion A, the base end portion A However, the stress at the interface between the covering portion 18 and the element electrode 52 has increased. Further, stress is concentrated in a region near the base end portion A of the covering portion 18. Therefore, by providing another covering portion 90 that covers the region including the base end portion A of the side surface of the protruding electrode 16, the maximum stress at the interface between the covering portion 18 and the element electrode 52 is reduced, and the protrusion It turns out that the stress concerning the base end part A of the electrode 16 can be made small.

以上より、本実施形態によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態では、突起電極に基端部を含む領域を被覆する他の被覆部を設けることで、温度変化によって生じる応力が集中する位置を被覆部と突起電
極との界面から突起電極側に移動させて、界面における最大応力を小さくすることができるとともに、基端部への応力の集中を緩和することができる。これにより、素子搭載用基板に半導体素子が搭載された状態において、素子電極にダメージを与えるおそれが低減するとともに、突起電極にクラックなどが発生するおそれが低減し、突起電極と素子電極との接続信頼性がさらに向上し、ひいては素子搭載用基板と半導体素子との接続信頼性がさらに向上する。
（実施形態１１）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。 As described above, according to the present embodiment, in addition to the above-described effects of the first embodiment, the following effects can be obtained. That is, in this embodiment, by providing another covering portion that covers the region including the base end portion on the protruding electrode, the position where the stress caused by the temperature change is concentrated from the interface between the covering portion and the protruding electrode to the protruding electrode side. The maximum stress at the interface can be reduced and the concentration of stress on the base end can be reduced. As a result, the risk of damaging the device electrode in the state where the semiconductor device is mounted on the device mounting substrate is reduced, and the risk of cracks occurring in the projecting electrode is reduced, and the connection between the projecting electrode and the device electrode is reduced. Reliability is further improved, and as a result, connection reliability between the element mounting substrate and the semiconductor element is further improved.
(Embodiment 11)
Next, a portable device provided with the semiconductor module of the present invention will be described. In addition, although the example mounted in a mobile telephone is shown as a portable apparatus, electronic devices, such as a personal digital assistant (PDA), a digital video camera (DVC), and a digital still camera (DSC), may be sufficient, for example.

図２５は本発明の実施形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュールはこうした携帯電話１１１の内部に搭載されている。   FIG. 25 is a diagram showing a configuration of a mobile phone including the semiconductor module 30 according to the embodiment of the present invention. The mobile phone 111 has a structure in which a first housing 112 and a second housing 114 are connected by a movable portion 120. The first housing 112 and the second housing 114 can be rotated about the movable portion 120 as an axis. The first housing 112 is provided with a display unit 118 and a speaker unit 124 that display information such as characters and images. The second housing 114 is provided with an operation unit 122 such as operation buttons and a microphone unit 126. The semiconductor module according to each embodiment of the present invention is mounted inside such a mobile phone 111.

図２６は図２５に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール３０は、はんだバンプ２１を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだバンプ２１とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。   26 is a partial cross-sectional view (cross-sectional view of the first housing 112) of the mobile phone shown in FIG. The semiconductor module 30 according to each embodiment of the present invention is mounted on the printed board 128 via the solder bumps 21 and is electrically connected to the display unit 118 and the like via the printed board 128. Further, a heat radiating substrate 116 such as a metal substrate is provided on the back surface side (surface opposite to the solder bump 21) of the semiconductor module 30. For example, heat generated from the semiconductor module 30 is transferred into the first housing 112. It is possible to efficiently dissipate heat to the outside of the first housing 112 without stagnation.

本発明の実施形態に係る半導体モジュール３０を備えた携帯機器によれば、被覆部１８と素子電極５２との接続信頼性が向上し、ひいては半導体モジュール３０の接続信頼性が向上するので、こうした半導体モジュール３０を搭載した携帯機器の信頼性が向上する。   According to the portable device including the semiconductor module 30 according to the embodiment of the present invention, the connection reliability between the covering portion 18 and the element electrode 52 is improved, and as a result, the connection reliability of the semiconductor module 30 is improved. The reliability of the portable device equipped with the module 30 is improved.

本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。   The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art, and the embodiments to which such modifications are added are also possible. It can be included in the scope of the present invention.

たとえば、上述の各実施形態では、素子搭載用基板の配線層は単層または２層であったが、これに限定されず、配線層はさらに多層構造であってもよい。また、配線層の最外面にはんだバンプが形成されているが、これに限定されない。たとえば、配線層にＭＯＳトランジスタを接着し、ＭＯＳトランジスタのソース電極、ドレイン電極およびゲート電極を配線層に電気的に接続してもよい。   For example, in each of the above-described embodiments, the wiring layer of the element mounting substrate is a single layer or two layers, but is not limited to this, and the wiring layer may have a multilayer structure. Moreover, although solder bumps are formed on the outermost surface of the wiring layer, the present invention is not limited to this. For example, a MOS transistor may be bonded to the wiring layer, and the source electrode, drain electrode, and gate electrode of the MOS transistor may be electrically connected to the wiring layer.

さらに、上述したような突起電極を用いて加圧により塑性流動を引き起こす絶縁樹脂層を介して異なる配線層間を電気的に接続する手段は、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）プロセスと呼ばれる半導体パッケージの製造プロセスに適用することができる。これによれば、半導体モジュールの薄型化・小型化を図ることができる。   Furthermore, means for electrically connecting different wiring layers through an insulating resin layer that causes plastic flow by pressurization using the protruding electrodes as described above is a semiconductor package called a wafer level CSP (Chip Size Package) process. It can be applied to the manufacturing process. According to this, the semiconductor module can be reduced in thickness and size.

実施形態１に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。1 is a schematic cross-sectional view illustrating configurations of an element mounting substrate and a semiconductor module according to Embodiment 1. FIG. 図２（Ａ）〜（Ｅ）は、突起電極および被覆部の形成方法を示す工程断面図である。2A to 2E are process cross-sectional views illustrating a method for forming a protruding electrode and a covering portion. 図３（Ａ）〜（Ｄ）は、突起電極と素子電極との接続方法を示す工程断面図である。3A to 3D are process cross-sectional views illustrating a method for connecting the protruding electrode and the element electrode. 図４（Ａ）、（Ｂ）は、突起電極と素子電極との接続方法を示す工程断面図である。4A and 4B are process cross-sectional views illustrating a method for connecting the protruding electrode and the element electrode. 温度変化により被覆部と素子電極との界面に生じる最大応力の変化を示すグラフである。It is a graph which shows the change of the maximum stress produced in the interface of a coating | coated part and an element electrode by a temperature change. （Ａ）、（Ｂ）は、温度変化により生じる応力の分布の変化を示す模式図である。(A), (B) is a schematic diagram which shows the change of distribution of the stress produced by a temperature change. 図７（Ａ）〜（Ｄ）は、実施形態２に係る半導体モジュールの製造方法の工程断面図である。7A to 7D are process cross-sectional views of the semiconductor module manufacturing method according to the second embodiment. 図８（Ａ）〜（Ｆ）は、実施形態３に係る半導体モジュールの製造方法の工程断面図である。8A to 8F are process cross-sectional views of the semiconductor module manufacturing method according to the third embodiment. 図９（Ａ）〜（Ｃ）は、実施形態３に係る半導体モジュールの製造方法の工程断面図である。9A to 9C are process cross-sectional views of the method for manufacturing a semiconductor module according to the third embodiment. 図１０（Ａ）〜（Ｄ）は、実施形態４に係る半導体モジュールの製造方法の工程断面図である。10A to 10D are process cross-sectional views of the method for manufacturing a semiconductor module according to the fourth embodiment. 図１１（Ａ）、（Ｂ）は、実施形態４に係る半導体モジュールの製造方法の工程断面図である。11A and 11B are process cross-sectional views of the method for manufacturing a semiconductor module according to the fourth embodiment. 図１２（Ａ）〜（Ｄ）は、実施形態５に係る半導体モジュールの製造方法の工程断面図である。12A to 12D are process cross-sectional views of the semiconductor module manufacturing method according to the fifth embodiment. 図１３（Ａ）は、実施形態５に係る半導体モジュールの製造方法の工程断面図である。FIG. 13A is a process cross-sectional view of the semiconductor module manufacturing method according to the fifth embodiment. 実施形態６に係る素子搭載用基板１０および半導体モジュールの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the element mounting board | substrate 10 concerning Embodiment 6, and a semiconductor module. 図１５（Ａ）、（Ｂ）は、半導体モジュールの形成方法を示す工程断面図である。15A and 15B are process cross-sectional views illustrating a method for forming a semiconductor module. 実施形態７に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing configurations of an element mounting substrate and a semiconductor module according to Embodiment 7. 実施形態８に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。FIG. 10 is a schematic cross-sectional view illustrating configurations of an element mounting substrate and a semiconductor module according to an eighth embodiment. 実施形態９に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。FIG. 10 is a schematic cross-sectional view illustrating configurations of an element mounting substrate and a semiconductor module according to Embodiment 9. 実施形態１０に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the element mounting substrate and semiconductor module which concern on Embodiment 10. 図２０（Ａ）〜（Ｆ）は、突起電極、被覆部および他の被覆部の形成方法を示す工程断面図である。20A to 20F are process cross-sectional views illustrating a method of forming the protruding electrode, the covering portion, and other covering portions. 図２１（Ａ）〜（Ｅ）は、突起電極、被覆部および他の被覆部の形成方法を示す工程断面図である。21A to 21E are process cross-sectional views illustrating a method for forming the protruding electrode, the covering portion, and other covering portions. 図２２（Ａ）〜（Ｃ）は、突起電極、被覆部および他の被覆部の形成方法を示す工程断面図である。22A to 22C are process cross-sectional views illustrating a method for forming the protruding electrode, the covering portion, and other covering portions. 基端部を説明するための図である。It is a figure for demonstrating a base end part. 図２４（Ａ）〜（Ｃ）は、温度変化により生じる応力の分布の変化を示す模式図である。24A to 24C are schematic diagrams showing changes in the distribution of stress caused by temperature changes. 実施形態１１に係る携帯機器の構成を示す図である。It is a figure which shows the structure of the portable apparatus which concerns on Embodiment 11. FIG. 携帯機器の部分断面図である。It is a fragmentary sectional view of a portable device.

Ａ 基端部、 １０ 素子搭載用基板、 １２ 絶縁樹脂層、 １４，１５ 配線層、
１６ 突起電極、 １８ 被覆部、 ２０ 突起電極、 ２１ はんだバンプ、 ２４
配線保護層、 ２４ａ 開口、 ３０ 半導体モジュール、 ５０ 半導体素子、 ５２ 素子電極、 ５４ 保護層、 ７０ 絶縁樹脂層、 ７２，７３ 樹脂層、 ９０ 他の被覆部、 ９３ 金属層、９５ 配線保護層、９５ａ 開口。 A base end, 10 element mounting board, 12 insulating resin layer, 14, 15 wiring layer,
16 protruding electrode, 18 covering portion, 20 protruding electrode, 21 solder bump, 24
Wiring protective layer, 24a opening, 30 semiconductor module, 50 semiconductor element, 52 element electrode, 54 protective layer, 70 insulating resin layer, 72, 73 resin layer, 90 other covering portion, 93 metal layer, 95 wiring protective layer, 95a Opening.

Claims (6)

突起電極が設けられた金属板を準備する工程と、
前記突起電極の頂部面と、側面のうち前記金属板と接する領域を除いた前記頂部面と連続する領域とを金属を用いて被覆する被覆工程と、
前記突起電極が形成された前記金属板と、前記突起電極に対応する素子電極が設けられた半導体素子とを、絶縁樹脂層を介して圧着し、前記突起電極が前記絶縁樹脂層を貫通することにより、前記突起電極と前記素子電極とを電気的に接続させる圧着工程と、
前記金属板を選択的に除去して配線層を形成する工程と、
を含むことを特徴とする半導体モジュールの製造方法。 Preparing a metal plate provided with protruding electrodes;
A covering step of covering the top surface of the protruding electrode and a region continuous with the top surface excluding a region in contact with the metal plate among side surfaces using a metal;
The metal plate on which the protruding electrode is formed and a semiconductor element on which an element electrode corresponding to the protruding electrode is pressed through an insulating resin layer, and the protruding electrode penetrates the insulating resin layer. A crimping step for electrically connecting the protruding electrode and the element electrode;
Forming the wiring layer by selectively removing the metal plate;
A method for manufacturing a semiconductor module, comprising: 突起電極が設けられた金属板を準備する工程と、
前記突起電極の頂部面と、側面のうち前記金属板と接する領域を除いた前記頂部面と連続する領域とを金属を用いて被覆する被覆工程と、
前記突起電極が形成された前記金属板に、前記突起電極を被覆する前記金属が露出するように絶縁樹脂層を積層する工程と、
前記突起電極に対応する素子電極が設けられた半導体素子を前記絶縁樹脂層が積層された金属板に圧着して、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、
前記金属板を選択的に除去して配線層を形成する工程と、
を含むことを特徴とする半導体モジュールの製造方法。 Preparing a metal plate provided with protruding electrodes;
A covering step of covering the top surface of the protruding electrode and a region continuous with the top surface excluding a region in contact with the metal plate among side surfaces using a metal;
Laminating an insulating resin layer on the metal plate on which the protruding electrode is formed so that the metal covering the protruding electrode is exposed;
Crimping a semiconductor element provided with an element electrode corresponding to the protruding electrode to a metal plate on which the insulating resin layer is laminated, and electrically connecting the protruding electrode and the element electrode;
Forming the wiring layer by selectively removing the metal plate;
A method for manufacturing a semiconductor module, comprising: 突起電極が設けられた金属板を準備する工程と、
前記突起電極の頂部面と、側面のうち前記金属板と接する領域を除いた前記頂部面と連続する領域とを金属を用いて被覆する被覆工程と、
前記突起電極が形成された前記金属板に、前記突起電極を被覆する前記金属を覆うように絶縁樹脂層を積層する工程と、
前記突起電極を被覆する前記金属が露出するように前記絶縁樹脂層をエッチングする工程と、
前記突起電極に対応する素子電極が設けられた半導体素子を前記絶縁樹脂層が形成された金属板に圧着して、前記突起電極と前記素子電極とを電気的に接続する圧着工程と、
前記金属板を選択的に除去して配線層を形成する工程と、
を含むことを特徴とする半導体モジュールの製造方法。 Preparing a metal plate provided with protruding electrodes;
A covering step of covering the top surface of the protruding electrode and a region continuous with the top surface excluding a region in contact with the metal plate among side surfaces using a metal;
Laminating an insulating resin layer on the metal plate on which the protruding electrodes are formed so as to cover the metal covering the protruding electrodes;
Etching the insulating resin layer so that the metal covering the protruding electrode is exposed;
Crimping a semiconductor element provided with an element electrode corresponding to the protruding electrode to a metal plate on which the insulating resin layer is formed, and electrically connecting the protruding electrode and the element electrode;
Forming the wiring layer by selectively removing the metal plate;
A method for manufacturing a semiconductor module, comprising: 前記被覆工程において、前記金属は、前記突起電極の降伏応力の４０％より大きく１００％以下の降伏応力を有することを特徴とする請求項１ないし３のうちいずれか１項に記載の半導体モジュールの製造方法。   4. The semiconductor module according to claim 1, wherein, in the covering step, the metal has a yield stress that is greater than 40% and less than or equal to 100% of the yield stress of the protruding electrode. 5. Production method. 前記被覆工程において、前記金属は、前記突起電極の降伏応力の５０％以上７５％以下の降伏応力を有し、且つ前記突起電極の前記頂部面から前記配線層の前記突起電極が設けられた側の表面までの高さの１／２以下の領域を被覆することを特徴とする請求項１ないし３のうちいずれか１項に記載の半導体モジュールの製造方法。   In the covering step, the metal has a yield stress of 50% to 75% of a yield stress of the bump electrode, and a side of the wiring layer on which the bump electrode is provided from the top surface of the bump electrode 4. The method of manufacturing a semiconductor module according to claim 1, wherein a region of ½ or less of the height to the surface of the semiconductor module is covered. 5. 前記絶縁樹脂層は、
加圧によって塑性流動を起こすことを特徴とする請求項１ないし５のいずれか１項に記載の半導体モジュールの製造方法。 The insulating resin layer is
6. The method of manufacturing a semiconductor module according to claim 1, wherein the plastic flow is caused by pressurization.
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