JP2011045080A - 全二重差シリアルリンクによりデータを転送するシステム及び方法 - Google Patents

Abstract

【課題】高速度のデータがシリアルリンクにより順方向チャンネルで差分に送信され、比較的低速度のデータはリンクによって逆方向チャンネルで送信するために順方向チャンネル信号に差分変調される送信を提供する。
【解決手段】順方向及び逆方向チャンネルの両者において差分変調を利用することによって、結果的な信号は実質的に一定である共通のモード電圧を有し、低いＥＭＩを生じる。高速度のデータに関連される信号のスペクトル内容は低速度のデータに関連される信号のスペクトル内容と実質的にオーバーラップしないであろう。これは高速度のデータと低速度のデータの再生を最小の干渉で促進する。差分シグナリング伝達はそれ自体、ツイストワイヤ対またはパラレルＰＣＢトレースのような廉価な媒体によってデータを転送する役目を行う。データ送信技術は種々の通信ネットワークトポロジ、地点間、デイジーチェイン、１対多点地点通信に適用される。
【選択図】図１Ａ

Description

本発明はデータ転送システム、特に全二重差シリアルリンクによってデータを転送するシステム及び方法に関する。

多くの応用では、高速度のデータが低速度のデータの転送と実質的に同時にソースからシンクへ転送される必要がある。例えばビデオ応用では、ビデオデータ（例えば比較的高速度のデータ）はビデオソース（例えばカメラ）からビデオシンク（例えばディスプレイ）へ転送される必要がある。ビデオデータの転送と同時に、制御データ（例えば比較的低速度のデータ）がビデオソースとビデオリンク間で両方向で転送される必要がある。例えばビデオソースからビデオシンクへの制御データはビデオデータが表示される態様を示すことができる。一方、例えばビデオシンクからビデオソースへの制御データは視野角度、露出量、カメラの焦点またはビデオ装置の状態を示すことができる。

典型的に、物理的ケーブルはソースとシンク間で高速度及び低速度のデータを通信するために使用される。しかしながら多くの応用では、自動車および航空システムのように、自動車及び航空機における通常は厳しいスペース及び重量の要求のために、データの転送に使用されるケーブルの物理的スペース及び重量を減少することが通常望まれている。さらに、自動車及び航空機のビデオシステムが他の敏感なシステム（例えば航空機飛行制御及びナビゲーションシステム）と共存していることにより、通常は厳しい電磁干渉（ＥＭＩ）要求がこのようなビデオシステムに与えられる。

したがって、高速度及び低速度のデータを比較的低いＥＭＩ状態で簡単で廉価な物理的媒体を使用して同時に転送するためのシステム及び方法が必要とされている。

本発明の１特徴はデータ送信技術に関する。その技術によれば、比較的高速度のシリアルデータは通信リンクにより順方向チャンネルで差分シグナル伝達を使用して送信される。さらに比較的低速度のシリアルデータは通信リンクによって逆方向チャンネルで送信するために順方向チャンネル信号に差分変調される。順方向及び逆方向チャンネルの両者において全差分変調を利用することによって、結果的な信号は実質的に一定である共通モード電圧を有する。これは比較的低い電磁干渉（ＥＭＩ）を生じる。

さらに、高速度のシリアルデータに関連される結果的な信号のスペクトル内容は低速度のシリアルデータに関連される結果的な信号のスペクトル内容と実質的にオーバーラップしない可能性がある。このことは高速度のデータと低速度のデータの再生を最小の干渉で可能する。さらに、差分シグナル伝達はそれ自体、ツイストワイヤ対またはパラレル印刷回路板（ＰＣＢ）トレースのような比較的廉価な通信リンクによってデータ転送を可能にする。このデータ送信技術を実行する実施形態をここで説明する。

本発明の別の特徴では、データ送信技術は順方向チャンネルの低速度のシリアルデータを順方向チャンネルの高速度のデータで時分割多重し、時分割多重化されたデータを通信リンクを介して差分送信することを含んでいる。この結果、順方向チャンネルの低および高速度のシリアルデータが逆方向チャンネルの低速度のデータと同時に送信されることを可能にすることにより全二重通信が行われる。特別な応用では、順方向チャンネルの高速度のデータはビデオデータであってもよく、順方向チャンネルの低速度のデータはオーディオデータとビデオデータ表示または撮像及び音響再生のうちの１以上の特徴を制御するための制御データであってもよく、逆方向チャンネルの低速度のシリアルデータはビデオ及びオーディオ捕捉及び発生プロセスの１以上の特徴を制御するための制御データであってもよい。データ送信技術を実行する実施形態をここで説明する。

本発明のさらに別の特徴では、順方向チャンネルの低速度のシリアルデータは逆方向チャンネルの低速度のシリアルデータが順方向チャンネル信号に差分変調されるのと同じ方法で、順方向チャンネル信号へ差分変調されることができる。これに関して、通信リンクはハイブリッド全及び半二重通信に対して構成されることができる。即ち順方向及び逆方向チャンネルの低速度のシリアルデータの送信は半二重方法で行われることができる。一方で、順方向チャンネルの高速度のシリアルデータは順方向または逆方向チャンネルの低速度のシリアルデータと同時に送信されることができる。他の順方向チャンネルの低速度のデータが順方向チャンネルの高速度のシリアルデータで時分割多重化されることができることが理解されよう。１例として、ビデオ及びオーディオデータは順方向チャンネルの高速度のシリアルデータを介して送信されることができ、制御データは順方向および逆方向チャンネルの低速度のシリアルデータを介して送信されることができる。このデータ送信技術を実行する実施形態をここで説明する。

本発明のさらに別の特徴では、データ送信技術を行うシステムは二地点間および１対多点間システム、デイジーチェインまたはリング構造として構成されることができる。二地点間システムでは、第１の通信装置は順方向チャンネル信号を第２に通信装置へ送信しており、一方、第２の通信装置は逆方向チャンネル信号を送信している。１対多点システムでは、第１の通信装置は順方向チャンネル信号を複数の通信装置へ送信し、一方、複数の通信装置は時分割多重化方法で逆方向チャンネル信号を第１の通信装置へ送信する。デイジーチェインでは、１以上の中継器またはトランシーバが装置間の通信リンクの有効長を延長するために第１と第２の通信装置の間に補間される。リング構造システムでは、通信装置は順方向および逆方向チャンネル通信を相互に中継するためのトランシーバとしてセットアップされる。このデータ送信技術を実行する実施形態をここで説明する。

添付図面と伴って考察するとき、本発明のその他の特徴、利点、優れた特徴は本発明の以下の詳細な説明から明白になるであろう。

本発明の１実施形態によるデータ転送用の例示的なシステムのブロック図である。 本発明の別の実施形態による例示的な順方向チャンネルデータフレームの信号図である。 本発明の別の実施形態による順方向及び逆方向チャンネルの例示的な信号の時間ドメイングラフである。 本発明の別の実施形態によるデータ転送用の別の例示的なシステムのブロック図である。 本発明の別の実施形態による別の例示的な順方向チャンネルデータフレームの信号図である。 本発明の別の実施形態によるデータ転送用の別の例示的なシステムのブロック図である。 本発明の別の１実施形態によるデータ転送用の別の例示的なシステムのブロック図である。 本発明の別の実施形態によるデータ転送用の別の例示的なシステムのブロック図である。 本発明の別の実施形態による例示的な順方向チャンネルの高速度のデータ送信機と逆方向チャンネルの低速度のデータ受信機のブロック図である。 本発明の別の実施形態による例示的な順方向チャンネルの高速度のデータ受信機と逆方向チャンネルの低速度のデータ送信機のブロック図である。 本発明の説明の別の特徴によるデータ転送用の別の例示的なシステムのブロック図である。

図１Ａは本発明の１実施形態によるデータ転送用の例示的なシステム100のブロック図を示している。要約すると、システム100は全二重差分シリアルデータリンクを設けるためにデータ送信技術を使用する。特に、データ送信技術は高速度のデータ（例えばビデオデータ）と低速度のデータ（例えばオーディオおよび／または制御データ）を逆方向チャンネルでの低速度のデータ（例えば制御データ）の送信と同時に順方向チャンネルで送信することを含む。さらに、データの全二重送信はツイスト導体対またはパラレル印刷回路板（ＰＣＢ）トレースのような比較的廉価な物理的媒体によって行われることができる。さらに、データ送信は改良されたＥＭＩ保護のための全差分シグナル伝達であってもよい。

特に、システム100は高速度のデータ源110、順方向チャンネル(ＦＷＤ ＣＨＮ)の低速度のデータ源112と逆方向チャンネル(ＲＥＶ ＣＨＮ)の低速度のデータシンク114を具備し、それらの全ては全二重差分シリアルデータリンク130の１端部に位置されている。高速度のデータ源110はパラレル高速度（ＨＳ）データ（例えばビデオデータ）を発生できる。ＦＷＤ ＣＨＮの低速度のデータ源112はパラレルの順方向（チャンネル）の低速度（ＦＬＳ）データ（例えば制御および／またはオーディオデータ）を発生できる。ＲＥＶ ＣＨＮの低速度のデータシンク114はパラレルの逆方向（チャンネル）の低速度（ＲＬＳ）データ（例えば制御データ）を受信できる。

用語「高速度のデータ」はこれが「低速度のデータ」よりも高い速度で送信されることを意味している。例えば高速度のデータはビデオデータであってもよい。他方で低速度のデータはオーディオおよび／または制御データであってもよい。「高速度のデータ」はビデオに限定される必要はなく、他のタイプのデータを含むことができることが理解されよう。同様に、「低速度のデータ」は制御および／またはオーディオデータに限定される必要はなく、他のタイプのデータを含むことができる。

システム100はさらに高速度データ源110、ＦＷＤ ＣＨＮの低速度のデータ源112、ＲＥＶ ＣＨＮの低速度のデータシンク114を通信リンク130へインターフェースするための通信リンク130に対するシリアルリンクインターフェース120を具備し、これはこの場合には全二重差分シリアルデータリンクとして構成される。シリアルリンクインターフェース120は高速度シリアライザ122、ＦＷＤ ＣＨＮの低速度シリアライザ124、ＲＥＶ ＣＨＮの低速度デシリアライザ126、ＦＷＤ ＣＨＮの抑制回路128を具備している。高速度シリアライザ122は高速度のデータ源110からのパラレルＨＳデータを変換し、これをシリアル化されたＦＬＳデータで時分割多重して全二重差分シリアルデータリンク130を介して送信するための順方向チャンネルフレームを発生する。

ＦＷＤ ＣＨＮの低速度シリアライザ124は、ＦＷＤ ＣＨＮの低速度のデータ源112からのパラレルＦＬＳデータをシリアルＦＬＳデータへ変換し、これは前述したように、高速度のシリアルデータで時分割多重される。幾つかのケースでは、ＦＷＤ ＣＨＮの低速度のデータ源112は既にシリアル方法でＦＬＳデータを送信できる。このような場合、ＦＷＤ ＣＨＮの低速度シリアライザ124は除去されることができ、ＦＷＤ ＣＨＮの低速度のデータ源112は高速度のシリアライザ122に直接結合されることができる。

ＦＷＤ ＣＨＮ抑制回路128は、通信リンク130の反対側の端部から受信されたシリアルの逆方向（チャンネル）の低速度（ＲＬＳ）データを実質的に出力するため順方向チャンネル信号（例えばシリアル化されたＨＳとＦＬＳデータの差分シグナル伝達）を抑制する。１例として、ＦＷＤ ＣＨＮ抑制回路128は高周波数の順方向チャンネル信号を除去するように構成されたローパスフィルタ（ＬＰＦ）またはバンドパスフィルタ（ＢＰＦ）であってもよい。別の例として、ＦＷＤ ＣＨＮ抑圧回路128は順方向チャンネル信号を実質的に取り消すための信号キャンセル装置であってもよい。ＲＥＶ ＣＨＮの低速度デシリアライザ126はＲＥＶ ＣＨＮの低速度データシンク114により処理されるためシリアルＲＬＳデータをパラレルＲＬＳデータへ変換する。

通信リンク130の他端部において、システム100は高速度のデータシンク160、ＦＷＤ ＣＨＮ低速度のデータシンク162、ＲＥＶ ＣＨＮの低速度データ源164を含んでいる。高速度のデータシンク160は高速度のデータ源110からパラレル高速度（ＨＳ）データ（例えばビデオデータ）を受信し処理する。ＦＷＤ ＣＨＮ低速度のデータシンク162ははＦＷＤ ＣＨＮの低速度のデータソース112からパラレルＦＬＳデータ（例えば制御および／またはオーディオデータ）を受信し処理する。ＲＥＶ ＣＨＮの低速度データ源164はＲＥＶ ＣＨＮ低速度のデータシンク114へ送信するためにパラレルのＲＬＳデータ（例えば制御データ）を発生する。

システム100はさらに高速度のデータシンク160、ＦＷＤ ＣＨＮの低速度のデータシンク162、ＲＥＶ ＣＨＮの低速度のデータ源164を通信リンク130へインターフェースするためのシリアルリンクインターフェース140を有している。シリアルリンクインターフェース140はＲＥＶ ＣＨＮ抑制回路142、高速度デシリアライザ144、ＦＷＤ ＣＨＮの低速度デシリアライザ146、ＲＥＶ ＣＨＮの低速度のデシリアライザ150、差分信号変調器148を具備している。

ＲＥＶ ＣＨＮ抑制回路142は通信リンク130の対向する端部から受信された順方向チャンネル信号（例えばＨＳとＦＬＳデータ）を実質的に出力するために逆方向チャンネル信号（例えば差分変調されシリアル化されたＲＬＳデータ）を抑制する。１例として、ＲＥＶ ＣＨＮ抑制回路142は低周波数の逆方向チャンネル信号を取り除くように構成されたハイパスフィルタ（ＨＰＦ）またはＢＰＦであってもよい。別の例として、ＲＥＶ ＣＨＮ抑制回路142は逆方向チャンネル信号を実質的に取り消すための信号キャンセル装置であってもよい。

高速度のデシリアライザ144は順方向チャンネルのシリアルデータを順方向チャンネルのパラレルデータへ変換する。順方向チャンネルのパラレルデータのＨＳデータ部分は処理のために高速度のデータシンク160へ送信される。順方向チャンネルのパラレルデータのＦＬＳデータ部分はＦＷＤ ＣＨＮの低速度のデシリアライザ146へ送信され、これはＦＬＳデータをパラレルに変換する。パラレルＦＬＳデータは処理のためにＦＷＤ ＣＨＮの低速度のデータシンク162へ送られる。幾つかのケースでは、ＦＷＤ ＣＨＮの低速度のデータシンク162はＦＬＳデータを受信するためのシリアルデータ入力を有することができ、ＨＳデータのＦＬＳデータ部分は単なる単一のビットである。このような場合には、ＦＷＤ ＣＨＮの低速度のデシリアライザ146は除去されることができ、高速度のデシリアライザ144の対応するビットはＦＷＤ ＣＨＮのデータシンク162へ直接接続されることができる。

ＲＥＶ ＣＨＮの低速度のシリアライザ150はＲＥＶ ＣＨＮの低速度のデータ源164からのパラレルＲＬＳデータをシリアルＲＬＳデータへ変換する。幾つかのケースでは、ＲＥＶ ＣＨＮの低速度のデータ源164はＲＬＳデータをシリアル方法で出力する。このような場合には、ＲＥＶ ＣＨＮの低速度のシリアライザ150は除去されることができ、ＲＥＶ ＣＨＮの低速度のデータソース164は差分信号変調器148へ直接結合されることができる。差分信号変調器148は順方向チャンネル信号をＲＬＳデータで差分変調する。差分信号変調器148は逆方向チャンネルのスペクトル内容を制御するために比較的低速度の方法で順方向チャンネル信号を変調するためのスルーレートを含むことができ、それによってこれは実質的に順方向チャンネルのスペクトル内容から隔離される。

図１Ｂは本発明の別の実施形態による例示的な順方向チャンネルデータフレームの信号図を示している。この例では、順方向チャンネルフレームはＨＳデータのワード全体を含んでいる。例えばＨＳデータビットＨＳ０乃至ＨＳＮは順方向チャンネルフレーム中に含まれ、ここでＮ＋１はＨＳデータワードの長さである。さらに、順方向チャンネルフレームはＦＬＳデータの１ワードの一部分を含んでいる。例えば順方向チャンネルフレームの単一ビットはＦＬＳデータ用に保留される。順方向チャンネルの２以上のビットがＦＬＳデータおよび／または他のデータのために使用されることが理解されよう。

図１Ｃは本発明の別の実施形態による順方向及び逆方向チャンネルの例示的な信号の時間ドメイングラフを示している。第１（上部）のグラフは順方向チャンネルのシングルエンド信号の正および負の成分を示している。第２のグラフは差分変調された順方向チャンネルのシングルエンド信号の正および負の成分を示している。第３のグラフは逆方向チャンネルデータで差分変調された順方向チャンネルのシングルエンド信号を示している。さらに、第４（下部）のグラフは再生された逆方向チャンネルデータを示している。

第１のグラフを参照すると、順方向チャンネルのシングルエンド信号は、第１の電圧信号Ｖｐと第２の電圧信号Ｖｎを有している。第１のグラフでは、第１の電圧信号Ｖｐは比較的細い線により表され、第２の電圧信号Ｖｎは比較的太い線により表されている。第１及び第２の電圧信号ＶｐとＶｎは上部電圧Ｖ_Ｕと下部電圧Ｖ_Ｌの間を変動する。順方向チャンネルの差分信号Ｖｄｍは第１の電圧信号Ｖｐと第２の電圧信号Ｖｎの間の差である（例えばＶｄｍ＝Ｖｐ−Ｖｎ）。順方向チャンネルの差分信号Ｖｄｍは上部電圧Ｖ_Ｕと下部電圧Ｖ_Ｌとの間の実質上中間に位置される（例えばＶｃｍ＝（Ｖ_Ｕ＋Ｖ_Ｌ）／２）。差分信号ＶｐとＶｎは共通のモード電圧Ｖｃｍについてミラーリング方法で変化しているので、共通のモード電圧Ｖｃｍは実質上一定の状態である。これは結果的に比較的低い電磁干渉（ＥＭＩ）を生じる。

この例において、第１（最も左）のサイクルでは第１の電圧信号Ｖｐは下部電圧Ｖ_Ｌにあり、第２の電圧信号Ｖｎは上部電圧Ｖ_Ｕにある。したがって差分信号ＶｄｍはＶ_Ｌ−Ｖ_Ｕに等しく、これは特定の論理レベルを表すことができる。第２のサイクルでは、第１の電圧信号Ｖｐは上部電圧Ｖ_Ｕにあり、第２の電圧信号Ｖｎは下部電圧Ｖ_Ｌにある。したがって、差分信号ＶｄｍはＶ_Ｕ−Ｖ_Ｌに等しく、これは対向する論理レベルを表すことができる。したがって、この例では、順方向チャンネル差分信号は交番する論理レベルを転送している。

第２のグラフを参照すると、順方向チャンネルのシングルエンド信号は低周波数であり、逆方向チャンネル信号により差分変調される。差分変調されたシングルエンド信号は第１の変調された電圧信号Ｖｐ’と第２の変調された電圧信号Ｖｎ’とを含んでいる。逆方向チャンネル信号の１サイクルでは、第１の変調された電圧信号Ｖｐ’はＶ_Ｕ＋ΔＭの上部電圧に存在し、第２の変調された電圧信号Ｖｎ’はＶ_Ｌ−ΔＭの下部電圧に存在することができる。したがって、Ｖｐ’−Ｖｎ’に等しい変調された差分信号Ｖｄｍ’はＶ_Ｕ−Ｖ_Ｌ＋２＊ΔＭの値を有し、これは特定の逆方向チャンネル論理レベルを示している。逆方向チャンネル信号の別のサイクルでは、第１の変調された電圧信号Ｖｐ’はＶ_Ｌ−ΔＭの下部電圧に存在し、第２の変調された電圧信号Ｖｎ’はＶ_Ｕ＋ΔＭの上部電圧に存在することができる。したがって変調された差分信号Ｖｄｍ’は−（Ｖ_Ｕ−Ｖ_Ｌ）−２＊ΔＭの値を有し、これは別の逆方向チャンネル論理レベルを示す。

（Ｖｐ’＋Ｖｎ’）／２に等しい変調された共通モード電圧Ｖｃｍ’は実質的に（Ｖ_Ｕ＋Ｖ_Ｌ）／２で一定である。したがって、変調された共通モードの電圧Ｖｃｍ’は実質的に一定の状態であり、他方で変調された差分信号Ｖｐ’とＶｎ’は変化している。この結果として比較的低い電磁干渉（ＥＭＩ）を生じる。第３のグラフは逆方向チャンネルデータで差分変調された順方向チャンネル差分信号Ｖｄｍ’を示している。第４のグラフはＲＥＶ ＣＨＮ抑制回路128による変調された差分電圧Ｖｄｍ’信号の処理からの結果的な信号（例えば再生された逆方向チャンネル信号）を示している。

図２Ａは、本発明の別の実施形態によるデータ転送用の別の例示的なシステム200のブロック図を示している。要約すると、システム200は前述の一般的なシステム100の例示的な応用である。特に、システム200はビデオ及びオーディオデータのようなマルチメディアデータと制御データを順方向チャンネルで転送し、制御データを逆方向チャンネルで転送するように構成されている。これはカメラまたはＤＶＤプレーヤのようなビデオ／オーディオ（Ｖ／Ａ）ソースがビデオ、オーディオ、制御データを順方向チャンネルでディスプレイへ送信する場合であることができる。順方向チャンネル制御データはビデオがどのように表示され、オーディオがどのように再生されるかを示すことができる。ディスプレイ及びオーディオ回路は逆方向チャンネルで制御データをＶ／Ａソースへ返送するための関連される制御装置を含むことができる。逆方向チャンネル制御データはＶ／Ａソースがどのようにビデオ及びオーディオデータを発生するかを示すことができる。

特に、システム200はビデオ／オーディオ（Ｖ／Ａ）ソース210とＶ／Ａ制御装置212を具備し、この両者は全二重差分シリアルデータリンク230の１端部に位置されている。Ｖ／Ａソース210はＶ／Ａ制御装置212の制御下で、パラレルビデオデータとパラレルオーディオデータを発生する。１例として、オーディオデータは適応Ｉ^２Ｓフォーマットであってもよい。Ｖ／Ａ制御装置212はパラレル順方向チャンネル制御（ＦＣＣ）データを発生できる。Ｖ／Ａ制御装置212はさらにパラレルの逆方向チャンネル制御（ＲＣＣ）データを受信できる。前述したように、ＦＣＣデータはビデオ表示および／またはオーディオ再生の１以上の特徴を制御するためのものであることができる。ＲＣＣデータはビデオ及びオーディオデータの捕捉及び発生の１以上の特徴を制御するためのものであることができる。ビデオデータのデータ転送速度は典型的にオーディオおよびＦＣＣデータのデータ転送速度よりも高い。

システム200はさらにＶ／Ａソース210とＶ／Ａ制御装置212を全二重差分シリアルデータリンク230へインターフェースするためのシリアルリンクインターフェース220を具備している。シリアルリンクインターフェース220はオーディオデータシリアライザ222、高速度シリアライザ224、ＦＷＤ ＣＨＮ制御データシリアライザ226、ＲＥＶ ＣＨＮ制御データデシリアライザ228、ＦＷＤ ＣＨＮ抑制回路229を具備している。

オーディオデータシリアライザ222はＶ／Ａソース210からのパラレルオーディオデータをシリアルオーディオデータへ変換する。同様に、ＦＷＤ ＣＨＮ制御データシリアライザはＶ／Ａ制御装置212からのパラレルＦＣＣデータをシリアルＦＣＣデータへ変換する。高速度シリアライザ224はＶ／Ａソース210からのパラレルビデオデータを変換し、これをシリアル化されたオーディオデータとシリアル化されたＦＣＣデータで時分割多重して、全二重差分シリアルデータリンク230を介して送信するための順方向チャンネルフレームを発生する。場合によってはＶ／Ａ制御装置212はパラレル方法の代わりにシリアル方法でＦＣＣデータを発生できる。このような場合には、ＦＷＤ ＣＨＮ制御データシリアライザ226は除去されることができ、Ｖ／Ａ制御装置212は高速度シリアライザ224と直接結合されることができる。

ＦＷＤ ＣＨＮ抑制回路229は全二重差分シリアルデータリンク230の反対側の端部から受信されたシリアルの逆方向制御（ＲＣＣ）データを実質的に出力するように順方向チャンネル信号を抑制する。１例として、ＦＷＤ ＣＨＮ抑制回路229は順方向チャンネル信号を濾波して取り除くように構成されているＬＰＦまたはＢＰＦであってもよい。別の例として、ＦＷＤ ＣＨＮ抑制回路229は順方向チャンネル信号を実質的に消去するように構成された信号キャンセル装置であってもよい。ＲＥＶ ＣＨＮ制御データデシリアライザ228はＶ／Ａ制御装置212により処理するためシリアルＲＣＣデータを並列ＲＣＣデータへ変換する。幾つかのケースでは、Ｖ／Ａ制御装置212はパラレル方法の代わりにシリアル方法でＲＣＣデータを受信するように構成されることができる。このような場合は、ＲＥＶ ＣＨＮ制御データデシリアライザ228は除去されることができ、Ｖ／Ａ制御装置212はＦＷＤ ＣＨＮ抑制回路229へ直接結合されることができる。

全二重差分シリアルデータリンク230の他方の端部において、システム200はオーディオプロセッサ260、トランスデューサ262（例えばスピーカ）、ディスプレイ264（例えば液晶ディスプレイＬＣＤ）ディスプレイオーディオ制御装置266を具備している。オーディオプロセッサ260はディスプレイオーディオ制御装置266の制御下で、スピーカ262を駆動するためのアナログオーディオ信号を発生するために受信されたパラレルオーディオデータを処理する。ディスプレイ264はディスプレイオーディオ制御装置266の制御下で、対応する画像を表示するために受信されたパラレルビデオデータを処理する。ディスプレイオーディオ制御装置266は受信されたＦＣＣデータに基づいてオーディオプロセッサ260およびディスプレイ264を制御できる。さらに、ディスプレイオーディオ制御装置266はＶ／Ａソース210の１以上の動作を制御するためにＶ／Ａ制御装置212へ送信するためのＲＣＣデータを発生できるようにしてもよい。

システム200はさらにオーディオプロセッサ260、ディスプレイ264、ディスプレイオーディオ制御装置266を全二重差分シリアルデータリンク230へインターフェースするためのシリアルリンクインターフェース240を具備している。このシリアルリンクインターフェース240はオーディオデータデシリアライザ242、ＲＥＶ ＣＨＮ抑制回路246、高速度デシリアライザ244、ＦＷＤ ＣＨＮ制御データデシリアライザ247、差分信号変調器248、ＲＥＶ ＣＨＮ制御データシリアライザ250を具備している。

ＲＥＶ ＣＨＮ抑圧回路246は、順方向チャンネル信号（例えばビデオ、オーディオ、ＦＣＣデータ）を実質的に出力するために逆方向チャンネル信号（例えばＲＣＣデータ）を抑制する。１例として、ＲＥＶ ＣＨＮ抑圧回路246は逆方向チャンネル信号を濾波して取り除くように構成されているＨＰＦまたはＢＰＦであってもよい。代わりに、ＲＥＶ ＣＨＮ抑制回路246は実質的に逆方向チャンネル信号を消去するための信号キャンセル装置であってもよい。

高速度デシリアライザ244は順方向チャンネルシリアルデータを順方向チャンネルパラレルデータへ変換する。順方向チャンネルパラレルデータのビデオデータの部分は画像表示目的でディスプレイ264へ送信される。順方向チャンネルパラレルデータのオーディオデータ部分はオーディオデータデシリアライザ242へ送信される。オーディオデータデシリアライザ242シリアルオーディオデータをパラレルオーディオデータへ変換し、音響発生の目的でパラレルオーディオデータをオーディオプロセッサ260へ提供する。順方向チャンネルパラレルデータのＦＣＣデータ部分はＦＷＤ ＣＨＮ制御データデシリアライザ247へ送信され、これはＦＣＣデータをパラレルに変換する。パラレルＣＣデータは処理のためにディスプレイオーディオ制御装置266へ送信される。幾つかのケースでは、ディスプレイオーディオ制御装置266はシリアルポートを介して制御データだけを受信するようにしてもよい。このような場合、ＦＷＤ ＣＨＮ制御データデシリアライザ247は除去されることができ、高速度デシリアライザ244の対応するビット出力はディスプレイオーディオ制御装置266のシリアルポートへ直接結合されることができる。

ＲＥＶ ＣＨＮ制御データシリアライザ250はディスプレイオーディオ制御装置266からのパラレルＲＣＣデータをシリアルＲＣＣデータへ変換する。差分信号変調器248はＲＣＣデータによって順方向チャンネル信号を差分変調する。差分信号変調器248はスルーレート制御を含むことができ、それによって逆方向チャンネルのスペクトル内容を制御するように比較的低い速度で順方向チャンネル信号を変調して、実質的にそれを順方向チャンネルのスペクトル内容から隔離する。幾つかのケースでは、ディスプレイオーディオ制御装置266はシリアルポートを介して制御データを出力するだけでもよい。このような場合には、ＦＷＤ ＣＨＮ制御データシリアライザ250は除去されることができ、ディスプレイオーディオ制御装置266の対応するビット出力は差分信号変調器248へ直接接続されることができる。

図２Ｂは本発明の別の実施形態による別の例示的な順方向チャンネルデータフレームの信号図を示している。この例では、順方向チャンネルフレームはビデオデータのワード全体を含んでいる。例えばビデオデータビットＶ０乃至ＶＮは順方向チャンネルフレームに含まれ、ここでＮ＋１はビデオデータワードの長さである。さらに、順方向チャンネルフレームはオーディオデータワードの一部（例えば１ビット）を含んでいる。さらに、順方向チャンネルフレームはＦＣＣデータワードの一部（例えば１ビット）を含んでいる。順方向チャンネルの２以上の１ビットがＦＣＣデータと同様にオーディオデータに使用されてもよいことが理解されよう。

図３は本発明の別の実施形態によるデータ転送用の別の例示的なシステム300のブロック図を示している。要約すると、システム300はここで説明されている概念にしたがってスペクトル内容と、順方向および逆方向チャンネル信号の処理の例示に使用されている。システム300はＦＷＤ ＣＨＮ駆動装置302と高周波数抑制回路308を具備し、両者は全二重差分シリアルリンク310の第１の端部に位置されている。システム300はさらに低周波数（ＬＦ）抑制回路304と、ＲＥＶ ＣＨＮ駆動装置306を具備し、両者は全二重差分シリアルリンク310の第２の反対側の端部に位置されている。

前述したように、ＦＷＤ ＣＨＮ駆動装置302の入力に差動的に与えられるＦＷＤ ＣＨＮデータは比較的高周波数を有し、その帯域は限定されたスペクトル内容を有する。同様に前述したように、ＲＥＶ ＣＨＮ駆動装置306の入力に差動的に与えられるＲＥＶ ＣＨＮデータは比較的低い周波数の帯域が限定されたスペクトル内容を有する。全二重差分シリアルデータリンク310において、順方向チャンネル信号は逆方向チャンネル信号により差分変調される。したがって前述したように、変調された信号のスペクトル内容は実質的にオーバーラップしない低および高周波数スペクトル帯域を含むことができる。

ＨＰＦ、ＢＰＦまたは低周波数キャンセル回路であることができるＬＦ抑制回路304は前述したようにＦＷＤ ＣＨＮデータを生成又は再生するために逆方向チャンネル信号を除去する。同様に、ＨＦ抑制回路308は前述したようにＲＥＶ ＣＨＮデータを生成又は再生するために順方向チャンネル信号を除去する。

図４は本発明の別の１実施形態によるデータ転送用の別の例示的なシステム400のブロック図を示している。前述したシステム100と200は全二重差分シリアルデータリンクに対して使用される物理的媒体の長さにおいて実際的な制限を有する可能性がある。即ち、順方向及び逆方向チャンネル信号はシリアルデータリンクの長さが長過ぎるならば再生不能なレベルまで劣化する可能性がある。通信リンクの長さを効率的に延長するために、１以上の中継器またはトランシーバが通信リンクの両端部間にデイジーチェインのような方法で設けられることができる。付加的に、このようなシステムは中継器またはトランシーバとしてリングの各素子を構成することによってリング構造を形成するように変更されることができる。しかしながら、この例では、システム400はシリアルデータリンクの長さを実効的に延長するために中継器またはトランシーバを使用する。

特に、システム400は順方向チャンネル（ＦＣ）ソース420、トランシーバ440、順方向チャンネル（ＦＣ）シンク460を具備する。システム400はさらにＦＣソース420をトランシーバ440へ結合する全二重差分シリアルデータリンク435と、トランシーバ440をＦＣシンク460へ結合する別の全二重差分シリアルデータリンク455とを具備している。

ＦＣソース420は、ＦＣデータソース422、ＦＣ送信機（Ｔｘ）424、ＦＣ抑制回路430、ＲＣ受信機（Ｒｘ）428、ＲＣデータシンク426を具備している。ＦＣデータソース422は順方向チャンネルのためのデータを発生し、これは前述したように比較的高い速度のデータおよび埋設された比較的低い速度のデータを含むことができる。ＦＣ Ｔｘ424は全二重差分シリアルデータリンク435を介して送信するためのＦＣデータの差分シグナリングを形成する。ＦＣ抑制回路430はトランシーバ440を介してトランシーバ440またはＦＣシンク460から受信されたＲＣデータ信号を再生するためにＦＣデータ信号を実質的に抑制する。ＲＣ Ｒｘ428はＲＣデータを再生し、これを処理のためにＲＣデータシンクへ与える。

ＦＣシンク460は、ＲＣデータソース470、ＲＣ Ｔｘ468、ＲＣ抑制回路462、ＦＣ Ｒｘ464、ＦＣデータシンク466を具備している。ＲＣデータソース470は逆方向チャンネルの比較的低速度のデータを発生する。ＲＣ Ｔｘ468は全二重差分シリアルデータリンク455を介して送信するためＲＣデータでＦＣ信号を差分変調する。ＲＣ抑制回路462はトランシーバ440から、またはトランシーバ440を介してＦＣソース420から受信されたＦＣデータを再生するためにＲＣデータ信号を実質的に抑制する。ＦＣ Ｒｘ464はＦＣデータを再生し、それを処理のためにＦＣデータシンク466へ提供する。前述したようにＦＣデータは比較的高速度のデータと、埋設された比較的低速度のデータを含むことができる。

トランシーバ440は、ＲＣ抑制回路442、ＦＣ Ｔｘ／Ｒｘ446、ＦＣデータシンク／ソース448、ＦＣ抑制回路452、ＲＣ Ｔｘ／Ｒｘ450、ＲＣデータシンク／ソース454を具備している。ＲＣ抑制回路442はＦＣソース420から受信されたＦＣデータ信号を再生するために全二重差分シリアルデータリンク435からのＲＣデータ信号を実質的に抑制する。ＦＣ Ｔｘ／Ｒｘ446はＦＣデータを再生し、さらに処理するためにこれをＦＣデータシンク／ソース448へ提供する。代わりに、又はそれに加えて、ＦＣ Ｔｘ／Ｒｘ446は全二重差分シリアルデータリンク455によってＦＣシンク460へ送信するために受信されたＦＣ信号を増幅し通過することができる。前述したように、ＦＣデータは比較的高速度のデータと、埋設された比較的低速度のデータを含むことができる。

ＦＣ抑制回路452はＦＣシンク460から受信されたＲＣデータ信号を再生するため全二重差分シリアルデータリンク455からのＦＣデータ信号を実質的に抑制する。ＲＣ Ｔｘ／Ｒｘ450はＲＣデータを再生し、処理のためにそれをＲＣデータシンク／ソース454へ提供する。代わりに、又はそれに加えて、ＲＣ Ｔｘ／Ｒｘ450は全二重差分シリアルデータリンク435によってＦＣシンク420へ送信するために受信されたＲＣ信号を増幅し通過することができる。

図５は本発明の別の実施形態によるデータ転送用の別の例示的なシステム500のブロック図を示している。前述したシステム100と200は単一の順方向チャンネル受信機を例示したのみである。このようなシステムは複数の順方向チャンネル受信機を含むことができることが理解されよう。例えば、このようなシステムは１対多地点システムとして構成されることができる。これに関しては、システム500はＦＣソースから順方向チャンネルデータをそれぞれ受信するためのＦＣシンクの対を使用する。システム500はＦＣソースから順方向チャンネルデータを受信するために、さらに多くのＦＣシンクを含むことができることが理解されよう。

特に、システム500はＦＣソース520、第１のＦＣシンク540、第２のＦＣシンク560を具備する。システム500はさらにＦＣソース520を第１及び第２のＦＣシンク540と560に結合する全二重差分シリアルデータリンク535を具備している。全二重差分シリアルデータリンク535はＦＣソース520と反対側の端部で抵抗Ｒ_Ｔにより終端されることができる。

ＦＣソース520は、ＦＣデータソース522、ＦＣ Ｔｘ524、ＦＣ抑制回路530、ＲＣ Ｒｘ528、ＲＣデータシンク526を具備している。ＦＣデータソース522は順方向チャンネル用のデータを発生し、これは前述したように比較的高速度のデータと、埋設された比較的低速度のデータを含むがことができる。ＦＣ Ｔｘ524は全二重差分シリアルデータリンク535を介して送信するためにＦＣデータの差分シグナリングを形成する。ＦＣ抑制回路530は第１および／または第２のＦＣシンク540と560から受信されたＲＣデータ信号を再生するために実質的にＦＣデータ信号を抑制する。ＲＣ Ｒｘ528はＲＣデータを再生し、処理のためにこれをＲＣデータシンク526へ提供する。

第１のＦＣシンク540は、ＲＣ抑制回路542、ＦＣ Ｒｘ544、ＦＣデータシンク546、ＲＣデータソース548、ＲＣ Ｔｘ550を具備している。ＲＣ抑制回路542は全二重差分シリアルデータリンク535を介してＦＣソース520から受信されたＦＣデータ信号を再生するためにＲＣデータ信号を実質的に抑制する。ＦＣ Ｒｘ544はＦＣデータを再生し、それを処理のためにＦＣデータシンク546へ提供する。前述したようにＦＣデータは比較的高速度のデータと、埋設された比較的低速度のデータを含むことができる。ＲＣデータソース548は逆方向チャンネルのための比較的低速度のデータを発生する。ＲＣ Ｔｘは全二重差分シリアルデータリンク535を介してＦＣソース520へ送信するためにＲＣデータでＦＣ信号を差分変調する。

第２のＦＣシンク560はＦＣシンク540と類似又は実質的に同じに構成されることができる。例えばＲＣシンク560は、ＲＣ抑制回路562、ＦＣ Ｒｘ564、ＦＣデータシンク566、ＲＣデータソース570、ＲＣ Ｔｘ566を具備している。ＲＣ抑制回路562は全二重差分シリアルデータリンク535を介してＦＣソース520から受信されたＦＣデータ信号を再生するためにＲＣデータ信号を実質的に抑制する。ＦＣ Ｒｘ564はＦＣデータを再生し、それを処理のためにＦＣデータシンク566へ提供する。前述したようにＦＣデータは比較的高速度のデータと、埋設された比較的低速度のデータを含むことができる。ＲＣデータソース570は逆方向チャンネルのための比較的低速度のデータを発生する。ＲＣ Ｔｘ566は全二重差分シリアルデータリンク535を介してＦＣソース520へ送信するためにＲＣデータでＦＣ信号を差分変調する。

第２のＦＣシンク560からのＲＣデータはＦＣソース520への送信のための第１のＦＣシンク540からのＲＣデータで時分割多重されることができる。１例として、ＦＣシンク540とＦＣシンク560はＲＣデータの送信のためにシリアルデータリンク535を使用することについての優先順位でマスター及びスレーブ装置としてそれぞれ構成されることができる。このことに関して、ＦＣシンク540はそれがＲＣデータの送信を所望するときにはいつでもシリアルデータリンク535を使用することができ、シリアルデータリンクを介してＲＣデータを送信するための許可をＦＣシンク560へ与えることができる。ＲＣデータ送信のための他のタイプのシリアルデータリンクの衝突防止または時分割多重の使用が使用されることができる。

図６は本発明の別の実施形態による例示的な高速度のデータ送信機と低速度のデータ受信機600のブロック図を示している。システム600はそれぞれシステム400と500のＦＣソース420と520の１つの例示的な構成である。特に、システム600は１対の抵抗Ｒ１と、送信機Ｍ１およびＭ２の差動対（例えば酸化金属半導体電界効果トランジスタＭＯＳＦＥＴ）と電流源602とを含んでいる順方向チャンネル送信機を具備している。抵抗Ｒ１は正の供給電圧レールＶｄｄとＦＥＴのＭ１およびＭ２のドレインとの間にそれぞれ結合されている。抵抗Ｒ１はシリアルリンクの終端負荷を与え、５０オームの抵抗を有するように構成されることができる。電流源602はＦＥＴのＭ１およびＭ２のソースと、接地されている負の供給電圧レールとの間に結合されている。順方向チャンネルデータはＦＥＴのＭ１およびＭ２のゲートに差動的に与えられている。シリアルリンクの導体の対はそれぞれＦＥＴのＭ１およびＭ２のドレインに結合されている。

システム600はさらに抵抗Ｒ２、ＬＰＦ604、ＨＰＦ606、ヒステレシス比較装置608を含んでいる逆方向チャンネル受信機を具備している。抵抗Ｒ２はシリアルリンクの１対の導体と、ＬＰＦ604の正及び負の入力の間にそれぞれ結合されている。抵抗Ｒ２はシリアルリンクを大きく負荷しないように比較的大きい抵抗を有するように構成されるべきである。ＬＰＦ604は逆方向チャンネル信号を再生又は発生するために順方向チャンネル信号を実質的に除去する。ＨＰＦ606は、それぞれＬＰＦ604の正及び負の出力と、ヒステレシス比較装置608の正及び負の入力との間に結合される１対のキャパシタＣ１を含んでいる。さらに、ＨＰＦ606はヒステレシス比較装置608に対する正および負の入力間に直列に結合され、抵抗Ｒ３の間のノードで共通のモード電圧Ｖｃｍを受信するように構成されている抵抗Ｒ３の対を具備している。ＨＰＦ606は受信された信号のＤＣ成分を実質的に除去するように構成されている。ＨＰＢ606と直列に結合されているＬＰＦ604はバンドパスフィルタ（ＢＰＦ）として共同して動作する。ヒステレシス比較装置608は例えば受信された信号の立上りエッジに応答した論理高信号と、立下りエッジに応答した論理低信号を発生することにより、受信された信号から逆方向チャンネルデータを発生する。

図７は本発明の別の実施形態による例示的な高速度データ受信機と低速度データ送信機700のブロック図を示している。システム700はシステム400のＦＣシンク460と、システム500の540および560の１つの例示的な構成である。特に、システム700はＨＰＦ702を含んでいる順方向チャンネル受信機と、電圧電流（Ｖ２Ｉ）変換器704、ＬＰＦ706、電流ミラー708、抵抗Ｒ４の対を含んでいる逆方向チャンネル送信機を具備している。ＨＰＦ702はそれぞれシリアルリンクの１対の導体に結合されている正及び負の入力を含んでいる。ＨＰＦ702は受信された順方向チャンネル信号を発生するため逆方向チャンネル信号を除去する。

Ｖ２Ｉは逆方向チャンネルデータを受信し、そのデータに基づいて正と負の電流を発生する。ＬＰＦ706はＶ２Ｉ 704の正と負の出力と、電流ミラー708の正と負の入力の間にそれぞれ結合されている１対の抵抗Ｒ５の対を具備している。さらに、ＬＦＰ706はＶ２Ｉ 704の正と負の出力と負の供給電圧にそれぞれ結合されている１対のキャパシタＣ２を具備し、この負の供給電圧は接地電位でもよい。ＬＰＦ706は逆方向チャンネル信号のスルーレートを制御し、それによってそのスペクトル内容は順方向チャンネルデータのスペクトル内容と顕著な干渉はしない。電流ミラー708の正及び負の出力はシリアルリンクの１対の導体にそれぞれ結合されている。抵抗Ｒ４は正の供給電圧レールＶｄｄとシリアルリンク導体との間にそれぞれ結合されている。抵抗Ｒ４はシリアルリンクの終端負荷を与え、５０オームの抵抗を有するように構成されることができる。この構造では、電流ミラー708は逆方向チャンネルデータに応答して順方向チャンネル信号を差動的に変調する。

図８は、本発明の説明の別の特徴によるデータ転送用の別の例示的なシステム800のブロック図を示している。前述のシステム100では、順方向チャンネルの低速度データは全二重差分シリアルデータリンクを介して順方向で送信するため高速度データで時分割多重された。逆方向チャンネルの低速度データは全二重差分シリアルデータリンクを介して逆方向で送信するために順方向チャンネル信号上に差分変調された。システム800では、順方向チャンネルの低速度データは逆方向チャンネルの低速度データが高速度の順方向チャンネル信号に差分変調されるのと同じ方法で、高速度の順方向チャンネル信号に差分変調される。

特に、システム800は高速度のデータソース802、順方向チャンネル（ＦＷＤ ＣＨＮ）の低速度データソース804および逆方向チャンネル（ＲＥＶ ＣＨＮ）の低速度データシンク806を具備し、その全ては全二重差分シリアルデータリンク840の１端部に位置されている。高速度のデータソース802はパラレル高速度（ＨＳ）データ（例えばビデオデータ）を発生してもよい。代わりに、高速度のデータソース802はクロック分配システム（例えばツリー）によって半二重制御チャンネルを設定するための高速度クロックソースであってもよい。ＦＷＤ ＣＨＮの低速度のデータソース804はパラレルの順方向（チャンネル）低速度（ＦＬＳ）データ（例えば制御および／またはオーディオデータ）を発生できる。ＲＥＶ ＣＨＮの低速度のデータシンク806はパラレルの逆方向（チャンネル）低速度データ（例えば制御データ）を受信できる。

システム800はさらに、高速度のデータソース802、ＦＷＤ ＣＨＮ低速度のデータソース804、ＲＥＶ ＣＨＮ低速度のデータシンク806を全二重差分シリアルデータリンク840にインターフェースするためのシリアルリンクインターフェース820を具備する。シリアルリンクインターフェース820は高速度シリアライザ822、ＦＷＤ ＣＨＮ差分信号変調器824、ＦＷＤ ＣＨＮ低速度シリアライザ826、ＲＥＶ ＣＨＮ低速度デシリアライザ828、ＨＳ ＣＨＮ抑制回路830とを具備している。高速度シリアライザ822は高速度のデータソース822からのパラレルＨＳデータをシリアル化されたデータへ変換し、全二重差分シリアルデータリンク840を介して送信するために順方向チャンネルデータの差分信号を発生する。

ＦＷＤ ＣＨＮ低速度シリアライザ826は次に、ＦＷＤ ＣＨＮ低速度のデータソース804からのパラレルＦＬＳデータをシリアルデータへ変換する。ＦＷＤ ＣＨＮ差分信号変調器824は順方向チャンネル信号をシリアル化されたＦＬＳデータへ差分変調する。差分信号変調器824はスルーレート制御を含むことができ、それによって逆方向チャンネルのスペクトル内容を制御するように比較的低速度で順方向チャンネル信号を変調して、実質的にそれを順方向チャンネルのスペクトル内容から隔離する。幾つかのケースでは、ＦＷＤ ＣＨＮ低速度のデータソース804はシリアル方法でＦＬＳデータを発生できる。このような場合には、ＦＷＤ ＣＨＮ低速度シリアライザ826は除去されることができ、ＦＷＤ ＣＨＮ低速度のデータソース804はＦＷＤ ＣＨＮ差分信号変調器824へ直接結合されることができる。

ＨＳ ＣＨＮ抑制回路830は全二重差分シリアルデータリンク840の反対側の端部から受信されたシリアルの逆方向（チャンネル）低速度（ＲＬＳ）データを実質的に出力するために高速度の順方向チャンネル信号を抑制する。前述の実施形態と類似して、ＨＳ ＣＨＮ抑制回路は高周波数の順方向チャンネル信号を濾過して取り除くように構成されているＬＰＦまたはＢＰＦであってもよい。また同様に、ＨＳ ＣＨＮ抑制回路830は順方向チャンネル信号を実質的に取り除くための信号キャンセル装置であってもよい。ＲＥＶ ＣＨＮ低速度デシリアライザ828はＲＥＶ ＣＨＮ低速度データシンク806により処理するためシリアルＲＬＳデータをパラレルＲＬＳデータへ変換する。

全二重差分シリアルリンク840の他端部において、システム800は高速度のデータシンク856、ＦＷＤ ＣＨＮ低速度のデータシンク862、ＲＥＶ ＣＨＮ低速度のデータソース868を具備している。高速度のデータシンク856は高速度のデータソース802からパラレル高速度（ＨＳ）のデータ（例えばビデオデータ）を受信して処理する。ＦＷＤ ＣＨＮ低速度のデータシンク862はＦＷＤ ＣＨＮ低速度のデータソース804からパラレルＦＬＳデータ（例えば制御および／またはオーディオデータ）を受信して処理する。ＲＥＶ ＣＨＮ低速度のデータソース868はＲＥＶ ＣＨＮ低速度のデータシンク806へ送信するためのパラレルのＲＬＳデータ（例えば制御データ）を生成する。

システム800はさらに、高速度のデータシンク856、ＦＷＤ ＣＨＮの低速度のデータシンク862、ＲＥＶ ＣＨＮ低速度のデータソース868を全二重差分シリアルデータリンク840へインターフェースするためのシリアルリンクインターフェース850を具備している。シリアルリンクインターフェース850はＬＳ ＣＨＮ抑制回路852、高速度デシリアライザ854、ＨＳ ＣＨＮ抑制回路858、ＦＷＤ ＣＨＮの低速度デシリアライザ860、ＲＥＶ ＣＨＮの低速度シリアライザ866、差分信号変調器864を具備している。

ＬＳ ＣＨＮ抑制回路852は、全二重差分シリアルデータリンク840の反対側の端部から受信されたシリアルの順方向チャンネルデータ（例えばＨＳデータ）を実質的に出力するために順方向および逆方向チャンネルの低速度のデータ信号（例えばシリアル化されたＦＬＳおよびＲＬＳデータ）を抑制する。１例として、ＬＳ ＣＨＮ抑制回路852は低周波数の順方向及び逆方向チャンネルデータを濾波して取り除くように構成されたＨＰＦまたはＢＰＦであってもよい。高速度デシリアライザ854は、シリアル順方向チャンネルデータをパラレル順方向チャンネルデータへ変換する。順方向チャンネルデータは処理のために高速度のデータシンク856へ送信される。

ＨＳ ＣＨＮ抑制回路858は全二重差分シリアルデータリンク840の反対側の端部から受信された低速度順方向チャンネルデータ（例えばＦＬＳデータ）を実質的に出力するために高速度の順方向チャンネル信号（例えばシリアル化されたＨＳデータ）を抑制する。１例として、ＨＳ ＣＨＮ抑制回路858は高周波数の順方向チャンネルデータを濾波して取り除くように構成されたＬＰＦまたはＢＰＦであってもよい。ＦＷＤ ＣＨＮデシリアライザ860は、シリアルＦＬＳデータをパラレルＦＬＳデータへ変換する。ＦＬＳデータは処理のためにＦＷＤ ＣＨＮ低速度のデータシンク862へ送信される。

ＲＥＶ ＣＨＮの低速度シリアライザ866は、ＲＥＶ ＣＨＮの低速度のデータソース686からのパラレルＲＬＳデータをシリアルＲＬＳデータへ変換する。差分信号変調器864は順方向チャンネル信号をＲＬＳデータで差分変調する。差分信号変調器864はスルーレート制御を含むことができ、それによって逆方向チャンネルのスペクトル内容を制御するように比較的低速度で順方向チャンネル信号を変調して、実質的にそれを順方向チャンネルのスペクトル内容から隔離する。順方向および逆方向の低速度データは異なる時間に高速度の順方向チャンネルデータへ変調される。したがって、低速度の順方向及び逆方向チャンネルの通信は半二重モードである。しかしながら高速度の順方向チャンネルデータは低速度の順方向又は逆方向チャンネルデータと同時に送信されることができる。他の順方向チャンネル低速度データは順方向チャンネル高速度データで時分割多重されることができ、したがって順方向チャンネルの低速度データを送信するための２つの方法を提供する。

本発明を種々の実施形態と関連して説明したが、本発明はさらに別の変形を行うことが理解されよう。この出願は一般的に発明の原理にしたがって本発明の任意の変形、使用又は適合をカバーし、本発明が関連している技術内で既知或いは慣例の範囲内であるとして本願発明から逸脱せずにこれらを含むことが意図される。

Claims (29)

1. 通信リンクと、
   前記通信リンクを介して送信するための高速度のシリアルデータを含んでいる順方向チャンネル差分信号を発生するように構成された第１のリンクインターフェースと、
   前記通信リンクを介して逆方向チャンネルで送信するための比較的低速度のシリアルデータによって順方向チャンネル差分信号を差分変調するように構成された第２のリンクインターフェースとを具備しているデータ転送装置。
2. 前記比較的高速度のシリアルデータに関連されている差分変調された順方向チャンネル信号の第１のスペクトル内容は、前記比較的低速度のシリアルデータに関連される差分変調された順方向チャンネル信号の第２のスペクトル内容と実質的にオーバーラップしない請求項１記載の装置。
3. 前記差分変調された順方向チャンネル信号の共通モード電圧は実質上一定である請求項１記載の装置。
4. 前記通信リンクはツイスト導体対またはパラレル印刷回路板（ＰＣＢ）トレースを具備している請求項１記載の装置。
5. 前記第１のリンクインターフェースはさらに前記順方向チャンネル差分信号を発生するために、別の比較的低速度のシリアルデータを比較的高速度のシリアルデータで時分割多重化するように構成されている請求項１記載の装置。
6. 前記比較的高速度データはビデオデータを含む、前記順方向及び逆方向チャンネルの低速度データは制御データを含んでいる請求項５記載の装置。
7. 前記順方向速度データはさらにオーディオデータを含んでいる請求項６記載の装置。
8. 前記第１のリンクインターフェースはさらに、前記通信リンクを介して前記順方向チャンネルで送信するために別の比較的低速度のシリアルデータにより前記順方向チャンネル差分信号を差分変調するように構成されている差分信号変調器を具備している請求項１記載の装置。
9. 前記第１のリンクインターフェースは、比較的高速度のパラレルデータから比較的高速度のシリアルデータを発生するように構成される第１のシリアライザを具備している請求項１記載の装置。
10. 前記第１のシリアライザはさらに前記比較的高速度のシリアルデータを発生するため、前記比較的高速度のパラレルデータを別の比較的低速度のシリアルデータで時分割多重化するように構成されている請求項９記載の装置。
11. 前記第１のリンクインターフェースはさらに、パラレル低速度シリアルデータから別の比較的低速度のシリアルデータを発生するように構成された第２のシリアライザを具備している請求項１０記載の装置。
12. 前記第１のリンクインターフェースはさらに、前記逆方向チャンネルの低速度のシリアルデータを生成するために前記順方向チャンネル信号を実質的に抑制するように構成された順方向チャンネル抑制回路を具備している請求項１記載の装置。
13. 前記順方向チャンネル抑制回路は、ローパスフィルタ（ＬＰＦ）、バンドパスフィルタ（ＢＰＦ）または順方向チャンネル信号キャンセル装置を具備している請求項１２記載の装置。
14. 前記第１のリンクインターフェースはさらに、逆方向チャンネルの低速度のパラレルデータを前記逆方向チャンネルの低速度のシリアルデータから発生するように構成されているデシリアライザを具備している請求項１２記載の装置。
15. 前記第２のリンクインターフェースは、前記順方向チャンネル差分信号を前記逆方向チャンネルの低速度シリアルデータで差分変調するように構成されている差分信号変調器を具備している請求項１記載の装置。
16. 前記第２のリンクインターフェースは、逆方向チャンネルの低速度のパラレルデータから前記逆方向チャンネルの低速度のシリアルデータを発生するように構成されているシリアライザを具備している請求項１５記載の装置。
17. 前記第２のリンクインターフェースはさらに、前記順方向チャンネルの高速度のシリアルデータを生成するように前記逆方向チャンネルの低速度のシリアルデータを実質的に抑制するように構成された逆方向チャンネル抑制回路を具備している請求項１記載の装置。
18. 前記逆方向チャンネル抑制回路は、ハイパスフィルタ（ＨＰＦ）、バンドパスフィルタ（ＢＰＦ）または逆方向チャンネル信号キャンセル装置を具備している請求項１７記載の装置。
19. 前記第２のリンクインターフェースはさらに、前記順方向チャンネルの高速度シリアルデータから順方向チャンネルの高速度パラレルデータを発生するように構成されている第１のデシリアライザを具備している請求項１７記載の装置。
20. 前記第２のリンクインターフェースはさらに、前記順方向チャンネルの高速度パラレルデータの一部から順方向チャンネルの低速度データを発生するように構成されている第２のデシリアライザを具備している請求項１９記載の装置。
21. 前記第２のリンクインターフェースはさらに、順方向チャンネルの低速度シリアルデータを生成するように前記順方向チャンネルの高速度データを実質的に抑制するように構成された順方向チャンネルの高速度抑制回路を具備している請求項１記載の装置。
22. 通信リンクによって送信するための高速度シリアルデータを含んでいる順方向チャンネル差分信号を発生するように構成されている送信機と、
    順方向チャンネル信号へ差分変調された逆方向チャンネルの低速度のシリアルデータを再生するように構成された受信機とを具備しているデータ通信装置。
23. 前記送信機は前記順方向チャンネルの高速度シリアルデータを順方向チャンネルの低速度シリアルデータで時分割多重化するように構成されている請求項２２記載の装置。
24. 前記順方向チャンネルの高速度シリアルデータはビデオデータを含み、前記順方向チャンネルの低速度シリアルデータはオーディオ及び順方向制御データを含み、前記逆方向チャンネルの低速度シリアルデータは逆方向制御データを含んでいる請求項２３記載の装置。
25. 前記送信機はさらに、前記順方向チャンネル信号を順方向チャンネルの低速度シリアルデータで差分変調するように構成される請求項２２記載の装置。
26. 高速度のシリアルデータを含んでいる順方向チャンネル差分信号を受信するように構成されている受信機と、
    前記順方向チャンネル差分信号を逆方向チャンネルの低速度シリアルデータにより差分変調するように構成されている送信機とを具備しているデータ通信用装置。
27. 前記受信機は前記順方向チャンネルの高速度シリアルデータで時分割多重化された順方向チャンネルの低速度シリアルデータを再生するように構成されている請求項２６記載の装置。
28. 前記順方向チャンネルの高速度のシリアルデータはビデオデータを含んでおり、前記順方向チャンネルの低速度シリアルデータはオーディオ及び順方向制御データを含み、前記逆方向チャンネルの低速度シリアルデータは逆方向制御データを含んでいる請求項２７記載の装置。
29. 前記受信機はさらに、前記順方向チャンネル差分信号に差分変調された順方向チャン￥る低速度のシリアルデータを再生するように構成されている請求項２６記載の装置。

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