JP2011044585A - Semiconductor device and method of manufacturing the same, as well as electronic apparatus - Google Patents

Semiconductor device and method of manufacturing the same, as well as electronic apparatus Download PDF

Info

Publication number
JP2011044585A
JP2011044585A JP2009191790A JP2009191790A JP2011044585A JP 2011044585 A JP2011044585 A JP 2011044585A JP 2009191790 A JP2009191790 A JP 2009191790A JP 2009191790 A JP2009191790 A JP 2009191790A JP 2011044585 A JP2011044585 A JP 2011044585A
Authority
JP
Japan
Prior art keywords
package
lead terminal
semiconductor device
island
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009191790A
Other languages
Japanese (ja)
Inventor
Yasushi Kakihana
泰史 垣花
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009191790A priority Critical patent/JP2011044585A/en
Publication of JP2011044585A publication Critical patent/JP2011044585A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof, which achieve high reliability. <P>SOLUTION: The semiconductor device 50 includes a semiconductor element 2, a sealing resin 5 constituting a package 51 sealing the semiconductor element 2, an island 1 in which the semiconductor element 2 is firmly fixed to the upper face, and of which at least the backside is exposed from the sealing resin 5, a lead terminal 3 electrically connected to the semiconductor element 2, of which part of the side face and the backside are exposed from the sealing resin 5, and a protective film 6 at least formed in the vicinity where the upper face of the lead terminal positioned in the side opposite to the backside of the lead terminal 3 is arranged among the side face of the package. The lead terminal 3 arranged in the vicinity of the side which zones the side face of the package 51 and the backside of the lead terminal 3 is formed so as to expose the side thereof. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、半導体装置、及びその製造方法に関する。また、前記半導体装置が、プリント基板等の実装基板の表面に実装された電子機器に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof. The present invention also relates to an electronic device in which the semiconductor device is mounted on the surface of a mounting board such as a printed board.

半導体のパッケージには、プリント回路基板等に対して挿入して実装する挿入実装タイプと、プリント回路基板等の表面に実装する表面実装タイプがある。表面実装タイプとしては、様々なタイプのものが提案されているが、薄型化、高密度化が可能なものとして、ＱＦＮ（Quad Flat Non-leaded package）型がある。ＱＦＮ型は、パッケージ裏面に電極を配した底面端子型のパッケージである。   There are two types of semiconductor packages: an insertion mounting type that is inserted into a printed circuit board and mounted thereon, and a surface mounting type that is mounted on the surface of the printed circuit board and the like. Various types of surface mount types have been proposed, and there is a quad flat non-leaded package (QFN) type that can be thinned and densified. The QFN type is a bottom terminal type package in which electrodes are arranged on the back surface of the package.

図７Ａに、従来例に係る底面端子型の半導体パッケージの裏面側の平面図を、図７Ｂに、その側面図を、図７Ｃに、図７ＡのＶＩＩＣ−ＶＩＩＣ切断部断面図を示す。半導体装置１００は、アイランド１０１、半導体素子１０２、リード端子１０３、ボンディングワイヤ１０４、封止樹脂１０５を備えている。半導体素子１０２は、基体として機能するアイランド１０１の上面に接着されている。半導体素子１０２は、外部と電気的に接続するために裏面の外周部に露出されたリード端子１０３と、その露出面とは反対側の面においてボンディングワイヤ１０４を介して接続されている。ボンディング強度を確保するために、ボンディングワイヤ１０４が接続される側のリード端子１０３の表面には、メッキ皮膜１０６が施されている。このような構成を持つ半導体装置１００は、全体が封止樹脂１０５によりモールド成形されている。   FIG. 7A is a plan view of the back surface side of the bottom terminal type semiconductor package according to the conventional example, FIG. 7B is a side view thereof, and FIG. 7C is a sectional view of the VIIC-VIIC cut portion of FIG. The semiconductor device 100 includes an island 101, a semiconductor element 102, a lead terminal 103, a bonding wire 104, and a sealing resin 105. The semiconductor element 102 is bonded to the upper surface of the island 101 that functions as a base. The semiconductor element 102 is connected to the lead terminal 103 exposed on the outer peripheral portion of the back surface for electrical connection with the outside via a bonding wire 104 on the surface opposite to the exposed surface. In order to ensure the bonding strength, a plating film 106 is applied to the surface of the lead terminal 103 on the side to which the bonding wire 104 is connected. The semiconductor device 100 having such a configuration is molded by the sealing resin 105 as a whole.

図８に、特許文献１に開示された半導体パッケージの模式的断面図を示す。半導体パッケージ２００は、アイランド２０１、半導体素子２０２、リード端子２０３、ボンディングワイヤ２０４、樹脂２０５、保護皮膜２０６を備えている。保護皮膜（被膜層）２０６は、半導体パッケージ２００の側面、及び上面全体が被覆されている。保護皮膜２０６は、半導体パッケージ２００を個片化する前に、粘着性のダイシングテープにパッケージ裏面を貼り付け、ダイシング後に保護皮膜２０６を塗布することにより形成している。   FIG. 8 is a schematic cross-sectional view of the semiconductor package disclosed in Patent Document 1. The semiconductor package 200 includes an island 201, a semiconductor element 202, a lead terminal 203, a bonding wire 204, a resin 205, and a protective film 206. The protective film (film layer) 206 covers the side surface and the entire upper surface of the semiconductor package 200. The protective film 206 is formed by attaching the back surface of the package to an adhesive dicing tape before the semiconductor package 200 is singulated and applying the protective film 206 after dicing.

図９に、特許文献２に開示された半導体パッケージの模式的断面図を示す。半導体パッケージ３００は、アイランド３０１、半導体素子３０２、リード端子３０３、ボンディングワイヤ３０４、樹脂３０５、保護皮膜３０６を備えている。保護皮膜（被膜層）３０６は、半導体パッケージ３００の側面が被覆されている。保護皮膜３０６は、半導体パッケージ３００を個片化する前に、粘着性のダイシングテープにパッケージ裏面を貼り付け、ダイシング後に保護皮膜３０６を塗布することにより形成している。   FIG. 9 is a schematic cross-sectional view of the semiconductor package disclosed in Patent Document 2. The semiconductor package 300 includes an island 301, a semiconductor element 302, lead terminals 303, bonding wires 304, a resin 305, and a protective film 306. The protective film (coating layer) 306 covers the side surface of the semiconductor package 300. The protective film 306 is formed by attaching the back surface of the package to an adhesive dicing tape before the semiconductor package 300 is singulated and applying the protective film 306 after dicing.

特開２００１−２８４２０号公報JP 2001-28420 A 特開２００５−３５３７００号公報JP 2005-353700 A

図７Ａ〜図７Ｃに示す半導体パッケージにおいては、半導体パッケージをボード（実装基板）に搭載する際に半田が側面を這い上がり、以下のような不具合が生じることがあった。すなわち、側面を這い上がった半田が、メッキ皮膜１０６を介してパッケージ内部に侵入し、リード端子１０３と半導体素子１０２を電気的に接続しているボンディングワイヤ１０４に半田食われ（又は、半田溶食）が発生することがあった。そして、これに起因して、ボンディングワイヤが断裂して導通不良が生じることがあった。   In the semiconductor package shown in FIGS. 7A to 7C, when the semiconductor package is mounted on a board (mounting substrate), the solder crawls up the side surface, and the following problems may occur. That is, the solder crawling up the side surface enters the package through the plating film 106 and is eroded by the bonding wire 104 that electrically connects the lead terminal 103 and the semiconductor element 102 (or solder erosion). ) May occur. Due to this, the bonding wire may be broken and a conduction failure may occur.

特許文献１や２に開示された半導体パッケージにおいては、保護皮膜２０６、３０６を形成しているので、半導体パッケージをボードに搭載する際に、半田が側面を這い上がり、ボンディングワイヤに半田食われが生じることを防止することができる。しかしながら、特許文献１や２の構成においては、実装強度が弱いという問題があった。   In the semiconductor package disclosed in Patent Documents 1 and 2, the protective films 206 and 306 are formed. Therefore, when the semiconductor package is mounted on the board, the solder crawls up the side surface and the bonding wire is not eroded. It can be prevented from occurring. However, the configurations of Patent Documents 1 and 2 have a problem that the mounting strength is weak.

本発明に係る半導体装置は、半導体素子と、前記半導体素子を封止してパッケージを構成する封止樹脂と、上面に前記半導体素子が固着され、少なくとも裏面が前記封止樹脂から露出するアイランドと、前記半導体素子と電気的に接続され、側面の一部、及び裏面が前記封止樹脂から露出するリード端子と、前記パッケージの側面のうち、前記リード端子の裏面とは反対側に位置するリード端子上面が配置されている近傍に、少なくとも形成された保護皮膜とを備える。そして、前記パッケージの側面と、前記リード端子の裏面とを区画する辺の近傍に配置される前記リード端子は、その側面が露出するように形成されている。   A semiconductor device according to the present invention includes a semiconductor element, a sealing resin that encapsulates the semiconductor element to form a package, an island in which the semiconductor element is fixed to an upper surface, and at least a back surface is exposed from the sealing resin. A lead terminal that is electrically connected to the semiconductor element, a part of the side surface and a back surface of which is exposed from the sealing resin, and a lead that is located on the side of the package opposite to the back surface of the lead terminal. In the vicinity where the terminal upper surface is disposed, at least a protective film is provided. And the said lead terminal arrange | positioned in the vicinity of the side which divides the side surface of the said package and the back surface of the said lead terminal is formed so that the side surface may be exposed.

本発明によれば、半導体装置側面のうち、リード端子上面が配置されている位置、及びその近傍を保護皮膜で覆っているので、リード端子の上面に、実装基板時に用いる半田が這い上がることを防止することができる。すなわち、実装基板時に形成される半田のフィレットと、リード端子の上面との距離を確保することができる。このため、半田が半導体装置内部へ侵入して、信頼性が低下することを防止することができる。しかも、リード端子の裏面と側面を区画する辺、及びその近傍を被覆しないことにより、半導体装置を実装基板に実装する際に、リード端子にフィレットを形成することができるので、実装強度を確保することができる。これらの結果、信頼性の高い半導体装置を提供することができる。   According to the present invention, the position where the upper surface of the lead terminal is disposed and the vicinity thereof on the side surface of the semiconductor device are covered with the protective film, so that the solder used for the mounting substrate rises on the upper surface of the lead terminal. Can be prevented. That is, the distance between the solder fillet formed on the mounting substrate and the upper surface of the lead terminal can be secured. For this reason, it is possible to prevent the solder from entering the semiconductor device and reducing the reliability. In addition, by not covering the side that divides the back and side surfaces of the lead terminal and the vicinity thereof, a fillet can be formed on the lead terminal when mounting the semiconductor device on the mounting substrate, thus ensuring mounting strength. be able to. As a result, a highly reliable semiconductor device can be provided.

本発明に係る半導体装置の製造方法は、アイランドの上面に固着された半導体素子、及び前記アイランドに一端が接近するリードを用意し、封止樹脂によりパッケージを形成し、
ダイシングカットにより、パッケージを個片分離し、前記パッケージの表面に形成する保護皮膜を形成するためのディッピング液に、前記パッケージの上面側から、保護皮膜を形成したい位置まで前記ディッピング液に浸漬させ、その後、乾燥により保護皮膜を形成するものである。 A method of manufacturing a semiconductor device according to the present invention includes preparing a semiconductor element fixed to the upper surface of an island, and a lead having one end approaching the island, forming a package with a sealing resin,
By dicing cut, the package is separated into pieces, and dipped in the dipping liquid for forming a protective film to be formed on the surface of the package from the upper surface side of the package to the position where the protective film is to be formed, Thereafter, a protective film is formed by drying.

本発明に係る電子機器は、実装基板に半導体装置を半田接続により搭載した電子機器である。半導体装置は、半導体素子と、前記半導体素子を封止してパッケージを構成する封止樹脂と、上面に前記半導体素子が固着され、少なくとも裏面が前記封止樹脂から露出するアイランドと、前記半導体素子と電気的接続手段を介して接続され、側面の一部、及び裏面が前記封止樹脂から露出するリード端子と、前記パッケージの側面のうち、前記リード端子の裏面とは反対側に位置するリード端子上面が配置されている位置及びその近傍に少なくとも形成された保護皮膜とを備える。前記パッケージの側面と、前記リード端子の裏面とを区画する辺、及びその近傍に配置される前記リード端子、及び前記実装基板には、半田よりなるフィレットが形成されている。   The electronic apparatus according to the present invention is an electronic apparatus in which a semiconductor device is mounted on a mounting substrate by solder connection. A semiconductor device includes a semiconductor element, a sealing resin that seals the semiconductor element to form a package, an island in which the semiconductor element is fixed to an upper surface and at least a back surface is exposed from the sealing resin, and the semiconductor element Lead terminals that are connected to each other through an electrical connection means, and a part of the side surface and the back surface are exposed from the sealing resin, and a lead that is located on the side of the package opposite to the back surface of the lead terminal. And a protective film formed at least in the vicinity of the position where the terminal upper surface is disposed. A fillet made of solder is formed on the side that divides the side surface of the package and the back surface of the lead terminal, the lead terminal disposed in the vicinity thereof, and the mounting substrate.

本発明によれば、高い信頼性を実現する半導体装置、及びその製造方法を提供することができるという優れた効果を有する。   According to the present invention, there is an excellent effect that it is possible to provide a semiconductor device that realizes high reliability and a manufacturing method thereof.

実施形態１に係る半導体装置の模式的上面図。FIG. 3 is a schematic top view of the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の模式的裏面図。FIG. 2 is a schematic back view of the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の模式的側面図。FIG. 2 is a schematic side view of the semiconductor device according to the first embodiment. 図１ＢのＩＤ−ＩＤ切断部断面図。ID-ID cutting part sectional drawing of FIG. 1B. 実施形態１に係る半導体装置を実装基板に実装した場合の部分拡大断面図。FIG. 3 is a partial enlarged cross-sectional view when the semiconductor device according to the first embodiment is mounted on a mounting substrate. 実施形態１に係るディッピング装置の説明図。1 is an explanatory diagram of a dipping device according to a first embodiment. 実施形態１に係る半導体装置の製造工程の説明図。FIG. 6 is an explanatory diagram of a manufacturing process of the semiconductor device according to the first embodiment. 実施形態２に係る半導体装置の模式的断面図。FIG. 4 is a schematic cross-sectional view of a semiconductor device according to a second embodiment. 実施形態２に係る半導体装置の製造工程の説明図。FIG. 10 is an explanatory diagram of a manufacturing process of the semiconductor device according to the second embodiment. 実施形態３に係る半導体装置の模式的裏面図。FIG. 6 is a schematic back view of a semiconductor device according to a third embodiment. 図６ＡのＶＩＢ−ＶＩＢ切断部断面図。FIG. 6B is a cross-sectional view of the VIB-VIB cut portion of FIG. 6A. 従来例に係る半導体装置の模式的裏面図。The typical back view of the semiconductor device which concerns on a prior art example. 従来例に係る半導体装置の模式的側面図。The typical side view of the semiconductor device which concerns on a prior art example. 図７ＡのＶＩＩＣ−ＶＩＩＣ切断部断面図。FIG. 7B is a cross-sectional view of the VIIC-VIIC cut portion of FIG. 7A. 特許文献１に開示された半導体装置の模式的断面図。FIG. 6 is a schematic cross-sectional view of a semiconductor device disclosed in Patent Document 1. 特許文献２に開示された半導体装置の模式的断面図。FIG. 6 is a schematic cross-sectional view of a semiconductor device disclosed in Patent Document 2.

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。   Hereinafter, an example of an embodiment to which the present invention is applied will be described. It goes without saying that other embodiments may also belong to the category of the present invention as long as they match the gist of the present invention. Moreover, the size and ratio of each member in the following drawings are for convenience of explanation, and are different from actual ones.

［実施形態１］
図１Ａに、本実施形態１に係る底面端子型の半導体装置の模式的上面図を、図１Ｂに、その模式的裏面図を示す。また、図１Ｃに、本実施形態１に係る半導体装置の模式的側面図を、図１Ｄに、図１ＢのＩＤ−ＩＤ切断部断面図を示す。 [Embodiment 1]
FIG. 1A is a schematic top view of a bottom terminal type semiconductor device according to the first embodiment, and FIG. 1B is a schematic back view thereof. 1C is a schematic side view of the semiconductor device according to the first embodiment, and FIG. 1D is a cross-sectional view taken along the ID-ID section in FIG. 1B.

半導体装置５０は、アイランド１、半導体素子２、電極として機能するリード端子３、ボンディングワイヤ４、半導体素子を覆ってパッケージを構成する封止樹脂５、保護皮膜６を備えている。アイランド１は、例えば、銅系の金属製フレームにより構成される。アイランド１は、基体として機能する。アイランド１の裏面は、封止樹脂５から露出するように形成されている。アイランド１の材料は、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。例えば、銅系の金属製フレームに代えて、鉄系の金属製フレームを用いてもよい。   The semiconductor device 50 includes an island 1, a semiconductor element 2, a lead terminal 3 that functions as an electrode, a bonding wire 4, a sealing resin 5 that covers the semiconductor element and forms a package, and a protective film 6. The island 1 is composed of, for example, a copper metal frame. The island 1 functions as a substrate. The back surface of the island 1 is formed so as to be exposed from the sealing resin 5. The material of the island 1 can be variously modified without departing from the spirit of the present invention. For example, instead of a copper-based metal frame, an iron-based metal frame may be used.

半導体素子２は、アイランド１の上面に固着されている。半導体素子２は、例えば、ＧａＡｓ等の半導体基板に所定の素子が形成されたものである。半導体素子２のアイランド１への固着は、例えば、Ａｇペースト等により接着することにより行うことができる。半導体素子１とアイランド１との接着材としては、特に限定されるものではなく、公知の材料を制限なく用いることができる。一例として、上記Ａｇの他、ＡｕＳｎや半田を挙げることができる。   The semiconductor element 2 is fixed to the upper surface of the island 1. The semiconductor element 2 is obtained by forming a predetermined element on a semiconductor substrate such as GaAs. The semiconductor element 2 can be fixed to the island 1 by, for example, bonding with an Ag paste or the like. The adhesive material between the semiconductor element 1 and the island 1 is not particularly limited, and a known material can be used without limitation. As an example, in addition to the above Ag, AuSn and solder can be cited.

リード端子３は、半導体素子２と電気的接続手段として機能するボンディングワイヤ４を介して接続されている。リード端子３は、図１Ｂに示すように、半導体装置５０の裏面の外周部に露出するように形成されている。すなわち、アイランド１と同様に、封止樹脂５からその裏面が露出するように形成されている。   The lead terminal 3 is connected to the semiconductor element 2 via a bonding wire 4 that functions as an electrical connection means. As shown in FIG. 1B, the lead terminal 3 is formed so as to be exposed at the outer peripheral portion of the back surface of the semiconductor device 50. That is, like the island 1, the back surface is formed to be exposed from the sealing resin 5.

本実施形態１においては、半導体装置５０の裏面において、対向する２辺に互いに対向するように合計６つのリード端子３が形成されている。そして、この対向する２辺側の側面において、リード端子３の一部が露出している。詳しくは、後述する。   In the first embodiment, a total of six lead terminals 3 are formed on the back surface of the semiconductor device 50 so as to face each other on the two opposite sides. A part of the lead terminal 3 is exposed on the side surfaces on the two opposite sides. Details will be described later.

図１Ｂに示すリード端子３の数や配置位置などは、一例であって、種々の変形が可能である。例えば、半導体装置５０の裏面において、４辺にリード端子３を複数配設するようにしてもよい。また、リード端子３の一部に、側面が露出しないものが形成されていてもよい。また、リート端子３の側面として、一面の一部が露出している例について述べたが、リード端子をパッケージのコーナー部に設け、リード端子の側面のうちの二面について、それぞれ一部が露出するように構成してもよい。   The number and arrangement position of the lead terminals 3 shown in FIG. 1B are examples, and various modifications are possible. For example, a plurality of lead terminals 3 may be arranged on the four sides on the back surface of the semiconductor device 50. Further, a part of the lead terminal 3 whose side surface is not exposed may be formed. In addition, an example in which a part of one surface is exposed as the side surface of the REIT terminal 3 is described. You may comprise.

リード端子３の裏面とは反対側の面（以下、「上面」と云う）の一部、若しくは全面には、導電性皮膜７が施されている。導電性皮膜７は、必ずしも設けなくてもよいが、導電性皮膜を、少なくともボンディングワイヤ４と接触する位置に導電性皮膜７を設けることにより、ボンディング強度を高めることができる。導電性皮膜７は、特に限定されないが、本実施形態１においては、Ａｇでメッキ処理することにより形成する。Ａｇに代えて、ＡｕやＮｉなども好適な例として挙げることができるが、本発明の趣旨を逸脱しない範囲において、種々の導電性皮膜を適用することができる。   A conductive film 7 is applied to a part or the entire surface of the lead terminal 3 opposite to the back surface (hereinafter referred to as “upper surface”). Although the conductive film 7 is not necessarily provided, the bonding strength can be increased by providing the conductive film 7 at least at a position where it is in contact with the bonding wire 4. The conductive film 7 is not particularly limited, but is formed by plating with Ag in the first embodiment. In place of Ag, Au, Ni, and the like can be cited as suitable examples, but various conductive films can be applied without departing from the spirit of the present invention.

ボンディングワイヤ４は、図１Ｄに示すように、半導体素子２の表面と、リード端子３の露出面とは反対側の面（「上面」）の間を電気的に接続している。なお、電気的接続手段としては、本発明の趣旨を逸脱しない範囲において、他の構成を適用することができる。   As shown in FIG. 1D, the bonding wire 4 electrically connects the surface of the semiconductor element 2 and the surface opposite to the exposed surface of the lead terminal 3 (“upper surface”). In addition, as an electrical connection means, another structure can be applied in the range which does not deviate from the meaning of this invention.

封止樹脂５は、半導体素子２を封止してパッケージを構成している。封止樹脂５としては、特に限定されないが、例えばエポキシ樹脂を用いることができる。   The sealing resin 5 seals the semiconductor element 2 to constitute a package. Although it does not specifically limit as sealing resin 5, For example, an epoxy resin can be used.

保護皮膜６は、半導体装置５０の側面のうち、リード端子３の上面が配置されている位置、及びその近傍に少なくとも形成する。本実施形態１においては、パッケージの側面と、リード端子３の裏面とを区画する辺、及びその近傍に配置されるリード端子３の側面が露出するように、当該部分を含む高さの側面部分以外のパッケージ側面を保護皮膜６により被覆した（図１Ｃ，図１Ｄ参照）。換言すると、半導体装置５０の側面のうち、下側からリード端子３の側面の途中までの高さが、保護皮膜６により覆われていない構成となっている。   The protective film 6 is formed at least at the position where the upper surface of the lead terminal 3 is disposed and the vicinity thereof on the side surface of the semiconductor device 50. In the first embodiment, the side portion of the height including the side is exposed so that the side defining the side surface of the package and the back surface of the lead terminal 3 and the side surface of the lead terminal 3 disposed in the vicinity thereof are exposed. The package side surfaces other than those were covered with a protective film 6 (see FIGS. 1C and 1D). In other words, of the side surfaces of the semiconductor device 50, the height from the lower side to the middle of the side surfaces of the lead terminals 3 is not covered by the protective film 6.

保護皮膜６は、絶縁性材料により構成する。保護皮膜６の材料としては、絶縁性材料であり、被覆性に優れるものであれば特に限定されないが、ポリイミド系樹脂、エポキシ系樹脂、テフロン系樹脂を好適な例として挙げることができる。本実施形態１においては、ポリイミド系樹脂を用いた。保護皮膜６の膜厚は、特に限定されないが、外形の精度確保、及び小型化を実現する観点より、０．１μｍ以上、１００μｍ以下とすることが好ましい。本実施形態１においては、保護皮膜６の膜厚を約２０μｍとした。   The protective film 6 is made of an insulating material. The material of the protective coating 6 is not particularly limited as long as it is an insulating material and has excellent covering properties, but preferred examples include polyimide resins, epoxy resins, and Teflon resins. In the first embodiment, a polyimide resin is used. The film thickness of the protective film 6 is not particularly limited, but is preferably 0.1 μm or more and 100 μm or less from the viewpoint of ensuring the accuracy of the outer shape and realizing miniaturization. In Embodiment 1, the protective film 6 has a thickness of about 20 μm.

図２に、半導体装置５０を実装基板９に実装したときの、部分拡大断面図を示す。実装基板９に半導体装置５０を半田接続することにより、リード端子３の表面が露出する側面領域から実装基板９にわたって半田からなるフィレット８が形成される。フィレット８は、図２に示すように、通常、表面が凹んだ形状をしている。フィレット８を設けることにより、半導体装置５０の実装強度を高めることができる。   FIG. 2 shows a partially enlarged cross-sectional view when the semiconductor device 50 is mounted on the mounting substrate 9. By connecting the semiconductor device 50 to the mounting substrate 9 by soldering, a fillet 8 made of solder is formed from the side surface region where the surface of the lead terminal 3 is exposed to the mounting substrate 9. As shown in FIG. 2, the fillet 8 usually has a concave shape on the surface. By providing the fillet 8, the mounting strength of the semiconductor device 50 can be increased.

ＱＦＮ型において、ＳＯＰ（Small Outline Package）型やＳＯＪ（Small Outline J-leaded package）型のようにリード端子がパッケージ側面より露出していないものは、実装強度に特に注意する必要がある。上記特許文献１や２においては、前述したように、フィレットを形成することができなかった。そのため、半導体装置の実装強度が弱いという問題があった。   In the QFN type, when the lead terminal is not exposed from the side of the package, such as SOP (Small Outline Package) type and SOJ (Small Outline J-leaded package) type, it is necessary to pay particular attention to the mounting strength. In Patent Documents 1 and 2, the fillet cannot be formed as described above. Therefore, there is a problem that the mounting strength of the semiconductor device is weak.

本実施形態１によれば、保護皮膜６をフィレット８の形成領域に設けない構成としている。このため、実装基板９に半田接続する際に、リード端子３の側面にフィレット８を形成することができる。半導体装置５０の実装強度を高めることができるので、信頼性の高い半導体装置を提供することができる。   According to the first embodiment, the protective film 6 is not provided in the area where the fillet 8 is formed. For this reason, the fillet 8 can be formed on the side surface of the lead terminal 3 when soldered to the mounting substrate 9. Since the mounting strength of the semiconductor device 50 can be increased, a highly reliable semiconductor device can be provided.

また、半導体装置５０の側面のうち、リード端子３の上面が配置されている位置、及びその近傍に少なくとも保護皮膜６を形成することにより、ボンディングワイヤ４に半田食われ（半田溶食）が発生し、ワイヤーが断裂して導通不良が生じることを防止することができる。   Further, at least the protective film 6 is formed in the vicinity of the position where the upper surface of the lead terminal 3 is disposed in the side surface of the semiconductor device 50, and solder erosion (solder erosion) occurs in the bonding wire 4. And it can prevent that a wire breaks and a conduction defect arises.

次に、本実施形態１に係る半導体装置５０の製造方法について、図３Ａ，図３Ｂを参照しつつ説明する。まず、公知の方法に従って、アイランド１、半導体素子２、リード端子３、ボンディングワイヤ４を封止樹脂５によって封止する。そして、ダイシングカットにより個片分離することにより半導体パッケージ５１を得る（図３Ｂ参照）。   Next, a method for manufacturing the semiconductor device 50 according to the first embodiment will be described with reference to FIGS. 3A and 3B. First, the island 1, the semiconductor element 2, the lead terminal 3, and the bonding wire 4 are sealed with a sealing resin 5 in accordance with a known method. Then, the semiconductor package 51 is obtained by separating the pieces by dicing cut (see FIG. 3B).

次に、保護皮膜６を形成する樹脂、又はこれらを有機溶剤に溶解した溶液、若しくは分散した分散液からなるディッピング液１１を収容したディッピング装置１５を用意する（図３Ａ参照）。ディッピング液は、液状のポリイミド系、エポキシ系、テフロン（登録商標）系の樹脂、またはそれらを溶解又は分散した有機溶剤などを好適に用いることができる。ディッピング装置１５には、例えば、底面に固設され、上方に向かって延在されたバネなどの弾性部材１３が設けられている。   Next, a dipping device 15 containing a dipping solution 11 made of a resin for forming the protective film 6 or a solution obtained by dissolving these in an organic solvent or a dispersed dispersion is prepared (see FIG. 3A). As the dipping liquid, a liquid polyimide-based, epoxy-based, Teflon (registered trademark) -based resin, or an organic solvent in which these are dissolved or dispersed can be suitably used. For example, the dipping device 15 is provided with an elastic member 13 such as a spring fixed on the bottom surface and extending upward.

弾性部材１３の先端部には、表面カバー治具１２が取り付けられている。表面カバー治具１２に付勢力を加えることにより、弾性部材１３は、底面側に収縮するように構成されている。弾性部材１３に代えて、半導体パッケージ５１の浸漬深さを規制するストッパーなどを設けてもよい。ストッパーの高さを調節可能とすることにより、用途に応じて高さを調節したり、他の種類の半導体装置と共用して用いることができる。   A surface cover jig 12 is attached to the tip of the elastic member 13. By applying a biasing force to the surface cover jig 12, the elastic member 13 is configured to contract toward the bottom surface side. Instead of the elastic member 13, a stopper or the like for regulating the immersion depth of the semiconductor package 51 may be provided. By making the height of the stopper adjustable, the height can be adjusted according to the application, or it can be used in common with other types of semiconductor devices.

上記工程を経て得られた半導体パッケージ５１の裏面を、ピックアップノズル１０によりピックアップする（図３Ｂ参照）。そして、半導体パッケージ５１の上面を、表面カバー治具１２に当接させる。そして、付勢力を加えることにより、ピックアップノズル１０に取り付けられた半導体パッケージ５１をディッピング液１１に浸漬する。より具体的には、半導体パッケージ５１の側面のうち、リード端子３の上面が配置されている位置、及びその近傍がディッピング装置１５内のディッピング液１１に浸漬するように、ディッピングを実施する。   The back surface of the semiconductor package 51 obtained through the above steps is picked up by the pickup nozzle 10 (see FIG. 3B). Then, the upper surface of the semiconductor package 51 is brought into contact with the surface cover jig 12. Then, the semiconductor package 51 attached to the pickup nozzle 10 is immersed in the dipping liquid 11 by applying an urging force. More specifically, the dipping is performed so that the position where the upper surface of the lead terminal 3 is disposed and the vicinity thereof in the side surface of the semiconductor package 51 are immersed in the dipping liquid 11 in the dipping device 15.

その後、半導体パッケージ５１を取り出し、乾燥する。これらの工程を経て、半導体装置５０が製造される。   Thereafter, the semiconductor package 51 is taken out and dried. The semiconductor device 50 is manufactured through these steps.

なお、半導体装置５０の側面のうち、フィレット８を形成する領域に、有機溶剤が塗布されるのを確実に防止するために、当該領域を仮保護膜などにより隠した状態でディッピングを実施してもよい。   In addition, in order to prevent the organic solvent from being applied to the region where the fillet 8 is to be formed on the side surface of the semiconductor device 50, dipping is performed with the region hidden by a temporary protective film or the like. Also good.

本実施形態１によれば、半導体装置５０側面のうち、ボンディングワイヤ接続側のリード端子３の上面が配置される位置、及びその近傍を保護皮膜６で覆うことにより、リード端子３の上面に形成した導電性皮膜７と、実装基板時に用いる半田のフィレット８との距離を確保することができる。このため、フィレット８と導電性皮膜７が接触することを防止することができる。すなわち、半田と導電性皮膜７が接触することを防止することができる。これにより、半導体装置５０内部への半田侵入によるワイヤー断裂を防ぐことができる。しかも、リード端子３の裏面と側面を区画する辺及びその近傍を保護皮膜６により被覆しないことにより、半導体装置５０をプリント回路基板等に実装する際に、リード端子３にフィレットを形成することができる。その結果、実装強度を確保することができる。   According to the first embodiment, the surface of the semiconductor device 50 is formed on the upper surface of the lead terminal 3 by covering the position where the upper surface of the lead terminal 3 on the bonding wire connecting side is disposed and the vicinity thereof with the protective film 6. The distance between the conductive film 7 and the solder fillet 8 used for the mounting substrate can be secured. For this reason, it can prevent that the fillet 8 and the electroconductive film | membrane 7 contact. That is, the contact between the solder and the conductive film 7 can be prevented. As a result, wire breakage due to solder penetration into the semiconductor device 50 can be prevented. In addition, by not covering the sides that separate the back and side surfaces of the lead terminal 3 and the vicinity thereof with the protective film 6, a fillet can be formed on the lead terminal 3 when the semiconductor device 50 is mounted on a printed circuit board or the like. it can. As a result, mounting strength can be ensured.

特許文献１においては、パッケージ裏面を粘着テープに貼り付ける工程を経るため、少なからず粘着糊の影響を受けてしまう。さらに、粘着テープからパッケージを突き上げてはがす際に、塗布した皮膜は、個片化されていないため、ピックアップミスや個片化時のカスがパッケージに付着するという問題がある。   In patent document 1, since it passes through the process which affixes the package back surface to an adhesive tape, it will receive the influence of an adhesive paste not a little. Further, when the package is pushed up and peeled off from the adhesive tape, the applied film is not separated into individual pieces, so that there is a problem that pick-up mistakes and debris at the time of separation are attached to the package.

特許文献２においては、２段階のダイシング工程を有している。このため、ダイシング精度の影響で、保護皮膜３０６を薄膜化することが非常に困難となる。このため、パッケージの小型化の妨げとなっていた。   Patent Document 2 has a two-stage dicing process. For this reason, it is very difficult to reduce the thickness of the protective film 306 due to the influence of dicing accuracy. For this reason, it has been an obstacle to miniaturization of the package.

本実施形態１に係る製造方法によれば、保護皮膜６をディッピングで形成することにより、粘着テープに貼り付いた状態で塗布することによって生じるピックアップミスや、皮膜カスの付着を防止することができる。さらに、ダイシング精度に依存しない薄膜が得られることにより、半導体装置５０の小型化が可能となる。その結果、高信頼性を維持しつつ、安価で小型化が容易な半導体パッケージを提供することができる。   According to the manufacturing method according to the first embodiment, by forming the protective film 6 by dipping, it is possible to prevent pick-up mistakes and adhesion of film residue caused by application in a state of being attached to the adhesive tape. . Furthermore, since a thin film that does not depend on the dicing accuracy is obtained, the semiconductor device 50 can be reduced in size. As a result, it is possible to provide a semiconductor package that is inexpensive and easy to downsize while maintaining high reliability.

［実施形態２］
次に、上記実施形態１とは異なる半導体装置の一例について説明する。なお、以降の図において、上記実施形態と同一の要素部材には、同一の符号を付し、適宜その説明を省略する。 [Embodiment 2]
Next, an example of a semiconductor device different from the first embodiment will be described. In the following drawings, the same reference numerals are given to the same element members as those in the above embodiment, and the description thereof is omitted as appropriate.

本実施形態２に係る半導体装置は、以下の点を除く基本的な構成は、上記実施形態１と同様である。すなわち、上記実施形態１においては、半導体装置５０の上面には、保護皮膜６が形成されていなかったのに対し、本実施形態２においては、半導体装置の上面に保護皮膜が形成されている点において相違する。   The basic configuration of the semiconductor device according to the second embodiment is the same as that of the first embodiment except for the following points. That is, the protective film 6 is not formed on the upper surface of the semiconductor device 50 in the first embodiment, whereas the protective film is formed on the upper surface of the semiconductor device in the second embodiment. Is different.

図４に、本実施形態２に係る半導体装置５０ａの切断部断面図を示す。保護皮膜６ａは、半導体装置５０の側面に関しては、上記実施形態１と同様の位置に被覆されている。一方、保護皮膜６ａは、上記実施形態１とは異なり、半導体装置５０の上面全体を被覆するように形成されている。   FIG. 4 is a cross-sectional view of a cut portion of the semiconductor device 50a according to the second embodiment. The protective film 6 a is covered at the same position as in the first embodiment with respect to the side surface of the semiconductor device 50. On the other hand, unlike the first embodiment, the protective film 6 a is formed so as to cover the entire upper surface of the semiconductor device 50.

本実施形態２に係る半導体装置５０ａは、例えば、図５に示すようなディッピング装置１５ａを用いることにより製造することができる。ピックアップノズル１０により、半導体装置５０ａの浸漬深さを規制するようにしてもよいし、ディッピング装置１５ａ内に半導体装置の浸漬深さを規制するストッパーなどを設けるようにしてもよい。また、上記実施形態１に記載したように、仮保護皮膜などを利用して、フィレット形成位置に対して、有機溶剤の塗布を確実に防止するようにしてもよい。なお、図５のディッピング装置１５ａを用い、半導体パッケージ５１の上面に仮保護皮膜などを被覆して、上記実施形態１に係る半導体装置５０を製造することもできる。   The semiconductor device 50a according to the second embodiment can be manufactured by using, for example, a dipping device 15a as shown in FIG. The immersion depth of the semiconductor device 50a may be regulated by the pickup nozzle 10, or a stopper for regulating the immersion depth of the semiconductor device may be provided in the dipping device 15a. Further, as described in the first embodiment, application of an organic solvent may be reliably prevented at the fillet forming position using a temporary protective film or the like. The semiconductor device 50 according to the first embodiment can be manufactured by using the dipping device 15a of FIG. 5 and covering the upper surface of the semiconductor package 51 with a temporary protective film or the like.

本実施形態２に係る半導体装置５０ａによれば、上記実施形態１と同様の効果を得ることができる。   According to the semiconductor device 50a according to the second embodiment, the same effect as in the first embodiment can be obtained.

［実施形態３］
本実施形態３に係る半導体装置は、以下の点を除く基本的な構成は、上記実施形態１と同様である。すなわち、上記実施形態１においては、アイランド１の側面が露出していなかったのに対し、本実施形態３においては、アイランドの側面が露出している点において相違する。 [Embodiment 3]
The basic configuration of the semiconductor device according to the third embodiment is the same as that of the first embodiment except for the following points. That is, in the first embodiment, the side surface of the island 1 is not exposed, but in the third embodiment, the side surface of the island is exposed.

図６Ａに、本実施形態３に係る半導体装置５０ａの模式的裏面図を、図６Ｂに、図６ＡのＶＩＢ−ＶＩＢ切断部断面図を示す。図６Ａに示すように、リード端子３ｂは、一の辺近傍に３つ配設されている。アイランド１ｂは、リード端子３ｂが露出している側面とは対向する側面において、その一部が露出している（図６Ｂ参照）。   6A is a schematic back view of the semiconductor device 50a according to the third embodiment, and FIG. 6B is a sectional view taken along the line VIB-VIB in FIG. 6A. As shown in FIG. 6A, three lead terminals 3b are arranged near one side. A part of the island 1b is exposed on the side surface opposite to the side surface where the lead terminal 3b is exposed (see FIG. 6B).

本実施形態３に係る半導体装置５０ｂによれば、実装基板に実装する際に、リード端子３ｂの側面のみならず、アイランド１ｂの側面においても、フィレットを形成することができる。   According to the semiconductor device 50b according to the third embodiment, the fillet can be formed not only on the side surface of the lead terminal 3b but also on the side surface of the island 1b when mounted on the mounting substrate.

本実施形態３に係る半導体装置５０ｂによれば、上記実施形態１と同様の効果を得ることができる。   According to the semiconductor device 50b according to the third embodiment, the same effect as in the first embodiment can be obtained.

なお、上記実施形態１〜３は、本発明の一例であり、本発明の趣旨を逸脱しない範囲において、種々の変形が可能である。製造方法においても一例であり、例えば、ディッピング方式以外の方法により半導体装置を製造することもできる。   The first to third embodiments are examples of the present invention, and various modifications can be made without departing from the spirit of the present invention. The manufacturing method is also an example. For example, a semiconductor device can be manufactured by a method other than the dipping method.

１ 金属製フレーム
２ 半導体素子
３ 電極
４ ボンディングワイヤ
５ 封止樹脂
６ 保護皮膜
７ 導電性皮膜
８ フィレット
９ 実装基板
１０ ピックアップノズル
１１ ディッピング液
１２ 表面カバー治具
１３ 弾性部材
５０ 半導体装置 DESCRIPTION OF SYMBOLS 1 Metal frame 2 Semiconductor element 3 Electrode 4 Bonding wire 5 Sealing resin 6 Protective film 7 Conductive film 8 Fillet 9 Mounting substrate 10 Pickup nozzle 11 Dipping liquid 12 Surface cover jig 13 Elastic member 50 Semiconductor device

Claims (7)

半導体素子と、
前記半導体素子を封止してパッケージを構成する封止樹脂と、
上面に前記半導体素子が固着され、少なくとも裏面が前記封止樹脂から露出するアイランドと、
前記半導体素子と電気的接続手段を介して接続され、側面の一部、及び裏面が前記封止樹脂から露出するリード端子と、
前記パッケージの側面のうち、前記リード端子の裏面とは反対側に位置するリード端子上面が配置されている位置及びその近傍に少なくとも形成された保護皮膜と、
を備え、
前記パッケージの側面と、前記リード端子の裏面とを区画する辺、及びその近傍に配置される前記リード端子は、当該リード端子の側面が露出するように形成されている半導体装置。 A semiconductor element;
A sealing resin for sealing the semiconductor element to form a package;
An island in which the semiconductor element is fixed to the upper surface and at least the back surface is exposed from the sealing resin;
A lead terminal connected to the semiconductor element through an electrical connection means, a part of a side surface, and a back surface exposed from the sealing resin;
Of the side surface of the package, a protective film formed at least in the vicinity of the position where the top surface of the lead terminal located on the opposite side of the back surface of the lead terminal is disposed,
With
The semiconductor device in which the side which divides the side of the package and the back of the lead terminal, and the lead terminal arranged in the vicinity thereof are formed so that the side of the lead terminal is exposed. 前記リード端子の上面のうち、少なくとも前記電気接続手段との接触部には、導電性皮膜が形成されていることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a conductive film is formed on at least a contact portion of the upper surface of the lead terminal with the electrical connection means. 前記保護皮膜は、ポリイミド系樹脂、エポキシ系樹脂、又はテフロン系樹脂から選ばれる樹脂であることを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film is a resin selected from a polyimide resin, an epoxy resin, or a Teflon resin. 前記保護皮膜の膜厚は、０．１μｍ以上、１００μｍ以下であることを特徴とする請求項１〜３に記載の半導体装置。   The semiconductor device according to claim 1, wherein the protective film has a thickness of 0.1 μm or more and 100 μm or less. 前記アイランドは、その側面の一部が、前記封止樹脂から露出する部分を有し、
前記保護皮膜は、前記パッケージの側面のうち、前記アイランドの裏面とは反対側に位置するアイランド上面が配置されている位置、及びその近傍に、さらに形成されており、
前記パッケージの側面と、前記アイランドの裏面とを区画する辺、及びその近傍に配置される前記アイランドは、当該アイランドの側面が露出するように形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。 The island has a part of a side surface exposed from the sealing resin,
The protective coating is further formed at the position where the island upper surface located on the opposite side of the back surface of the island from the side surface of the package is disposed, and in the vicinity thereof,
5. The side that divides the side surface of the package and the back surface of the island and the island disposed in the vicinity thereof are formed so that the side surface of the island is exposed. The semiconductor device according to any one of the above. アイランドの上面に固着された半導体素子、及び前記アイランドに一端が接近するリード端子を用意し、
封止樹脂によりパッケージを形成し、
ダイシングカットにより、前記パッケージを個片分離し、
前記パッケージの表面に形成する保護皮膜を形成するためのディッピング液に、前記パッケージの上面側から、保護皮膜を形成したい位置まで前記ディッピング液に浸漬させ、
その後、乾燥により保護皮膜を形成する半導体装置の製造方法。 Prepare a semiconductor element fixed to the upper surface of the island, and a lead terminal having one end approaching the island,
Form a package with sealing resin,
The package is separated into pieces by dicing cut,
In a dipping solution for forming a protective film to be formed on the surface of the package, from the upper surface side of the package to a position where a protective film is desired to be immersed in the dipping solution,
Then, the manufacturing method of the semiconductor device which forms a protective film by drying. 実装基板に半導体装置を半田接続により搭載した電子機器であって、
半導体装置は、
半導体素子と、
前記半導体素子を封止してパッケージを構成する封止樹脂と、
上面に前記半導体素子が固着され、少なくとも裏面が前記封止樹脂から露出するアイランドと、
前記半導体素子と電気的接続手段を介して接続され、側面の一部、及び裏面が前記封止樹脂から露出するリード端子と、
前記パッケージの側面のうち、前記リード端子の裏面とは反対側に位置するリード端子上面が配置されている位置及びその近傍に少なくとも形成された保護皮膜と、
を備え、
前記パッケージの側面と、前記リード端子の裏面とを区画する辺、及びその近傍に配置される前記リード端子側面、及び前記実装基板には、半田よりなるフィレットが形成されている電子機器。 An electronic device in which a semiconductor device is mounted on a mounting board by soldering,
Semiconductor devices
A semiconductor element;
A sealing resin for sealing the semiconductor element to form a package;
An island in which the semiconductor element is fixed to the upper surface and at least the back surface is exposed from the sealing resin;
A lead terminal connected to the semiconductor element through an electrical connection means, a part of a side surface, and a back surface exposed from the sealing resin;
Of the side surface of the package, a protective film formed at least in the vicinity of the position where the top surface of the lead terminal located on the opposite side of the back surface of the lead terminal is disposed,
With
An electronic device in which a fillet made of solder is formed on a side that divides the side surface of the package and the back surface of the lead terminal, the side surface of the lead terminal arranged in the vicinity thereof, and the mounting substrate.
JP2009191790A 2009-08-21 2009-08-21 Semiconductor device and method of manufacturing the same, as well as electronic apparatus Pending JP2011044585A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009191790A JP2011044585A (en) 2009-08-21 2009-08-21 Semiconductor device and method of manufacturing the same, as well as electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009191790A JP2011044585A (en) 2009-08-21 2009-08-21 Semiconductor device and method of manufacturing the same, as well as electronic apparatus

Publications (1)

Publication Number Publication Date
JP2011044585A true JP2011044585A (en) 2011-03-03

Family

ID=43831783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009191790A Pending JP2011044585A (en) 2009-08-21 2009-08-21 Semiconductor device and method of manufacturing the same, as well as electronic apparatus

Country Status (1)

Country Link
JP (1) JP2011044585A (en)

Similar Documents

Publication Publication Date Title
US20220102166A1 (en) Leadframe package with pre-applied filler material
US20210143089A1 (en) Semiconductor package with wettable flank
US9431273B2 (en) Method for manufacturing a resin-encapsulated semiconductor device
US8685795B2 (en) Flank wettable semiconductor device
KR102054385B1 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
US8076181B1 (en) Lead plating technique for singulated IC packages
US8421199B2 (en) Semiconductor package structure
US7932587B2 (en) Singulated semiconductor package
US9679835B2 (en) Method of manufacturing resin-encapsulated semiconductor device, and lead frame
JP7089388B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
US20130161802A1 (en) Semiconductor package having electrical connecting structures and fabrication method thereof
TWI692069B (en) Semiconductor device and method of manufacturing semiconductor device
KR20150109284A (en) Semiconductor device and method of manufacturing the same
US20130009311A1 (en) Semiconductor carrier, package and fabrication method thereof
US10748827B2 (en) Packaged semiconductor devices for high voltage with die edge protection
KR101868760B1 (en) Hall sensor manufacturing method, hall sensor, and lens module
US20110108967A1 (en) Semiconductor chip grid array package and method for fabricating same
JP2006165411A (en) Semiconductor device and manufacturing method thereof
EP3319122B1 (en) Semiconductor device with wettable corner leads
US20220173017A1 (en) Semiconductor device
JP2011044585A (en) Semiconductor device and method of manufacturing the same, as well as electronic apparatus
US11227820B2 (en) Through hole side wettable flank
TWI837892B (en) Method of forming a packaged semiconductor device having enhanced wettable flank and structure
JP6923299B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
US9123699B1 (en) Formation of package pins in semiconductor packaging