JP2011039741A - Board warp analysis method, board warp analysis system, and board warp analysis program - Google Patents
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Abstract
Description
本発明は、例えばリフロー工程において基板に発生する反りを解析する基板反り解析方法、基板反り解析システム、および基板反り解析プログラムに関する。 The present invention relates to a substrate warpage analysis method, a substrate warpage analysis system, and a substrate warpage analysis program for analyzing, for example, warpage generated on a substrate in a reflow process.
近年、電子機器の軽量化、薄型化、小型化が急速に進んでおり、筐体に組み込む電子部品やプリント基板も小型化や薄型化が必須となっている。また、電子機器の実装部品の小型化や薄型化に伴い、実装技術についてはより高密度や高信頼性が要求されている。
そこで、電子部品をはんだ材でプリント配線基板に搭載するリフロー工程で基板が加熱されると、使用している各種材料の熱膨張係数の差から電子部品やプリント基板に反りが発生する。また、電子部品やプリント基板が反りによって変形した状態で接続されると、はんだ材の未融合が生じやすく接続信頼性を低下させる可能性のあることが指摘されている。また、基板が薄くなると曲げ剛性がより低下するため、基板の反りが発生しやすくなる。このため、リフロー時の反り挙動を事前に予測することが重要である。
In recent years, electronic devices have been rapidly reduced in weight, thickness, and size, and electronic components and printed boards to be incorporated in a housing are also required to be reduced in size and thickness. Further, with the downsizing and thinning of mounting parts of electronic devices, higher density and higher reliability are required for mounting technology.
Therefore, when the substrate is heated in a reflow process in which the electronic component is mounted on the printed wiring board with a solder material, the electronic component or the printed circuit board is warped due to a difference in thermal expansion coefficient between various materials used. It has also been pointed out that when electronic components and printed circuit boards are connected in a state of being deformed due to warpage, solder materials are likely to be unfused and connection reliability may be reduced. Further, since the bending rigidity is further lowered when the substrate is thinned, the substrate is likely to be warped. For this reason, it is important to predict in advance the warping behavior during reflow.
しかし、実際に高温時の反りをモニターすることは非常に難しいため、関連する企業、大学、研究機関などでは、現在、有限要素法(FEM:Finite Element Method )を用いたシミュレーションによる予測技術が研究されている。
例えば、多層基板であるプリント配線基板の形状を表わすモデルデータを利用して、シミュレーションにおける基板の反りを解析するシステムが提案されている(特許文献1参考)。
また、FEM以外の予測方法としては、多層基板の反りを扱える多層ばり理論がある(非特許文献参考)。
However, it is very difficult to actually monitor the warping at high temperatures, so related companies, universities, research institutes, etc. are currently studying prediction technology by simulation using the Finite Element Method (FEM). Has been.
For example, a system that analyzes the warpage of a board in a simulation using model data representing the shape of a printed wiring board that is a multilayer board has been proposed (see Patent Document 1).
As a prediction method other than FEM, there is a multilayer beam theory that can handle warpage of a multilayer substrate (see Non-Patent Document).
しかしながら、プリント配線基板の層内に電子部品を埋め込んだ部品内蔵基板の反りを解析する場合、多層構造体を構成する層が電子部品によって面方向に連続した状態でない。このため、多層ばり理論を用いて基板に生じる反りを予測することができず、短時間かつ高精細に反りを演算することが困難となる問題がある。 However, when analyzing the warpage of the component-embedded substrate in which the electronic component is embedded in the layer of the printed wiring board, the layers constituting the multilayer structure are not in a state continuous in the plane direction by the electronic component. For this reason, there is a problem that it is difficult to predict the warpage generated in the substrate using the multilayer beam theory, and it is difficult to calculate the warp in a short time with high definition.
具体的に説明すると、FEMを用いた場合、離散化手法を用いて節点で構成される要素からモデル化していくことになるが、解析対象(基板)が薄くなるとアスペクト比(要素の縦横比)が悪化し、解析精度が低下するという1つ目の課題がある。
ここで、アスペクト比の悪化による解析精度の低下について説明すると、アスペクト比は理想的には1が好ましく、汎用FEMソフトではデフォルトが通常0.5となっており、この程度までなら解析精度への影響は小さい。しかし、デフォルトが0.5以下になった場合は、一般的に要素を細かくしてアスペクト比を改善させ、解析精度の低下を防止している。
More specifically, when FEM is used, modeling is performed from elements composed of nodes using a discretization method. However, when the analysis target (substrate) becomes thinner, the aspect ratio (element aspect ratio) There is a first problem that analysis accuracy deteriorates and analysis accuracy decreases.
Here, the decrease in the analysis accuracy due to the deterioration in the aspect ratio will be explained. Ideally, the aspect ratio is preferably 1, and the default is generally 0.5 in general-purpose FEM software. The impact is small. However, when the default is 0.5 or less, the aspect ratio is generally improved by reducing the elements to prevent the analysis accuracy from being lowered.
しかし、アスペクト比の悪い要素を細かくすると、要素を構成する節点は連続させる必要があることから、その周り全体も細かくする必要があり、全体の要素数が大幅に増加してしまう。よって、要素数が増加することにより、解析時間が増大するという2つ目の課題が出てくる。
例えば、長さが10mmで厚さが50μmであるLSIが長さが同じで8層の多層構造の基板に内蔵されているモデルを、2次元で作成する場合、LSIを1要素で作成するとアスペクト比は0.005となる。よって、アスペクト比を0.5とするためには、長さ方向に100分割する必要があり、800倍の要素が必要となる。
さらに、部品内蔵基板をマザーボードに実装したモデルで反り解析を行うと、要素の細かさがマザーボードのモデル作成にも波及し、要素数はさらに増加してしまう。
However, if an element with a poor aspect ratio is made fine, the nodes that make up the element need to be continuous, so the entire area must also be made fine, and the total number of elements increases significantly. Therefore, a second problem that analysis time increases as the number of elements increases occurs.
For example, if an LSI with a length of 10 mm and a thickness of 50 μm has the same length and is built in a multi-layer board with 8 layers, the model is created in two dimensions. The ratio is 0.005. Therefore, in order to set the aspect ratio to 0.5, it is necessary to divide it into 100 in the length direction, which requires 800 times as many elements.
Furthermore, if warpage analysis is performed with a model in which a component-embedded board is mounted on a motherboard, the fineness of the elements affects the creation of the motherboard model, and the number of elements further increases.
一方、このような要素数の増大に対しては、非特許文献1に記載されている多層ばり理論を用いる方法がある。多層ばり理論は、曲げモーメントと軸力、およびこれにより発生する多層ばりの変形との釣り合い式から反りを算出する方法で、要素からモデル化する必要がなく、多層構造のモデルに限定すればFEMよりも予測精度を高くすることができる。このため、
プリント配線基板の層内に電子部品を埋め込んだ部品内蔵基板を製作する場合、多層ばり理論を用いることにより、上述の1つ目の課題を改善することができる。
また、多層ばり理論を用いることにより、理論式の計算のみとなるので、上述の2つ目の課題も改善することができる。
On the other hand, for such an increase in the number of elements, there is a method using the multilayer beam theory described in Non-Patent
When manufacturing a component-embedded substrate in which an electronic component is embedded in a printed wiring board layer, the first problem described above can be improved by using the multilayer beam theory.
In addition, since the multilayer beam theory is used, only the theoretical formula is calculated, so that the second problem described above can also be improved.
しかし、この多層ばり理論は、あくまで各層が連続している必要があり、途中に他の材質を介在させることはできない。つまり、多層構造の厚さ方向にレベルが同じとなる層内に、異なる物質からなる電子部品と堆積層等とが積層されている場合、多層ばり理論を用いて基板に生じる反りを予測することができないという3つ目の課題が生じる。
したがって、3つ目の課題が解決できない以上、1つ目および2つ目の課題も解決することができない問題がある。
However, in this multilayer beam theory, each layer needs to be continuous, and other materials cannot be interposed in the middle. In other words, when electronic parts made of different materials and deposited layers are stacked in layers with the same level in the thickness direction of the multilayer structure, the warpage that occurs in the substrate is predicted using multilayer beam theory. The third problem that cannot be done arises.
Therefore, as long as the third problem cannot be solved, there is a problem that the first and second problems cannot be solved.
本発明は、このような事情を考慮し、上記の問題を解決すべくなされたものであって、その目的は、プリント配線基板の内層へ電子部品を埋め込んだ部品内蔵基板において発生する反りを高精度に予測することにより、設計段階での接続信頼性を向上させることができる基板反り予測システム、基板反り予測方法、および基板反り予測プログラムを提供することにある。 The present invention has been made in view of such circumstances and has been made to solve the above-described problems. The object of the present invention is to increase the warpage that occurs in a component-embedded substrate in which electronic components are embedded in the inner layer of a printed wiring board. An object of the present invention is to provide a substrate warpage prediction system, a substrate warpage prediction method, and a substrate warpage prediction program capable of improving connection reliability in the design stage by predicting with accuracy.
上記課題を解決するため、本発明は、第1の方向に積み重なる多層構造体の基板に生じる反りを解析する基板反り解析システムであって、前記第1の方向と交差する第2の方向に延びる層内に、異なる物性である第1の物質層と第2の物質層とを有する場合、前記基板の形状を表わすモデルデータをこの第1の物質層と第2の物質層の境界部分で前記第1の方向に仮想的に切断して、複数の分割パーツに分割する分割部と、多層ばり理論に従い各分割パーツの反りを算出する演算部と、前記演算部によって得られた反りに応じて各分割パーツを仮想的に変形させ、この変形された分割パーツを仮想的に結合させて基板を形成するとともに、前記分割パーツのそれぞれの反りに基づき前記基板全体の反りを算出する結合変換部とを備えることを特徴とする。 In order to solve the above problem, the present invention is a substrate warpage analysis system for analyzing warpage occurring in a substrate of a multilayer structure stacked in a first direction, and extends in a second direction intersecting the first direction. When the first material layer and the second material layer having different physical properties are included in the layer, the model data representing the shape of the substrate is obtained at the boundary between the first material layer and the second material layer. According to the warp obtained by the calculation unit, a division unit that virtually cuts in a first direction and divides into a plurality of divided parts, a calculation unit that calculates the warp of each divided part according to the multilayer beam theory A combined conversion unit that virtually deforms each divided part, virtually combines the deformed divided parts to form a substrate, and calculates a warp of the entire substrate based on each warp of the divided parts; To have And butterflies.
プリント配線基板の内層へ電子部品を埋め込んだ部品内蔵基板において発生する反りを、短時間かつ高精度に予測することにより、設計段階での接続信頼性を向上させることができる。 By predicting the warpage occurring in the component-embedded substrate in which the electronic component is embedded in the inner layer of the printed wiring board in a short time and with high accuracy, the connection reliability at the design stage can be improved.
[第1の実施形態]
次に、本発明に係る第1の実施形態について図面を参照して詳細に説明する。
図1は、本実施形態に係る基板反り解析システムの一例を示す概略図である。
[First Embodiment]
Next, a first embodiment according to the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic diagram illustrating an example of a substrate warpage analysis system according to the present embodiment.
図1に示す通り、本実施形態に係る基板反り解析システムは、入力装置1と、データ処理装置2と、記憶装置3と、出力装置4とを含む。また、データ処理装置2は、データ取り込み部21と、モデル作成部22と、モデル分割部23と、演算部24と、モデル結合部25と、データ変換部26とを含む。
入力装置1は、例えばCAD( Computer Aided Design )等を搭載した装置である。ユーザ(例えば、本実施形態に係る基板反り解析システムを利用して基板のモデルデータを解析する解析者)は、入力装置1を用いて、基板または電子部品の形状データを入力してモデルデータを生成し、モデルデータ記憶部(図示せず)に記憶させる。形状データとは、電子部品の長さと厚さ、および基板への搭載位置、さらに、電子部品を積層した基板の長さ、および絶縁層及び配線層の厚さ等である。なお、入力装置1は、ユーザの入力を受け付けるキーボードやマウスを備える。
また、入力装置1は、モデルデータ記憶部(図示せず)から、解析対象であるモデルデータを読み出してデータ処理装置2に出力する。
As shown in FIG. 1, the substrate warpage analysis system according to the present embodiment includes an
The
Further, the
データ処理装置2は、例えばパーソナルコンピュータ等が利用可能であり、入力データ1からのモデルデータに対して基板反り解析を行い、基板に生じる反りを表わす解析結果を得る。
記憶装置3は、例えば磁気ディスク記憶装置等が利用可能であり、データ処理装置2によって基板反り解析を行う際に参照される情報を記憶する。この記憶装置3には、解析対象の物性を表わす情報等が材料ライブラリに記憶されており、例えば解析対象の誘電率や比誘電率等の物性値が解析対象の材料特性値として記憶されている。
出力装置4は、例えばディスプレイ等が利用可能であり、データ処理装置2によって得られた解析結果を画像データに変換して、この画像データが表わす画像を画面に表示する。
For example, a personal computer or the like can be used as the
As the
For example, a display or the like can be used as the
次に、図2を用いて、解析対象として利用される基板の一例について説明する。図2は、本実施形態で解析対象として利用される電子部品が内部に埋め込まれた基板の一例を示す。
図2に示す通り、基板100は、第1層101と、第2層102と、第3層103とを含み、この順番に積層されている3層構造の基板である。つまり、第2層102が、第1層101と第3層103とによって挟まれている構造となっている。
なお、説明便宜のため、紙面の左に向かう方向をX軸の正方向、紙面の上方に向かう方向をY軸の正方向、紙面の裏面から表面に向かう方向をZ軸の正方向として、以下説明する。また、Y軸の正方向を上方向、Y軸の負方向を下方向とする。なお、この座標は、後述する局所座標と同じ関係となっている。つまり、基板100の各層の面方向はX―Y軸方向、各層の高さ方向(厚さ方向)はY軸方向である。
また、基板100は、第2層102と第3層103に挟まれるようにして埋め込まれている電子部品101を含む。このような基板100の形状を表わすモデルデータが入力装置1に記憶されている。
Next, an example of a substrate used as an analysis target will be described with reference to FIG. FIG. 2 shows an example of a substrate in which an electronic component used as an analysis target in this embodiment is embedded.
As shown in FIG. 2, the
For convenience of explanation, the direction toward the left side of the page is defined as the positive direction of the X axis, the direction toward the upper side of the page is defined as the positive direction of the Y axis, and the direction from the back side to the surface of the sheet is defined as the positive direction of the Z axis. explain. The positive direction of the Y axis is the upward direction, and the negative direction of the Y axis is the downward direction. These coordinates have the same relationship as local coordinates described later. That is, the surface direction of each layer of the
Further, the
次に、図1に戻って、データ処理装置2の各構成について詳細に説明する。
データ取込部21は、解析対象の基板のモデルデータを入力装置1から読み込む。
モデル作成部22は、データ取込部21が読み込んだモデルデータに基づき、モデルデータに含まれる電子部品104や第1層101〜第3層103のヤング率E、熱膨張係数αなどの材料特性値を記憶装置3の材料ライブラリから読み出し、モデルデータと関連付けてモデル分割部23に出力する。
Next, returning to FIG. 1, each configuration of the
The
The
モデル分割部23は、モデル作成部22で材料特性値と関連付けられたモデルデータが入力されると、このモデルデータに基づき、基板に埋め込まれている電子部品があるか否かを判断し、電子部品が埋め込まれている場合、この電子部品と各層とが接触する厚さ方向を仮想的に切断して、複数の分割パーツに分割する。
例えば、図2に示す例で言うと、モデルデータには、第3層103と第2層102に電子部品104が埋め込まれている基板100が表わされている。このため、モデル分割部23は、このモデルデータに基づき、基板100を分割すると判断する。一方、内側に埋め込まれた電子部品がない場合、モデル分割部23は分割する必要なしと判断する。
When the model data associated with the material property value is input by the
For example, referring to the example shown in FIG. 2, the model data represents the
また、モデル分割部23は、基板の断面形状が変化する箇所があるか否かを検出し、断面形状が異なる個所がある場合に分割すると判断し、断面形状が変化している個所がない場合に分割しないと判断するものであってもよい。
図2を参照して具体的に説明すると、モデル分割部23は、X軸方向に広がる各層において、異なる物性を有する物質層が少なくとも2つ以上存在しているか否かを判断する。ここで、第2層102は、第2層102を構成する物性層と、電子部品104からなる物性層が混在している。よって、モデル分割部23は、厚さ(Y軸)方向に切断した場合の断面形状において、電子部品104を含む断面形状と、電子部品104を含まない断面形状とが異なることを検出する。また、モデル分割部23は、この断面形状が変化する個所、すなわち、第2層102と電子部品104との境界部分を、厚さ方向に仮想的に切断して、複数の分割パーツに分割する。
Further, the
Specifically, with reference to FIG. 2, the
ここでは、モデル分割部23は、図3に示すように基板100を面(X軸)方向および厚さ(Y軸)方向に分割する。図3は、基板100の分割例を示す概略図である。
図3に示す通り、第1層101と第3層103は、高さが一定(ほぼ均一)であってX軸方向に同じ厚さを有する。一方、第2層102は、電子部品104が埋め込まれている部分と、電子部品104が埋め込まれていない部分とを比べると、厚さが異なる。
従って、モデル分割部23は、第2層102と電子部品104とのY−Z方向の境界面に対応する仮想面Y11と仮想面Y12において、モデルデータをY−Z方向に切断し、分割する。
また、モデル分割部23は、第2層102と電子部品104とのX−Z方向の境界面に対応する仮想面X11において、モデルデータをX−Z方向に切断し、分割する。
例えば、モデル分割部23は、材料力学の切断法に従って、仮想面X11、Y11,Y12でモデルデータを仮想的に切断して、6つの分割パーツ151〜156にする。仮想面X11で分割される第2層102は、第1層101側の分割層102Aと、第3層103側の分割層102Bとに分割される。
Here, the
As shown in FIG. 3, the
Therefore, the
Further, the
For example, the
次に、分割された基板100の6つの分割パーツ151〜156について詳細に説明すると、図4に示すようになる。図4は、基板100の分割パーツを説明する概略図であって、(a)〜(f)がそれぞれ分割パーツ151〜156を表わしている。
図4に示す通り、基板100は、仮想面Y11よりもX軸の正方向にある第1層101と第2層102の分割層102Aからなる分割パーツ151と、仮想面Y11と仮想面Y12との間にあり第1層101と第2層102の分割層102Aからなる分割パーツ152と、仮想面Y12よりもX軸の負方向にある第1層101と第2層102の分割層102Aからなる分割パーツ152とに分割される。
また、基板100は、仮想面Y11よりもX軸の正方向にある第2層102の分割層102Bと第3層103とからなる分割パーツ154と、仮想面Y11と仮想面Y12との間にあり電子部品104と第3層103とからなる分割パーツ155と、仮想面Y12よりもX軸の負方向にある第2層102の分割層102Bと第3層103とからなる分割パーツ156とに分割される。
Next, the six divided
As shown in FIG. 4, the
In addition, the
さらに、モデル分割部23は、分割モデルデータを構成する分割パーツ151〜156にモデル番号を付与し、局所座標を割り当て、拘束条件を付加する。
例えば、モデル分割部23は、各分割パーツ151〜156にモデル番号P1〜P6を付与する。
また、モデル分割部23は、各分割パーツ151〜156に2次元のX軸とY軸からなる局所座標系を設定する。なお、設定方法としては、この局所座標系に従って後述する通り演算部24が反りを算出することになるので、どちらかの座標軸を分割線に沿うようにすることが好ましい。あるいは、分割する前のモデルデータを基板100の中央で、基板に対して垂直となる面(半断面)と基板の底面との交叉点を原点とし、基板の底面をx座標、判断面をy座標となるように局所座標を割り当てるものであってもよい。
図4(a)に示す分割パーツ151を例に具体的に説明すると、モデル分割部23は、モデル分割部23によって分割された仮想面Y11のy座標と仮想面X11のx座標とを局所座標として割り当て、これを局所座標を表わす情報として得る。
Further, the
For example, the
The
Specifically, the divided
また、モデル分割部23は、分割パーツ151の拘束条件として、仮想面X11とY11が固定されていることを表わす情報を得る。例えば、拘束条件としては、分割部を固定端として拘束し、分割モデルデータの全体には所用の温度を印加するものであってもよい。
そして、モデル分割部23は、このようにして得られた局所座標を表わす情報と拘束条件に関する情報とを関連付けて、分割パーツ151の分割モデルデータとして演算部24に出力する。
また同様にして、分割パーツ152〜156の分割モデルデータを算出し、演算部24に出力する。
In addition, the
Then, the
Similarly, the division model data of the divided
演算部24は、モデル分割部23で分割された分割モデルデータの分割パーツ151〜156の反り(たわみ)を、多層ばり理論を用いて算出する。ここでは、演算部24は、プログラム化された多層ばり理論に従ってそれぞれ反りを算出し、この算出結果をそれぞれの局所座標と関連付ける。
具体的に言うと、この多層ばり理論を用いた算出では、分割パーツ151〜156の相互の影響を考慮して、大きさが同じで作用方向が逆となる引張り力や曲げモーメントを各パーツの各切断面に加えて複数の釣り合い式を作成し、複数の釣り合い式を連立させることにより新たに加えた仮想的な引張り力や曲げモーメントの未定係数を決定して全体としての変位(反り)を求める。そして、分割情報とともに反りのデータを記憶装置3に記憶させる。なお、反りの算出は、分割のたびに算出してもよいし、纏めて分割して分割情報を一時的に記憶し、順次分割ブロック毎に読み出して反りを算出してもよい。
The
More specifically, in the calculation using the multi-layered beam theory, the tensile force and bending moment that are the same in size and reverse in the direction of action are considered for each part in consideration of the mutual influence of the divided
ここで、多層ばり理論による反りの算出について詳細に説明する。
図12に示すようなn層ばり(nは自然数である)が図13のように変形した場合を考える。各層の厚さは曲率半径に比べ微小であると考え、各層の曲率半径R1、R2・・Rnは同一であるとして代表曲率半径をRとおく。この未知数である局率半径R を求めることにより、基板の反りが算出できる。以下に算出方法を示す。
Here, the calculation of the warp by the multilayer beam theory will be described in detail.
Consider a case where an n-layer beam (n is a natural number) as shown in FIG. 12 is deformed as shown in FIG. The thickness of each layer is considered to be smaller than the radius of curvature, and the representative radius of curvature is set to R assuming that the radius of curvature R1, R2,. The warp of the substrate can be calculated by obtaining the unknown radius R.sub.2. The calculation method is shown below.
なお、R1、R2・・Rnは、各層の曲率半径、Rは代表曲率半径である。
また、多層ばりの接着面でのひずみの連続条件、および各層に生じる軸力Pi、曲げモーメントMiの釣り合い式は、次式で表わされる。
R1, R2,... Rn are the radius of curvature of each layer, and R is the representative radius of curvature.
Further, the continuous condition of the strain on the bonding surface of the multilayer beam and the balance formula of the axial force Pi and bending moment Mi generated in each layer are expressed by the following equations.
ただし、{ε}は、ひずみベクトル、{P}は、軸力ベクトルであり、次式で表わされる。 However, {ε} is a strain vector and {P} is an axial force vector, which is expressed by the following equation.
また、〔K〕は、剛性マトリックスであり、以下の関係が成り立つ。 [K] is a stiffness matrix, and the following relationship is established.
また、多層ばりの伸びを無視し(L´=L)、n層ばりに生ずる反り(たわみ)をδとすれば、次式で表わされる。 Further, when the elongation of the multi-layer beam is ignored (L ′ = L) and the warp (deflection) generated in the n-layer beam is δ, the following equation is obtained.
よって、反り(たわみ)δは式(2)より曲率Rを求め、式(7)に代入すれば算出できる。なお、このマトリックスタイプの式をプログラム化することにより、FEMによるシミュレーションを行わずに多層基板の反りを瞬時に算出できる。 Therefore, the curvature (deflection) δ can be calculated by obtaining the curvature R from the equation (2) and substituting it into the equation (7). By programming this matrix type equation, the warpage of the multilayer substrate can be instantaneously calculated without performing the FEM simulation.
なお、この算出方法はあくまで、各層が連続した層(または梁)であることを前提としており、樹脂層に埋め込まれた内蔵部品が途中に存在すると、各層が分断されるため、使用することができなかった。しかし、上述の通りモデル分割部26が、各層の厚さが均一となる単位で分割することにより、連続ばりの反りしか算出できなかった多層ばり理論を使用することができるようになる。また、後述のモデル結合部25によって、変形後の分割パーツを再結合することにより、部品内蔵基板全体としての反りを算出することができるようになる。
Note that this calculation method is based on the premise that each layer is a continuous layer (or beam), and if there is a built-in component embedded in the resin layer, each layer will be divided, so it can be used. could not. However, as described above, the
モデル結合部25は、演算部24によって算出された反りに基づき、各分割パーツ151〜156を仮想的に変形させ、この変形された分割パーツ151〜156を仮想的に結合させて基板100を形成する。また、モデル結合部25は、変形された分割パーツを結合する際、複数の分割パーツ151〜156のうち、一の分割パーツのたわみ角に合わせて他の分割パーツを回転させ、一の分割パーツの切断面と他の分割パーツの切断面と一致させて角分割パーツを結合させる。
以下、図5を用いて具体的に説明する。分割パーツ151、152の反り(たわみ)が発生することが判断され場合、モデル結合部25は、図5(a)に示す通り、上述の通り演算部24によって得られたたわみに応じて分割パーツ151、152を変形させる。なお、こでは、分割パーツ151のたわみ角がβ、分割パーツ152のたわみ角がθであった場合について説明する。
そして、分割パーツ151のX軸の負方向に位置する切断面151R(仮想面Y11に対応する軸)と、分割パーツ152のX軸の負方向に位置する切断面152R(仮想面Y12に対応する軸)をY軸方向にあわせる。
The
This will be specifically described below with reference to FIG. When it is determined that warpage (deflection) of the divided
Then, a cutting
次いで、モデル結合部25は、図5(b)に示す通り、例えば分割パーツ152のたわみ角θ分だけ分割パーツ151を左回りに回転させ、分割パーツ151の切断面151Rと、分割パーツ152のX軸の正方向に位置する切断面152L(仮想面Y11に対応する軸)との方向を合わせる。
さらに、モデル結合部25は、図5(c)に示す通り、分割パーツ151の切断面151Rと、分割パーツ152の切断面152Lとを一致させて、分割パーツ151、152を結合させる。これにより、分割パーツ151、152が結合された後のたわみ角は(θ+β)となる。
なお、上述と同様にして、分割パーツ152と分割パーツ153とも結合させる。この場合、分割パーツ153は、分割パーツ151、152が結合されている状態に、さらに結合されるため、分割パーツ151、152のたわみ角(θ+β)だけ回転させ、分割パーツ152と分割パーツ153に切断された切断面を一致させて結合させることができる。
また、分割パーツ151と分割パーツ154とは、X11における切断面が一致させるようにたわみ角に応じて回転させて結合することができる。
Next, as illustrated in FIG. 5B, the
Further, as shown in FIG. 5C, the
In the same manner as described above, the divided
Further, the divided
データ変換部26は、結合された分割パーツで構成されるモデルデータに基づき、基板全体の反りを算出し、出力装置4に出力する。
なお、データ処理2で処理されたモデルデータの合成された反り量を含む反りの状態に関するデータは記憶装置3に記憶され、結果は出力装置4により出力される。
The
Note that data relating to the warpage state including the amount of warpage synthesized from the model data processed in the
次に、本発明において特に重要である、モデル分割から合成までのフローチャートを図6に示す。
モデル分割部23は、モデル作成部22で生成されたモデルデータを分割するか否かを判断し、分割すると判断した場合、モデルデータを断面形状の大きく変わる位置(例えば、仮想面X11,Y11,Y12)で仮想的に切断する(ステップST1)。これにより、仮想面X11,Y11,Y12で基板100のモデルデータが、複数のm(ここではm=6)個の分割パーツ151〜156に分割される。
なお、ステップST1で分割の必要がないと判断された場合、処理を終了する。
次いで、モデル分割部23は、各分割パーツ151〜156にモデル番号P1〜P6を付与し(ステップST2)、局所座標を割り当て(ステップST3)、拘束条件を付加する(ステップST4)。ここで、モデル分割部23は、モデルデータの全体に対して解析条件(例えば、解析を目的としたシミュレーションにおいて予め決められている製造時に基板に与えられる温度等)を記憶装置3から読み出し、モデルデータに関連付けて演算部24に出力する。
Next, FIG. 6 shows a flowchart from model division to synthesis, which is particularly important in the present invention.
The
If it is determined in step ST1 that there is no need for division, the process ends.
Next, the
そして、演算部24は、モデル分割部23から入力される局所座標および境界条件に基づき、各分割パーツ151〜156に対して多層ばり理論を用いて反りを算出する(ステップST5)。
この反りに基づき、モデル結合部25は、各分割パーツ151〜156を変形させる。このため、多層ばり理論で求めた各分割パーツ151〜156での反りが、図5(a)に示す通り、各局所座標で別々の固定端からの反りとなっている。よって、図5(b)で説明した通り、隣り合う分割パーツ同士で、一方の分割パーツで発生する反りは他方の分割パーツの固定端と一致させる必要がある。このため、モデル結合部25は、先端のたわみ角θで他方の固定端を回転させる(ステップST6)。
さらに、モデル結合部25は、一方の分割パーツ152のたわみ角θで他方の分割パーツ151を回転θで回転させた状態で、どちらかの分割パーツを移動させ、図5(c)に示すように、分割される前には連結されていた切断面で分割パーツを結合させる(ステップST7)。
Then, based on the local coordinates and boundary conditions input from the
Based on this warp, the
Further, the
そして、モデル結合部25は、このステップST6、7の工程を全ての分割パーツ151〜156が結合されるまで繰り返す(ステップST8−NO)。全ての分割パーツ151〜156の結合が完了した場合(ステップST8−YES)、データ変化部26が、この連結された分割パーツ151〜156の局所座標に基づき、基板100全体の反り値を算出する。ここでは、連結された分割パーツ151〜156の局所座標が、基板100の全体の反り値を表わしているため、局所座標を基板100の全体の反り値に変換している。
And the model coupling |
上述の通り、本実施形態に係る基板反り解析システムは、この電子部品104が埋め込まれていることによって、異なる物性を有する物質がある層において複数存在している場合に、多層構造体の厚さ方向の断面の形状が変化する。このため、断面形状が変化する部分、すなわち、電子部品と各層の境界部分で、モデルデータを分割するようにした。これにより、分割された分割パーツ151〜156を構成する各層が均一の厚さとなった。そのため、多層ばり理論を用いて各分割パーツ151〜156の反りを算出することができ、短時間かつ高精細に基板100の反りを算出し、設計段階での接続信頼性を向上させ、信頼性の高い最適条件を得ることができる。
As described above, the substrate warpage analysis system according to the present embodiment has the thickness of the multilayer structure when a plurality of substances having different physical properties exist in a layer due to the embedded
また、これにより、プリント基板の内層に電子部品を埋め込んだ部品内蔵基板の製造時に発生する反りや、リフロー工程などにおいてマザーボードにはんだ接合する場合に発生する反りを防止することができる。
さらに、FEMを用いずに、多層ばり理論を用いて反りを解析することができるため、FEMモデルの作成に必要な専門知識や経験等が必要なくなり、多層ばり理論を実行できる処理装置を用意するだけで、FEMの経験者でなくても、反り値を高精度に得ることができる。
また、上述の通り、基板の厚さ方向だけでなく、面方向に切断して、複数の分割パーツを作成することにより、面方向に沿った内部の切断面における反りの影響を局所的に算出することができる。これにより、内蔵されている電子部品に対して影響を与える反りを局所的に得ることができる。
This can also prevent warpage that occurs when manufacturing a component-embedded board in which an electronic component is embedded in the inner layer of the printed circuit board, or warpage that occurs when soldering to a motherboard in a reflow process or the like.
Furthermore, since it is possible to analyze warpage using multilayer beam theory without using FEM, there is no need for specialized knowledge and experience necessary for creating an FEM model, and a processing apparatus capable of executing multilayer beam theory is prepared. Therefore, even if it is not an FEM experienced person, a warp value can be obtained with high accuracy.
In addition, as described above, by cutting not only in the thickness direction of the substrate but also in the surface direction and creating a plurality of divided parts, the influence of warpage in the internal cut surface along the surface direction is locally calculated. can do. Thereby, the curvature which has an influence with respect to the electronic component incorporated can be obtained locally.
なお、図2〜4に記載の3層の部品内蔵基板モデルを利用して、本実施形態に係る基板反り解析システムを利用して反りを求めた実験結果について、FEMを用いて反りを求めた実験結果と比較しつつ、以下説明する。
まず、FEMを用いる場合、FEMの熟練者によって、形状を表わすモデルデータからの要素切り、境界条件付加等のモデルデータの作成、材料の定数の入力、要素の種類設定や解析種類の設定等の解析条件の設定が行われる。このとき、これらの作業に要した時間は約8分であった。また、この条件の下、一般的なデスクトップパソコンでモデルデータを解析した場合、解析結果を得るまでに約20秒の時間を要した。
In addition, about the experimental result which calculated | required curvature using the board | substrate curvature analysis system based on this embodiment using the 3 layer component-embedded board model of FIGS. 2-4, the curvature was calculated | required using FEM. The following explanation will be given while comparing with the experimental results.
First, when FEM is used, FEM experts can create model data such as cutting elements from model data representing shapes, adding boundary conditions, inputting material constants, setting element types, setting analysis types, etc. Analysis conditions are set. At this time, the time required for these operations was about 8 minutes. In addition, when model data was analyzed with a general desktop personal computer under these conditions, it took about 20 seconds to obtain the analysis result.
一方、本実施形態に係る方法を用いる場合、最も作業時間を要する要素切りをユーザが行う必要がない。また、境界条件についても、基板100においての分割パーツの位置を処理装置2側で予め認識しているためユーザが直接入力したり、設定条件を変更したりする必要がない。このため、FEMの実験を行った者と同一人がこれらの作業に要した時間は、約1分であった。また、この条件の下、FEMと同じパソコンでモデルデータを解析すると、多層ばり理論の連立方程式を解くのみでよいため、解析結果を得るまでに、たった1〜2秒しか掛からなかった。
上述の通り、本実施形態によって、解析時間を短縮し、作業効率を向上させることが確認された。
On the other hand, when the method according to the present embodiment is used, it is not necessary for the user to perform element cutting that requires the most work time. As for the boundary condition, since the position of the divided part on the
As described above, it was confirmed that the present embodiment shortens the analysis time and improves the work efficiency.
なお、ここでは内蔵される電子部品が1つの3層の多層構造体である基板100を用いて上述のような実験結果を得た。従って、基板の層数が20層近くなり、その中に形状の異なる内蔵部品が複数埋め込まれている基板に対して、反りの解析を行った場合、FEMを用いた方法と、本実施形態に係る方法とでは、時間短縮効果の差がさらに大きくなることが容易に想像される。
Here, the above-described experimental results were obtained using the
[第2の実施形態]
また、本発明は、上述の基板100と異なる構成の解析対象も利用可能であり、図7および8を用いて、利用可能な解析対象である基板200について説明する。図7は、基板200の分割例を示す概略図である。
図7に示す通り、基板200は、第1層201と第2層202と第3層203とを含み、第1層201および第2層202に亘ってこれら複数の層の内部に埋め込まれている電子部品204を備える。
第3層203は、厚さがほぼ均一であってX軸方向に同じ厚さを有する。一方、第1層201と第2層202は、電子部品204が埋め込まれている部分と、電子部品204が埋め込まれていない部分とを比べると、厚さが異なる。
従って、モデル分割部23は、第1層201と第2層202に対して、電子部品204が接しているY−Z方向の境界面である仮想面Y21と仮想面Y22で、モデルデータをY−Z方向に切断し、分割する。
また、モデル分割部23は、第1層201と第2層202に対して、電子部品204が接しているX−Z方向の境界面である仮想面X21で、モデルデータをX−Z方向に切断し、分割する。
これにより、基板200は、6つの分割パーツ251〜256に分割される。また、仮想面X21で分割される第1層202は、外側に位置する分割層201Aと、第2層202側の分割層201Bとに分割される。
[Second Embodiment]
The present invention can also use an analysis target having a configuration different from that of the
As shown in FIG. 7, the
The
Therefore, the
In addition, the
As a result, the
次に、分割された基板200の6つの分割パーツ251〜256について詳細に説明すると、図8に示すようになる。なお、図8は、基板200の分割パーツを説明する概略図であって、(a)〜(f)がそれぞれ分割パーツ251〜256を表わしている。
図8に示す通り、基板200は、第1層201の分割層201Aからなる分割パーツ251〜253に分割される。また、基板100は、第1層201の分割層201Bと第2層202と第3層203とからなる分割パーツ254、256と、電子部品204と第3層203からなる分割パーツ255とに分割される。
このように、基板内に内蔵される電子部品が、複数の層にまたがって内蔵されている場合であっても、本発明を提供することができる。
Next, the six divided
As shown in FIG. 8, the
As described above, the present invention can be provided even when the electronic component incorporated in the substrate is incorporated across a plurality of layers.
[第3の実施形態]
また、本発明は、上述の基板100と異なる構成の解析対象も利用可能であり、図9および10を用いて、利用可能な解析対象である基板300について説明する。図7は、基板200の分割例を示す概略図である。
図9に示す通り、基板300は、電子部品301とプリント配線基板302と、この電子部品301とプリント配線基板302とを電気的に接合させるはんだバンプ303と、このはんだバンプ303の補強に用いる樹脂(以下、アンダーフィルという)304とを含むこのアンダーフィルは、はんだバンプ303の周りに充填されている。
また、はんだバンプ303は、一般的に予め決められた厚さとピッチで形成されている。
このような構成の基板であっても、上記の方法を利用することにより、図10に示すように、はんだバンプ303のピッチ間隔にある仮想面Y31〜Y38で、モデルデータをY−Z方向に切断し、分割することができる。これにより、アンダーフィル304の材質が基板300の反りに及ぼす影響を、FEMを用いずに解析することができる。
[Third Embodiment]
The present invention can also use an analysis target having a configuration different from that of the
As shown in FIG. 9, the
The solder bumps 303 are generally formed with a predetermined thickness and pitch.
Even in a substrate having such a configuration, by using the above-described method, model data is obtained in the YZ direction on the virtual planes Y31 to Y38 at the pitch interval of the
なお、本発明は上述の実施形態に限られず、例えば、図11に示すような構成であってもよい。すなわち、図11に示す通り、入力装置1、データ処理装置2、記憶装置3、出力装置4に加えて、反り解析プログラム5を備える構成であってもよい。この反り解析風呂グラム5は、データ処理装置2を上述のように機能させるプログラムを記憶し、このプログラムがデータ処理装置2によって読み込まれることによって、データ処理装置2に対してデータの処理や動作を実行させるものである。
これにより、データ処理装置2は、一般的なパーソナルコンピュータ等の計算機であれば、反り解析プログラム5のプログラムを読み込むことにより、上述の実施形態に係るデータ処理装置2による処理と同一の処理を実行することができる。
また、本発明は、基板の表面に実装された電子部品に対しても有効であり、表面に実装されている電子部品と、基板内に内蔵されている電子部品とが混載するプリント配線基板の反りを算出することも可能である。
In addition, this invention is not restricted to the above-mentioned embodiment, For example, a structure as shown in FIG. 11 may be sufficient. That is, as shown in FIG. 11, the
Thus, if the
The present invention is also effective for an electronic component mounted on the surface of the substrate. A printed wiring board in which an electronic component mounted on the surface and an electronic component built in the substrate are mixedly mounted. It is also possible to calculate warpage.
プリント配線基板の内層へ電子部品を埋め込んだ部品内蔵基板において発生する反りを、短時間かつ高精度に予測することにより、設計段階での接続信頼性を向上させることができる。
具体的に説明すると、本発明は、例えば基板に電子部品等が埋め込まれていることによって、多層構造体の厚さ方向にレベルが同じとなる層内に異なる物質層が含まれている場合、基板のモデルデータを、電子部品が存在する領域と存在しない領域とに厚さ方向に切断し、複数の分割パーツに分割するようにした。これにより、分割された各分割パーツの厚さが均一となる(つまり、各分割パーツを構成する各層が連続した層となる)ため、多層ばり理論を用いて各分割パーツの反りを算出することができる。このように、多層ばり理論を用いることができるようにしたため、上記3つ目の課題が解決できるという効果がある(第1の効果)。また、多層ばり理論を用いることができることにより、FEMにおける要素のアスペクト比の問題を解消することができ、解析精度が低下するという1つ目の課題が解決できるという効果がある(第2の効果)。
また、本発明では、上述の通り多層ばり理論を用いることができる。このため、FEMにおける要素数の増大の問題を解消することができ、解析時間が増大するという2つ目の課題が解決することができるという効果がある(第3の効果)。
By predicting the warpage occurring in the component-embedded substrate in which the electronic component is embedded in the inner layer of the printed wiring board in a short time and with high accuracy, the connection reliability at the design stage can be improved.
Specifically, in the present invention, for example, when an electronic component or the like is embedded in a substrate, and a different material layer is included in a layer having the same level in the thickness direction of the multilayer structure, The substrate model data was cut in the thickness direction into regions where electronic components existed and regions where electronic components did not exist, and divided into a plurality of divided parts. As a result, the thickness of each divided part becomes uniform (that is, each layer constituting each divided part becomes a continuous layer). Therefore, the warp of each divided part is calculated using multilayer beam theory. Can do. Thus, since the multilayer beam theory can be used, there is an effect that the third problem can be solved (first effect). In addition, since the multilayer beam theory can be used, the problem of the aspect ratio of elements in the FEM can be solved, and the first problem that the analysis accuracy is reduced can be solved (second effect) ).
In the present invention, the multilayer beam theory can be used as described above. For this reason, the problem of the increase in the number of elements in the FEM can be solved, and the second problem that the analysis time increases can be solved (third effect).
さらに、サンプリング提供装置1や店頭表示装置2等の動作の過程は、コンピュータに実行させるためのプログラムや、このプログラムとしてコンピュータ読み取り可能な記録媒体として利用可能であり、コンピュータシステムが読み出して実行することによって、上記処理が行われる。なお、ここでいう「コンピュータシステム」とは、CPU及び各種メモリやOS、周辺機器等のハードウェアを含むものである。
また、「コンピュータシステム」は、WWWシステムを利用している場合であれば、ホームページ提供環境(あるいは表示環境)も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、フラッシュメモリ等の書き込み可能な不揮発性メモリ、CD−ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
Furthermore, the operation process of the
Further, the “computer system” includes a homepage providing environment (or display environment) if a WWW system is used.
The “computer-readable recording medium” means a flexible disk, a magneto-optical disk, a ROM, a writable nonvolatile memory such as a flash memory, a portable medium such as a CD-ROM, a hard disk built in a computer system, etc. This is a storage device.
また、「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ(例えばDRAM(Dynamic Random Access Memory))のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に記憶したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク(通信網)や電話回線等の通信回線(通信線)のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合せで実現できるもの、いわゆる差分ファイル(差分プログラム)であっても良い。
Further, the “computer-readable recording medium” means a volatile memory (for example, DRAM (for example, DRAM) inside a computer system that becomes a server or a client when a program is transmitted via a network such as the Internet or a communication line such as a telephone line. Dynamic Random Access Memory)), etc., which hold programs for a certain period of time.
The program may be transmitted from a computer system storing the program in a storage device or the like to another computer system via a transmission medium or by a transmission wave in the transmission medium. Here, the “transmission medium” for transmitting the program refers to a medium having a function of transmitting information, such as a network (communication network) such as the Internet or a communication line (communication line) such as a telephone line.
The program may be for realizing a part of the functions described above. Furthermore, what can implement | achieve the function mentioned above in combination with the program already recorded on the computer system, and what is called a difference file (difference program) may be sufficient.
本発明によれば、電子部品あるいは電子機器を短期間に開発していく必要のある設計部門において、電子部品の製作時およびリフローでマザーボードに実装する際に発生する反りを設計段階で予想し、低減対策を施すための支援ツールといった用途に適用できる。 According to the present invention, in a design department that needs to develop an electronic component or an electronic device in a short period of time, a warp that occurs when the electronic component is manufactured and mounted on a motherboard by reflow is predicted at the design stage, It can be applied to applications such as support tools for taking reduction measures.
1 入力装置
2 データ処理装置
3 記憶装置
4 出力装置
5 反り解析プログラム
21 データ取込部
22 モデル作成部
23 モデル分割部
24 演算部
25 モデル結合部
26 データ変換部
DESCRIPTION OF
Claims (8)
前記第1の方向と交差する第2の方向に延びる層内に、異なる物性である第1の物質層と第2の物質層とを有する場合、前記基板の形状を表わすモデルデータをこの第1の物質層と第2の物質層の境界部分で前記第1の方向に仮想的に切断して、複数の分割パーツに分割する分割部と、
多層ばり理論に従い各分割パーツの反りを算出する演算部と、
前記演算部によって得られた反りに応じて各分割パーツを仮想的に変形させ、この変形された分割パーツを仮想的に結合させて基板を形成するとともに、前記分割パーツのそれぞれの反りに基づき前記基板全体の反りを算出する結合変換部と
を備えることを特徴とする基板反り解析システム。 A substrate warpage analysis system for analyzing warpage generated in a substrate of a multilayer structure stacked in a first direction,
In the case where the first material layer and the second material layer having different physical properties are included in the layer extending in the second direction intersecting the first direction, model data representing the shape of the substrate is obtained as the first model data. A dividing portion that virtually cuts in the first direction at a boundary portion between the material layer and the second material layer and divides into a plurality of divided parts;
An arithmetic unit that calculates the warpage of each divided part according to the multilayer beam theory,
Each divided part is virtually deformed according to the warp obtained by the arithmetic unit, and the deformed divided parts are virtually combined to form a substrate, and based on each warp of the divided parts, A board warpage analysis system comprising: a coupling conversion unit that calculates warpage of the entire board.
前記結合変換部は、前記変形された分割パーツを結合する際、前記複数の分割パーツのうち、一の分割パーツのたわみ角に合わせて他の分割パーツを回転させ、前記一の分割パーツの切断面と前記他の分割パーツの切断面と一致させて結合することを特徴とする請求項1あるいは2に記載の基板反り解析システム。 The calculation unit calculates a deflection angle representing each warp of the divided parts,
The coupling conversion unit, when coupling the deformed divided parts, rotates the other divided parts according to the deflection angle of the one divided part among the plurality of divided parts, and cuts the one divided part 3. The substrate warpage analysis system according to claim 1, wherein the surface and the cut surface of the other divided part are matched and coupled.
分割部が、
前記第1の方向と交差する第2の方向に延びる層内に、異なる物性である第1の物質層と第2の物質層とを有する場合、前記基板の形状を表わすモデルデータをこの第1の物質層と第2の物質層の境界部分で前記第1の方向に仮想的に切断して、複数の分割パーツに分割するステップと、
前記演算部が、
多層ばり理論に従い各分割パーツの反りを算出し、この反りに応じて各分割パーツを仮想的に変形させるステップと、
結合変換部が、
前記変形された分割パーツを仮想的に結合させて基板を形成するとともに、前記分割パーツのそれぞれの反りに基づき前記基板全体の反りを算出するステップと
を備えることを特徴とする基板反り解析方法。 A substrate warpage analysis method in a substrate warpage analysis system for analyzing warpage of a substrate of a multilayer structure stacked in a first direction,
The division is
In the case where the first material layer and the second material layer having different physical properties are included in the layer extending in the second direction intersecting the first direction, model data representing the shape of the substrate is obtained as the first model data. Virtually cutting in the first direction at the boundary between the material layer and the second material layer, and dividing into a plurality of divided parts;
The computing unit is
Calculating the warp of each divided part according to the multilayer beam theory, and virtually deforming each divided part according to this warp;
Join conversion part
A substrate warpage analysis method comprising: forming a substrate by virtually combining the deformed divided parts, and calculating warpage of the entire substrate based on respective warpages of the divided parts.
前記第1の方向と交差する第2の方向に広がる層内に、異なる物性である第1の物質層と第2の物質層とを有する場合、前記基板の形状を表わすモデルデータをこの第1の物質層と第2の物質層の境界部分で前記第1の方向に沿って仮想的に切断して、複数の分割パーツに分割する分割手段、
多層ばり理論に従い各分割パーツの反りを算出し、この反りに応じて各分割パーツを仮想的に変形させる演算手段、
前記変形された分割パーツを仮想的に結合させて基板を形成するとともに、前記分割パーツのそれぞれの反りに基づき前記基板全体の反りを算出する結合変換手段、
として機能させるためのプログラム。 In a computer that analyzes the warpage of the substrate of the multilayer structure stacked in the first direction,
When the first material layer and the second material layer having different physical properties are included in the layer extending in the second direction crossing the first direction, model data representing the shape of the substrate is obtained as the first model data. Dividing means for virtually cutting along the first direction at the boundary between the material layer and the second material layer and dividing the material layer into a plurality of divided parts;
Calculation means for calculating the warp of each divided part according to the multilayer beam theory, and virtually deforming each divided part according to this warp,
A combined conversion unit that virtually combines the deformed divided parts to form a substrate, and calculates a warp of the entire substrate based on each warp of the divided parts;
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Family
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