JP2011023649A - 半導体装置の製造方法及びスパッタリング装置 - Google Patents

Abstract

【課題】半導体基板にシリサイド形成用の金属膜を形成する時に、ゲート絶縁膜にダメージが加わることを抑制する。
【解決手段】このスパッタリング装置は、チャンバ１０１、ウェハステージ１０２、リングチャック１０４、金属ターゲット１０５、防着シールド１０７、マグネット１０８、コリメータ１０９、並びに直流電源１１０，１２０を備えている。直流電源１１０は、コリメータ１０９に負電圧のみを印加するために設けられている。コリメータ１０９に印加される負電圧は、金属ターゲット１０５に印加される電圧より低電圧、例えば−７０Ｖ以上−５０Ｖ以下である。
【選択図】図１

Description

本発明は、ゲート電極を有する半導体基板にシリサイド形成用の金属膜を成膜する工程を有する半導体装置の製造方法及びスパッタリング装置に関する。

基板上に形成されている多結晶シリコンからなるゲート電極は、低抵抗化およびトランジスタの寄生抵抗低減を図るために、表面がシリサイド化される。先端のトランジスタではシリコン基板上に形成されたソース・ドレイン領域とゲート電極上を同時にシリサイド化するのが普通で、その場合は特にサリサイドと呼ばれる。シリサイド化を行うためには、ゲート電極を有する半導体基板に金属膜を形成する必要がある。この金属膜の成膜には、スパッタリング装置が用いられる。

スパッタリング装置には、例えば特許文献１及び特許文献２に記載するように、コリメータが用いられることがある。コリメータは、スパッタリング用のターゲットと半導体基板の間に配置される。コリメータは、特許文献１においてはゲート電極への電荷蓄積を減らすために用いられており、特許文献２においてはスパッタ粒子の流れを整流するために用いられている。

特開２００４−２６３３０５号公報 特開平０８−２１３３２０号公報

シリサイドのための金属膜を半導体基板（半導体ウェハ）に形成する時、半導体基板ではゲート電極が露出している。このため、半導体基板に到達した荷電粒子（主に電子）はゲート電極（配線部分も含む）にチャージする。この電荷量がゲート絶縁膜の耐圧を超えるレベルになってゲート絶縁膜に電流が流れると、ゲート絶縁膜にダメージを与える。特に近年は半導体基板の微細化が進んでゲート絶縁膜の薄膜化が進んでおり、また、ゲート絶縁膜に対するゲート電極の面積比であるアンテナ比が大きくなる場合もある。このため、単にコリメータを配置するのみでは、金属膜を形成する時にゲート絶縁膜にダメージが加わることを十分に抑制できないこともある。

本発明によれば、金属ターゲットに対向して配置されたウェハステージ上に、ゲート電極が形成された半導体基板を載置する工程と、
前記金属ターゲットと前記半導体基板の間の空間でプラズマを生成し、かつ前記金属ターゲットと前記ウェハステージの間に配置されたコリメータに負電圧のみを印加することにより、前記半導体基板にシリサイド形成用の金属膜を形成する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、コリメータには負電圧のみが印加される。このため、プラズマ内で生成した電子は、コリメータから反力を受けることになり、コリメータを通り抜けて基板に到達しにくくなる。またプラズマ内で生成した正イオンは、コリメータを通り抜けようとする時にコリメータに捕捉されやすくなる。従って、半導体基板に金属膜を成膜する時に半導体基板に到達する荷電粒子の量を減らすことができ、これにより、ゲート絶縁膜にダメージが加わることを抑制できる。

本発明によれば、金属ターゲットと、
前記金属ターゲットに対向して配置され、ゲート電極が形成された半導体基板が載置されるウェハステージと、
前記金属ターゲットと前記ウェハステージの間に配置されたコリメータと、
前記コリメータに対して負電圧のみを印加する直流電圧印加部と、
を備え、
前記半導体基板上にシリサイド形成用の金属膜を形成するためのスパッタリング装置が提供される。

本発明によれば、半導体基板にシリサイド形成用の金属膜を形成する時に、ゲート絶縁膜にダメージが加わることを抑制できる。

実施形態に係るスパッタリング装置の構造を示す図である。 図１に示したスパッタリング装置を用いたシリサイドプロセスを説明するためのフローチャートである。 シリサイドプロセスを説明する断面図である。 シリサイドプロセスを説明する断面図である。 シリサイドプロセスを説明する断面図である。 シリサイドプロセスを説明する断面図である。 図１に示したスパッタリング装置における作用を説明する図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、実施形態に係るスパッタリング装置の構成を示す図である。このスパッタリング装置は、チャンバ１０１、ウェハステージ１０２、リングチャック１０４、金属ターゲット１０５、防着シールド１０７、マグネット１０８、コリメータ１０９、並びに直流電源１１０，１２０を備えている。ウェハステージ１０２、リングチャック１０４、金属ターゲット１０５、防着シールド１０７、及びコリメータ１０９は、チャンバ１０１の中に配置されている。このスパッタリング装置は、半導体基板１０３のゲート電極上にシリサイド形成用の金属膜を形成するために用いられる。金属ターゲット１０５は、例えばコバルトターゲットである。

ウェハステージ１０２は、シリコンウェハなどの半導体基板１０３を載置するために設けられており、半導体基板１０３のデバイス形成面が金属ターゲット１０５に対向するように配置されている。半導体基板１０３は、リングチャック１０４によって周辺部が保持されている。半導体基板１０３には、予めゲート電極、サイドウォール、素子分離膜、並びにソース及びドレインとなる不純物領域が形成されている。ゲート電極は、例えば多結晶シリコンにより形成されている。本実施形態では、金属ターゲット１０５は直流電源１２０に接続されており、ウェハステージ１０２は接地されている。

防着シールド１０７内の雰囲気を、例えばＡｒなどの不活性ガスにしてその圧力を所定の圧力にした後、直流電源１２０から金属ターゲット１０５に負電圧が印加されることにより、金属ターゲット１０５とウェハステージ１０２の間の空間でプラズマ１０６が生成する。プラズマ１０６は例えばＡｒプラズマである。そしてプラズマ１０６内で生成した正イオン、例えばＡｒイオンが金属ターゲット１０５に衝突して金属粒子が半導体基板１０３に向けて飛ぶことにより、金属膜の成膜が半導体基板１０３に対して行われる。金属膜は、ウェハ全面に形成され、不純物領域上及びゲート電極上では後工程の熱処理により金属シリサイドとなる。金属ターゲット１０５には、例えば−５００〜−１０００Ｖの負電圧が印加される。またマグネット１０８は、プラズマ１０６の密度を高めるためにチャンバ１０１の外部に設けられている。

直流電源１１０は、コリメータ１０９に負電圧のみを印加するために設けられている。コリメータ１０９に印加される負電圧は例えば直流電圧であり、例えば−７０Ｖ以上−５０Ｖ以下である。またコリメータ１０９の厚さは、５ｍｍ以上３０ｍｍ以下であり、コリメータ１０９に形成された開口は、幅が５ｍｍ以上３０ｍｍ以下である。なお開口のアスペクト比、すなわちコリメータ１０９の厚さに対する開口の幅の比は、例えば０．８以上２以下である。

図２は、図１に示したスパッタリング装置を用いて半導体基板１０３にシリサイド層を形成する方法を示すフローチャートであり、図３〜図７は図２に示したフローを説明するための半導体基板１０３の断面図である。本図に示す例においてシリサイド層は、ゲート電極２０４の表層及びソース・ドレイン領域２０６の表層に同時に形成される。

まずウェハステージ１０２上に半導体基板１０３を載置する（図２のステップＳ１０）。半導体基板１０３は、少なくとも表層がシリコンにより形成されている。半導体基板１０３は、例えばシリコンウェハである。半導体基板１０３には、図３に示すように、予め素子分離膜２０２、ゲート絶縁膜２０３、ゲート電極２０４、サイドウォール２０５、ソース・ドレイン領域２０６、及びソース・ドレイン拡張領域２０７が形成されている。ゲート電極２０４は、少なくとも表層が多結晶シリコンにより形成されており、ソース・ドレイン領域２０６はシリコン層に形成されている。

次いで、チャンバ１０１の防着シールド１０７内にＡｒガスなどの不活性ガスを導入し、雰囲気を不活性ガス雰囲気にする（図２のステップＳ２０）。次いで、直流電源１２０から金属ターゲット１０５に負電圧を印加させる。これにより、図１に示した金属ターゲット１０５と半導体基板１０３の間の空間でＡｒプラズマが生成する。この時、直流電源１１０からコリメータ１０９に負電圧を印加させる。これにより、半導体基板１０３には金属膜２０８が成膜される（図２のステップＳ３０及び図４）。金属膜２０８の厚さは、例えば１０ｎｍ以上３０ｎｍ以下である。

この工程において、コリメータ１０９には負電圧が印加されている。このため、詳細を後述するように、半導体基板１０３に到達する荷電粒子の量が減る。このため、ゲート電極２０４を介してゲート絶縁膜２０３にプラズマダメージが加わることが抑制される。

その後、半導体基板１０３を熱処理する。これにより、金属膜２０８とゲート電極２０４を形成する多結晶シリコンが反応し、ゲート電極２０４の表層にシリサイド層２０９ａが形成される、また半導体基板１０３のうちソース・ドレイン領域２０６となっている部分と金属膜２０８も反応し、ソース・ドレイン領域２０６の表層にもシリサイド層２０９ｂが形成される（図２のステップＳ４０及び図５）。

その後、図６に示すように、未反応の金属膜を除去する。そして追加の熱処理を行い、シリサイド層２０９ａ，２０９ｂの組成を、低抵抗や熱安定性などの要件を満たすために必要な組成にする。なお追加の熱処理は、図５及び図２のステップＳ４０に示した熱処理より高温の場合が多い。

図７は、コリメータ１０９に負電圧を印加させることの作用を説明するための図である。プラズマ１０６内には、Ａｒイオンなどの正イオンと電子が含まれている。プラズマ１０６内の正イオンは、金属ターゲット１０５に加わっている負電位に引き付けられて金属ターゲット１０５に衝突し、金属ターゲット１０５を構成している金属をスパッタリングする。スパッタリングされた金属の大部分は中性と考えられる。このため、スパッタリングされた金属は、コリメータ１０９付近での運動方向が図２における下方向であれば、コリメータ１０９の開口部分を通過し、コリメータ１０９付近での運動方向が図３における下方向から大きく傾いていれば、コリメータ１０９に付着する。

一方、Ａｒイオンなどの正イオンは、コリメータ１０９の開口を通過する方向に移動していると、コリメータ１０９に負電圧が印加されているため、コリメータ１０９に引き寄せられる。なお、コリメータ１０９の負電位が大きければ、コリメータ１０９がスパッタリングされるため、好ましくない。

またプラズマ１０６中の電子の一部がプラズマ周辺に移動することも起こるが、コリメータ１０９に負電圧が加わっているため、コリメータ１０９に近づく電子との間で反発力が働き、コリメータ１０９の開口を通過する可能性は低くなる。

以上、本実施形態によれば、コリメータ１０９に負電圧のみを印加しているため、半導体基板１０３にシリサイド形成用の金属膜を成膜する時に、半導体基板１０３に到達する荷電粒子の量を減らすことができる。従って、ゲート絶縁膜にダメージが加わることを抑制できる。

なお、ゲート絶縁膜のプラズマダメージに対する耐性は、ゲート絶縁膜が４ｎｍ程度の場合に最も小さくなる。またゲート絶縁膜が１００ｎｍ程度の場合も、それより厚い場合及び薄い場合と比較して小さくなる。本実施形態における効果は、ゲート絶縁膜が４ｎｍ程度又は１００ｎｍ程度の場合に顕著になる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

（実施例）
コリメータ１０９の厚さを２０ｍｍとして、コリメータ１０９の開口の幅を２０ｍｍとした。また、金属ターゲット１０５としてコバルトターゲットを用いた。金属ターゲット１０５と半導体基板１０３との間隔は１００ｍｍとした。ターゲット１０５に印加する電圧を−６００Ｖとして、コリメータ１０９に印加する負電圧を変えて、プラズマ損傷耐性のないデバイス（ゲート絶縁膜厚４ｎｍ、アンテナ比３００）への影響を評価した。

コリメータ１０９に印加する電圧が−４５Ｖより０Ｖに近い時では、トランジスタの耐圧劣化が顕著になった。一方、コリメータ１０９に印加する電圧が−８０ボルトを越えるような条件下では、同一時間で半導体基板１０３上に成膜されるコバルト膜の膜厚の面内分布に変化が見られた。これは、コリメータ１０９に付着したコバルトがスパッタリングされだしているものと推測される。コバルト膜に面内分布が生じることは、半導体装置のバラツキを抑制するという観点から好ましくない。また、コリメータ１０９そのものがスパッタリングされてしまうと、金属膜に不純物が混入してしまう。このことから、コリメータ１０９に印加される負電圧は、−７０Ｖ以上−５０Ｖ以下であるのが好ましいと考えられる。

１０１ チャンバ
１０２ ウェハステージ
１０３ 半導体基板
１０４ リングチャック
１０５ 金属ターゲット
１０６ プラズマ
１０７ 防着シールド
１０８ マグネット
１０９ コリメータ
１１０ 直流電源
１２０ 直流電源
２０２ 素子分離膜
２０３ ゲート絶縁膜
２０４ ゲート電極
２０５ サイドウォール
２０６ ソース・ドレイン領域
２０７ ソース・ドレイン拡張領域
２０８ 金属膜
２０９ａ シリサイド層
２０９ｂ シリサイド層

Claims (4)

1. 金属ターゲットに対向して配置されたウェハステージ上に、ゲート電極が形成された半導体基板を載置する工程と、
   前記金属ターゲットと前記半導体基板の間の空間でプラズマを生成し、かつ前記金属ターゲットと前記ウェハステージの間に配置されたコリメータに負電圧のみを印加することにより、半導体基板上にシリサイド形成用の金属膜を形成する工程と、
   を備える半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記コリメータに印加される負電圧が−７０Ｖ以上−５０Ｖ以下である半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   前記コリメータの厚さは５ｍｍ以上３０ｍｍ以下であり、
   前記コリメータに形成された開口は、幅が５ｍｍ以上３０ｍｍ以下である半導体装置の製造方法。
4. 金属ターゲットと、
   前記金属ターゲットに対向して配置され、ゲート電極が形成された半導体基板が載置されるウェハステージと、
   前記金属ターゲットと前記ウェハステージの間に配置されたコリメータと、
   前記コリメータに対して負電圧のみを印加する直流電圧印加部と、
   を備え、
   前記半導体基板上にシリサイド形成用の金属膜を形成するためのスパッタリング装置。

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