JP2011014812A - Power semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To lead electrodes out of both an upper surface side and a lower surface side of a power semiconductor chip.SOLUTION: The power semiconductor chip 1 includes an insulating base 11 where via holes 13 are formed, a semiconductor chip 3 mounted on the insulating base 11 with its lower surface directed to the insulating base 11, an electrode 5 provided on the lower surface of the semiconductor chip 3 and positioned at the via holes 13, an electrode 6 provided on the upper surface of the semiconductor chip 3, an adhesive resin layer 12 sandwiched between the lower surface of the semiconductor chip 3 and the insulating base 11 and bonding the semiconductor chip 3 and insulating base 11 together, and pads 15 provided to the insulating base 11 on the opposite side of the semiconductor chip 3 and coming into contact with the electrode 5 through the via holes 13, the electrode 6 being exposed.

Description

本発明は、電力半導体装置及びその製造方法に関する。   The present invention relates to a power semiconductor device and a manufacturing method thereof.

特許文献１に記載の電力半導体装置では、電力半導体チップ（３）が金属ベース（１）に実装され、ボンディングワイヤ（８）が電力半導体チップ（３）の上面から金属ベース（１）にかけて接続され、その電力半導体チップ（３）及びボンディングワイヤ（８）が筒状の樹脂ケース（２）の内側に収容され、樹脂ケース（２）の両側の開口が金属ベース（１）と樹脂カバー（５）によってそれぞれ塞がれ、樹脂ケース（２）内にシリコンゲル（９）が注入され、電力半導体チップ（３）及びボンディングワイヤ（８）がシリコンゲル（９）によって封止されている。   In the power semiconductor device described in Patent Document 1, the power semiconductor chip (3) is mounted on the metal base (1), and the bonding wires (8) are connected from the upper surface of the power semiconductor chip (3) to the metal base (1). The power semiconductor chip (3) and the bonding wire (8) are accommodated inside the cylindrical resin case (2), and the openings on both sides of the resin case (2) are the metal base (1) and the resin cover (5). The silicon gel (9) is injected into the resin case (2), and the power semiconductor chip (3) and the bonding wire (8) are sealed with the silicon gel (9).

特開平１０−２２９１３９号公報Japanese Patent Laid-Open No. 10-229139

ところで、電力半導体チップの上面だけでなく、電力半導体チップの下面にも電極が形成されていることがある。ところが、電力半導体チップをパッケージによって強化した上で、電力半導体チップの上面側と下面側の両方から電極を引き出す技術はない。
そこで、本発明が解決しようとする課題は、電力半導体チップの上面側と下面側の両方から電極を引き出せるようにすることである。 Incidentally, electrodes may be formed not only on the upper surface of the power semiconductor chip but also on the lower surface of the power semiconductor chip. However, there is no technique for extracting electrodes from both the upper surface side and the lower surface side of the power semiconductor chip after the power semiconductor chip is reinforced by the package.
Therefore, the problem to be solved by the present invention is to enable the electrodes to be drawn from both the upper surface side and the lower surface side of the power semiconductor chip.

以上の課題を解決するために、本発明に係る電力半導体装置は、ビアホールが形成された絶縁基材と、パワーデバイスからなり、その下面を前記絶縁基材に向けた状態で前記絶縁基材に搭載された半導体チップと、前記半導体チップの下面に設けられ、前記ビアホールに位置合わせされた第１電極と、前記半導体チップの上面に設けられた第２電極と、前記半導体チップの下面と前記絶縁基材との間に挟まれ、前記半導体チップと前記絶縁基材を接着する接着樹脂層と、前記半導体チップの反対側において前記絶縁基材に設けられ、前記ビアホールを通じて前記第１電極に接触したパッドと、を備え、前記第２電極が露出していることとした。   In order to solve the above problems, a power semiconductor device according to the present invention includes an insulating base material in which a via hole is formed and a power device, and the lower surface of the power semiconductor device faces the insulating base material. A mounted semiconductor chip; a first electrode provided on a lower surface of the semiconductor chip and aligned with the via hole; a second electrode provided on an upper surface of the semiconductor chip; and a lower surface of the semiconductor chip and the insulation An adhesive resin layer that is sandwiched between a base material and adheres the semiconductor chip and the insulating base material, is provided on the insulating base material on the opposite side of the semiconductor chip, and is in contact with the first electrode through the via hole A pad, and the second electrode is exposed.

好ましくは、前記絶縁基材が前記半導体チップの側面から外側にはみ出ている。
好ましくは、前記接着樹脂層が前記半導体チップの側面から外側にはみ出ている。 Preferably, the insulating substrate protrudes outward from the side surface of the semiconductor chip.
Preferably, the adhesive resin layer protrudes outward from the side surface of the semiconductor chip.

本発明に係る電力半導体装置の製造方法は、パパワーデバイスからなる半導体チップであって、その下面に第１電極が形成されるとともにその上面に第２電極が形成された前記半導体チップの下面を接着樹脂によって基材上の絶縁基材に接着する第１工程と、前記半導体チップを覆うようにして前記絶縁基材に保護基材を貼り付ける第２工程と、前記基材を前記絶縁基材から除去する第３工程と、前記絶縁基材に関して前記半導体チップの反対側から前記絶縁基材に向けてレーザーを照射することによって、前記第１電極まで通じるビアホールを前記絶縁基材に形成する第４工程と、前記絶縁基材にパッドをパターニングして、前記パッドを前記ビアホールを通じて前記第１電極に接触させる第５工程と、前記絶縁基材から前記保護基材を除去して、前記第２電極を露出させる第６工程と、を含むこととした。   A method for manufacturing a power semiconductor device according to the present invention is a semiconductor chip comprising a power device, wherein a first electrode is formed on a lower surface of the semiconductor chip and a second electrode is formed on an upper surface of the semiconductor chip. A first step of bonding an insulating resin to an insulating base material on a base material; a second step of attaching a protective base material to the insulating base material so as to cover the semiconductor chip; and the base material as the insulating base material. And a third step of forming a via hole in the insulating base material to the first electrode by irradiating the insulating base material with a laser from the opposite side of the semiconductor chip with respect to the insulating base material. 4 steps, a fifth step of patterning a pad on the insulating base material, and contacting the pad with the first electrode through the via hole; and removing the protective base material from the insulating base material. To, it was decided to include a sixth step of exposing the second electrode.

本発明によれば、半導体チップが絶縁基材によって補強することができる。また、半導体チップが絶縁基材によって補強されても、半導体チップの上面に設けられた第２電極が露出するとともに、パッドが半導体チップの反対側において絶縁基材に設けられているから、半導体チップの上面側と下面側の両方から電極を引き出すことができる。   According to the present invention, the semiconductor chip can be reinforced by the insulating base material. Further, even if the semiconductor chip is reinforced by the insulating base material, the second electrode provided on the upper surface of the semiconductor chip is exposed and the pad is provided on the insulating base material on the opposite side of the semiconductor chip. The electrode can be drawn out from both the upper surface side and the lower surface side of the electrode.

本発明の第１実施形態としての電力半導体装置の断面図。1 is a cross-sectional view of a power semiconductor device as a first embodiment of the present invention. パッケージされる半導体構成体としての一例を示した断面図。Sectional drawing which showed an example as a semiconductor structure packaged. パッケージされる半導体構成体としての一例を示した断面図。Sectional drawing which showed an example as a semiconductor structure packaged. パッケージされる半導体構成体としての一例を示した断面図。Sectional drawing which showed an example as a semiconductor structure packaged. 本発明の第１実施形態の変形例としての電力半導体装置の断面図。Sectional drawing of the power semiconductor device as a modification of 1st Embodiment of this invention. 本発明の第１実施形態の変形例としての電力半導体装置の断面図。Sectional drawing of the power semiconductor device as a modification of 1st Embodiment of this invention. 図２に示す半導体構成体の製造方法の一工程における断面図。Sectional drawing in 1 process of the manufacturing method of the semiconductor structure shown in FIG. 図７に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図８に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１に示す電力半導体装置の製造方法の一工程における断面図。Sectional drawing in 1 process of the manufacturing method of the power semiconductor device shown in FIG. 図１０に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１１に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１２に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１３に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１４に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１５に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１６に係る工程の後の工程における断面図。FIG. 17 is a cross-sectional view in a step after the step according to FIG. 16. 図１７に係る工程の後の工程における断面図。FIG. 18 is a cross-sectional view in a step after the step according to FIG. 17. 図１８に係る工程の後の工程における断面図。FIG. 19 is a cross-sectional view in a step after the step according to FIG. 18. 図１９に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図２０に係る工程の後の工程における断面図。Sectional drawing in the process after the process which concerns on FIG. 図１に示す電力半導体装置を基板に実装してなる搭載構造の断面図。Sectional drawing of the mounting structure formed by mounting the power semiconductor device shown in FIG. 1 on a board | substrate. 図１に示す電力半導体装置を搭載する方法の一工程における断面図。Sectional drawing in 1 process of the method of mounting the power semiconductor device shown in FIG. 図２３に係る工程の後の工程における断面図。FIG. 24 is a cross-sectional view in a step after the step according to FIG. 23. 第２実施形態としての電力半導体装置の製造方法の一工程における断面図。Sectional drawing in 1 process of the manufacturing method of the electric power semiconductor device as 2nd Embodiment. 図２５に係る工程の後の工程における断面図。FIG. 26 is a cross-sectional view in a step after the step according to FIG. 25. 図２６に係る工程の後の工程における断面図。FIG. 27 is a cross-sectional view in a step after the step according to FIG. 26. 図２７に係る工程の後の工程における断面図。FIG. 28 is a cross-sectional view in a step after the step according to FIG. 27. 図２８に係る工程の後の工程における断面図。FIG. 29 is a cross-sectional view in a step after the step according to FIG. 28. 図２９に係る工程の後の工程における断面図。FIG. 30 is a cross-sectional view in a step after the step according to FIG. 29.

以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   EMBODIMENT OF THE INVENTION Below, the form for implementing this invention is demonstrated using drawing. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

＜第１の実施の形態＞
図１は、電力半導体装置１の断面図である。図２は、封止される前の半導体構成体２を示した断面図である。
この電力半導体装置１は、半導体構成体２を備える。半導体構成体２は、半導体チップ３、電極５、電極６及び絶縁膜７を有する。半導体チップ３は、パワーデバイスである。具体的には、半導体チップ３は、整流ダイオード、パワートランジスタ、パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）又はトライアックである。半導体チップ３の下面には、複数の電極５が設けられ、半導体チップ３の上面には電極６が設けられている。 <First Embodiment>
FIG. 1 is a cross-sectional view of the power semiconductor device 1. FIG. 2 is a cross-sectional view showing the semiconductor structure 2 before sealing.
The power semiconductor device 1 includes a semiconductor structure 2. The semiconductor structure 2 includes a semiconductor chip 3, an electrode 5, an electrode 6, and an insulating film 7. The semiconductor chip 3 is a power device. Specifically, the semiconductor chip 3 is a rectifier diode, a power transistor, a power MOSFET, an insulated gate bipolar transistor (IGBT), a thyristor, a gate turn-off thyristor (GTO), or a triac. A plurality of electrodes 5 are provided on the lower surface of the semiconductor chip 3, and electrodes 6 are provided on the upper surface of the semiconductor chip 3.

絶縁膜７は、半導体チップ３の下面に成膜され、その絶縁膜７にビアホール８が形成されている。絶縁膜７の表面に電極５がパターニングされ、電極５の一部がビアホール８に埋められ、電極５が半導体チップ３の下面に形成された端子に接触している。絶縁膜７としては、無機絶縁層（例えば、酸化シリコン層又は窒化シリコン層）若しくは樹脂絶縁層（例えば、ポリイミド樹脂層）又はこれらの積層体である。絶縁膜７が積層体である場合、無機絶縁層が半導体チップ３の下面に成膜され、樹脂絶縁層がその無機絶縁層の表面に成膜されていてもよいし、その逆であってもよい。   The insulating film 7 is formed on the lower surface of the semiconductor chip 3, and a via hole 8 is formed in the insulating film 7. The electrode 5 is patterned on the surface of the insulating film 7, a part of the electrode 5 is buried in the via hole 8, and the electrode 5 is in contact with a terminal formed on the lower surface of the semiconductor chip 3. The insulating film 7 is an inorganic insulating layer (for example, a silicon oxide layer or a silicon nitride layer), a resin insulating layer (for example, a polyimide resin layer), or a laminate thereof. When the insulating film 7 is a laminate, the inorganic insulating layer may be formed on the lower surface of the semiconductor chip 3 and the resin insulating layer may be formed on the surface of the inorganic insulating layer, or vice versa. Good.

電極６は半導体チップ３の上面全体に成膜されている。電極５，６は、Ｃｕからなるものであり、それら厚みは少なくとも３μｍであり、５μｍ以上であることが好ましい。電極５，６は、半導体チップ３の種類や構造に応じたものであり、例えば電極、配線、パッド、コンタクトプラグ、ゲート、ドレイン、ソース、アノード、カソード、エミッタ、コレクタ、ベース等をいう。例えば、半導体チップ３がサイリスタである場合、電極６がカソード、何れかの電極５がゲート、他の電極５がアノードである。   The electrode 6 is formed on the entire upper surface of the semiconductor chip 3. The electrodes 5 and 6 are made of Cu and have a thickness of at least 3 μm, preferably 5 μm or more. The electrodes 5 and 6 correspond to the type and structure of the semiconductor chip 3 and refer to, for example, an electrode, wiring, pad, contact plug, gate, drain, source, anode, cathode, emitter, collector, and base. For example, when the semiconductor chip 3 is a thyristor, the electrode 6 is a cathode, one of the electrodes 5 is a gate, and the other electrode 5 is an anode.

図３の断面図に示すように、電極５にポスト９が凸設されていてもよい。ポスト９はＣｕからなる。
図４の断面図に示すように、カバーコート１０が電極５及び絶縁膜７を覆うように成膜されていてもよい。図２のようにポスト９が形成されていない場合でも、図４のように電極５及び絶縁膜７がカバーコート１０によって覆われていてもよい。なお、半導体構成体２はベアチップであってもよい。つまり、半導体チップ３の下面に絶縁膜７が形成されずに、電極５が半導体チップ３の下面に直接設けられてもよい。 As shown in the cross-sectional view of FIG. 3, a post 9 may be protruded from the electrode 5. The post 9 is made of Cu.
As shown in the sectional view of FIG. 4, the cover coat 10 may be formed so as to cover the electrode 5 and the insulating film 7. Even when the post 9 is not formed as shown in FIG. 2, the electrode 5 and the insulating film 7 may be covered with the cover coat 10 as shown in FIG. 4. The semiconductor structure 2 may be a bare chip. That is, the electrode 5 may be provided directly on the lower surface of the semiconductor chip 3 without forming the insulating film 7 on the lower surface of the semiconductor chip 3.

図１に示すように、半導体チップ３は、シート状の絶縁基材１１上に実装されている。絶縁基材１１は、繊維強化樹脂からなる。具体的には、強度、熱膨張係数、ガラス遷移温度、リフロー温度耐性の観点から、絶縁基材１１は、ガラス繊維エポキシ樹脂、ガラス繊維ポリイミド樹脂、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂その他のガラス繊維絶縁性樹脂複合材からなる。特に、絶縁基材１１は、低い熱膨張係数を有するととともに十分な強度、剛性を持ち、レーザービア加工が可能なガラス繊維絶縁性樹脂複合材からなる。なお、絶縁基材１１が、低い熱膨張係数を有するとともに十分な強度、剛性を持ち、レーザービア加工が可能なポリイミド樹脂又はＢＴレジン（ビスマレイミド・トリアジン樹脂：Ｂ（ビスマレイド）成分と、Ｔ（トリアジン）成分とを主成分とし、エポキシ、ＰＰＥ、アリルなどの変成用の樹脂を加えた熱硬化性樹脂）からなるものとしてもよい。絶縁基材１１が繊維強化樹脂、ポリイミド樹脂又はＢＴレジンからなれば、絶縁基材１１の熱膨張係数をシリコンに近い１０ｐｐｍ／℃以下にすることも可能であるためである。   As shown in FIG. 1, the semiconductor chip 3 is mounted on a sheet-like insulating base material 11. The insulating substrate 11 is made of a fiber reinforced resin. Specifically, from the viewpoint of strength, thermal expansion coefficient, glass transition temperature, and reflow temperature resistance, the insulating base material 11 is made of glass fiber epoxy resin, glass fiber polyimide resin, glass cloth base epoxy resin, glass cloth base polyimide. It consists of resin and other glass fiber insulating resin composites. In particular, the insulating base material 11 is made of a glass fiber insulating resin composite material having a low thermal expansion coefficient and sufficient strength and rigidity and capable of laser via processing. The insulating base material 11 has a low thermal expansion coefficient and sufficient strength and rigidity, and can be laser via processed. A polyimide resin or BT resin (bismaleimide / triazine resin: B (bismaleide) component) and T ( (Triazine) component as a main component, and may be made of a thermosetting resin to which a modifying resin such as epoxy, PPE, and allyl is added. This is because if the insulating base material 11 is made of fiber reinforced resin, polyimide resin, or BT resin, the thermal expansion coefficient of the insulating base material 11 can be 10 ppm / ° C. or less, which is close to that of silicon.

絶縁基材１１のサイズは半導体チップ３のサイズよりも大きく、絶縁基材１１の周縁部分１１ａが半導体チップ３の側面４から外側にはみ出ている。そのため、半導体チップ３のエッジ部分が絶縁基材１１によって保護されている。   The size of the insulating base 11 is larger than the size of the semiconductor chip 3, and the peripheral portion 11 a of the insulating base 11 protrudes outward from the side surface 4 of the semiconductor chip 3. Therefore, the edge portion of the semiconductor chip 3 is protected by the insulating base material 11.

半導体チップ３の下面が絶縁基材１１に向いた状態で、半導体チップ３が絶縁基材１１上に搭載されている。半導体チップ３の下面及び電極５が接着樹脂層１２によって絶縁基材１１に接着されている。接着樹脂層１２は、絶縁性を有し、エポキシ系樹脂といった熱硬化性樹脂からなる。接着樹脂層１２は、半導体チップ３の側面４の外側にはみ出ている。半導体チップ３が接着樹脂層１２に沈み込んでおり、半導体チップ３の側面４（特に、側面４の下部分）が接着樹脂層１２によって覆われている。一方、接着樹脂層１２が半導体チップ３の上面を覆わず、電極６が露出している。   The semiconductor chip 3 is mounted on the insulating base material 11 with the lower surface of the semiconductor chip 3 facing the insulating base material 11. The lower surface of the semiconductor chip 3 and the electrode 5 are bonded to the insulating substrate 11 by the adhesive resin layer 12. The adhesive resin layer 12 has insulating properties and is made of a thermosetting resin such as an epoxy resin. The adhesive resin layer 12 protrudes outside the side surface 4 of the semiconductor chip 3. The semiconductor chip 3 is submerged in the adhesive resin layer 12, and the side surface 4 (particularly, the lower portion of the side surface 4) of the semiconductor chip 3 is covered with the adhesive resin layer 12. On the other hand, the adhesive resin layer 12 does not cover the upper surface of the semiconductor chip 3 and the electrode 6 is exposed.

絶縁基材１１のうち電極５が重なる部分には、ビアホール１３が形成されている。ビアホール１３内には、導体１４が充填されている。絶縁基材１１の表面であってビアホール１３上には、パッド１５が形成されている。つまり、ビアホール１３とパッド１５と導体１４は、いわゆるビア・オン・パッド構造となっている。また、パッド１５と導体１４は一体形成されている。導体１４及びパッド１５は、銅（Ｃｕ）からなるが、他の金属からなるものでもよい。   A via hole 13 is formed in a portion of the insulating substrate 11 where the electrode 5 overlaps. A conductor 14 is filled in the via hole 13. A pad 15 is formed on the surface of the insulating base 11 and on the via hole 13. That is, the via hole 13, the pad 15, and the conductor 14 have a so-called via-on-pad structure. The pad 15 and the conductor 14 are integrally formed. The conductor 14 and the pad 15 are made of copper (Cu), but may be made of other metals.

パッド１５上には半田バンプ１８が形成されている。また、パッド１５がニッケル（Ｎｉ）の膜１６によって被覆され、ニッケル膜１６が金（Ａｕ）の膜１７によって被覆され、パッド１５と半田バンプ１８の間にこれらの膜１６，１７が介在している。銅と半田は相互拡散しやすいので、ニッケルの膜１６によってパッド１５と半田バンプ１８の金属拡散を防止し、ニッケルが酸化しやすいので、金の膜１７によってニッケルの膜１６の酸化を防止している。   Solder bumps 18 are formed on the pads 15. The pad 15 is covered with a nickel (Ni) film 16, the nickel film 16 is covered with a gold (Au) film 17, and the films 16 and 17 are interposed between the pad 15 and the solder bump 18. Yes. Since copper and solder easily diffuse together, the nickel film 16 prevents the metal diffusion of the pad 15 and the solder bump 18, and nickel is easily oxidized. Therefore, the gold film 17 prevents the nickel film 16 from being oxidized. Yes.

なお、図５に示すように、半田バンプ１８が設けられていなくてもよい。
また、図６に示すように、ビア・オン・パッド構造でなくてもよい。つまり、パッド１５がビアホール１３上に形成されているのではなく、ビアホール１３からずれて絶縁基材１１の表面上に形成されていてもよい。ビア・オン・パッド構造でない場合には、絶縁基材１１の表面上にソルダーレジスト１９が成膜され、そのソルダーレジスト１９に開口２０が形成され、開口２０内において半田バンプ１８が金の膜１７上に形成されている。ソルダーレジスト１９は、感光性樹脂が硬化したものである。
また、図１、図５、図６の何れでもニッケルの膜１６及び金の膜１７が形成されていなくてもよく、その場合半田バンプ１８がパッド１５に直接接している。 In addition, as shown in FIG. 5, the solder bump 18 may not be provided.
Further, as shown in FIG. 6, the via-on-pad structure is not necessary. That is, the pad 15 may not be formed on the via hole 13 but may be formed on the surface of the insulating base material 11 so as to be shifted from the via hole 13. If the via-on-pad structure is not used, a solder resist 19 is formed on the surface of the insulating substrate 11, an opening 20 is formed in the solder resist 19, and the solder bump 18 is a gold film 17 in the opening 20. Formed on top. The solder resist 19 is obtained by curing a photosensitive resin.
1, 5, and 6, the nickel film 16 and the gold film 17 may not be formed. In this case, the solder bumps 18 are in direct contact with the pads 15.

電力半導体装置１の製造方法について説明する。
半導体構成体２を製造する。半導体構成体２の製造工程は以下のようになる。
まず、図７に示すように、半導体ウエハ３ａに対して絶縁膜７を成膜し、絶縁膜７にビアホール８を形成し、更に電極５をパターニングする。なお、半導体ウエハ３ａのサイズは、図１に示された半導体構成体２をダイシングにより複数個取り出せるようなサイズとなっている。 A method for manufacturing the power semiconductor device 1 will be described.
The semiconductor structure 2 is manufactured. The manufacturing process of the semiconductor structure 2 is as follows.
First, as shown in FIG. 7, the insulating film 7 is formed on the semiconductor wafer 3a, the via hole 8 is formed in the insulating film 7, and the electrode 5 is patterned. The size of the semiconductor wafer 3a is such that a plurality of semiconductor structures 2 shown in FIG. 1 can be taken out by dicing.

次に、図８に示すように半導体ウエハ３ａの裏面を研磨する。次に、図９に示すように研磨面にイオン注入を行って、更にスパッタ法等によって電極膜６ａを成膜する。次に、図１０に示すように、半導体ウエハ３ａをダイシングすることによって、複数の半導体構成体２を取り出す。なお、半導体ウエハ３ａに対してイオン注入や成膜する処理は、半導体チップ３の種類や構造に応じて適宜変更してもよい。また、予め製造された半導体構成体２を用いてもよい。   Next, as shown in FIG. 8, the back surface of the semiconductor wafer 3a is polished. Next, as shown in FIG. 9, ion implantation is performed on the polished surface, and an electrode film 6a is further formed by sputtering or the like. Next, as shown in FIG. 10, the semiconductor wafer 3a is diced to take out a plurality of semiconductor structures 2. It should be noted that the ion implantation or film forming process for the semiconductor wafer 3 a may be appropriately changed according to the type and structure of the semiconductor chip 3. Moreover, you may use the semiconductor structure 2 manufactured previously.

続いて、半導体チップ３をパッケージする。半導体チップ３のパッケージ工程は、以下のようになる。
まず、図１１に示すように、金属からなる基材４１上に、繊維強化樹脂（例えば、ガラス繊維エポキシ樹脂、ガラス繊維ポリイミド樹脂、ガラス布基材エポキシ樹脂、ガラス布基材ポリイミド樹脂）、ポリイミド樹脂又はＢＴレジンからなる絶縁基材１１を成膜する。基材４１は、絶縁基材１１の取り扱いを容易にするためのキャリアであり、具体的には銅板である。このように準備した基材４１、絶縁基材１１のサイズは、図１に示された電力半導体装置１をダイシングにより複数個取り出せるようなサイズとなっている。 Subsequently, the semiconductor chip 3 is packaged. The packaging process of the semiconductor chip 3 is as follows.
First, as shown in FIG. 11, a fiber reinforced resin (for example, a glass fiber epoxy resin, a glass fiber polyimide resin, a glass cloth base epoxy resin, a glass cloth base polyimide resin), polyimide, and the like on a base material 41 made of metal. An insulating base 11 made of resin or BT resin is formed. The base material 41 is a carrier for facilitating the handling of the insulating base material 11, and is specifically a copper plate. The base material 41 and the insulating base material 11 thus prepared are sized so that a plurality of power semiconductor devices 1 shown in FIG. 1 can be taken out by dicing.

次に、図１２に示すように、フェースダウン実装法により半導体チップ３を絶縁基材１１上に実装する。具体的には、熱硬化性樹脂（例えば、エポキシ系樹脂）からなる非導電性ペースト（ＮＣＰ；Non-Conductive Paste）１２ａを印刷法又はディスペンサ法によって絶縁基材１１に塗布する。非導電性ペースト１２ａを塗布する範囲は、搭載しようとする半導体チップ３のサイズよりも広くする。そして、半導体チップ３の下面を非導電性ペースト１２ａに向けて、半導体チップ３を非導電性ペースト１２ａにフェースダウンし、加熱圧着により半導体チップ３の下面及び電極５を絶縁基材１１に接着する。そうすることで、非導電性ペースト１２ａの一部が半導体チップ３の側面４よりも外側にはみ出た状態になり、非導電性ペースト１２ａが硬化して接着樹脂層１２となる。なお、非導電性ペースト１２ａの代わりに非導電性フィルム（ＮＣＦ；Non-Conductive Film）によって半導体チップ３と絶縁基材１１を接着してもよい。この場合でも、非導電性フィルムのサイズを搭載しようとする半導体チップ３のサイズよりも大きくし、非導電性フィルムが硬化してなる接着樹脂層１２を半導体チップ３の側面４よりも外側にはみ出させる。   Next, as shown in FIG. 12, the semiconductor chip 3 is mounted on the insulating substrate 11 by a face-down mounting method. Specifically, a non-conductive paste (NCP: Non-Conductive Paste) 12a made of a thermosetting resin (for example, epoxy resin) is applied to the insulating substrate 11 by a printing method or a dispenser method. The range in which the non-conductive paste 12a is applied is wider than the size of the semiconductor chip 3 to be mounted. Then, the lower surface of the semiconductor chip 3 is directed to the nonconductive paste 12a, the semiconductor chip 3 is faced down to the nonconductive paste 12a, and the lower surface of the semiconductor chip 3 and the electrode 5 are bonded to the insulating substrate 11 by thermocompression bonding. . By doing so, a part of the non-conductive paste 12a protrudes outside the side surface 4 of the semiconductor chip 3, and the non-conductive paste 12a is cured to become the adhesive resin layer 12. In addition, you may adhere | attach the semiconductor chip 3 and the insulating base material 11 with a nonelectroconductive film (NCF; Non-Conductive Film) instead of the nonelectroconductive paste 12a. Even in this case, the size of the nonconductive film is made larger than the size of the semiconductor chip 3 to be mounted, and the adhesive resin layer 12 formed by curing the nonconductive film protrudes outside the side surface 4 of the semiconductor chip 3. Let

次に、図１３に示すように、ＰＥＴ（ポリエチレンテレフタラート：Polyethylene terephthalate）からなる保護基材４２を半導体チップ３の上から絶縁基材１１に貼り付ける。具体的には、接着剤４３を保護基材４２と絶縁基材１１の間に挟んで、接着剤４３によって保護基材４２を絶縁基材１１に接着する。接着剤４３が半導体チップ３の間の隙間に充填される。接着剤４３に用いられる樹脂材料と接着樹脂層１２に用いられる樹脂材料が異なるものであり、接着剤４３は例えばソルダーレジストからなるものである。   Next, as shown in FIG. 13, a protective base material 42 made of PET (Polyethylene terephthalate) is attached to the insulating base material 11 from above the semiconductor chip 3. Specifically, the adhesive 43 is sandwiched between the protective base material 42 and the insulating base material 11, and the protective base material 42 is adhered to the insulating base material 11 by the adhesive 43. Adhesive 43 is filled in the gaps between the semiconductor chips 3. The resin material used for the adhesive 43 and the resin material used for the adhesive resin layer 12 are different, and the adhesive 43 is made of, for example, a solder resist.

次に、図１４に示すように、基材４１をエッチングによって除去する。基材４１を除去することによって、絶縁基材１１が露出する。基材４１を除去しても、反対側に保護基材４２が設けられているから、絶縁基材１１が保護基材４２によって補強され、絶縁基材１１が曲がりにくく、絶縁基材１１を容易に取り扱うことができる。   Next, as shown in FIG. 14, the base material 41 is removed by etching. By removing the base material 41, the insulating base material 11 is exposed. Even if the base material 41 is removed, since the protective base material 42 is provided on the opposite side, the insulating base material 11 is reinforced by the protective base material 42, and the insulating base material 11 is difficult to bend, making the insulating base material 11 easy. Can be handled.

次に、図１５に示すように、絶縁基材１１に関して半導体チップ３の反対側から絶縁基材１１に向けてレーザーを照射する。そうすることによって、絶縁基材１１にビアホール１３を形成し、ビアホール１３を電極５まで通じさせる。ビアホール１３が電極５まで通じて、ビアホール１３内で電極５が露出したら、レーザー照射を止める。ここで用いるレーザーは、例えば、炭酸ガスレーザー（CO2レーザー）又は紫外線レーザー（ＵＶレーザー）とする。ビアホール１３の形成後、ビアホール１３内をデスミア処理する。 Next, as shown in FIG. 15, the laser is irradiated from the opposite side of the semiconductor chip 3 toward the insulating base 11 with respect to the insulating base 11. By doing so, the via hole 13 is formed in the insulating base material 11, and the via hole 13 is communicated to the electrode 5. When the via hole 13 leads to the electrode 5 and the electrode 5 is exposed in the via hole 13, the laser irradiation is stopped. The laser used here is, for example, a carbon dioxide laser (CO 2 laser) or an ultraviolet laser (UV laser). After the via hole 13 is formed, the inside of the via hole 13 is desmeared.

次に、図１６に示すように、フィルドメッキ処理を行うことによって、ビアホール１３内に導体１４を充填させるとともに、絶縁基材１１の表面に金属メッキ膜１５ａを成膜する。具体的には、無電解メッキ処理、電気メッキ処理を順に行うことによって、金属メッキ膜１５ａ及び導体１４を形成する。フィルドメッキ処理を行っているので、ビアホール１３内に導体１４が充填され、ビアホール１３の部分で金属メッキ膜１５ａに凹みが生じにくく、金属メッキ膜１５ａを平坦に形成することができる。この際、半導体チップ３及び電極６等が保護基材４２によって覆われているから、半導体チップ３及び電極６等がメッキ液によって損傷しない。特に、絶縁基材１１と保護基材４２の間の隙間が接着剤４３によって埋められているから、半導体チップ３及び電極６等の保護効果がとても良い。   Next, as shown in FIG. 16, a filled plating process is performed to fill the via hole 13 with the conductor 14 and to form a metal plating film 15 a on the surface of the insulating base 11. Specifically, the metal plating film 15a and the conductor 14 are formed by sequentially performing an electroless plating process and an electroplating process. Since the filled plating process is performed, the conductor 14 is filled in the via hole 13, and the metal plating film 15 a is hardly formed in the via hole 13, and the metal plating film 15 a can be formed flat. At this time, since the semiconductor chip 3 and the electrode 6 are covered with the protective base material 42, the semiconductor chip 3 and the electrode 6 are not damaged by the plating solution. In particular, since the gap between the insulating base material 11 and the protective base material 42 is filled with the adhesive 43, the protective effect of the semiconductor chip 3 and the electrode 6 is very good.

次に、図１７に示すように、金属メッキ膜１５ａに対してフォトリソグラフィー法及びエッチング法を施すことによって、金属メッキ膜１５ａをパターニングして、金属メッキ膜１５ａをパッド１５に加工する。この際、保護基材４２及び接着剤４３によって半導体チップ３及び電極６等をエッチャントから保護することができる。
なお、上述のようなサブトラクティブ法によってパッド１５のパターンニングを行うのではなく、セミアディティブ法又はフルアディティブ法によって導体１４の形成とともにパッド１５のパターニングを行ってもよい。 Next, as shown in FIG. 17, the metal plating film 15 a is patterned by performing a photolithography method and an etching method on the metal plating film 15 a, and the metal plating film 15 a is processed into the pad 15. At this time, the semiconductor chip 3 and the electrode 6 can be protected from the etchant by the protective base material 42 and the adhesive 43.
Instead of patterning the pad 15 by the subtractive method as described above, the pad 15 may be patterned together with the formation of the conductor 14 by the semi-additive method or the full additive method.

次に、図１８に示すように、メッキ法によってパッド１５の表面にニッケルの膜１６を形成し、メッキ法によってニッケル膜１６の表面に金の膜１７を形成する。なお、サブトラクティブ法によってパッド１５のパターンニングを行うに際して、金属メッキ膜１５ａのエッチング前にニッケル膜１６及び金の膜１７をパターンニングした後、そのニッケル膜１６及び金の膜１７をマスクとして金属メッキ膜１５ａをエッチングすることによって、パッド１５を形成してもよい。また、ニッケルの膜１６及び金の膜１７は形成しなくてもよい。   Next, as shown in FIG. 18, a nickel film 16 is formed on the surface of the pad 15 by plating, and a gold film 17 is formed on the surface of the nickel film 16 by plating. When patterning the pad 15 by the subtractive method, the nickel film 16 and the gold film 17 are patterned before the etching of the metal plating film 15a, and then the nickel film 16 and the gold film 17 are used as a mask for the metal. The pad 15 may be formed by etching the plating film 15a. Further, the nickel film 16 and the gold film 17 may not be formed.

次に、図１９に示すように、保護基材４２を剥離し、残留した接着剤４３を溶剤（除去液）で除去する。ここで用いる溶剤は、接着剤４３を溶かせるが、接着樹脂層１２を溶かせないものである。そのため、接着剤４３は除去されるが、接着樹脂層１２は除去されずに残留する。保護基材４２及び接着剤４３を除去することによって、電極６が露出する。   Next, as shown in FIG. 19, the protective base material 42 is peeled, and the remaining adhesive 43 is removed with a solvent (removal solution). The solvent used here dissolves the adhesive 43 but does not dissolve the adhesive resin layer 12. Therefore, although the adhesive 43 is removed, the adhesive resin layer 12 remains without being removed. By removing the protective substrate 42 and the adhesive 43, the electrode 6 is exposed.

次に、必要に応じてソルダーレジストを絶縁基材１１の表面に形成し、ソルダーレジストの開口でパッド１５を露出させる。特に、図６のようにビア・オン・パッド構造でない場合には、絶縁基材１１の表面上にソルダーレジスト１９を形成することが好ましい。   Next, if necessary, a solder resist is formed on the surface of the insulating substrate 11, and the pad 15 is exposed through the opening of the solder resist. In particular, when the via-on-pad structure is not used as shown in FIG. 6, it is preferable to form a solder resist 19 on the surface of the insulating base material 11.

次に、図２０に示すように、パッド１５上（ニッケル膜１６及び金の膜１７がある場合には、金の膜１７上）に半田バンプ１８を形成する。   Next, as shown in FIG. 20, solder bumps 18 are formed on the pads 15 (on the gold film 17 when the nickel film 16 and the gold film 17 are present).

次に、図２１に示すように、ダイシング処理により複数の電力半導体装置１を切り出す。この際、絶縁基材１１のサイズが半導体チップ３のサイズよりも大きくなるようにダイシングを行い、絶縁基材１１の周縁部分１１ａを半導体チップ３の側面４よりも外側にはみ出した状態にする。   Next, as shown in FIG. 21, a plurality of power semiconductor devices 1 are cut out by a dicing process. At this time, dicing is performed so that the size of the insulating base material 11 is larger than the size of the semiconductor chip 3, so that the peripheral portion 11 a of the insulating base material 11 protrudes outside the side surface 4 of the semiconductor chip 3.

以上のように本実施形態によれば、低い熱膨張係数の絶縁基材１１上に半導体チップ３を接着した構造のため、半導体チップ３をパッケージする工程での応力の発生原因は接着樹脂層１２の収縮応力であるから、残留応力を最小限に抑えることができる。   As described above, according to the present embodiment, since the semiconductor chip 3 is bonded to the insulating base material 11 having a low thermal expansion coefficient, the cause of the stress in the process of packaging the semiconductor chip 3 is the adhesive resin layer 12. Therefore, the residual stress can be minimized.

また、複数の電力半導体装置１を製造するに際して、接着樹脂層１２をべた一面の層として共通化させるのではなく、接着樹脂層１２を半導体チップ３ごとに設けている。そのため、半導体チップ３が薄くても、対応可能という利点がある。   Further, when the plurality of power semiconductor devices 1 are manufactured, the adhesive resin layer 12 is provided for each semiconductor chip 3 instead of making the adhesive resin layer 12 common as a single layer. Therefore, there is an advantage that even if the semiconductor chip 3 is thin, it can be handled.

また、絶縁基材１１や接着樹脂層１２のサイズが半導体チップ３のサイズよりも大きく、絶縁基材１１及び接着樹脂層１２の周縁部分が半導体チップ３の側面４から外側にはみ出ているので、半導体チップ３のエッジ部分を保護することができる。   Moreover, since the size of the insulating base material 11 and the adhesive resin layer 12 is larger than the size of the semiconductor chip 3, the peripheral portions of the insulating base material 11 and the adhesive resin layer 12 protrude outward from the side surface 4 of the semiconductor chip 3. The edge portion of the semiconductor chip 3 can be protected.

また、半導体チップ３が絶縁基材１１に搭載されているだけであり、絶縁基材１１の反対側には基材がない。そのため、半導体チップ３の上面側が覆われておらず、電極６が露出している。それゆえ、絶縁基材１１の反対側の面に電極６が形成された半導体チップ３でも、電極６を利用することができる。   Further, the semiconductor chip 3 is only mounted on the insulating base material 11, and there is no base material on the opposite side of the insulating base material 11. Therefore, the upper surface side of the semiconductor chip 3 is not covered and the electrode 6 is exposed. Therefore, the electrode 6 can be used even in the semiconductor chip 3 in which the electrode 6 is formed on the opposite surface of the insulating base material 11.

また、半導体チップ３が絶縁基材１１によって補強されても、半導体チップ３の上面側で外部に引き出される電極として電極６を用いることができ、半導体チップ３の下面側で外部に引き出される電極としてパッド１５を用いることができる。   Further, even when the semiconductor chip 3 is reinforced by the insulating base material 11, the electrode 6 can be used as an electrode drawn to the outside on the upper surface side of the semiconductor chip 3, and as an electrode drawn to the outside on the lower surface side of the semiconductor chip 3. A pad 15 can be used.

また、半導体チップ３が絶縁基材１１によって補強されているものとしても、絶縁基材１１が繊維強化樹脂、ポリイミド樹脂又はＢＴレジンからなるので、絶縁基材１１を薄くすることができる。それゆえ、電力半導体装置１全体としても薄型化することができる。   Even if the semiconductor chip 3 is reinforced by the insulating base material 11, since the insulating base material 11 is made of fiber reinforced resin, polyimide resin, or BT resin, the insulating base material 11 can be made thin. Therefore, the power semiconductor device 1 as a whole can be reduced in thickness.

電力半導体装置１を搭載してなる搭載構造について説明する。
図２２に示すように、電力半導体装置１が回路基板５１に搭載されている。
回路基板５１の表面には、パッド１５に電気的に接触するパッド５２が設けられているとともに、電極６に電気的に接触するパッド５３が設けられている。パッド１５とパッド５２との間に半田１８ｂが挟まれ、半田１８ｂによってパッド１５とパッド５２が接合されている。半田１８ｂは、半田バンプ１８をリフローしたものである。パッド１５とパッド５２の間に半田１８ｂが介在しているだけであるから、低インピーダンスとなっている。 A mounting structure in which the power semiconductor device 1 is mounted will be described.
As shown in FIG. 22, the power semiconductor device 1 is mounted on a circuit board 51.
On the surface of the circuit board 51, a pad 52 that is in electrical contact with the pad 15 is provided, and a pad 53 that is in electrical contact with the electrode 6 is provided. The solder 18b is sandwiched between the pad 15 and the pad 52, and the pad 15 and the pad 52 are joined by the solder 18b. The solder 18b is obtained by reflowing the solder bump 18. Since only the solder 18b is interposed between the pad 15 and the pad 52, the impedance is low.

半導体チップ３は、リードフレーム５４によって覆われている。リードフレーム５４内に半導体チップ３が収容できるよう、リードフレーム５４が箱状に設けられ、リードフレーム５４の開口部にはフランジ５５が設けられ、フランジ５５がリードフレーム５４の外側に延出している。リードフレーム５４とフランジ５５が一体形成されている。リードフレーム５４及びフランジ５５は、金属等の導電性材料からなる。   The semiconductor chip 3 is covered with a lead frame 54. The lead frame 54 is provided in a box shape so that the semiconductor chip 3 can be accommodated in the lead frame 54. A flange 55 is provided at an opening of the lead frame 54, and the flange 55 extends to the outside of the lead frame 54. . A lead frame 54 and a flange 55 are integrally formed. The lead frame 54 and the flange 55 are made of a conductive material such as metal.

リードフレーム５４の内面のうち回路基板５１と対向する面（天井面）と電極６との間には半田５６が挟まれ、半田５６によって電極６とリードフレーム５４の内面が接合されている。   Solder 56 is sandwiched between the electrode 6 and the surface (ceiling surface) facing the circuit board 51 of the inner surface of the lead frame 54, and the electrode 6 and the inner surface of the lead frame 54 are joined by the solder 56.

また、リードフレーム５４の開口部及びフランジ５５とパッド５３との間には半田５７が設けられ、半田５７によってリードフレーム５４の開口部及びフランジ５５とパッド５３が接合されている。   Solder 57 is provided between the opening of the lead frame 54 and the flange 55 and the pad 53, and the opening of the lead frame 54 and the flange 55 and the pad 53 are joined by the solder 57.

この搭載構造においては、半導体チップ３で発生した熱がリードフレーム５４によって外部に放熱される。半導体チップ３の片側の面がリードフレーム５４に接しているから、放熱効率が向上している。なお、更に放熱効率を向上させるべく、リードフレーム５４にヒートシンクを取り付けてもよい。   In this mounting structure, heat generated in the semiconductor chip 3 is radiated to the outside by the lead frame 54. Since one surface of the semiconductor chip 3 is in contact with the lead frame 54, the heat dissipation efficiency is improved. A heat sink may be attached to the lead frame 54 in order to further improve the heat dissipation efficiency.

電力半導体装置１の搭載方法及び搭載構造の製造方法について説明する。
まず、図２３に示すように、フランジ５５が設けられたリードフレーム５４を準備し、リードフレーム５４の内側底面に半田５６を塗布し、電極６を半田５６に向けて半導体チップ３をリードフレーム５４内に収容し、電極６とリードフレーム５４を半田５６によって半田付けする。 A method for mounting the power semiconductor device 1 and a method for manufacturing the mounting structure will be described.
First, as shown in FIG. 23, a lead frame 54 provided with a flange 55 is prepared, solder 56 is applied to the inner bottom surface of the lead frame 54, and the semiconductor chip 3 is placed on the lead frame 54 with the electrode 6 facing the solder 56. The electrode 6 and the lead frame 54 are soldered with solder 56.

次に、図２４に示すように、リードフレーム５４の開口を回路基板５１に向けて、半導体チップ３及びリードフレーム５４を回路基板５１に搭載する。半田バンプ１８によってパッド１５とパッド５２を半田付けするとともに、半田５７によってリードフレーム５４の開口部及びフランジ５５をパッド５３に半田付けする（図２２参照）。なお、パッド１５に半田バンプ１８が設けられていない場合には、半田をパッド１５又はパッド５２に塗布して、リフローすることによって、パッド１５とパッド５２を半田付けする。   Next, as shown in FIG. 24, the semiconductor chip 3 and the lead frame 54 are mounted on the circuit board 51 with the opening of the lead frame 54 facing the circuit board 51. The pad 15 and the pad 52 are soldered by the solder bump 18, and the opening of the lead frame 54 and the flange 55 are soldered to the pad 53 by the solder 57 (see FIG. 22). If the solder bumps 18 are not provided on the pad 15, the solder is applied to the pad 15 or the pad 52 and reflowed to solder the pad 15 and the pad 52.

＜第２の実施の形態＞
本実施形態における半導体装置の構造は、第１実施形態における電力半導体装置１の構造と同じである。本実施形態における半導体装置の製造方法は、第１実施形態に電力半導体装置１の製造方法と相違する。 <Second Embodiment>
The structure of the semiconductor device in the present embodiment is the same as the structure of the power semiconductor device 1 in the first embodiment. The manufacturing method of the semiconductor device in the present embodiment is different from the manufacturing method of the power semiconductor device 1 in the first embodiment.

本実施形態における半導体装置の製造方法について説明する。
まず、図２５に示すように、基材４１上には第１の金属膜６１が成膜され、第１の金属膜６１上には第２の金属膜６２が成膜されている。第１の金属膜６１と基材４１が共に銅からなり、第２の金属膜６２がニッケルからなる。なお、金属膜６１，６２は他の金属からなるものとしてもよい。 A method for manufacturing a semiconductor device in the present embodiment will be described.
First, as shown in FIG. 25, a first metal film 61 is formed on the base material 41, and a second metal film 62 is formed on the first metal film 61. Both the first metal film 61 and the base material 41 are made of copper, and the second metal film 62 is made of nickel. The metal films 61 and 62 may be made of other metals.

次に、フォトリソグラフィー法及びエッチング法によって第２の金属膜６２に開口６４を形成する。また、開口６４に重なる開口６３を第１の金属膜６１に形成する。なお、開口６３，６４の位置は、後に形成するビアホール１３に相当する位置である。   Next, an opening 64 is formed in the second metal film 62 by photolithography and etching. In addition, an opening 63 that overlaps the opening 64 is formed in the first metal film 61. The positions of the openings 63 and 64 are positions corresponding to the via holes 13 to be formed later.

そして、繊維強化樹脂、ポリイミド樹脂又はＢＴレジンからなる絶縁基材１１を第２の金属膜６２上に形成する。この際、絶縁基材１１の一部が開口６３，６４内に埋まる。   Then, the insulating base material 11 made of fiber reinforced resin, polyimide resin or BT resin is formed on the second metal film 62. At this time, a part of the insulating base material 11 is buried in the openings 63 and 64.

その後、半導体チップ３を絶縁基材１１上にフェースダウン実装する工程（図２６参照）から、基材４１をエッチングにより除去する工程（図２７参照）までは、第１の実施の形態の場合と同様である。ここで、半導体チップ３を実装する際には、電極５を開口６３，６４に位置合わせする。また、基材４１をエッチングによって除去しても、第１の金属膜６１が基材４１と異なる材料であるから、第１の金属膜６１がエッチングストッパとして機能し、第１の金属膜６１及び第２の金属膜６２がエッチングされない。   Thereafter, the process from the step of mounting the semiconductor chip 3 face down on the insulating base material 11 (see FIG. 26) to the step of removing the base material 41 by etching (see FIG. 27) is the same as in the case of the first embodiment. It is the same. Here, when the semiconductor chip 3 is mounted, the electrode 5 is aligned with the openings 63 and 64. Even if the base material 41 is removed by etching, the first metal film 61 is made of a material different from that of the base material 41. Therefore, the first metal film 61 functions as an etching stopper, and the first metal film 61 and The second metal film 62 is not etched.

次に、図２８に示すように、第１の金属膜６１をエッチング等によって除去する。第２の金属膜６２は残す。   Next, as shown in FIG. 28, the first metal film 61 is removed by etching or the like. The second metal film 62 is left.

次に、図２９に示すように、絶縁基材１１に関して半導体チップ３の反対側から開口６４内に向けてレーザーを照射することによって、開口６４内においてビアホール１３を絶縁基材１１に形成する。この際、第２の金属膜６２がマスクとして機能し、レーザーによってビアホール１３が開口６４よりも大きく広がることがない。ビアホール１３が電極５まで通じたら、レーザー照射を止める。   Next, as shown in FIG. 29, the via hole 13 is formed in the insulating base material 11 in the opening 64 by irradiating the insulating base material 11 with laser from the opposite side of the semiconductor chip 3 toward the opening 64. At this time, the second metal film 62 functions as a mask, and the via hole 13 does not spread larger than the opening 64 by the laser. When the via hole 13 reaches the electrode 5, the laser irradiation is stopped.

次に、図３０に示すように、残留した第２の金属膜６２をシード層としてフィルドメッキ処理を行うことによって、第２の金属膜６２を金属メッキ膜１５ａに成長させるとともに、ビアホール１３内に導体１４を充填させる。   Next, as shown in FIG. 30, the second metal film 62 is grown on the metal plating film 15 a by performing a filled plating process using the remaining second metal film 62 as a seed layer, and in the via hole 13. The conductor 14 is filled.

その後、フォトリソグラフィー法及びエッチング法によって金属メッキ膜１５ａをパッド１５にパターニングする工程から、ダイシング工程までは、第１実施形態の場合と同様である。   Thereafter, the process from the patterning of the metal plating film 15a to the pad 15 by the photolithography method and the etching method to the dicing process are the same as in the case of the first embodiment.

１ 電力半導体装置
３ 半導体チップ
４ 側面
５、６ 電極
１１ 絶縁基材
１２ 接着樹脂層
１３ ビアホール
１４ 導体
１５ パッド DESCRIPTION OF SYMBOLS 1 Power semiconductor device 3 Semiconductor chip 4 Side surface 5, 6 Electrode 11 Insulation base material 12 Adhesive resin layer 13 Via hole 14 Conductor 15 Pad

Claims (4)

ビアホールが形成された絶縁基材と、
パワーデバイスからなり、その下面を前記絶縁基材に向けた状態で前記絶縁基材に搭載された半導体チップと、
前記半導体チップの下面に設けられ、前記ビアホールに位置合わせされた第１電極と、
前記半導体チップの上面に設けられた第２電極と、
前記半導体チップの下面と前記絶縁基材との間に挟まれ、前記半導体チップと前記絶縁基材を接着する接着樹脂層と、
前記半導体チップの反対側において前記絶縁基材に設けられ、前記ビアホールを通じて前記第１電極に接触したパッドと、を備え、
前記第２電極が露出していることを特徴とする電力半導体装置。 An insulating base material with via holes formed thereon;
Consisting of a power device, a semiconductor chip mounted on the insulating base with its lower surface facing the insulating base, and
A first electrode provided on a lower surface of the semiconductor chip and aligned with the via hole;
A second electrode provided on the upper surface of the semiconductor chip;
An adhesive resin layer that is sandwiched between the lower surface of the semiconductor chip and the insulating substrate, and bonds the semiconductor chip and the insulating substrate;
A pad provided on the insulating base on the opposite side of the semiconductor chip and in contact with the first electrode through the via hole;
The power semiconductor device, wherein the second electrode is exposed. 前記絶縁基材が前記半導体チップの側面から外側にはみ出ていることを特徴とする請求項１に記載の電力半導体装置。   The power semiconductor device according to claim 1, wherein the insulating substrate protrudes outward from a side surface of the semiconductor chip. 前記接着樹脂層が前記半導体チップの側面から外側にはみ出ていることを特徴とする請求項１又は２に記載の電力半導体装置。   The power semiconductor device according to claim 1, wherein the adhesive resin layer protrudes outward from a side surface of the semiconductor chip. パワーデバイスからなる半導体チップであって、その下面に第１電極が形成されるとともにその上面に第２電極が形成された前記半導体チップの下面を接着樹脂によって基材上の絶縁基材に接着する第１工程と、
前記半導体チップを覆うようにして前記絶縁基材に保護基材を貼り付ける第２工程と、
前記基材を前記絶縁基材から除去する第３工程と、
前記絶縁基材に関して前記半導体チップの反対側から前記絶縁基材に向けてレーザーを照射することによって、前記第１電極まで通じるビアホールを前記絶縁基材に形成する第４工程と、
前記絶縁基材にパッドをパターニングして、前記パッドを前記ビアホールを通じて前記第１電極に接触させる第５工程と、
前記絶縁基材から前記保護基材を除去して、前記第２電極を露出させる第６工程と、
を含むことを特徴とする電力半導体装置の製造方法。 A semiconductor chip comprising a power device, wherein a first electrode is formed on a lower surface of the semiconductor chip and a second electrode is formed on the upper surface of the semiconductor chip, and the lower surface of the semiconductor chip is bonded to an insulating substrate on the substrate with an adhesive resin The first step;
A second step of attaching a protective substrate to the insulating substrate so as to cover the semiconductor chip;
A third step of removing the substrate from the insulating substrate;
A fourth step of forming a via hole in the insulating base material that leads to the first electrode by irradiating a laser from the opposite side of the semiconductor chip toward the insulating base material with respect to the insulating base material;
Patterning a pad on the insulating base material, and a fifth step of bringing the pad into contact with the first electrode through the via hole;
A sixth step of removing the protective substrate from the insulating substrate to expose the second electrode;
A method for manufacturing a power semiconductor device, comprising:
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