JP2011014808A - Solid state imaging device, method of manufacturing the same, and electronic apparatus - Google Patents

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哲弥 内田
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Abstract

PROBLEM TO BE SOLVED: To provide a mechanism capable of improving a transfer property of signal-charges from a photon-to-current conversion part to a charge-to-voltage conversion part without reducing the area of the photon-to-current conversion part.SOLUTION: A solid state imaging device includes: a transfer gate 32 transferring signal charges accumulated in the photon-to-current conversion part to the charge-to-voltage conversion part 26; wiring 42 for outputting a signal voltage generated in the charge-to-voltage conversion part 26; and a relay electrode 38 relaying electric connection between the charge-to-voltage conversion part 26 and the wiring 42. The relay electrode 38 includes: a contact part 38c electrically connected to the charge-to-voltage conversion part 26; a contact part 38f electrically connected to the wiring 42 via a plug 41; and capacity coupling parts 38a and 38b capacitively coupled with the transfer gate 32 by countering the upper surface of the transfer gate 32 via an insulation film 35.

Description

本発明は、固体撮像装置、固体撮像装置の製造方法及び電子機器に関する。   The present invention relates to a solid-state imaging device, a method for manufacturing the solid-state imaging device, and an electronic apparatus.

ＣＭＯＳ(Complementary Metal Oxide Semiconductor)プロセスを用いて作製されるイメージセンサ（以下、「ＣＭＯＳイメージセンサ」）は、さまざまな電子機器に用いられている。ＣＭＯＳイメージセンサでは、フォトダイオードに蓄積された信号電荷を、ポテンシャルの差を利用して、フローティングディフュージョン部（以下、「ＦＤ部」とも記す）に転送する仕組みになっている。また、フォトダイオードからＦＤ部への信号電荷の転送は、両者の間に介在する転送トランジスタのゲート電極（以下、「転送ゲート」とも記す）に電圧を印加して転送トランジスタをオンすることにより行なわれる仕組みになっている。   An image sensor (hereinafter, referred to as “CMOS image sensor”) manufactured using a CMOS (Complementary Metal Oxide Semiconductor) process is used in various electronic devices. In the CMOS image sensor, the signal charge accumulated in the photodiode is transferred to a floating diffusion part (hereinafter also referred to as “FD part”) using a potential difference. Further, the transfer of signal charges from the photodiode to the FD portion is performed by applying a voltage to the gate electrode (hereinafter also referred to as “transfer gate”) of the transfer transistor interposed between the photodiode and turning on the transfer transistor. It has become a mechanism that.

近年、ＣＭＯＳイメージセンサは、高解像度化のためにユニットセルが縮小され画素数が多くなる方向に進んでいる。しかし、ユニットセルの縮小は、フォトダイオードの面積の縮小をもたらし、飽和信号量の低下を招く。そこで、飽和信号量を増加させるために、フォトダイオードのポテンシャルを深くすることが行なわれている。ただし、フォトダイオードのポテンシャルを深くすると、フォトダイオードとＦＤ部のポテンシャルの差が小さくなる。このため、フォトダイオードからＦＤ部に信号電荷が転送されにくくなり、転送残りが生じやすくなる。   In recent years, CMOS image sensors have been progressing in a direction in which unit cells are reduced and the number of pixels is increased for higher resolution. However, the reduction of the unit cell results in a reduction in the area of the photodiode and a reduction in the saturation signal amount. Therefore, in order to increase the saturation signal amount, the potential of the photodiode is deepened. However, when the potential of the photodiode is deepened, the difference in potential between the photodiode and the FD portion is reduced. For this reason, it is difficult to transfer signal charges from the photodiode to the FD portion, and transfer residue is likely to occur.

従来においては、転送ゲートと電気的に導通する容量結合電極を設け、この容量結合電極をＦＤ部と容量的に結合させた固体撮像装置が提案されている（特許文献１を参照）。この従来技術によれば、転送ゲートに電圧を印加して転送トランジスタをオンしたときに、容量結合電極による容量結合によってＦＤ部のポテンシャルが深くなる。このため、フォトダイオードからＦＤ部に信号電荷が転送されやすくなる。   Conventionally, a solid-state imaging device has been proposed in which a capacitive coupling electrode that is electrically connected to a transfer gate is provided and the capacitive coupling electrode is capacitively coupled to the FD portion (see Patent Document 1). According to this prior art, when a voltage is applied to the transfer gate to turn on the transfer transistor, the potential of the FD portion is deepened by capacitive coupling by the capacitive coupling electrode. For this reason, signal charges are easily transferred from the photodiode to the FD portion.

特開２００７−３５６７４号公報JP 2007-35684 A

しかしながら上記従来技術においては、転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域をＦＤ部まで拡大して容量結合電極を形成したりしている。このため、容量結合電極を形成するための領域をレイアウト的に別途確保する必要があり、その分だけフォトダイオードの面積が小さくなるという欠点がある。   However, in the above prior art, a capacitive coupling electrode is formed by extending a part of the transfer gate, a capacitive coupling electrode is formed separately from the transfer gate, or the capacitive gate is expanded by extending the transfer gate formation region to the FD portion. An electrode is formed. For this reason, it is necessary to separately secure a region for forming the capacitive coupling electrode in terms of layout, and there is a drawback in that the area of the photodiode is reduced accordingly.

本発明の目的は、光電変換部の面積を縮小することなく、光電変換部から電荷電圧変換部への信号電荷の転送性を改善することができる仕組みを提供することにある。   An object of the present invention is to provide a mechanism capable of improving the transferability of signal charges from a photoelectric conversion unit to a charge-voltage conversion unit without reducing the area of the photoelectric conversion unit.

本発明に係る固体撮像装置は、
入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する。 A solid-state imaging device according to the present invention includes:
A photoelectric conversion unit that generates and accumulates signal charges according to incident light; and
A charge-voltage converter that generates a signal voltage corresponding to the amount of signal charge;
A transfer gate for transferring the signal charge accumulated in the photoelectric converter to the charge-voltage converter;
Wiring for outputting the signal voltage generated by the charge-voltage converter,
A relay electrode that relays electrical connection between the charge-voltage converter and the wiring;
The relay electrode includes at least one of a first contact portion that is electrically connected to the charge-voltage conversion portion, a second contact portion that is electrically connected to the wiring, and an upper surface and a side surface of the transfer gate. And a capacitive coupling portion that capacitively couples to the transfer gate by facing the gate via an insulating film.

上記構成の固体撮像装置においては、転送ゲートに電圧を印加したときに、中継電極を介して電荷電圧変換部に電圧が作用する。そして、この電圧の作用により、電荷電圧変換部のポテンシャルが深くなる。このため、光電変換部と電荷電圧変換部とのポテンシャル差を拡大し、信号電荷の転送性を改善することが可能となる。また、中継電極の一部を、転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向させることにより、当該対向部分を容量結合部としている。このため、転送ゲートと中継電極とを容量的に結合させるための領域を、従来のように転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域を電荷電圧変換部まで拡大して容量結合電極を形成したりして、レイアウト的に別途確保する必要がない。   In the solid-state imaging device having the above configuration, when a voltage is applied to the transfer gate, the voltage acts on the charge voltage conversion unit via the relay electrode. Then, the potential of the charge voltage conversion unit is deepened by the action of this voltage. For this reason, the potential difference between the photoelectric conversion unit and the charge-voltage conversion unit can be expanded, and the signal charge transferability can be improved. In addition, a part of the relay electrode is opposed to at least one of the upper surface and the side surface of the transfer gate via an insulating film, so that the facing portion is a capacitive coupling portion. For this reason, a capacitive coupling electrode is formed by extending a part of the transfer gate as in the conventional method for capacitively coupling the transfer gate and the relay electrode, or a capacitive coupling electrode is formed separately from the transfer gate. However, it is not necessary to separately secure the layout by expanding the formation region of the transfer gate to the charge-voltage converter and forming the capacitive coupling electrode.

本発明に係る固体撮像装置の製造方法は、
入射光に応じた信号電荷を生成して蓄積する光電変換部と、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートとを有する半導体基板上に、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する中継電極を形成する工程と、
前記電荷電圧変換部で生成された信号電荷を出力するための配線に電気的に接続する第２のコンタクト部を前記中継電極の上面に形成する工程と
を有する。 A method for manufacturing a solid-state imaging device according to the present invention includes:
A photoelectric conversion unit that generates and accumulates signal charges according to incident light, a charge-voltage conversion unit that generates a signal voltage according to the amount of charge of the signal charges, and a signal charge accumulated in the photoelectric conversion unit On a semiconductor substrate having a transfer gate that transfers to the voltage conversion unit, an insulating film is formed on at least one of the first contact portion that is electrically connected to the charge voltage conversion unit, and the upper surface and the side surface of the transfer gate. Forming a relay electrode having a capacitive coupling portion that capacitively couples to the transfer gate by facing each other through,
Forming a second contact portion on the upper surface of the relay electrode, which is electrically connected to a wiring for outputting the signal charge generated by the charge-voltage conversion portion.

本発明に係る固体撮像装置の製造方法においては、電荷電圧変換部と配線との電気的な接続を、第１のコンタクト部及び第２のコンタクト部を有する中継電極で中継するとともに、この中継電極の一部を容量結合部として転送ゲートに容量的に結合した構造が得られる。かかる構造の固体撮像装置においては、転送ゲートに電圧を印加したときに、中継電極を介して電荷電圧変換部に電圧が作用する。そして、この電圧の作用により、電荷電圧変換部のポテンシャルが深くなる。このため、光電変換部と電荷電圧変換部とのポテンシャル差を拡大し、信号電荷の転送性を改善することが可能となる。また、中継電極の一部を、転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向させることにより、当該対向部分を容量結合部としている。このため、転送ゲートと中継電極とを容量的に結合させるための領域を、従来のように転送ゲートの一部を延ばして容量結合電極を形成したり、転送ゲートとは別に容量結合電極を形成したり、転送ゲートの形成領域を電荷電圧変換部まで拡大して容量結合電極を形成したりして、レイアウト的に別途確保する必要がない。   In the method for manufacturing a solid-state imaging device according to the present invention, the electrical connection between the charge-voltage converter and the wiring is relayed by the relay electrode having the first contact portion and the second contact portion, and the relay electrode Thus, a structure in which a part of the capacitor is capacitively coupled to the transfer gate as a capacitive coupling portion is obtained. In the solid-state imaging device having such a structure, when a voltage is applied to the transfer gate, the voltage acts on the charge voltage conversion unit via the relay electrode. Then, the potential of the charge voltage conversion unit is deepened by the action of this voltage. For this reason, the potential difference between the photoelectric conversion unit and the charge-voltage conversion unit can be expanded, and the signal charge transferability can be improved. In addition, a part of the relay electrode is opposed to at least one of the upper surface and the side surface of the transfer gate via an insulating film, so that the facing portion is a capacitive coupling portion. For this reason, a capacitive coupling electrode is formed by extending a part of the transfer gate as in the conventional method for capacitively coupling the transfer gate and the relay electrode, or a capacitive coupling electrode is formed separately from the transfer gate. However, it is not necessary to separately secure the layout by expanding the formation region of the transfer gate to the charge-voltage converter and forming the capacitive coupling electrode.

本発明によれば、光電変換部の面積を縮小することなく、光電変換部から電荷電圧変換部への信号電荷の転送性を改善することができる。   According to the present invention, the transferability of signal charges from the photoelectric conversion unit to the charge voltage conversion unit can be improved without reducing the area of the photoelectric conversion unit.

本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。1 is a system configuration diagram showing an outline of a system configuration of a solid-state imaging device to which the present invention is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device. 複数画素共有構造を採る画素回路の一例を示す回路図である。It is a circuit diagram which shows an example of the pixel circuit which takes a multiple pixel sharing structure. 本発明の第１の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。It is a top view which shows the structure of the principal part of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 図３のＡ−Ａ′断面図である。It is AA 'sectional drawing of FIG. 図３のＢ−Ｂ′断面図である。FIG. 4 is a sectional view taken along the line BB ′ of FIG. 3. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 1st Embodiment of this invention. 比較例となる固体撮像装置の構成を示す図である。It is a figure which shows the structure of the solid-state imaging device used as a comparative example. 本発明の構成と比較例の構成でそれぞれ転送ゲートに電圧を印加したときのポテンシャルの違いを示す模式図である。It is a schematic diagram which shows the difference in potential when a voltage is applied to each transfer gate in the configuration of the present invention and the configuration of the comparative example. 本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。It is sectional drawing which shows the structure of the principal part of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。It is sectional drawing which shows the structure of the principal part of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。It is a top view which shows the structure of the principal part of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 図３７のＡ−Ａ′断面図である。It is AA 'sectional drawing of FIG. 図３８のＢ−Ｂ′断面図である。It is BB 'sectional drawing of FIG. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明の第４の実施の形態に係る固体撮像装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the solid-state imaging device which concerns on the 4th Embodiment of this invention. 本発明が適用される電子機器の一例となる撮像装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the imaging device used as an example of the electronic device to which this invention is applied.

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。   Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that the technical scope of the present invention is not limited to the embodiments described below, and various modifications and improvements have been made within the scope of deriving specific effects obtained by the constituent requirements of the invention and combinations thereof. Including form.

本発明の実施の形態については、以下の順序で説明する。
１．本発明が適用される固体撮像装置
２．複数画素共有構造を採る画素回路
３．第１の実施の形態
４．第２の実施の形態
５．第３の実施の形態
６．第４の実施の形態
７．電子機器への適用例 Embodiments of the present invention will be described in the following order.
1. 1. Solid-state imaging device to which the present invention is applied 2. Pixel circuit adopting a multi-pixel sharing structure 1. First embodiment Second Embodiment 5. Third embodiment 4. Fourth embodiment Application example to electronic equipment

＜１．本発明が適用される固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作成されたイメージセンサである。 <1. Solid-state imaging device to which the present invention is applied>
(System configuration)
FIG. 1 is a system configuration diagram showing an outline of a system configuration of a solid-state imaging device to which the present invention is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device. Here, the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.

本適用例に係るＣＭＯＳイメージセンサ１０は、チップ状の半導体基板１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ半導体基板１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部（垂直駆動部）１３、カラム処理部１４、列走査部（水平駆動部）１５及びシステム制御部１６が設けられている。   A CMOS image sensor 10 according to this application example includes a pixel array unit 12 formed on a chip-like semiconductor substrate 11 and a peripheral circuit unit integrated on the same semiconductor substrate 11 as the pixel array unit 12. It has become. In this example, for example, a row scanning unit (vertical driving unit) 13, a column processing unit 14, a column scanning unit (horizontal driving unit) 15, and a system control unit 16 are provided as peripheral circuit units.

画素アレイ部１２には、光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。光電変換部は、入射光に応じた信号電荷を生成して蓄積するものである。単位画素の具体的な構成については後述する。   In the pixel array unit 12, unit pixels having a photoelectric conversion unit (hereinafter sometimes simply referred to as “pixels”) are two-dimensionally arranged in a matrix. The photoelectric conversion unit generates and accumulates signal charges corresponding to incident light. A specific configuration of the unit pixel will be described later.

画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向に沿って配線され、画素列ごとに垂直信号線１８が垂直方向に沿って配線されている。ここで記述する水平方向とは、行方向（１つの画素行を構成する画素の配列方向）をいい、垂直方向とは、列方向（１つの画素列を構成する画素の配列方向）をいう。画素駆動線１７は、画素から信号を読み出す駆動を行なう駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。   The pixel array unit 12 is further provided with a pixel drive line 17 along the horizontal direction for each pixel row and a vertical signal line 18 along the vertical direction for each pixel column with respect to the matrix pixel array. Yes. The horizontal direction described here refers to the row direction (the arrangement direction of the pixels constituting one pixel row), and the vertical direction refers to the column direction (the arrangement direction of the pixels constituting one pixel column). The pixel drive line 17 transmits a drive signal for driving to read a signal from the pixel. In FIG. 1, the pixel drive line 17 is shown as one wiring, but the number is not limited to one. One end of the pixel drive line 17 is connected to an output end corresponding to each row of the row scanning unit 13.

行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時又は行単位等で駆動する画素駆動部である。この行走査部１３の具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃き出し走査系の２つの走査系を有する構成となっている。   The row scanning unit 13 includes a shift register, an address decoder, and the like, and is a pixel driving unit that drives each pixel of the pixel array unit 12 at the same time or in units of rows. Although a specific configuration of the row scanning unit 13 is not illustrated, in general, the row scanning unit 13 has two scanning systems, a reading scanning system and a sweeping scanning system.

読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃き出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査を行なう。   The readout scanning system selectively scans the unit pixels of the pixel array unit 12 sequentially in units of rows in order to read out signals from the unit pixels. The signal read from the unit pixel is an analog signal. The sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system by a time corresponding to the shutter speed before the readout scanning.

この掃き出し走査系による掃き出し走査により、読み出し行の単位画素の光電変換部から不要な電荷が掃き出されることで、当該光電変換部がリセットされる。そして、この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行なわれる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。   By the sweep scanning by the sweep scanning system, unnecessary charges are swept out from the photoelectric conversion unit of the unit pixel in the readout row, thereby resetting the photoelectric conversion unit. A so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by the sweep-out scanning system. Here, the electronic shutter operation refers to an operation in which the photoelectric charges in the photoelectric conversion unit are discarded and exposure is newly started (photocharge accumulation is started).

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミング又は電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。   The signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation. The period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation period (exposure period) in the unit pixel.

行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行なうとともに、信号処理後の画素信号を一時的に保持する。   A signal output from each unit pixel in the pixel row selectively scanned by the row scanning unit 13 is supplied to the column processing unit 14 through each vertical signal line 18. The column processing unit 14 performs predetermined signal processing on signals output from the pixels in the selected row through the vertical signal lines 18 for each pixel column of the pixel array unit 12 and temporarily outputs the pixel signals after the signal processing. Hold on.

具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行なう。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。   Specifically, the column processing unit 14 receives a signal of a unit pixel and removes noise from the signal by, for example, CDS (Correlated Double Sampling), signal amplification, or AD (analog-digital). ) Perform signal processing such as conversion. By the noise removal processing, fixed pattern noise unique to the pixel such as reset noise and variation in threshold value of the amplification transistor is removed. The signal processing illustrated here is only an example, and the signal processing is not limited to these.

列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通して半導体基板１１の外部へ伝送される。   The column scanning unit 15 includes a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 14. By the selective scanning by the column scanning unit 15, the pixel signals processed by the column processing unit 14 are sequentially output to the horizontal bus 19 and transmitted to the outside of the semiconductor substrate 11 through the horizontal bus 19.

システム制御部１６は、半導体基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４及び列走査部１５などの周辺回路部の駆動制御を行なう。   The system control unit 16 receives a clock given from the outside of the semiconductor substrate 11, data for instructing an operation mode, and the like, and outputs data such as internal information of the CMOS image sensor 10. The system control unit 16 further includes a timing generator that generates various timing signals, and the row scanning unit 13, the column processing unit 14, the column scanning unit 15, and the like based on the various timing signals generated by the timing generator. Drive control of the peripheral circuit section is performed.

＜２．複数画素共有構造を採る画素回路＞
図２は、複数画素共有構造を採る画素回路の一例を示す回路図である。ここでは、一例として、本来は一画素ごとに設けられる構成要素の少なくともＦＤ（フローティングディフュージョン）部を、近接する複数の画素、例えば同一画素列に属し、互いに隣接する縦２画素間で共有する「２画素共有構造」について説明する。ただし、本発明はこれに限らず、例えば、一画素ごとにＦＤ部を設けた構造にも適用可能である。 <2. Pixel circuit adopting multiple pixel sharing structure>
FIG. 2 is a circuit diagram illustrating an example of a pixel circuit adopting a multiple pixel sharing structure. Here, as an example, at least an FD (floating diffusion) portion of a component originally provided for each pixel belongs to a plurality of adjacent pixels, for example, the same pixel column, and is shared between two vertically adjacent pixels. The “two-pixel sharing structure” will be described. However, the present invention is not limited to this, and can be applied to, for example, a structure in which an FD portion is provided for each pixel.

２画素共有構造を採る画素回路では、例えば同一画素列に属し、互いに隣接する縦２画素２０−１，２０−２を単位として、これら２画素間で１つのＦＤ部２６を共有する構成となっている。近接する複数の画素間での共通化に当たっては、同一画素列で共通化した方が、各画素からの信号読み出しのタイミング制御が容易である。ＦＤ部２６は、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部として設けられたものである。   In the pixel circuit adopting the two-pixel sharing structure, for example, one FD section 26 is shared between these two pixels in units of vertical two pixels 20-1 and 20-2 that belong to the same pixel column and are adjacent to each other. ing. When sharing a plurality of adjacent pixels, it is easier to control the timing of signal readout from each pixel if the same pixel column is used in common. The FD unit 26 is provided as a charge voltage conversion unit that generates a signal voltage corresponding to the amount of signal charge.

単位となる２つの画素２０−１，２０−２は、光電変換部として設けられたフォトダイオード２１−１，２１−２をそれぞれ有している。転送トランジスタ２２−１は、フォトダイオード２１−１のカソード電極とＦＤ部２６との間に接続されている。フォトトランジスタ２１−１のアノード電極は接地されている。転送トランジスタ２２−１のゲート電極（以下、「転送ゲート」とも記す）には、前述した行走査部１３から転送パルスＴＲＧ１が選択的に与えられる。転送パルスＴＲＧ１が与えられると、転送トランジスタ２２―１はオン状態となって、フォトダイオード２１−１で光電変換されて蓄積された信号電荷（ここでは、光電子）をＦＤ部２６に転送する。   The two pixels 20-1 and 20-2 serving as a unit respectively have photodiodes 21-1 and 21-2 provided as photoelectric conversion units. The transfer transistor 22-1 is connected between the cathode electrode of the photodiode 21-1 and the FD unit 26. The anode electrode of the phototransistor 21-1 is grounded. A transfer pulse TRG1 is selectively supplied from the above-described row scanning unit 13 to the gate electrode (hereinafter also referred to as “transfer gate”) of the transfer transistor 22-1. When the transfer pulse TRG1 is given, the transfer transistor 22-1 is turned on, and the signal charges (here, photoelectrons) that have been photoelectrically converted and accumulated by the photodiode 21-1 are transferred to the FD unit 26.

一方、転送トランジスタ２２−２は、フォトダイオード２１−２のカソード電極とＦＤ部２６との間に接続されている。フォトトランジスタ２１−２のアノード電極は接地されている。転送トランジスタ２２−２のゲート電極（以下、「転送ゲート」とも記す）には、前述した行走査部１３から転送パルスＴＲＧ２が選択的に与えられる。転送パルスＴＲＧ２が与えられると、転送トランジスタ２２―２はオン状態となって、フォトダイオード２１−２で光電変換されて蓄積された信号電荷（ここでは、光電子）をＦＤ部２６に転送する。   On the other hand, the transfer transistor 22-2 is connected between the cathode electrode of the photodiode 21-2 and the FD portion 26. The anode electrode of the phototransistor 21-2 is grounded. A transfer pulse TRG2 is selectively supplied from the above-described row scanning unit 13 to the gate electrode (hereinafter also referred to as “transfer gate”) of the transfer transistor 22-2. When the transfer pulse TRG2 is applied, the transfer transistor 22-2 is turned on, and the signal charges (here, photoelectrons) that have been photoelectrically converted and accumulated by the photodiode 21-2 are transferred to the FD unit 26.

リセットトランジスタ２３は、リセット線にゲート電極が、電源Ｖｄｄにドレイン電極が、ＦＤ部２６にソース電極がそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、フォトダイオード２１−１又は２１−２からの信号電荷の転送に先立って、前述した行走査部１３からリセットパルスＲＳＴが選択的に与えられる。リセットパルスＲＳＴが与えられると、リセットトランジスタ２３はオン状態となって、ＦＤ部２６の電荷を電源Ｖｄｄに捨てることによってＦＤ部２６をリセットする。
増幅トランジスタ２４は、ＦＤ部２６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ２５にソース電極がそれぞれ接続されている。増幅トランジスタ２４は、リセットトランジスタ２３によるリセット後のＦＤ部２６から出力される信号電圧に基づく電位を選択トランジスタ２５に出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２−１又は２２−２による電荷転送後のＦＤ部２６の電位を選択トランジスタ２５に出力する。増幅トランジスタ２４が出力する電位は、ＦＤ部２６の電荷に応じた電位となる。 In the reset transistor 23, a gate electrode is connected to the reset line, a drain electrode is connected to the power supply Vdd, and a source electrode is connected to the FD portion 26. Prior to the transfer of the signal charge from the photodiode 21-1 or 21-2, the reset pulse RST is selectively given from the row scanning unit 13 to the gate electrode of the reset transistor 23. When the reset pulse RST is given, the reset transistor 23 is turned on, and the FD unit 26 is reset by throwing away the charge of the FD unit 26 to the power supply Vdd.
In the amplification transistor 24, a gate electrode is connected to the FD portion 26, a drain electrode is connected to the power supply Vdd, and a source electrode is connected to the selection transistor 25. The amplification transistor 24 outputs a potential based on the signal voltage output from the FD unit 26 after being reset by the reset transistor 23 to the selection transistor 25. The amplification transistor 24 further outputs the potential of the FD unit 26 after the charge transfer by the transfer transistor 22-1 or 22-2 to the selection transistor 25. The potential output from the amplification transistor 24 is a potential corresponding to the charge of the FD portion 26.

選択トランジスタ２５は、選択線にゲート電極が、増幅トランジスタ２４のソース電極にドレイン電極が、垂直信号線１８にソース電極がそれぞれ接続されている。選択トランジスタ２５のゲート電極には、前述した行走査部１３から選択パルスＳＥＬが選択的に与えられる。選択パルスＳＥＬが与えられると、選択トランジスタ２５はオン状態となる。   The selection transistor 25 has a gate electrode connected to the selection line, a drain electrode connected to the source electrode of the amplification transistor 24, and a source electrode connected to the vertical signal line 18. A selection pulse SEL is selectively supplied from the row scanning unit 13 to the gate electrode of the selection transistor 25. When the selection pulse SEL is given, the selection transistor 25 is turned on.

選択トランジスタ２５に選択パルスＳＥＬが与えられるタイミングは、増幅トランジスタ２４が上記リセット後のＦＤ部２６の信号電圧に基づく電位を出力している第１の期間と、増幅トランジスタ２４が上記電荷転送後のＦＤ部２６の信号電圧に基づく電位を出力している第２の期間となる。このため、選択トランジスタ２５は、第１の期間でオン状態になると、増幅トランジスタ２４から出力されるリセット後のＦＤ部２６の信号電圧に基づく電位をリセットレベルとして垂直信号線１８に出力する。また、選択トランジスタ２５は、第２の期間でオン状態になると、増幅トランジスタ２４から出力される電荷転送後のＦＤ部２６の信号電圧に基づく電位を信号レベルとして垂直信号線１８に出力する。   The timing at which the selection pulse SEL is given to the selection transistor 25 is the first period in which the amplification transistor 24 outputs a potential based on the signal voltage of the FD section 26 after the reset, and the amplification transistor 24 after the charge transfer. The second period during which a potential based on the signal voltage of the FD unit 26 is output. Therefore, when the selection transistor 25 is turned on in the first period, the selection transistor 25 outputs a potential based on the signal voltage of the reset FD unit 26 output from the amplification transistor 24 to the vertical signal line 18 as a reset level. Further, when the selection transistor 25 is turned on in the second period, the selection transistor 25 outputs a potential based on the signal voltage of the FD unit 26 after charge transfer output from the amplification transistor 24 as a signal level to the vertical signal line 18.

なお、ここでは、転送トランジスタ２２−１，２２−２、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５の各々をｎチャネル型ＭＯＳトランジスタで構成しているが、これに限らず、ｐチャネル型ＭＯＳトランジスタで構成してもよい。   Here, each of the transfer transistors 22-1 and 22-2, the reset transistor 23, the amplification transistor 24, and the selection transistor 25 is composed of an n-channel MOS transistor. You may comprise with a transistor.

＜３．第１の実施の形態＞
（固体撮像装置の構成）
図３は本発明の第１の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。また、図４は図３のＡ−Ａ′断面図であり、図５は図３のＢ−Ｂ′断面図である。なお、図３においては、説明の便宜上、配線層を省略している。 <3. First Embodiment>
(Configuration of solid-state imaging device)
FIG. 3 is a plan view showing the configuration of the main part of the solid-state imaging device according to the first embodiment of the present invention. 4 is a cross-sectional view taken along the line AA ′ of FIG. 3, and FIG. 5 is a cross-sectional view taken along the line BB ′ of FIG. In FIG. 3, the wiring layer is omitted for convenience of explanation.

フォトダイオード２１−１，２１−２は、垂直方向に所定の間隔をあけて隣り合う状態に配置されている。各々のフォトダイオード２１−１，２１−２は、ＦＤ部２６とともに、上記半導体基板１１のｐ型のウェル領域３１に形成されている。ウェル領域３１は、半導体基板１１の表面型にｐ型の不純物を導入することにより形成されるものである。半導体基板１１は、例えば、シリコン基板を用いて構成されるものである。   The photodiodes 21-1 and 21-2 are arranged adjacent to each other with a predetermined interval in the vertical direction. The photodiodes 21-1 and 21-2 are formed in the p-type well region 31 of the semiconductor substrate 11 together with the FD portion 26. The well region 31 is formed by introducing p-type impurities into the surface type of the semiconductor substrate 11. The semiconductor substrate 11 is configured using, for example, a silicon substrate.

フォトダイオード２１−１，２１−２は、それぞれ、半導体基板１１（ウェル領域３１）の表層部分にｎ型の不純物を拡散させた不純物領域を有するｐｎ接合フォトダイオードや、ｎ型の不純物を拡散させたｎ型不純物領域の上層にｐ型の不純物を拡散させたｐ型不純物領域を形成してなるｐｎｐ型の埋め込みフォトダイオードで構成されている。   The photodiodes 21-1 and 21-2 each have a pn junction photodiode having an impurity region in which an n-type impurity is diffused in the surface layer portion of the semiconductor substrate 11 (well region 31), or diffuses an n-type impurity. It is composed of a pnp type embedded photodiode formed by forming a p type impurity region in which a p type impurity is diffused in an upper layer of the n type impurity region.

ＦＤ部２６は、垂直方向で２つのフォトダイオード２１−１，２１−２の間に形成されている。ＦＤ部２６は、フォトダイオード２１−１，２１−２と並んで半導体基板１１（ウェル領域３１）の表層部分に形成されている。ＦＤ部２６は、フォトダイオード２１−１，２１−２との間にポテンシャルの差をもたせるために、フォトダイオード２１−１，２１−２のｎ型不純物領域よりも高い濃度でｎ型の不純物を拡散させたｎ+型不純物領域によって構成されている。   The FD portion 26 is formed between the two photodiodes 21-1 and 21-2 in the vertical direction. The FD portion 26 is formed in the surface layer portion of the semiconductor substrate 11 (well region 31) along with the photodiodes 21-1, 21-2. The FD section 26 has n-type impurities at a higher concentration than the n-type impurity regions of the photodiodes 21-1 and 21-2 in order to have a potential difference between the photodiodes 21-1 and 21-2. It is constituted by diffused n + -type impurity regions.

半導体基板１１を平面的に見て、フォトダイオード２１−１とＦＤ部２６との間には、転送ゲート３２−１が形成され、フォトダイオード２１―２とＦＤ部２６との間には転送ゲート３２−２が形成されている。転送ゲート３２―１はフォトダイオード２１―１に隣接して設けられ、転送ゲート３２−２はフォトダイオード２１―２に隣接して設けられている。転送ゲート３２―１は、フォトダイオード２１−１に蓄積された信号電荷をＦＤ部２６に転送するもので、前述した転送トランジスタ２２−１のゲート電極に相当する。転送ゲート３２―２は、フォトダイオード２１―２に蓄積された信号電荷をＦＤ部２６に転送するもので、前述した転送トランジスタ２２−２のゲート電極に相当する。   When the semiconductor substrate 11 is viewed in plan, a transfer gate 32-1 is formed between the photodiode 21-1 and the FD portion 26, and a transfer gate is provided between the photodiode 21-2 and the FD portion 26. 32-2 is formed. The transfer gate 32-1 is provided adjacent to the photodiode 21-1, and the transfer gate 32-2 is provided adjacent to the photodiode 21-2. The transfer gate 32-1 transfers signal charges accumulated in the photodiode 21-1 to the FD unit 26, and corresponds to the gate electrode of the transfer transistor 22-1 described above. The transfer gate 32-2 transfers the signal charge accumulated in the photodiode 21-2 to the FD unit 26, and corresponds to the gate electrode of the transfer transistor 22-2 described above.

転送ゲート３２―１，３２−２には、それぞれに対応する読み出し線（不図示）を介して、上記転送パルスＴＲＧ１，ＴＲＧ２による電圧が印加される。転送ゲート３２−１上には、これに対応する読み出し線との電気的な接続のためのコンタクト部３３−１が設けられ、転送ゲート３２−２上にも、これに対応する読み出し線との電気的な接続のためのコンタクト部３３−２が設けられている。   Voltages based on the transfer pulses TRG1 and TRG2 are applied to the transfer gates 32-1 and 32-2 via corresponding read lines (not shown). A contact portion 33-1 for electrical connection with the corresponding readout line is provided on the transfer gate 32-1, and the transfer line 32-2 is also connected to the corresponding readout line. A contact portion 33-2 for electrical connection is provided.

転送ゲート３２−１，３２−２と半導体基板１１（ウェル領域３１）との間にはゲート絶縁膜３４が形成されている。ゲート絶縁膜３４は、例えば、熱酸化によって半導体基板（シリコン基板）１１の表面に薄膜状に形成される酸化シリコン膜によって構成される。転送ゲート３２―１，３２−２の各々の側面及び上面は、絶縁膜３５によって覆われている。また、転送ゲート３２−１，３２−２の間のＦＤ部２６の表面も絶縁膜３５で覆われている。さらに、垂直方向で隣り合う転送ゲート３２−１，３２−２の相対向する側の側面部には、それぞれ絶縁膜３５を介してサイドウォール部３６−１，３６−２が形成されている。サイドウォール部３６―１，３６−２は、例えば、窒化シリコンを用いて形成されている。   A gate insulating film 34 is formed between the transfer gates 32-1 and 32-2 and the semiconductor substrate 11 (well region 31). The gate insulating film 34 is constituted by, for example, a silicon oxide film formed in a thin film shape on the surface of the semiconductor substrate (silicon substrate) 11 by thermal oxidation. The side surfaces and the upper surface of each of the transfer gates 32-1 and 32-2 are covered with an insulating film 35. The surface of the FD portion 26 between the transfer gates 32-1 and 32-2 is also covered with the insulating film 35. Further, sidewall portions 36-1 and 36-2 are formed on the opposite side surfaces of the transfer gates 32-1 and 32-2 adjacent in the vertical direction with an insulating film 35 interposed therebetween. The sidewall portions 36-1 and 36-2 are formed using, for example, silicon nitride.

転送ゲート３２―１，３２―２は、垂直方向に間隔をあけて隣り合わせに配置されている。半導体基板１１を平面的に見て、ＦＤ部２６及び転送ゲート３２―１，３２−２が形成されている領域内には、中継電極３８が設けられている。中継電極３８は、ＦＤ部２６と後述する配線４２との電気的な接続を中継するものである。中継電極３８は、垂直方向で隣り合う転送ゲート３２−１，３２−２のサイドウォール部３６の間の領域を導電性の材料で埋め込むように形成されている。中継電極３８は、導電性の材料として、例えば、多結晶シリコンを用いて形成されている。中継電極３８を多結晶シリコンで形成すると、中継電極３８を形成する際の埋め込み性や加工性、さらには中継電極３８と半導体基板１１（ＦＤ部２６）とのコンタクト性が良好なものとなる。   The transfer gates 32-1 and 32-2 are arranged adjacent to each other with an interval in the vertical direction. When the semiconductor substrate 11 is viewed in plan, a relay electrode 38 is provided in the region where the FD portion 26 and the transfer gates 32-1 and 32-2 are formed. The relay electrode 38 relays an electrical connection between the FD portion 26 and a wiring 42 described later. The relay electrode 38 is formed so as to embed a region between the sidewall portions 36 of the transfer gates 32-1 and 32-2 adjacent in the vertical direction with a conductive material. The relay electrode 38 is formed using, for example, polycrystalline silicon as a conductive material. When the relay electrode 38 is formed of polycrystalline silicon, the embedding property and workability when forming the relay electrode 38 and the contact property between the relay electrode 38 and the semiconductor substrate 11 (FD portion 26) are improved.

ここで、半導体基板１１の厚み方向で、半導体基板１１に近い側を下側、半導体基板１１から遠い側を上側と定義する。そうした場合、中継電極３８の上側の部分は、平面視四角形（矩形）に形成されている。フォトダイオード２１−１，２１−２の並び方向における中継電極３８の寸法は、フォトダイオード２１−１，２１−２間の間隔とほぼ同じ寸法に設定されている。そして、フォトダイオード２１−１，２１−２の並び方向における中継電極３８の一方の端辺は、フォトダイオード２１−１の形成領域を区画する矩形領域の一辺に沿う（重なる）位置に配置され、同方向における中継電極３８の他方の短辺は、フォトダイオード２１−２の形成領域を区画する矩形領域の一辺に沿う（重なる）位置に配置されている。   Here, in the thickness direction of the semiconductor substrate 11, the side closer to the semiconductor substrate 11 is defined as the lower side, and the side farther from the semiconductor substrate 11 is defined as the upper side. In such a case, the upper part of the relay electrode 38 is formed in a quadrangle (rectangle) in plan view. The dimension of the relay electrode 38 in the direction in which the photodiodes 21-1 and 21-2 are arranged is set to be approximately the same as the distance between the photodiodes 21-1 and 21-2. One end side of the relay electrode 38 in the arrangement direction of the photodiodes 21-1 and 21-2 is disposed at a position along (overlapping) one side of a rectangular region that partitions the formation region of the photodiode 21-1. The other short side of the relay electrode 38 in the same direction is arranged at a position along (overlapping) one side of a rectangular region that divides the formation region of the photodiode 21-2.

フォトダイオード２１−１，２１−２の並び方向に交差（直交）する方向の中継電極３８の寸法は、同方向の転送ゲート３２−１，３２−１の寸法よりも小さく設定されている。また、転送ゲート３２−１，３２−２の上方では、コンタクト部３３−１，３３−２と位置をずらした状態で中継電極３８が配置されている。   The dimensions of the relay electrode 38 in the direction intersecting (orthogonal) with the arrangement direction of the photodiodes 21-1 and 21-2 are set smaller than the dimensions of the transfer gates 32-1 and 32-1 in the same direction. In addition, the relay electrode 38 is disposed above the transfer gates 32-1 and 32-2 in a state of being shifted from the contact portions 33-1 and 33-2.

中継電極３８の上側の一部は、転送ゲート３２―１の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−１と容量的に結合する容量結合部３８ａを構成している。また、中継電極３８の上側の他部は、転送ゲート３２−２の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−２と容量的に結合する容量結合部３８ｂを構成している。   A part of the upper side of the relay electrode 38 overlaps the upper surface of the transfer gate 32-1 via the insulating film 35, thereby forming a capacitive coupling portion 38a that capacitively couples to the transfer gate 32-1. ing. In addition, the other part on the upper side of the relay electrode 38 overlaps the upper surface of the transfer gate 32-2 with the insulating film 35 therebetween so that a capacitive coupling part 38b that capacitively couples to the transfer gate 32-2 is formed. It is composed.

中継電極３８の容量結合部３８ａは、転送ゲート３２−１の上面を覆う絶縁膜３５の上に乗り上げるように重なっており、その重なった部分が転送ゲート３２−１と容量的に結合している。また、中継電極３８の容量結合部３８ｂは、転送ゲート３２−２の上面を覆う絶縁膜３５の上に乗り上げるように重なっており、その重なった部分が転送ゲート３２―２と容量的に結合している。   The capacitive coupling portion 38a of the relay electrode 38 overlaps with the insulating film 35 covering the upper surface of the transfer gate 32-1, and the overlapped portion is capacitively coupled to the transfer gate 32-1. . Further, the capacitive coupling portion 38b of the relay electrode 38 overlaps with the insulating film 35 covering the upper surface of the transfer gate 32-2, and the overlapped portion capacitively couples with the transfer gate 32-2. ing.

転送ゲート３２―１と中継電極３８の容量結合部３８ａとの間に介在する絶縁膜３５は、それらを容量的に結合（以下、単に「容量結合」とも記す）させるために、少なくとも配線層との間に形成される層間絶縁膜（例えば、後述する層間絶縁膜４３）よりも膜厚が薄くなる条件で、所定の厚み、例えば１５ｎｍといった厚みで形成されている。また、絶縁膜３５は、例えば、酸化シリコン膜によって構成されている。これらの点は、転送ゲート３２―２と容量結合部３８ｂとの間に介在する絶縁膜３５についても同様である。ここでは絶縁膜３５の厚みを１５ｎｍとしているが、これに限定されるわけではない。   The insulating film 35 interposed between the transfer gate 32-1 and the capacitive coupling portion 38a of the relay electrode 38 is at least connected to the wiring layer in order to capacitively couple them (hereinafter also simply referred to as “capacitive coupling”). The film is formed with a predetermined thickness, for example, 15 nm, on the condition that the film thickness is thinner than an interlayer insulating film (for example, an interlayer insulating film 43 described later) formed between the layers. The insulating film 35 is made of, for example, a silicon oxide film. The same applies to the insulating film 35 interposed between the transfer gate 32-2 and the capacitive coupling portion 38b. Although the thickness of the insulating film 35 is 15 nm here, it is not limited to this.

転送ゲート３２−１，３２−２上の絶縁膜３５の厚みや、転送ゲート３２−１，３２−１に重なる容量結合部３８ａ，３８ｂの大きさ（面積）は、転送ゲート３２−１，３２−２に対する中継電極３８の容量結合の強さを決定するパラメータとなる。   The thickness of the insulating film 35 on the transfer gates 32-1 and 32-2 and the size (area) of the capacitive coupling portions 38a and 38b overlapping the transfer gates 32-1 and 32-1 are determined by the transfer gates 32-1 and 32. -2 is a parameter that determines the strength of capacitive coupling of the relay electrode 38 to -2.

すなわち、絶縁膜３５を薄くすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が増加することから、転送ゲート３２−１に対する中継電極３８の容量結合の強さが増加する。同様に、絶縁膜３５を薄くすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が増加することから、転送ゲート３２−２に対する中継電極３８の容量結合の強さが増加する。   That is, when the insulating film 35 is thinned, the electric capacitance generated between the transfer gate 32-1 and the capacitive coupling portion 38a increases, and therefore the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-1 increases. To do. Similarly, when the insulating film 35 is thinned, the electrical capacitance generated between the transfer gate 32-2 and the capacitive coupling portion 38b increases, so that the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-2 is increased. To increase.

反対に、絶縁膜３５を厚くすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が減少することから、転送ゲート３２―１に対する中継電極３８の容量結合の強さが低下する。同様に、絶縁膜３５を厚くすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が減少することから、転送ゲート３２―２に対する中継電極３８の容量結合の強さが低下する。このため、絶縁膜３５を薄く形成するほど、強い容量結合が得られることになる。   On the contrary, when the insulating film 35 is thickened, the electric capacitance generated between the transfer gate 32-1 and the capacitive coupling portion 38a is reduced, so that the strength of the capacitive coupling of the relay electrode 38 to the transfer gate 32-1 is increased. descend. Similarly, when the insulating film 35 is thickened, the electric capacitance generated between the transfer gate 32-2 and the capacitive coupling portion 38b is reduced. Therefore, the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-2 is increased. descend. For this reason, the thinner the insulating film 35 is, the stronger the capacitive coupling is obtained.

また、容量結合部３８ａを大きくすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が増加することから、転送ゲート３２−１に対する中継電極３８の容量結合の強さが増加する。同様に、容量結合部３８ｂを大きくすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が増加することから、転送ゲート３２−２に対する中継電極３８の容量結合の強さが増加する。   Further, when the capacitive coupling portion 38a is enlarged, the electrical capacitance generated between the transfer gate 32-1 and the capacitive coupling portion 38a increases, so that the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-1 is increased. To increase. Similarly, when the capacitive coupling portion 38b is enlarged, the electrical capacitance generated between the transfer gate 32-2 and the capacitive coupling portion 38b increases, so that the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-2 is increased. Will increase.

反対に、容量結合部３８ａを小さくすると、転送ゲート３２―１と容量結合部３８ａの間に生じる電気的な容量が減少することから、転送ゲート３２―１に対する中継電極３８の容量結合の強さが低下する。同様に、容量結合部３８ｂを小さくすると、転送ゲート３２―２と容量結合部３８ｂの間に生じる電気的な容量が減少することから、転送ゲート３２―２に対する中継電極３８の容量結合の強さが低下する。このため、容量結合部３８ａ，３８ｂを大きく形成するほど、強い容量結合が得られることになる。   On the other hand, if the capacitive coupling portion 38a is made smaller, the electrical capacitance generated between the transfer gate 32-1 and the capacitive coupling portion 38a is reduced, so that the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-1 is increased. Decreases. Similarly, when the capacitive coupling portion 38b is made smaller, the electrical capacitance generated between the transfer gate 32-2 and the capacitive coupling portion 38b is reduced, so that the strength of capacitive coupling of the relay electrode 38 to the transfer gate 32-2 is increased. Decreases. For this reason, as the capacitive coupling portions 38a and 38b are formed larger, stronger capacitive coupling is obtained.

中継電極３８の下部（最下部）は、ＦＤ部２６に電気的に接続するコンタクト部３８ｃとなっている。コンタクト部３８ｃは、「第１のコンタクト部」として設けられたものである。コンタクト部３８ｃは、転送ゲート３２−１，３２−２間の絶縁膜３５に設けられた開口部３９を介して、ＦＤ部２６に電気的に接続されている。コンタクト部３８ｃは、ＦＤ部２６を構成するｎ+型不純物領域からはみ出さないように、当該ｎ+型不純物領域の内側に形成されている。   A lower part (lowermost part) of the relay electrode 38 is a contact part 38 c that is electrically connected to the FD part 26. The contact portion 38c is provided as a “first contact portion”. The contact portion 38c is electrically connected to the FD portion 26 through an opening 39 provided in the insulating film 35 between the transfer gates 32-1 and 32-2. The contact portion 38 c is formed inside the n + -type impurity region so as not to protrude from the n + -type impurity region constituting the FD portion 26.

一方、中継電極３８の上面には、配線４２に電気的に接続するコンタクト部３８ｆが設けられている。コンタクト部３８ｆは、「第２のコンタクト部」として設けられたものである。コンタクト部３８ｆは、プラグ４１を介して配線４２に電気的に接続されている。配線４２につながるプラグ４１は、平面的に見て、中継電極３８が形成されている領域内で、かつ、転送ゲート３２−１，３２−２の間に設けられている。また、プラグ４１は、中継電極３８のコンタクト部３８ｃの直上に形成されている。プラグ４１は、中継電極３８を覆う層間絶縁膜４３を貫通する状態で形成されている。プラグ４１は、例えば、タングステンを用いて形成されている。   On the other hand, a contact portion 38 f that is electrically connected to the wiring 42 is provided on the upper surface of the relay electrode 38. The contact portion 38f is provided as a “second contact portion”. The contact portion 38f is electrically connected to the wiring 42 through the plug 41. The plug 41 connected to the wiring 42 is provided in a region where the relay electrode 38 is formed and between the transfer gates 32-1 and 32-2 in plan view. The plug 41 is formed immediately above the contact portion 38c of the relay electrode 38. The plug 41 is formed so as to penetrate through the interlayer insulating film 43 covering the relay electrode 38. The plug 41 is formed using, for example, tungsten.

配線４２は、ＦＤ部２６をリセットトランジスタ２３のソース電極や増幅トランジスタ２４のゲート電極に電気的に接続するものである。配線４２は、リセットトランジスタ２３をオンしてＦＤ部２６の電荷をリセットするための配線になる。また、配線４２は、転送ゲート３２−１又は転送ゲート３２―２によってＦＤ部２６に転送されかつ当該ＦＤ部２６で生成された、信号電荷の電荷量に基づく信号電圧を増幅トランジスタ２４に出力するための配線にもなる。配線４２は、層間絶縁膜４３の上に積層された層間絶縁膜４４に埋め込まれた状態で形成されている。配線４２は、銅を用いた、いわゆる埋め込み配線として形成されている。   The wiring 42 is for electrically connecting the FD portion 26 to the source electrode of the reset transistor 23 and the gate electrode of the amplification transistor 24. The wiring 42 is a wiring for turning on the reset transistor 23 to reset the charge of the FD unit 26. In addition, the wiring 42 outputs a signal voltage based on the amount of signal charges transferred to the FD unit 26 by the transfer gate 32-1 or 32-2 and generated by the FD unit 26 to the amplification transistor 24. It also becomes wiring for. The wiring 42 is formed in a state of being embedded in an interlayer insulating film 44 stacked on the interlayer insulating film 43. The wiring 42 is formed as a so-called embedded wiring using copper.

なお、ここでは、一例として、タングステンのプラグ４１と銅の配線４２を用いた配線構造を適用しているが、これに限らず、他の配線構造（例えば、アルミニウム配線など）を適用してもかまわない。   Here, as an example, a wiring structure using a tungsten plug 41 and a copper wiring 42 is applied. However, the present invention is not limited to this, and other wiring structures (for example, aluminum wiring) may be applied. It doesn't matter.

水平方向でフォトダイオード２１−１，２１−２と隣り合う位置には、前述したリセットトランジスタ２３、増幅トランジスタ２４及び選択トランジスタ２５が形成されている。各々のトランジスタのソース領域及びドレイン領域は、半導体基板１１の表層部分にｎ型の不純物を拡散させたｎ型不純物領域４５によって構成されている。リセットトランジスタ２３のゲート電極２３ｇと、増幅トランジスタ２４のゲート電極２４ｇと、選択トランジスタ２５のゲート電極２５ｇは、それぞれに対応するトランジスタのソース／ドレイン領域となるｎ型不純物領域４５と隣接するかたちで垂直方向に一列に並んでいる。   The reset transistor 23, the amplification transistor 24, and the selection transistor 25 described above are formed at positions adjacent to the photodiodes 21-1, 21-2 in the horizontal direction. The source region and the drain region of each transistor are constituted by an n-type impurity region 45 in which an n-type impurity is diffused in the surface layer portion of the semiconductor substrate 11. The gate electrode 23g of the reset transistor 23, the gate electrode 24g of the amplification transistor 24, and the gate electrode 25g of the selection transistor 25 are vertically adjacent to the n-type impurity region 45 serving as the source / drain region of the corresponding transistor. It is lined up in a direction.

リセットトランジスタ２３のソース領域を構成するｎ型不純物領域４５には、ＦＤ部２６との電気的な接続をとるためにコンタクト部４６が設けられている。リセットトランジスタ２３のドレイン領域や増幅トランジスタ２４のドレイン領域を構成するｎ型不純物領域４５には、前述した電源Ｖｄｄとの電気的な接続をとるためのコンタクト部４７が設けられている。選択トランジスタ２５のソース領域を構成するｎ型不純物領域４５には、前述した垂直信号線１８との電気的な接続をとるためのコンタクト部４８が設けられている。さらに、選択トランジスタ２５のソース電極を構成するｎ型不純物領域４５と垂直方向で隣り合うように形成されたｎ型不純物領域４９には、前述した半導体基板１１のウェル領域３１と電気的な接続をとるためのコンタクト部５０が設けられている。   In the n-type impurity region 45 constituting the source region of the reset transistor 23, a contact portion 46 is provided for electrical connection with the FD portion 26. The n-type impurity region 45 constituting the drain region of the reset transistor 23 and the drain region of the amplification transistor 24 is provided with a contact portion 47 for making an electrical connection with the power supply Vdd described above. The n-type impurity region 45 constituting the source region of the selection transistor 25 is provided with a contact portion 48 for establishing electrical connection with the vertical signal line 18 described above. Further, the n-type impurity region 49 formed so as to be adjacent to the n-type impurity region 45 constituting the source electrode of the selection transistor 25 in the vertical direction is electrically connected to the well region 31 of the semiconductor substrate 11 described above. A contact portion 50 for taking is provided.

（固体撮像装置の製造方法）
続いて、本発明の第１の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。 (Method for manufacturing solid-state imaging device)
Then, the manufacturing method of the solid-state imaging device concerning the 1st Embodiment of this invention is demonstrated. Here, the manufacturing method of the solid-state imaging device will be described focusing on the procedure for forming the relay electrode 38 as the main component of the present invention. Further, the process is divided into a process before forming the relay electrode 38 (pre-electrode forming process), a process of forming the relay electrode 38 (electrode forming process), and a process after forming the relay electrode 38 (post-electrode forming process). A method for manufacturing the solid-state imaging device will be described.

（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ(Chemical Vapor Deposition)法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。 (Pre-electrode formation process)
First, using a well-known CMOS process, a gate insulating film 34 is formed on the surface of the semiconductor substrate 11 made of an n-type silicon substrate by thermal oxidation, and a p-type well region 31 is formed on the surface side of the semiconductor substrate 11. Form. Next, after a polycrystalline silicon film is formed on the semiconductor substrate 11 by a CVD (Chemical Vapor Deposition) method, the polycrystalline silicon film is patterned by a photolithography method and an etching method, whereby a transfer gate is formed on the semiconductor substrate 11. 32-1 and 32-2 are formed.

次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。これにより、図６に示す状態が得られる。なお、図中のＡ−Ａ′断面位置及びＢ−Ｂ′断面位置は、上記図３に示すＡ−Ａ′断面位置及びＢ−Ｂ′断面位置にそれぞれ対応する。この場合、絶縁膜３５の最終的な狙いとする厚さが１５ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ＝２０ｎｍで絶縁膜３５を形成しておく。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。   Next, an insulating film 35 is formed on the semiconductor substrate 11 so as to cover the transfer gates 32-1 and 32-2 and the gate insulating film 34. Thereby, the state shown in FIG. 6 is obtained. In addition, the AA 'cross-section position and BB' cross-section position in a figure respond | correspond to the AA 'cross-section position and BB' cross-section position shown in the said FIG. 3, respectively. In this case, if the final target thickness of the insulating film 35 is 15 nm, the insulating film 35 is formed with a thickness d = 20 nm, for example, so as to be thicker than that. The insulating film 35 is formed, for example, by depositing silicon oxide by a CVD method.

次に、絶縁膜３５の上に、ＣＶＤ法を利用して、例えば厚さ８０ｎｍの窒化シリコン膜を堆積させた後、当該窒化シリコン膜を全面エッチバックすることにより、図７に示すようにサイドウォール部３６−１，３６−２を形成する。窒化シリコン膜のエッチバックに際しては、絶縁膜３５を構成している酸化シリコンが、窒化シリコン膜のエッチング中に過剰に除去されないように、酸化シリコンに対して選択比を大きくとった条件で、窒化シリコンのエッチングを行なう。そして、窒化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る酸化シリコン膜（絶縁膜３５）の厚みが、最終的に狙いとする厚み（本例では１５ｎｍ）となるようにする。   Next, a silicon nitride film having a thickness of, for example, 80 nm is deposited on the insulating film 35 by using the CVD method, and then the entire surface of the silicon nitride film is etched back. Wall portions 36-1 and 36-2 are formed. In the etch back of the silicon nitride film, nitridation is performed under the condition that the selection ratio is large with respect to silicon oxide so that the silicon oxide constituting the insulating film 35 is not excessively removed during the etching of the silicon nitride film. Etch silicon. When the silicon nitride etching is finished, the thickness of the silicon oxide film (insulating film 35) remaining as an etching residual film on the transfer gates 32-1 and 32-2 is finally set to a target thickness (this example). 15 nm).

次に、図８に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２の一部と絶縁膜３５の一部が露出した状態となる。   Next, as illustrated in FIG. 8, a resist film 51 is formed by photolithography so as to cover the insulating film 35 and the sidewall portions 36-1 and 36-2, and then an opening 52 is formed in the resist film 51. Form. The opening 52 is provided between the transfer gates 32-1 and 32-2 in accordance with a position where contact is made with the semiconductor substrate 11. In the opening 52, a part of the side wall parts 36-1 and 36-2 and a part of the insulating film 35 are exposed.

次に、図９に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。 Next, as shown in FIG. 9, an n-type impurity, for example, a phosphorus element is applied to the semiconductor substrate 11 through the opening 52 of the resist film 51 at a concentration of 1 × 10 15 (atoms / cm 3 ) by ion implantation. By introducing the FD portion 26, an n + type impurity region is formed. At this time, the ionized phosphorus element is introduced into the substrate through the insulating film 35 covering the surface of the semiconductor substrate 11. Further, the sidewall portions 36-1 and 36-2 work together with the resist film 51 as an implantation mask that prevents introduction of impurities into the semiconductor substrate 11.

次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をウェットエッチングすることにより、図１０に示すように、絶縁膜３５に開口部３９を形成する。開口部３９では、半導体基板１１の表面が露出した状態となる。   Next, by using the resist film 51 as a mask, the insulating film (silicon oxide film) 35 is wet-etched to form an opening 39 in the insulating film 35 as shown in FIG. In the opening 39, the surface of the semiconductor substrate 11 is exposed.

なお、ここでは、イオン注入による不純物の導入と絶縁膜３５のエッチングに、同じレジスト膜５１を用いているが、これに限らず、異なるレジスト膜を用いてもよい。   Note that here, the same resist film 51 is used for the introduction of impurities by ion implantation and the etching of the insulating film 35, but the present invention is not limited to this, and a different resist film may be used.

（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２脇のサイドウォール部３６−１，３６−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。 (Electrode formation process)
Next, after removing the resist film 51, a polycrystalline silicon film is deposited on the entire surface of the semiconductor substrate 11 by a CVD method. At this time, a polycrystalline silicon film is formed so that the space between the side wall portions 36-1 and 36-2 beside the transfer gates 32-1 and 32-2 is filled with polycrystalline silicon. Further, a polycrystalline silicon film is formed on the transfer gates 32-1 and 32-2 so that polycrystalline silicon is laminated via an insulating film 35.

次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図１１に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２−１の上面に対向することにより当該転送ゲート３２―１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面に対向することにより当該３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。   Next, the relay electrode 38 made of polycrystalline silicon is formed by patterning the polycrystalline silicon film using photolithography and anisotropic etching. Thereby, as shown in FIG. 11, the relay electrode 38 having the capacitive coupling portions 38a and 38b and the contact portion 38c is obtained. At this time, the capacitive coupling portion 38a of the relay electrode 38 is in capacitive coupling with the transfer gate 32-1 by facing the upper surface of the transfer gate 32-1 with the insulating film 35 interposed therebetween. Further, the capacitive coupling portion 38b of the relay electrode 38 is capacitively coupled to the 32-2 by facing the upper surface of the transfer gate 32-2 through the insulating film 35. Further, the contact portion 38 c of the relay electrode 38 is formed inside the impurity region constituting the FD portion 26 by a self-alignment process using the sidewall portions 36-1 and 36-2 and the insulating film 35. It is in a state of being electrically connected to the FD unit 26 through the opening 39.

（電極形成後工程）
次に、図１２に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。 (Post-electrode formation process)
Next, as shown in FIG. 12, an interlayer insulating film 43 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by the CVD method. At this time, the relay electrode 38 is covered with the interlayer insulating film 43.

次に、図１３に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。   Next, as shown in FIG. 13, by using a photolithography method and an etching method, a through hole is formed in the interlayer insulating film 43 immediately above the relay electrode 38, and then the through hole is filled with tungsten, thereby forming a plug. 41 is formed. At this time, a contact portion 38 f is formed on the upper surface of the relay electrode 38 so as to be electrically connected to the plug 41.

次に、図１４に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。ダマシン法では、層間絶縁膜４４中に所望の配線形状にあわせて配線溝を形成した後、この配線溝の内部を含めて層間絶縁膜４４上にバリアメタル層及び銅のシード層をスパッタリング法により形成する。次に、電解メッキ法により配線溝を埋め込むように銅のメッキ層を形成した後、ＣＭＰ（化学的機械研磨）法により配線部以外の銅とバリアメタルを除去する。   Next, as shown in FIG. 14, an interlayer insulating film 44 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by a CVD method, and then a copper wiring 42 is formed on the interlayer insulating film 44 by a damascene method. In the damascene method, after forming a wiring groove in the interlayer insulating film 44 in accordance with a desired wiring shape, a barrier metal layer and a copper seed layer are formed on the interlayer insulating film 44 including the inside of the wiring groove by a sputtering method. Form. Next, after a copper plating layer is formed so as to fill the wiring groove by an electrolytic plating method, copper and the barrier metal other than the wiring portion are removed by a CMP (chemical mechanical polishing) method.

（作用効果）
本発明の第１の実施の形態においては、隣り合う２つの画素２０−１，２０−２の転送ゲート３２−１，３２−２の間に、一方の転送ゲート３２−１の上に重なって当該転送ゲート３２−１と容量結合する容量結合部３８ａと、他方の転送ゲート３２―２の上に重なって当該転送ゲート３２−２に容量結合する容量結合部３８ｂとを有する中継電極３８を形成している。さらに、中継電極３８には、転送ゲート３２−１，３２−２の間に設けられたＦＤ部２６に電気的に接続するコンタクト部３８ｃを形成している。 (Function and effect)
In the first embodiment of the present invention, one transfer gate 32-1 is overlapped between the transfer gates 32-1 and 32-2 of two adjacent pixels 20-1 and 20-2. A relay electrode 38 having a capacitive coupling portion 38a that capacitively couples to the transfer gate 32-1 and a capacitive coupling portion 38b that overlaps the other transfer gate 32-2 and capacitively couples to the transfer gate 32-2 is formed. is doing. Further, the relay electrode 38 is formed with a contact portion 38c that is electrically connected to the FD portion 26 provided between the transfer gates 32-1 and 32-2.

このため、前述した転送パネルＴＲＧ１による電圧を転送ゲート３２―１に印加すると、容量結合部３８ａで転送ゲート３２―１と容量結合する中継電極３８を通してＦＤ部２６に電圧が作用する。これは、転送ゲート３２―１に印加される電圧（転送パルスの電位）の変化によって、中継電極３８に電圧が誘導されるためである。したがって、フォトダイオード２１―１に蓄積された信号電荷を転送ゲート３２−１への電圧の印加によってＦＤ部２６に転送するときに、ＦＤ部２６のポテンシャルが深くなる。   For this reason, when the voltage from the transfer panel TRG1 is applied to the transfer gate 32-1, the voltage acts on the FD portion 26 through the relay electrode 38 that is capacitively coupled to the transfer gate 32-1 by the capacitive coupling portion 38a. This is because a voltage is induced in the relay electrode 38 by a change in the voltage (transfer pulse potential) applied to the transfer gate 32-1. Therefore, when the signal charges accumulated in the photodiode 21-1 are transferred to the FD unit 26 by applying a voltage to the transfer gate 32-1, the potential of the FD unit 26 is deepened.

ここで、比較例として、図１５に示すように、隣り合う２つの転送ゲート１０１−１，１０１−２の間で１つのＦＤ部１０２を共有し、このＦＤ部１０２と配線１０３とを、図示しない層間絶縁膜中に設けられたプラグ１０４で電気的に接続した構成を考える。この構成を採用した場合は、転送ゲート１０１−１，１０１−２とＦＤ部１０２の容量的な結合の強度がきわめて小さくなる。このため、転送ゲート１０１−１又は転送ゲート１０１−２に電圧を印加した場合に、上記の中継電極３８を設けた構成と比較して、ＦＤ部１０２のポテンシャルが浅くなる。   Here, as a comparative example, as shown in FIG. 15, one FD unit 102 is shared between two adjacent transfer gates 101-1 and 101-2, and the FD unit 102 and the wiring 103 are illustrated. Consider a configuration in which a plug 104 provided in an interlayer insulating film that is not electrically connected is electrically connected. When this configuration is adopted, the strength of capacitive coupling between the transfer gates 101-1 and 101-2 and the FD unit 102 becomes extremely small. For this reason, when a voltage is applied to the transfer gate 101-1 or the transfer gate 101-2, the potential of the FD portion 102 becomes shallow compared to the configuration in which the relay electrode 38 is provided.

図１６は本発明の構成（中継電極３８があり）と上記比較例（中継電極３８がなし）の構成でそれぞれ転送ゲートに電圧を印加したときのポテンシャルの違いを示す模式図である。転送ゲートＴＧに電圧（転送パルスＴＲＧ）を印加すると、フォトダイオード（ＰＤ）からＦＤ部に向けてポテンシャルが徐々に深くなる。このとき、ＦＤ部のポテンシャルは、比較例の構成を採用した場合（図中、破線で示す）よりも、本発明の構成を採用した場合（図中、実線で示す）の方が深くなる。   FIG. 16 is a schematic diagram showing a difference in potential when a voltage is applied to the transfer gate in the configuration of the present invention (with relay electrode 38) and the above-described comparative example (without relay electrode 38). When a voltage (transfer pulse TRG) is applied to the transfer gate TG, the potential gradually increases from the photodiode (PD) toward the FD portion. At this time, the potential of the FD portion becomes deeper when the configuration of the present invention is adopted (shown by a solid line in the drawing) than when the configuration of the comparative example is adopted (shown by a broken line in the drawing).

このため、転送ゲート３２―１に容量結合する中継電極３８を設けた場合は、中継電極３８を設けない場合に比較して、フォトダイオード２１―１からＦＤ部２６に信号電荷を転送するときに両者のポテンシャルの差が拡大する。したがって、フォトダイオード２１―１からＦＤ部２６への信号電荷の転送性を改善することができる。   For this reason, when the relay electrode 38 that is capacitively coupled to the transfer gate 32-1 is provided, the signal charge is transferred from the photodiode 21-1 to the FD unit 26 as compared with the case where the relay electrode 38 is not provided. The difference between the potentials of both increases. Therefore, the signal charge transferability from the photodiode 21-1 to the FD section 26 can be improved.

同様に、前述した転送パネルＴＲＧ２による電圧を転送ゲート３２―２に印加すると、容量結合部３８ｂで転送ゲート３２―２と容量結合する中継電極３８を通してＦＤ部２６に電圧が作用する。したがって、フォトダイオード２１―２に蓄積された信号電荷を転送ゲート３２−２への電圧の印加によってＦＤ部２６に転送するときに、ＦＤ部２６のポテンシャルが深くなる。このため、転送ゲート３２―２に容量結合する中継電極３８を設けた場合は、中継電極３８を設けない場合に比較して、フォトダイオード２１―２からＦＤ部２６に信号電荷を転送するときに両者のポテンシャルの差が拡大する。したがって、フォトダイオード２１―２からＦＤ部２６への信号電荷の転送性を改善することができる。   Similarly, when the voltage from the transfer panel TRG2 is applied to the transfer gate 32-2, the voltage is applied to the FD unit 26 through the relay electrode 38 that is capacitively coupled to the transfer gate 32-2 by the capacitive coupling unit 38b. Accordingly, when the signal charge accumulated in the photodiode 21-2 is transferred to the FD unit 26 by applying a voltage to the transfer gate 32-2, the potential of the FD unit 26 is deepened. For this reason, when the relay electrode 38 that is capacitively coupled to the transfer gate 32-2 is provided, the signal charge is transferred from the photodiode 21-2 to the FD unit 26 as compared with the case where the relay electrode 38 is not provided. The difference between the potentials of both increases. Therefore, the signal charge transferability from the photodiode 21-2 to the FD unit 26 can be improved.

また、隣り合う２つの転送ゲート３２−１，３２−２に対して、中継電極３８の上側の一部を容量結合部３８ａとして転送ゲート３２−１の上に絶縁膜３５を介して重ねる一方、中継電極３８の上側の他部を容量結合部３８ｂとして転送ゲート３２―２の上に絶縁膜３５を介して重ねている。このため、転送ゲート３２−１が形成される領域内で、当該転送ゲート３２―１と中継電極３８とを容量結合させることができる。また、転送ゲート３２―２が形成される領域内で、当該転送ゲート３２―２と中継電極３８とを容量結合させることができる。このため、転送ゲート３２―１，３２−２と中継電極３８とを容量結合させるための領域を、レイアウト的に別途確保する必要がない。したがって、フォトダイオード２１−１，２１−２の面積（画素の開口寸法）を縮小することなく、フォトダイオード２１―１からＦＤ部２６への信号電荷の転送性と、フォトダイオード２１―２からＦＤ部２６への信号電荷の転送性を、同時に改善することができる。   In addition, with respect to two adjacent transfer gates 32-1 and 32-2, a part of the upper side of the relay electrode 38 is overlaid on the transfer gate 32-1 via the insulating film 35 as a capacitive coupling portion 38a, The other part on the upper side of the relay electrode 38 is overlaid on the transfer gate 32-2 via the insulating film 35 as a capacitive coupling part 38b. Therefore, the transfer gate 32-1 and the relay electrode 38 can be capacitively coupled within the region where the transfer gate 32-1 is formed. Further, the transfer gate 32-2 and the relay electrode 38 can be capacitively coupled within the region where the transfer gate 32-2 is formed. Therefore, it is not necessary to separately secure a region for capacitively coupling the transfer gates 32-1 and 32-2 and the relay electrode 38 in terms of layout. Therefore, without reducing the area (pixel opening size) of the photodiodes 21-1, 21-2, the signal charge transferability from the photodiode 21-1 to the FD section 26 and the photodiode 21-2 to FD are reduced. The transferability of the signal charge to the unit 26 can be improved at the same time.

また、本発明の第１の実施の形態においては、転送ゲート３２−１，３２−２に隣接する位置で中継電極３８のコンタクト部３８ｃをＦＤ部２６に電気的に接続し、そこからサイドウォール部３６−１，３６−２の間を埋め込むように中継電極３８を立ち上げて、中継電極３８の容量結合部３８ａ，３８ｂを転送ゲート３２−１，３２−２の上に乗り上げている。このため、上記比較例（図１５参照）のように配線１０３につながるプラグ１０４をＦＤ部１０２に電気的に接続するために転送ゲート１０１−１，１０１−２の間に確保される間隔と同等の間隔で転送ゲート３２−１，３２−２を配置しても、容量結合部３８ａ，３８ｂを有する中継電極３８を形成することができる。したがって、転送ゲート３２−１，３２−２の間隔を広げることなく、中継電極３８を設けることができる。   Further, in the first embodiment of the present invention, the contact part 38c of the relay electrode 38 is electrically connected to the FD part 26 at a position adjacent to the transfer gates 32-1 and 32-2, and the sidewalls are formed therefrom. The relay electrode 38 is raised so as to be embedded between the portions 36-1 and 36-2, and the capacitive coupling portions 38a and 38b of the relay electrode 38 are mounted on the transfer gates 32-1 and 32-2. For this reason, as in the comparative example (see FIG. 15), the gap secured between the transfer gates 101-1 and 101-2 for electrically connecting the plug 104 connected to the wiring 103 to the FD unit 102 is equivalent. Even if the transfer gates 32-1 and 32-2 are arranged at the intervals, the relay electrode 38 having the capacitive coupling portions 38a and 38b can be formed. Therefore, the relay electrode 38 can be provided without increasing the interval between the transfer gates 32-1 and 32-2.

また、転送ゲート３２−１，３２−２の相対向する側の側面部にサイドウォール部３６−１，３６−２を形成し、このサイドウォール部３６−１，３６−２を用いたセルフアラインプロセスで転送ゲート３２−１，３２−２の間に自己整合的に中継電極３８のコンタクト部３８ｃを形成している。このため、転送ゲート３２−１，３２−２に対して中継電極３８のコンタクト部３８ｃを高い位置精度で形成することができる。これにより、転送ゲート３２−１，３２−２とコンタクト部３８ｃとの短絡を防止するための寸法的なマージンを小さくし、転送ゲート３２−１，３２−２間の間隔を狭めることができる。その結果、フォトダイオード２１−１，２１−２の形成領域をより広く確保することが可能となる。   Further, sidewall portions 36-1 and 36-2 are formed on the side portions of the transfer gates 32-1 and 32-2 on the opposite sides, and self-alignment using the sidewall portions 36-1 and 36-2 is performed. In the process, the contact portion 38c of the relay electrode 38 is formed between the transfer gates 32-1 and 32-2 in a self-aligning manner. For this reason, the contact part 38c of the relay electrode 38 can be formed with high positional accuracy with respect to the transfer gates 32-1 and 32-2. Thereby, a dimensional margin for preventing a short circuit between the transfer gates 32-1 and 32-2 and the contact portion 38c can be reduced, and the interval between the transfer gates 32-1 and 32-2 can be narrowed. As a result, it is possible to secure a wider area for forming the photodiodes 21-1, 21-2.

また、中継電極３８のコンタクト部３８ｃを、ＦＤ部２６を構成するｎ+型不純物領域の内側に形成することにより、例えば、コンタクト部３８ｃの形成領域に結晶欠陥が生じても、その結晶欠陥を通してコンタクト部３８ｃからウェル領域３１にリーク電流が流れることがない。このため、当該リーク電流に伴う白点の発生を防止することができる。ちなみに、半導体基板１１がｐ型のシリコン基板である場合は、半導体基板１１にｐ型のウェル領域３１を形成することなく、ＦＤ部２６の不純物領域を形成することもある。この場合は、ＦＤ部２６を構成するｎ型の不純物領域の内側にコンタクト部３８ｃを形成することにより、コンタクト部３８ｃから半導体基板１１へのリーク電流の発生を防止することができる。   Further, by forming the contact portion 38c of the relay electrode 38 inside the n + -type impurity region constituting the FD portion 26, for example, even if a crystal defect occurs in the formation region of the contact portion 38c, the crystal defect passes through the crystal defect. A leak current does not flow from the contact portion 38 c to the well region 31. For this reason, generation | occurrence | production of the white spot accompanying the said leakage current can be prevented. Incidentally, when the semiconductor substrate 11 is a p-type silicon substrate, the impurity region of the FD portion 26 may be formed without forming the p-type well region 31 in the semiconductor substrate 11. In this case, by forming the contact portion 38 c inside the n-type impurity region constituting the FD portion 26, it is possible to prevent the leakage current from the contact portion 38 c to the semiconductor substrate 11.

また、２つの画素２０−１，２０−２の間で１つのＦＤ部２６を共有する２画素共有構造への適用に際しては、フォトダイオード２１−１からＦＤ部２６への信号電荷の転送性と、フォトダイオード２１−２からＦＤ部２６への信号電荷の転送性を、共通（１つ）の中継電極３８を用いて改善することができる。   In addition, when applied to a two-pixel sharing structure in which one FD section 26 is shared between two pixels 20-1 and 20-2, the signal charge transferability from the photodiode 21-1 to the FD section 26 The signal charge transferability from the photodiode 21-2 to the FD unit 26 can be improved by using the common (one) relay electrode 38.

＜４．第２の実施の形態＞
（固体撮像装置の構成）
図１７は本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。この図１７においては、本発明の第２の実施の形態に係る固体撮像装置の主要部の構成を、上記図３のＡ−Ａ′位置の断面で示している。また、本発明の第２の実施の形態に係る固体撮像装置においては、上記第１の実施の形態と比較して、上記図３の平面図及び図５の断面図で示した部分の構成が共通となっている。 <4. Second Embodiment>
(Configuration of solid-state imaging device)
FIG. 17 is a cross-sectional view showing the configuration of the main part of the solid-state imaging device according to the second embodiment of the present invention. In FIG. 17, the configuration of the main part of the solid-state imaging device according to the second embodiment of the present invention is shown in a cross-section at the position AA ′ in FIG. 3. Further, in the solid-state imaging device according to the second embodiment of the present invention, the configuration of the portion shown in the plan view of FIG. 3 and the cross-sectional view of FIG. 5 is compared with that of the first embodiment. It is common.

本発明の第２の実施の形態に係る固体撮像装置においては、転送ゲート３２−１，３２−２の上面及び側面を覆う絶縁膜３５が、第１の絶縁膜３５―１と第２の絶縁膜３５−２を積層した構造になっている。第１の絶縁膜３５―１と第２の絶縁膜３５―２は、半導体基板１１側から見て、この順に積層されている。このため、第１の絶縁膜３５―１は、転送ゲート３２−１，３２−２に直接接するように成膜され、第２の絶縁膜３５―２は、第１の絶縁膜絶縁膜３５―１の上にこれに接するように成膜されている。   In the solid-state imaging device according to the second embodiment of the present invention, the insulating film 35 covering the upper surface and the side surface of the transfer gates 32-1 and 32-2 is the second insulating film 35-1 and the second insulating film 35-1. The film 35-2 is laminated. The first insulating film 35-1 and the second insulating film 35-2 are stacked in this order when viewed from the semiconductor substrate 11 side. Therefore, the first insulating film 35-1 is formed so as to be in direct contact with the transfer gates 32-1 and 32-2, and the second insulating film 35-2 is formed as the first insulating film insulating film 35-. A film is formed on 1 so as to be in contact therewith.

第１の絶縁膜３５―１と第２の絶縁膜３５−２は、互いに異なる絶縁材料を用いて構成されている。例えば、第１の絶縁膜３５―１は酸化シリコン膜によって構成され、絶縁膜３５―２は窒化シリコン膜によって構成されている。   The first insulating film 35-1 and the second insulating film 35-2 are configured using different insulating materials. For example, the first insulating film 35-1 is made of a silicon oxide film, and the insulating film 35-2 is made of a silicon nitride film.

中継電極３８は、上記第１の実施の形態と同様の構成要素となる容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃに加えて、側面容量結合部３８ｄ，３８ｅを有している。側面容量結合部３８ｄは、転送ゲート３２―１の側面に絶縁膜３５（３５−１，３５−２）を介して対向するように配置されることで当該転送ゲート３２―１と容量的に結合している。側面容量結合部３８ｅは、転送ゲート３２―２の側面に絶縁膜３５（３５−１，３５−２）を介して対向するように配置されることで当該転送ゲート３２―２と容量的に結合している。   The relay electrode 38 has side capacitive coupling portions 38d and 38e in addition to capacitive coupling portions 38a and 38b and contact portions 38c, which are the same components as in the first embodiment. The side capacitive coupling portion 38d is capacitively coupled to the transfer gate 32-1 by being disposed so as to face the side surface of the transfer gate 32-1 via the insulating film 35 (35-1, 35-2). is doing. The side capacitive coupling portion 38e is capacitively coupled to the transfer gate 32-2 by being disposed so as to face the side surface of the transfer gate 32-2 via the insulating film 35 (35-1, 35-2). is doing.

第１の絶縁膜３５−１及び第２の絶縁膜３５−２は、転送ゲート３２―１と中継電極３８、及び、転送ゲート３２−２と中継電極３８を、それぞれ容量結合させるために、少なくとも配線層との間に形成される層間絶縁膜４３よりも膜厚が薄くなる条件で、所定の厚み、例えば第１の絶縁膜３５−１が１０ｎｍ、第２の絶縁膜３５―２が２０ｎｍといった厚みで形成されている。   The first insulating film 35-1 and the second insulating film 35-2 are at least for capacitively coupling the transfer gate 32-1 and the relay electrode 38, and the transfer gate 32-2 and the relay electrode 38, respectively. A predetermined thickness, for example, the first insulating film 35-1 is 10 nm and the second insulating film 35-2 is 20 nm under the condition that the film thickness is thinner than the interlayer insulating film 43 formed between the wiring layers. It is formed with a thickness.

ここで記述しない部分の構成については、上記第１の実施の形態と同様になっている。   The configuration of portions not described here is the same as that in the first embodiment.

（固体撮像装置の製造方法）
続いて、本発明の第２の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。 (Method for manufacturing solid-state imaging device)
Next, a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention will be described. Here, the manufacturing method of the solid-state imaging device will be described focusing on the procedure for forming the relay electrode 38 as the main component of the present invention. Further, the process is divided into a process before forming the relay electrode 38 (pre-electrode forming process), a process of forming the relay electrode 38 (electrode forming process), and a process after forming the relay electrode 38 (post-electrode forming process). A method for manufacturing the solid-state imaging device will be described.

（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。 (Pre-electrode formation process)
First, using a well-known CMOS process, a gate insulating film 34 is formed on the surface of the semiconductor substrate 11 made of an n-type silicon substrate by thermal oxidation, and a p-type well region 31 is formed on the surface side of the semiconductor substrate 11. Form. Next, after a polycrystalline silicon film is formed on the semiconductor substrate 11 by a CVD method, the polycrystalline silicon film is patterned by a photolithography method and an etching method, whereby transfer gates 32-1 and 32 are formed on the semiconductor substrate 11. -2.

次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に第１の絶縁膜３５−１を形成する。これにより、図１８に示す状態が得られる。この場合、第１の絶縁膜３５―１の最終的な狙いとする厚さが１０ｎｍであるとすると、それにあわせて第１の絶縁膜３５―１をｄ１＝１０ｎｍの厚みで形成しておく。第１の絶縁膜３５−１は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。   Next, a first insulating film 35-1 is formed on the semiconductor substrate 11 so as to cover the transfer gates 32-1 and 32-2 and the gate insulating film 34. Thereby, the state shown in FIG. 18 is obtained. In this case, if the final target thickness of the first insulating film 35-1 is 10 nm, the first insulating film 35-1 is formed to a thickness of d1 = 10 nm accordingly. The first insulating film 35-1 is formed, for example, by depositing silicon oxide by a CVD method.

次に、図１９に示すように、第１の絶縁膜３５−１を覆う状態で、当該第１の絶縁膜３５−１の上に第２の絶縁膜３５―２を形成する。この場合、第２の絶縁膜３５−２の最終的な狙いとする厚さが１０ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ２＝２０ｎｍで第２の絶縁膜３５−２を形成しておく。第２の絶縁膜３５−２は、例えば、ＣＶＤ法で窒化シリコンを成膜することにより形成される。   Next, as shown in FIG. 19, a second insulating film 35-2 is formed on the first insulating film 35-1 so as to cover the first insulating film 35-1. In this case, if the final target thickness of the second insulating film 35-2 is 10 nm, the second insulating film 35-2 has a thickness d2 = 20 nm, for example, so as to be thicker than that. Is formed. The second insulating film 35-2 is formed, for example, by depositing silicon nitride by a CVD method.

次に、第２の絶縁膜３５―２を覆う状態で、当該第２の絶縁膜３５―２の上に、ＣＶＤ法を利用して、例えば厚さ７０ｎｍの酸化シリコン膜を堆積させた後、当該酸化シリコン膜を全面エッチバックすることにより、図２０に示すようにサイドウォール部３６−１，３６−２を形成する。酸化シリコン膜のエッチバックに際しては、第２の絶縁膜３５−２を構成している窒化シリコンが、酸化シリコン膜のエッチング中に過剰に除去されないように、窒化シリコンに対して選択比を大きくとった条件で、酸化シリコンのエッチングを行なう。そして、酸化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る窒化シリコン膜（第２の絶縁膜３５−２）の厚みが、最終的に狙いとする厚み（本例では１０ｎｍ）となるようにする。この場合、第１の絶縁膜３５―１と第２の絶縁膜３５―２の積層膜からなる絶縁膜３５のトータルの厚みはｄ＝２０ｎｍとなる。   Next, a silicon oxide film having a thickness of, for example, 70 nm is deposited on the second insulating film 35-2 using the CVD method in a state of covering the second insulating film 35-2. By etching back the entire surface of the silicon oxide film, sidewall portions 36-1 and 36-2 are formed as shown in FIG. At the time of etching back the silicon oxide film, the selection ratio is made large with respect to silicon nitride so that the silicon nitride constituting the second insulating film 35-2 is not excessively removed during the etching of the silicon oxide film. Etching of silicon oxide is performed under the above conditions. When the etching of the silicon oxide is finished, the thickness of the silicon nitride film (second insulating film 35-2) remaining as an etching residual film on the transfer gates 32-1 and 32-2 is finally aimed. To a thickness (10 nm in this example). In this case, the total thickness of the insulating film 35 formed of the laminated film of the first insulating film 35-1 and the second insulating film 35-2 is d = 20 nm.

次に、図２１に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２の一部と第２の絶縁膜３５−２の一部が露出した状態となる。   Next, as illustrated in FIG. 21, a resist film 51 is formed by photolithography so as to cover the insulating film 35 and the sidewall portions 36-1 and 36-2, and then an opening 52 is formed in the resist film 51. Form. The opening 52 is provided between the transfer gates 32-1 and 32-2 in accordance with a position where contact is made with the semiconductor substrate 11. In the opening 52, a part of the side wall parts 36-1 and 36-2 and a part of the second insulating film 35-2 are exposed.

次に、図２２に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている第１の絶縁膜３５−１及び第２の絶縁膜３５−２を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。 Next, as shown in FIG. 22, an n-type impurity, for example, an element of phosphorus is applied to the semiconductor substrate 11 through the opening 52 of the resist film 51 at a concentration of 1 × 10 15 (atoms / cm 3 ) by ion implantation. By introducing the FD portion 26, an n + type impurity region is formed. At this time, the ionized phosphorus element is introduced into the substrate through the first insulating film 35-1 and the second insulating film 35-2 covering the surface of the semiconductor substrate 11. Further, the sidewall portions 36-1 and 36-2 work together with the resist film 51 as an implantation mask that prevents introduction of impurities into the semiconductor substrate 11.

次に、図２３に示すように、レジスト膜５１をマスクとして、ＦＤ部２６を覆っている第２の絶縁膜（窒化シリコン膜）３５−２と第１の絶縁膜（酸化シリコン膜）３５−１を選択的にドライエッチングした後、サイドウォール部３６−１，３６−２を形成している酸化シリコンをウェットエッチングで除去する。これにより、ＦＤ部２６の直上で第１の絶縁膜３５−１に開口部３９が形成される。開口部３９では、半導体基板１１の表面が露出した状態となる。   Next, as shown in FIG. 23, using the resist film 51 as a mask, a second insulating film (silicon nitride film) 35-2 and a first insulating film (silicon oxide film) 35- covering the FD portion 26 are formed. After selectively dry-etching 1, the silicon oxide forming the sidewall portions 36-1 and 36-2 is removed by wet etching. As a result, an opening 39 is formed in the first insulating film 35-1 immediately above the FD portion 26. In the opening 39, the surface of the semiconductor substrate 11 is exposed.

（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に第１の絶縁膜３５−１及び第２の絶縁膜３５−２を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。 (Electrode formation process)
Next, after removing the resist film 51, a polycrystalline silicon film is deposited on the entire surface of the semiconductor substrate 11 by a CVD method. At this time, a polycrystalline silicon film is formed so as to fill the space between the transfer gates 32-1 and 32-2 with polycrystalline silicon. In addition, a polycrystalline silicon film is formed on the transfer gates 32-1 and 32-2 so that polycrystalline silicon is stacked via the first insulating film 35-1 and the second insulating film 35-2.

次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図２４に示すように、容量結合部３８ａ，３８ｂ、コンタクト部３８ｃ及び側面容量結合部３８ｄ，３８ｅを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該転送ゲート３２―２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。さらに、中継電極３８の側面容量結合部３８ｄは、絶縁膜３５を介して転送ゲート３２―１の側面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の側面容量結合部３８ｅは、絶縁膜３５を介して転送ゲート３２―２の側面と対向することにより当該転送ゲート３２−２と容量結合した状態となる。   Next, the relay electrode 38 made of polycrystalline silicon is formed by patterning the polycrystalline silicon film using photolithography and anisotropic etching. Thereby, as shown in FIG. 24, the relay electrode 38 having the capacitive coupling portions 38a and 38b, the contact portion 38c, and the side capacitive coupling portions 38d and 38e is obtained. At this time, the capacitive coupling portion 38a of the relay electrode 38 is in capacitive coupling with the transfer gate 32-1 by facing the upper surface of the transfer gate 32-1 with the insulating film 35 interposed therebetween. Further, the capacitive coupling portion 38b of the relay electrode 38 faces the upper surface of the transfer gate 32-2 with the insulating film 35 interposed therebetween, thereby being capacitively coupled to the transfer gate 32-2. The contact portion 38 c of the relay electrode 38 is formed inside the impurity region constituting the FD portion 26 and is electrically connected to the FD portion 26 through the opening 39 of the insulating film 35. Furthermore, the side capacitive coupling portion 38d of the relay electrode 38 is capacitively coupled to the transfer gate 32-1 by facing the side surface of the transfer gate 32-1 with the insulating film 35 interposed therebetween. Further, the side capacitive coupling portion 38e of the relay electrode 38 is in capacitive coupling with the transfer gate 32-2 by facing the side surface of the transfer gate 32-2 with the insulating film 35 interposed therebetween.

（電極形成後工程）
次に、図２５に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。 (Post-electrode formation process)
Next, as shown in FIG. 25, an interlayer insulating film 43 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by the CVD method. At this time, the relay electrode 38 is covered with the interlayer insulating film 43.

次に、図２６に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。   Next, as shown in FIG. 26, a through hole is formed in the interlayer insulating film 43 immediately above the relay electrode 38 by using a photolithography method and an etching method, and then the through hole is filled with tungsten, thereby forming a plug. 41 is formed. At this time, a contact portion 38 f is formed on the upper surface of the relay electrode 38 so as to be electrically connected to the plug 41.

次に、図２７に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。   Next, as shown in FIG. 27, after an interlayer insulating film 44 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by the CVD method, a copper wiring 42 is formed in the interlayer insulating film 44 by the damascene method.

（作用効果）
本発明の第２の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、転送ゲート３２―１に対する中継電極３８の容量結合箇所は、容量結合部３８ａと側面容量結合部３８ｄの２箇所となり、転送ゲート３２―２に対する中継電極３８の容量結合箇所は、容量結合部３８ｂと側面容量結合部３８ｅの２箇所になる。このため、上記第１の実施の形態と比較して、転送ゲート３２−１に対する中継電極３８の容量結合箇所（容量結合面積）が増えるとともに、転送ゲート３２−２に対する中継電極３８の容量結合箇所（容量結合面積）が増える。したがって、転送ゲート３２―１，３２−２に転送パルスＴＲＧ１を印加したときに、ＦＤ部２６のポテンシャルがより深くなる。その結果、フォトダイオード２１−１，２１−２とＦＤ部２６とのポテンシャル差を拡大して、信号電荷の転送効率を高めることができる。 (Function and effect)
In the second embodiment of the present invention, in addition to the same functions and effects as those of the first embodiment, the following functions and effects can be obtained. That is, there are two capacitive coupling portions of the relay electrode 38 with respect to the transfer gate 32-1; the capacitive coupling portion 38a and the side capacitive coupling portion 38d. The capacitive coupling portion of the relay electrode 38 with respect to the transfer gate 32-2 38b and the side capacitive coupling portion 38e. For this reason, as compared with the first embodiment, the capacity coupling location (capacitance coupling area) of the relay electrode 38 with respect to the transfer gate 32-1 increases, and the capacity coupling location of the relay electrode 38 with respect to the transfer gate 32-2. (Capacitive coupling area) increases. Therefore, when the transfer pulse TRG1 is applied to the transfer gates 32-1 and 32-2, the potential of the FD unit 26 becomes deeper. As a result, the potential difference between the photodiodes 21-1 and 21-2 and the FD unit 26 can be increased, and the signal charge transfer efficiency can be increased.

なお、本発明の第２の実施の形態においては、容量結合部３８ａ，３８ｂと側面容量結合部３８ｄ，３８ｅとを中継電極３８に設けているが、これに限らず、側面容量結合部３８ｄ，３８ｅだけを中継電極３８に設けてもよい。   In the second embodiment of the present invention, the capacitive coupling portions 38a and 38b and the side capacitive coupling portions 38d and 38e are provided on the relay electrode 38. However, the present invention is not limited to this, and the lateral capacitive coupling portions 38d, Only 38e may be provided on the relay electrode 38.

＜５．第３の実施の形態＞
（固体撮像装置の構成）
図２８は本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を示す断面図である。この図２８においては、本発明の第３の実施の形態に係る固体撮像装置の主要部の構成を、上記図１３のＡ−Ａ′位置の断面で示している。また、本発明の第３の実施の形態に係る固体撮像装置においては、上記第１の実施の形態と比較して、上記図３の平面図及び図５の断面図で示した部分の構成が共通となっている。 <5. Third Embodiment>
(Configuration of solid-state imaging device)
FIG. 28 is a cross-sectional view showing a configuration of a main part of a solid-state imaging device according to the third embodiment of the present invention. In FIG. 28, the configuration of the main part of the solid-state imaging device according to the third embodiment of the present invention is shown in a cross-section at the position AA ′ in FIG. Further, in the solid-state imaging device according to the third embodiment of the present invention, the configuration of the portion shown in the plan view of FIG. 3 and the cross-sectional view of FIG. 5 is compared with that of the first embodiment. It is common.

本発明の第３の実施の形態に係る固体撮像装置においては、転送ゲート３２−１，３２−２の上面が、それぞれ絶縁膜３５で覆われている。また、転送ゲート３２−１の側面はサイドウォール部３６−１で直に覆われ、転送ゲート３２−２の側面はサイドウォール部３６−２で直に覆われている。絶縁膜３５は、例えば酸化シリコンによって構成されている。サイドウォール部３６−１，３６−２は、例えば窒化シリコンによって構成されている。   In the solid-state imaging device according to the third embodiment of the present invention, the upper surfaces of the transfer gates 32-1 and 32-2 are each covered with an insulating film 35. Further, the side surface of the transfer gate 32-1 is directly covered with the sidewall portion 36-1, and the side surface of the transfer gate 32-2 is directly covered with the sidewall portion 36-2. The insulating film 35 is made of, for example, silicon oxide. The sidewall portions 36-1 and 36-2 are made of, for example, silicon nitride.

転送ゲート３２−１の上面を覆っている絶縁膜３５の一部は、サイドウォール部３６−１の上部に乗り上げている。同様に、転送ゲート３２−２の上面を覆っている絶縁膜３５の一部は、サイドウォール部３６−２の上部に乗り上げている。   A part of the insulating film 35 covering the upper surface of the transfer gate 32-1 rides on the upper portion of the sidewall portion 36-1. Similarly, a part of the insulating film 35 covering the upper surface of the transfer gate 32-2 runs over the sidewall portion 36-2.

中継電極３８は、上記第１の実施の形態と同様の構成要素となる容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有している。このうち、容量結合部３８ａは、転送ゲート３２−１の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２−１と容量的に結合している。容量結合部３８ｂは、転送ゲート３２−２の上面に絶縁膜３５を介して対向するように重なることで当該転送ゲート３２―２と容量的に結合している。コンタクト部３８ｃは、サイドウォール部３６−１，３６−２の間で部分的に露出しているＦＤ部２６に電気的に接続している。   The relay electrode 38 includes capacitive coupling portions 38a and 38b and a contact portion 38c, which are the same components as those in the first embodiment. Among these, the capacitive coupling portion 38a is capacitively coupled to the transfer gate 32-1 by overlapping the upper surface of the transfer gate 32-1 with the insulating film 35 therebetween. The capacitive coupling portion 38b is capacitively coupled to the transfer gate 32-2 by overlapping the upper surface of the transfer gate 32-2 with the insulating film 35 therebetween. The contact portion 38c is electrically connected to the FD portion 26 that is partially exposed between the sidewall portions 36-1 and 36-2.

ここで記述しない部分の構成については、上記第１の実施の形態と同様になっている。   The configuration of portions not described here is the same as that in the first embodiment.

（固体撮像装置の製造方法）
続いて、本発明の第３の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。 (Method for manufacturing solid-state imaging device)
Then, the manufacturing method of the solid-state imaging device concerning the 3rd Embodiment of this invention is demonstrated. Here, the manufacturing method of the solid-state imaging device will be described focusing on the procedure for forming the relay electrode 38 as the main component of the present invention. Further, the process is divided into a process before forming the relay electrode 38 (pre-electrode forming process), a process of forming the relay electrode 38 (electrode forming process), and a process after forming the relay electrode 38 (post-electrode forming process). A method for manufacturing the solid-state imaging device will be described.

（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。 (Pre-electrode formation process)
First, using a well-known CMOS process, a gate insulating film 34 is formed on the surface of the semiconductor substrate 11 made of an n-type silicon substrate by thermal oxidation, and a p-type well region 31 is formed on the surface side of the semiconductor substrate 11. Form. Next, after a polycrystalline silicon film is formed on the semiconductor substrate 11 by a CVD method, the polycrystalline silicon film is patterned by a photolithography method and an etching method, whereby transfer gates 32-1 and 32 are formed on the semiconductor substrate 11. -2.

次に、転送ゲート３２−１，３２−２を覆う状態で、半導体基板１１上に、ＣＶＤ法を利用して、例えば厚さ１００ｎｍの酸化シリコン膜を堆積させた後、当該酸化シリコン膜を全面エッチバックすることにより、サイドウォール部３６−１，３６−２を形成する。これにより、図２９に示す状態が得られる。このとき、サイドウォール部３６−１は、転送ゲート３２―１の側面部に形成され、サイドウォール部３６−２は、転送ゲート３２―２の側面部に形成される。また、転送ゲート３２−１，３２−２の上面は、上記の全面エッチバックにより、露出した状態となる。   Next, a silicon oxide film having a thickness of, for example, 100 nm is deposited on the semiconductor substrate 11 using the CVD method in a state of covering the transfer gates 32-1 and 32-2, and then the silicon oxide film is deposited on the entire surface. By performing the etch back, the sidewall portions 36-1 and 36-2 are formed. Thereby, the state shown in FIG. 29 is obtained. At this time, the side wall portion 36-1 is formed on the side surface portion of the transfer gate 32-1, and the side wall portion 36-2 is formed on the side surface portion of the transfer gate 32-2. In addition, the upper surfaces of the transfer gates 32-1 and 32-2 are exposed by the above-described overall etch back.

次に、図３０に示すように、転送ゲート３２−１，３２−２の上面及びサイドウォール部３６−１，３６−２を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。この場合、半導体基板１１の最終的な狙いとする厚さが１０ｎｍであるとすると、それにあわせて絶縁膜３５をｄ＝１０ｎｍの厚みで形成する。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。   Next, as shown in FIG. 30, an insulating film 35 is formed on the semiconductor substrate 11 so as to cover the upper surfaces of the transfer gates 32-1 and 32-2 and the sidewall portions 36-1 and 36-2. In this case, if the final target thickness of the semiconductor substrate 11 is 10 nm, the insulating film 35 is formed with a thickness of d = 10 nm accordingly. The insulating film 35 is formed, for example, by depositing silicon oxide by a CVD method.

次に、図３１に示すように、フォトリソグラフィ法により、絶縁膜３５を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、絶縁膜３５の一部が露出した状態となる。   Next, as illustrated in FIG. 31, a resist film 51 is formed by photolithography so as to cover the insulating film 35, and then an opening 52 is formed in the resist film 51. The opening 52 is provided between the transfer gates 32-1 and 32-2 in accordance with a position where contact is made with the semiconductor substrate 11. In the opening 52, a part of the insulating film 35 is exposed.

次に、図３２に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、サイドウォール部３６−１，３６−２は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。 Next, as shown in FIG. 32, an n-type impurity such as phosphorus element is applied to the semiconductor substrate 11 through the opening 52 of the resist film 51 at a concentration of 1 × 10 15 (atoms / cm 3 ) by ion implantation. By introducing the FD portion 26, an n + type impurity region is formed. At this time, the ionized phosphorus element is introduced into the substrate through the insulating film 35 covering the surface of the semiconductor substrate 11. Further, the sidewall portions 36-1 and 36-2 work together with the resist film 51 as an implantation mask that prevents introduction of impurities into the semiconductor substrate 11.

次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をドライエッチングで除去することにより、サイドウォール部３６−１，３６−２の間で半導体基板１１の表面を露出させる。   Next, by using the resist film 51 as a mask, the insulating film (silicon oxide film) 35 is removed by dry etching, thereby exposing the surface of the semiconductor substrate 11 between the sidewall portions 36-1 and 36-2.

（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、転送ゲート３２−１，３２−２脇のサイドウォール部３６−１，３６−２の間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。 (Electrode formation process)
Next, after removing the resist film 51, a polycrystalline silicon film is deposited on the entire surface of the semiconductor substrate 11 by a CVD method. At this time, a polycrystalline silicon film is formed so that the space between the side wall portions 36-1 and 36-2 beside the transfer gates 32-1 and 32-2 is filled with polycrystalline silicon. Further, a polycrystalline silicon film is formed on the transfer gates 32-1 and 32-2 so that polycrystalline silicon is laminated via an insulating film 35.

次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図３３に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、サイドウォール部３６−１，３６−２の間でＦＤ部２６に電気的に接続した状態となる。   Next, the relay electrode 38 made of polycrystalline silicon is formed by patterning the polycrystalline silicon film using photolithography and anisotropic etching. Thereby, as shown in FIG. 33, the relay electrode 38 having the capacitive coupling portions 38a and 38b and the contact portion 38c is obtained. At this time, the capacitive coupling portion 38a of the relay electrode 38 is in capacitive coupling with the transfer gate 32-1 by facing the upper surface of the transfer gate 32-1 with the insulating film 35 interposed therebetween. Further, the capacitive coupling portion 38b of the relay electrode 38 is capacitively coupled to the 32-2 by facing the upper surface of the transfer gate 32-2 with the insulating film 35 interposed therebetween. Further, the contact portion 38 c of the relay electrode 38 is formed inside the impurity region constituting the FD portion 26 by a self-alignment process using the sidewall portions 36-1 and 36-2, and the sidewall portion 36. -1 and 36-2 are electrically connected to the FD unit 26.

（電極形成後工程）
次に、図３４に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。 (Post-electrode formation process)
Next, as shown in FIG. 34, an interlayer insulating film 43 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by CVD. At this time, the relay electrode 38 is covered with the interlayer insulating film 43.

次に、図３５に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。   Next, as shown in FIG. 35, a through hole is formed in the interlayer insulating film 43 immediately above the relay electrode 38 by using a photolithography method and an etching method, and then the through hole is buried with tungsten, thereby forming a plug. 41 is formed. At this time, a contact portion 38 f is formed on the upper surface of the relay electrode 38 so as to be electrically connected to the plug 41.

次に、図３６に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。   Next, as shown in FIG. 36, after an interlayer insulating film 44 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by the CVD method, a copper wiring 42 is formed in the interlayer insulating film 44 by the damascene method.

なお、ここでは、サイドウォール部３６−１，３６−２の形成（エッチバック）後に成膜される絶縁膜３５を酸化シリコン膜の単層としているが、これに限らず、例えば、窒化シリコン膜の単層で絶縁膜３５を形成してもよい、また、これ以外にも、例えば、酸化シリコン膜と窒化シリコン膜を順に積層した積層膜で絶縁膜３５を形成してもよい。   Here, the insulating film 35 formed after the formation of the sidewall portions 36-1 and 36-2 (etchback) is a single layer of a silicon oxide film, but is not limited to this. For example, a silicon nitride film The insulating film 35 may be formed as a single layer. Alternatively, for example, the insulating film 35 may be formed as a stacked film in which a silicon oxide film and a silicon nitride film are sequentially stacked.

（作用効果）
本発明の第３の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、電極形成前工程では、ゲート電極３２−１，３２−２の上面を露出させた状態でゲート電極３２−１，３２−２の側面部にサイドウォール部３６−１，３６−２を形成した後、ゲート電極３２−１，３２−２の上面を覆う状態で絶縁膜３５を形成している。このため、転送ゲート３２−１の上面にＣＶＤ法で形成した絶縁膜３５の厚みが、最終的に転送ゲート３２−１の上面と中継電極３８の容量結合部３８ａとの間に介在する絶縁膜３５の厚みとなって残る。同様に、転送ゲート３２−２の上面にＣＶＤ法で形成した絶縁膜３５の厚みが、最終的に転送ゲート３２−２の上面と中継電極３８の容量結合部３８ｂとの間に介在する絶縁膜３５の厚みとなって残る。このため、上記第１の実施の形態のように、エッチング残膜として絶縁膜３５を残す場合に比較して、絶縁膜３５の膜厚制御を正確に行えるようになる。 (Function and effect)
In the third embodiment of the present invention, in addition to the same functions and effects as those of the first embodiment, the following functions and effects are obtained. That is, in the pre-electrode formation step, the side wall portions 36-1 and 36-2 are formed on the side surfaces of the gate electrodes 32-1 and 32-2 with the upper surfaces of the gate electrodes 32-1 and 32-2 exposed. After that, the insulating film 35 is formed so as to cover the upper surfaces of the gate electrodes 32-1 and 32-2. For this reason, the insulating film 35 formed on the upper surface of the transfer gate 32-1 by the CVD method has an insulating film finally interposed between the upper surface of the transfer gate 32-1 and the capacitive coupling portion 38a of the relay electrode 38. It remains with a thickness of 35. Similarly, the insulating film 35 formed on the upper surface of the transfer gate 32-2 by the CVD method has an insulating film finally interposed between the upper surface of the transfer gate 32-2 and the capacitive coupling portion 38b of the relay electrode 38. It remains with a thickness of 35. For this reason, as compared with the case where the insulating film 35 is left as an etching residual film as in the first embodiment, the film thickness control of the insulating film 35 can be performed more accurately.

＜６．第４の実施の形態＞
（固体撮像装置の構成）
図３７は本発明の第４の実施の形態に係る固体撮像装置の主要部の構成を示す平面図である。また、図３８は図３７のＡ−Ａ′断面図であり、図３９は図３７のＢ−Ｂ′断面図である。なお、図３７においては、説明の便宜上、配線層を省略している。 <6. Fourth Embodiment>
(Configuration of solid-state imaging device)
FIG. 37 is a plan view showing the configuration of the main part of the solid-state imaging device according to the fourth embodiment of the present invention. 38 is a cross-sectional view taken along the line AA ′ of FIG. 37, and FIG. 39 is a cross-sectional view taken along the line BB ′ of FIG. In FIG. 37, the wiring layer is omitted for convenience of explanation.

本発明の第４の実施の形態においては、上記第１の実施の形態と比較して、特に構成が異なる部分を中心に説明する。転送ゲート３２―１には、平面的に見て、一部を切り欠いた状態で凹部５３−１が設けられている。また、転送ゲート３２―２にも、平面的に見て、一部を切り欠いた状態で凹部５３−２が設けられている。   In the fourth embodiment of the present invention, a description will be given centering on a part that is particularly different from the configuration of the first embodiment. The transfer gate 32-1 is provided with a recess 53-1 in a state where a part thereof is cut out in plan view. Further, the transfer gate 32-2 is also provided with a recess 53-2 with a part thereof cut out in plan view.

転送ゲート３２−１の凹部５３−１と転送ゲート３２−２の凹部５３−２は、垂直方向で互いに対向する状態に設けられている。このため、転送ゲート３２−１，３２−２の間では、凹部５３−１，５３−２が設けられている部分の間隔Ｐａが、凹部５３−１，５３−２が設けられていない部分の間隔Ｐｂよりも広くなっている。   The concave portion 53-1 of the transfer gate 32-1 and the concave portion 53-2 of the transfer gate 32-2 are provided in a state of facing each other in the vertical direction. For this reason, between the transfer gates 32-1 and 32-2, the interval Pa between the portions where the recesses 53-1, 53-2 are provided is equal to the portion where the recesses 53-1, 53-2 are not provided. It is wider than the interval Pb.

また、転送ゲート３２−１，３２−２の間で、かつ凹部５３−１，５３−２が設けられている部分には、サイドウォール部３６−１，３６−２，３６−３，３６−４が形成されている。サイドウォール部３６−１，３６−２，３６−３，３６−４は、中継電極３８のコンタクト部３８ｃを取り囲む状態で、全体的に環状に形成されている。転送ゲート３２―１，３２−２の間で、かつ凹部５３−１，５３−２が設けられていない部分は、サイドウォール部３６−１，３６−２，３６−３，３６−４を構成する絶縁材料、例えば窒化シリコンによって埋め込まれている。そして、サイドウォール部３６−１，３６−２，３６−３，３６−４で取り囲まれた部分（空間）を多結晶シリコンで埋め込むようにして中継電極３８が形成されている。   Further, the side walls 36-1, 36-2, 36-3, 36- are provided between the transfer gates 32-1 and 32-2, and in the portions where the recesses 53-1, 53-2 are provided. 4 is formed. The sidewall portions 36-1, 36-2, 36-3, and 36-4 are formed in a ring shape as a whole so as to surround the contact portion 38c of the relay electrode 38. The portions between the transfer gates 32-1 and 32-2 and where the recesses 53-1, 53-2 are not provided constitute side wall portions 36-1, 36-2, 36-3, 36-4. Embedded with an insulating material such as silicon nitride. And the relay electrode 38 is formed so that the part (space) enclosed by the side wall parts 36-1, 36-2, 36-3, 36-4 may be embedded with polycrystalline silicon.

（固体撮像装置の製造方法）
続いて、本発明の第４の実施の形態に係る固体撮像装置の製造方法について説明する。ここでは、本発明の主要な構成要素となる中継電極３８をどのような手順で形成するかに的を絞って固体撮像装置の製造方法を説明する。また、中継電極３８を形成する前の工程（電極形成前工程）と、中継電極３８を形成する工程（電極形成工程）と、中継電極３８を形成した後の工程（電極形成後工程）に分けて、固体撮像装置の製造方法を説明する。 (Method for manufacturing solid-state imaging device)
Then, the manufacturing method of the solid-state imaging device concerning the 4th Embodiment of this invention is demonstrated. Here, the manufacturing method of the solid-state imaging device will be described focusing on the procedure for forming the relay electrode 38 as the main component of the present invention. Further, the process is divided into a process before forming the relay electrode 38 (pre-electrode forming process), a process of forming the relay electrode 38 (electrode forming process), and a process after forming the relay electrode 38 (post-electrode forming process). A method for manufacturing the solid-state imaging device will be described.

（電極形成前工程）
まず、周知のＣＭＯＳプロセスを用いて、ｎ型のシリコン基板からなる半導体基板１１の表面に熱酸化法によってゲート絶縁膜３４を形成するとともに、半導体基板１１の表面側にｐ型のウェル領域３１を形成する。次に、半導体基板１１上にＣＶＤ法で多結晶シリコン膜を形成した後、当該多結晶シリコン膜をフォトリソグラフィ法及びエッチング法でパターニングすることにより、半導体基板１１上に転送ゲート３２―１，３２−２を形成する。 (Pre-electrode formation process)
First, using a well-known CMOS process, a gate insulating film 34 is formed on the surface of the semiconductor substrate 11 made of an n-type silicon substrate by thermal oxidation, and a p-type well region 31 is formed on the surface side of the semiconductor substrate 11. Form. Next, after a polycrystalline silicon film is formed on the semiconductor substrate 11 by a CVD method, the polycrystalline silicon film is patterned by a photolithography method and an etching method, whereby transfer gates 32-1 and 32 are formed on the semiconductor substrate 11. -2.

次に、転送ゲート３２−１，３２−２及びゲート絶縁膜３４を覆う状態で、半導体基板１１上に絶縁膜３５を形成する。これにより、図４０に示す状態が得られる。なお、図中のＡ−Ａ′断面位置及びＢ−Ｂ′断面位置は、上記図３７に示すＡ−Ａ′断面位置及びＢ−Ｂ′断面位置にそれぞれ対応する。この場合、絶縁膜３５の最終的な狙いとする厚さが１５ｎｍであるとすると、それよりも厚くなるように、例えば厚さｄ＝２０ｎｍで絶縁膜３５を形成しておく。絶縁膜３５は、例えば、ＣＶＤ法で酸化シリコンを成膜することにより形成される。   Next, an insulating film 35 is formed on the semiconductor substrate 11 so as to cover the transfer gates 32-1 and 32-2 and the gate insulating film 34. Thereby, the state shown in FIG. 40 is obtained. In addition, the AA 'cross-section position and BB' cross-section position in a figure respond | correspond to the AA 'cross-section position and BB' cross-section position shown in the said FIG. 37, respectively. In this case, if the final target thickness of the insulating film 35 is 15 nm, the insulating film 35 is formed with a thickness d = 20 nm, for example, so as to be thicker than that. The insulating film 35 is formed, for example, by depositing silicon oxide by a CVD method.

次に、絶縁膜３５の上に、ＣＶＤ法を利用して、例えば厚さ８０ｎｍの窒化シリコン膜を堆積させた後、当該窒化シリコン膜を全面エッチバックすることにより、図４１に示すように、サイドウォール部３６−１，３６−２，３６−３，３６−４を形成する。このとき、窒化シリコン膜を堆積させる過程で、転送ゲート３２−１，３２−２間の凹部５３−１，５３−２が設けられていない部分は、転送ゲート間の間隔が狭いために、窒化シリコンで完全に埋め込まれる。これに対して、転送ゲート３２―１，３２−２間の凹部５３−１，５３−２が設けられている部分は、転送ゲート間の間隔が広いために、窒化シリコンで完全に埋め込まれることがない。このため、窒化シリコン膜をエッチバックすると、転送ゲート３２−１，３２−２間の凹部５３−１，５３−２が設けられている部分に、環状につながったかたちでサイドウォール部３６−１，３６−２，３６−３，３６−４が形成される。   Next, after depositing a silicon nitride film having a thickness of, for example, 80 nm on the insulating film 35 by using the CVD method, the entire surface of the silicon nitride film is etched back, as shown in FIG. Sidewall portions 36-1, 36-2, 36-3, and 36-4 are formed. At this time, in the process of depositing the silicon nitride film, a portion where the recesses 53-1 and 53-2 between the transfer gates 32-1 and 32-2 are not provided is nitrided because the interval between the transfer gates is narrow. Fully embedded with silicon. On the other hand, the portions where the recesses 53-1 and 53-2 between the transfer gates 32-1 and 32-2 are provided are completely filled with silicon nitride because the interval between the transfer gates is wide. There is no. For this reason, when the silicon nitride film is etched back, the sidewall portion 36-1 is connected in a ring shape to the portion where the recesses 53-1, 53-2 are provided between the transfer gates 32-1, 32-2. , 36-2, 36-3, 36-4 are formed.

窒化シリコン膜のエッチバックに際しては、絶縁膜３５を構成している酸化シリコンが、窒化シリコン膜のエッチング中に過剰に除去されないように、酸化シリコンに対して選択比を大きくとった条件で、窒化シリコンのエッチングを行なう。そして、窒化シリコンのエッチングを終了したときに、転送ゲート３２−１，３２−２上にエッチング残膜として残る酸化シリコン膜（絶縁膜３５）の厚みが、最終的に狙いとする厚み（本例では１５ｎｍ）となるようにする。   In the etch back of the silicon nitride film, nitridation is performed under the condition that the selection ratio is large with respect to silicon oxide so that the silicon oxide constituting the insulating film 35 is not excessively removed during the etching of the silicon nitride film. Etch silicon. When the silicon nitride etching is finished, the thickness of the silicon oxide film (insulating film 35) remaining as an etching residual film on the transfer gates 32-1 and 32-2 is finally set to a target thickness (this example). 15 nm).

次に、図４２に示すように、フォトリソグラフィ法により、絶縁膜３５及びサイドウォール部３６−１，３６−２，３６−３，３６−４を覆う状態でレジスト膜５１を形成した後、当該レジスト膜５１に開口部５２を形成する。開口部５２は、転送ゲート３２−１，３２−２の間で、半導体基板１１とコンタクトをとる位置にあわせて設ける。開口部５２では、サイドウォール部３６−１，３６−２，３６−３，３６−４の一部と絶縁膜３５の一部が露出した状態となる。   Next, as shown in FIG. 42, after the resist film 51 is formed by photolithography so as to cover the insulating film 35 and the sidewall portions 36-1, 36-2, 36-3, 36-4, Openings 52 are formed in the resist film 51. The opening 52 is provided between the transfer gates 32-1 and 32-2 in accordance with a position where contact is made with the semiconductor substrate 11. In the opening 52, a part of the sidewall parts 36-1, 36-2, 36-3, and 36-4 and a part of the insulating film 35 are exposed.

次に、図４３に示すように、レジスト膜５１の開口部５２を通して、イオン注入法によりｎ型の不純物、例えばリンの元素を１×１０15（atoms/cm3）の濃度で半導体基板１１に導入することにより、ｎ+型不純物領域からなるＦＤ部２６を形成する。このとき、イオン化されたリンの元素は、半導体基板１１の表面を覆っている絶縁膜３５を通して基板内部に導入される。また、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４は、レジスト膜５１とともに、半導体基板１１への不純物の導入を阻止する注入マスクとして働く。 Next, as shown in FIG. 43, an n-type impurity such as phosphorus element is applied to the semiconductor substrate 11 at a concentration of 1 × 10 15 (atoms / cm 3 ) through the opening 52 of the resist film 51 by ion implantation. By introducing the FD portion 26, an n + type impurity region is formed. At this time, the ionized phosphorus element is introduced into the substrate through the insulating film 35 covering the surface of the semiconductor substrate 11. Further, the annular side wall portions 36-1, 36-2, 36-3, and 36-4 work together with the resist film 51 as an implantation mask that prevents introduction of impurities into the semiconductor substrate 11.

次に、レジスト膜５１をマスクとして、絶縁膜（酸化シリコン膜）３５をウェットエッチングすることにより、図４４に示すように、絶縁膜３５に開口部３９を形成する。開口部３９では、半導体基板１１の表面が露出した状態となる。このとき、絶縁膜３５は、サイドウォール部３６−１，３６−２で囲まれた部分がエッチングにより除去される。このため、開口部３９の開口寸法は、垂直方向及び水平方向の双方で、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４により規定される。   Next, using the resist film 51 as a mask, the insulating film (silicon oxide film) 35 is wet-etched to form an opening 39 in the insulating film 35 as shown in FIG. In the opening 39, the surface of the semiconductor substrate 11 is exposed. At this time, portions of the insulating film 35 surrounded by the sidewall portions 36-1 and 36-2 are removed by etching. For this reason, the opening dimension of the opening part 39 is prescribed | regulated by the cyclic | annular side wall parts 36-1, 36-2, 36-3, and 36-4 in both the vertical direction and a horizontal direction.

（電極形成工程）
次に、上記レジスト膜５１を除去した後、半導体基板１１上の全面にＣＶＤ法によって多結晶シリコン膜を堆積する。このとき、サイドウォール部３６−１，３６−２，３６−３，３６−４で囲まれる空間を多結晶シリコンで埋め込むように、多結晶シリコン膜を成膜する。また、転送ゲート３２−１，３２−２の上に絶縁膜３５を介して多結晶シリコンが積層するように多結晶シリコン膜を形成する。 (Electrode formation process)
Next, after removing the resist film 51, a polycrystalline silicon film is deposited on the entire surface of the semiconductor substrate 11 by a CVD method. At this time, a polycrystalline silicon film is formed so that the space surrounded by the sidewall portions 36-1, 36-2, 36-3, 36-4 is filled with polycrystalline silicon. Further, a polycrystalline silicon film is formed on the transfer gates 32-1 and 32-2 so that polycrystalline silicon is laminated via an insulating film 35.

次に、フォトリソグラフィ法及び異方性エッチングを利用して、多結晶シリコン膜をパターニングすることにより、多結晶シリコンからなる中継電極３８を形成する。これにより、図４５に示すように、容量結合部３８ａ，３８ｂ及びコンタクト部３８ｃを有する中継電極３８が得られる。このとき、中継電極３８の容量結合部３８ａは、絶縁膜３５を介して転送ゲート３２―１の上面と対向することにより当該転送ゲート３２−１と容量結合した状態となる。また、中継電極３８の容量結合部３８ｂは、絶縁膜３５を介して転送ゲート３２―２の上面と対向することにより当該転送ゲート３２−２と容量結合した状態となる。また、中継電極３８のコンタクト部３８ｃは、ＦＤ部２６を構成する不純物領域の内側に、サイドウォール部３６−１，３６−２を用いたセルフアラインプロセスにて形成されるとともに、絶縁膜３５の開口部３９を介してＦＤ部２６に電気的に接続した状態となる。   Next, the relay electrode 38 made of polycrystalline silicon is formed by patterning the polycrystalline silicon film using photolithography and anisotropic etching. Thereby, as shown in FIG. 45, the relay electrode 38 having the capacitive coupling portions 38a and 38b and the contact portion 38c is obtained. At this time, the capacitive coupling portion 38a of the relay electrode 38 is in capacitive coupling with the transfer gate 32-1 by facing the upper surface of the transfer gate 32-1 with the insulating film 35 interposed therebetween. Further, the capacitive coupling portion 38b of the relay electrode 38 faces the upper surface of the transfer gate 32-2 with the insulating film 35 interposed therebetween, thereby being capacitively coupled to the transfer gate 32-2. Further, the contact portion 38 c of the relay electrode 38 is formed inside the impurity region constituting the FD portion 26 by a self-alignment process using the sidewall portions 36-1 and 36-2 and the insulating film 35. It is in a state of being electrically connected to the FD unit 26 through the opening 39.

（電極形成後工程）
次に、図４６に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４３を形成する。このとき、中継電極３８を層間絶縁膜４３で覆う。 (Post-electrode formation process)
Next, as shown in FIG. 46, an interlayer insulating film 43 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by the CVD method. At this time, the relay electrode 38 is covered with the interlayer insulating film 43.

次に、図４７に示すように、フォトリソグラフィ法及びエッチング法を利用して、中継電極３８の直上で層間絶縁膜４３に貫通孔を形成した後、当該貫通孔をタングステンで埋め込むことにより、プラグ４１を形成する。このとき、中継電極３８の上面には、プラグ４１と電気的に接続する状態でコンタクト部３８ｆが形成される。   Next, as shown in FIG. 47, a through hole is formed in the interlayer insulating film 43 immediately above the relay electrode 38 by using a photolithography method and an etching method, and then the through hole is filled with tungsten to form a plug. 41 is formed. At this time, a contact portion 38 f is formed on the upper surface of the relay electrode 38 so as to be electrically connected to the plug 41.

次に、図４８に示すように、半導体基板１１上の全面にＣＶＤ法により酸化シリコンからなる層間絶縁膜４４を形成した後、ダマシン法により層間絶縁膜４４に銅の配線４２を形成する。   Next, as shown in FIG. 48, an interlayer insulating film 44 made of silicon oxide is formed on the entire surface of the semiconductor substrate 11 by a CVD method, and then a copper wiring 42 is formed in the interlayer insulating film 44 by a damascene method.

（作用効果）
本発明の第４の実施の形態においては、上記第１の実施の形態と同様の作用効果に加えて、次のような作用効果が得られる。すなわち、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４を用いたセルフアラインプロセスによって、中継電極３８のコンタクト部３８ｃを形成しているため、転送ゲート３２−１と転送ゲート３２−２に対して、それぞれ高精度に中継電極３８のコンタクト部３８ｃを設けることができる。 (Function and effect)
In the fourth embodiment of the present invention, the following operational effects are obtained in addition to the operational effects similar to those of the first embodiment. That is, since the contact portion 38c of the relay electrode 38 is formed by a self-alignment process using the annular sidewall portions 36-1, 36-2, 36-3, 36-4, the transfer gate 32-1 The contact portion 38c of the relay electrode 38 can be provided with high accuracy for each transfer gate 32-2.

また、環状のサイドウォール部３６−１，３６−２，３６−３，３６−４を注入マスクに用いたイオン注入法により半導体基板１１に不純物を導入してＦＤ部２６を形成することにより、上記第１の実施の形態と比べてＦＤ部２６の形成領域を狭めることができる。これにより、半導体基板１１のウェル領域３１に対するＦＤ部２６の接合容量が小さくなる。そうすると、転送ゲート３２−１，３２−２に対する中継電極３８の容量結合の効果がより大きく現れるようになる。このため、転送ゲート３２−１，３２−２に電圧を印加したときに、中継電極３８を通してＦＤ部２６に作用する電圧が高くなる。その結果、ＦＤ部２６のポテンシャルをより深くして、信号電荷の転送効率を高めることができる。   Moreover, by introducing impurities into the semiconductor substrate 11 by the ion implantation method using the annular sidewall portions 36-1, 36-2, 36-3, 36-4 as an implantation mask, the FD portion 26 is formed. Compared to the first embodiment, the formation region of the FD portion 26 can be narrowed. Thereby, the junction capacitance of the FD portion 26 with respect to the well region 31 of the semiconductor substrate 11 is reduced. As a result, the effect of capacitive coupling of the relay electrode 38 on the transfer gates 32-1 and 32-2 becomes more significant. For this reason, when a voltage is applied to the transfer gates 32-1 and 32-2, the voltage acting on the FD portion 26 through the relay electrode 38 increases. As a result, the potential of the FD portion 26 can be deepened and the signal charge transfer efficiency can be increased.

ちなみに、ＦＤ部２６を構成する不純物領域の上に、転送ゲート３２脇のサイドウォール部３６を用いたセルフアラインプロセスによって中継電極３８を形成し、この中継電極３８の上面にコンタクト部３８ｆを設けた接続構造は、他の部分にも適用可能である。   Incidentally, a relay electrode 38 is formed on the impurity region constituting the FD portion 26 by a self-alignment process using the sidewall portion 36 beside the transfer gate 32, and a contact portion 38 f is provided on the upper surface of the relay electrode 38. The connection structure can also be applied to other parts.

具体的には、上記図３７において、リセットトランジスタ２３のソース領域を構成するｎ型不純物領域４５を、ＦＤ部２６に電気的に接続するためのコンタクト部４６に適用可能である。この場合は、リセットトランジスタ２３のゲート電極２３ｇの脇に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５４を形成し、この中継電極５４の上面にコンタクト部４６を設けた構造とする。かかる構造においては、コンタクト部４６の下方で、中継電極５４の下端部（コンタクト部４６とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２３ｇと中継電極５４は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。   Specifically, in FIG. 37 described above, the n-type impurity region 45 constituting the source region of the reset transistor 23 can be applied to the contact portion 46 for electrically connecting to the FD portion 26. In this case, a relay electrode 54 made of polycrystalline silicon is formed on the side of the gate electrode 23g of the reset transistor 23 by using the same self-alignment process as described above, and a contact portion 46 is provided on the upper surface of the relay electrode 54. Structure. In such a structure, the lower end portion (another contact portion different from the contact portion 46) of the relay electrode 54 is electrically connected to the n-type impurity region 45 below the contact portion 46. Further, the gate electrode 23g and the relay electrode 54 are electrically separated (insulated) by the intervening insulating film. For this reason, a margin for a short between the gate and the contact can be widened.

また、他の適用部位として、リセットトランジスタ２３のドレイン領域や増幅トランジスタ２４のドレイン領域を構成するｎ型不純物領域４５を、電源Ｖｄｄに電気的に接続するためのコンタクト部４７にも適用可能である。この場合は、リセットトランジスタ２３のゲート電極２３ｇと増幅トランジスタ２４のゲート電極２４ｇとの間に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５５を形成し、この中継電極５５の上面にコンタクト部４７を設けた構造とする。かかる構造においては、コンタクト部４７の下方で、中継電極５５の下端部（コンタクト部４７とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２３ｇ，２４ｇと中継電極５５は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。   As another application site, the n-type impurity region 45 constituting the drain region of the reset transistor 23 and the drain region of the amplifying transistor 24 can also be applied to the contact portion 47 for electrically connecting to the power supply Vdd. . In this case, a relay electrode 55 made of polycrystalline silicon is formed between the gate electrode 23g of the reset transistor 23 and the gate electrode 24g of the amplification transistor 24 using the same self-alignment process as described above. The contact portion 47 is provided on the upper surface of the substrate. In such a structure, the lower end portion of the relay electrode 55 (another contact portion different from the contact portion 47) is electrically connected to the n-type impurity region 45 below the contact portion 47. Further, the gate electrodes 23g, 24g and the relay electrode 55 are electrically separated (insulated) by the intervening insulating film. For this reason, a margin for a short between the gate and the contact can be widened.

さらに他の適用部位として、選択トランジスタ２５のソース領域を構成するｎ型不純物領域４５を、垂直信号線１８に電気的に接続するためのコンタクト部４８にも適用可能である。この場合は、選択トランジスタ２５のゲート電極２５ｇの脇に、上記同様のセルフアラインプロセスを用いて、多結晶シリコンからなる中継電極５６を形成し、この中継電極５６の上面にコンタクト部４８を設けた構造とする。かかる構造においては、コンタクト部４８の下方で、中継電極５６の下端部（コンタクト部４８とは別の、もう１つのコンタクト部）がｎ型不純物領域４５に電気的に接続した状態となる。また、ゲート電極２５ｇと中継電極５６は、絶縁膜の介在によって電気的に分離（絶縁）された状態となる。このため、ゲート−コンタクト間のショートに対するマージンを広げることができる。   As another application site, the n-type impurity region 45 constituting the source region of the selection transistor 25 can be applied to a contact portion 48 for electrically connecting to the vertical signal line 18. In this case, a relay electrode 56 made of polycrystalline silicon is formed on the side of the gate electrode 25g of the selection transistor 25 using the same self-alignment process as described above, and a contact portion 48 is provided on the upper surface of the relay electrode 56. Structure. In such a structure, the lower end portion (another contact portion different from the contact portion 48) of the relay electrode 56 is electrically connected to the n-type impurity region 45 below the contact portion 48. In addition, the gate electrode 25g and the relay electrode 56 are electrically separated (insulated) by the intervening insulating film. For this reason, a margin for a short between the gate and the contact can be widened.

このように中継電極を用いた接続構造を、第４の実施の形態又はその他（第１、第２又は第３）の実施の形態において、上述した他の部位にも適用することにより、各々の部位でゲート−コンタクト間のショートに対するマージンを広げることができる。その結果、増幅トランジスタ２４のゲート電極２４ｇのゲート長を長く確保して、ランダムノイズを低減することができる。   By applying the connection structure using the relay electrode in this manner to the other parts described above in the fourth embodiment or the other (first, second or third) embodiment, The margin for a short between the gate and the contact can be widened at the site. As a result, it is possible to secure a long gate length of the gate electrode 24g of the amplification transistor 24 and reduce random noise.

＜７．電子機器への適用例＞
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。 <7. Application example to electronic equipment>
The present invention is not limited to application to a solid-state imaging device, but includes an imaging device such as a digital still camera and a video camera, a portable terminal device having an imaging function such as a mobile phone, and a solid-state imaging device in an image reading unit. The present invention can be applied to all electronic devices using a solid-state imaging device for an image capturing unit (photoelectric conversion unit) such as a copying machine to be used. Note that the above-described module form mounted on an electronic device, that is, a camera module may be used as an imaging device.

図４９は本発明が適用される電子機器の一例となる撮像装置の構成例を示すブロック図である。図示した撮像装置９０は、レンズ群９１を含む光学系、固体撮像装置９２、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７及び電源系９８を有している。このうち、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６、操作系９７及び電源系９８は、バスライン９９を介して相互に接続されている。   FIG. 49 is a block diagram illustrating a configuration example of an imaging apparatus as an example of an electronic apparatus to which the present invention is applied. The illustrated imaging device 90 includes an optical system including a lens group 91, a solid-state imaging device 92, a frame memory 94, a display device 95, a recording device 96, an operation system 97, and a power supply system 98. Among these, the DSP circuit 93, the frame memory 94, the display device 95, the recording device 96, the operation system 97, and the power supply system 98 are connected to each other via a bus line 99.

レンズ群９１は、被写体からの入射光（像光）を取り込んで固体撮像装置９２の撮像面に結像する。固体撮像装置９２は、レンズ群９１によって撮像面に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置９２の素子構造として、先述した固体撮像素子の構造が適用される。   The lens group 91 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 92. The solid-state imaging device 92 converts the amount of incident light imaged on the imaging surface by the lens group 91 into an electrical signal in units of pixels and outputs it as a pixel signal. As the element structure of the solid-state imaging device 92, the structure of the solid-state imaging element described above is applied.

表示装置９５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置９２で撮像された動画又は静止画を表示する。記録装置９６は、固体撮像装置９２で撮像された動画又は静止画を、不揮発性メモリやビデオテープ、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。   The display device 95 includes a panel display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the solid-state imaging device 92. The recording device 96 records the moving image or still image captured by the solid-state imaging device 92 on a recording medium such as a non-volatile memory, a video tape, or a DVD (Digital Versatile Disk).

操作系９７は、撮像装置９０を使用する使用者による操作の下に、撮像装置９０が持つ様々な機能について操作指令を発する。電源系９８は、ＤＳＰ回路９３、フレームメモリ９４、表示装置９５、記録装置９６及び操作系９７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。   The operation system 97 issues operation commands for various functions of the imaging device 90 under the operation of the user who uses the imaging device 90. The power source system 98 appropriately supplies various power sources serving as operation power sources for the DSP circuit 93, the frame memory 94, the display device 95, the recording device 96, and the operation system 97 to these supply targets.

このような撮像装置９０は、例えば、ビデオカメラやデジタルスチルカメラ、さらにはカメラ付き携帯電話機等のモバイル機器向けのカメラモジュールに適用される。また、本発明は、固体撮像装置を備えるカメラを組み込んだ自動車や飛行機などの乗り物一般に適用することも可能である。その場合、例えば、自動車を例に挙げると、運転手の死角になる部分の映像をカメラで撮影して車内の表示装置に表示するシステムにおいて、車体の前部や後部、側部などに組み込まれるカメラ用の固体撮像装置として、上記各実施の形態の構造を採用可能である。また、上記各実施の形態の構造を採用した固体撮像装置を備える自動車、飛行機などの乗り物は、上述したモバイル機器向けのカメラモジュールと同様に、本発明の一つの形態となり得る。   Such an imaging device 90 is applied to, for example, a camera module for a mobile device such as a video camera, a digital still camera, or a mobile phone with a camera. The present invention can also be applied to vehicles such as automobiles and airplanes incorporating a camera equipped with a solid-state imaging device. In that case, for example, taking a car as an example, in a system that captures an image of a blind spot of a driver with a camera and displays it on a display device in the car, it is incorporated in the front part, rear part, side part, etc. of the vehicle body. The structure of each of the above embodiments can be employed as a solid-state imaging device for a camera. A vehicle such as an automobile or an airplane provided with a solid-state imaging device adopting the structure of each of the above embodiments can be a form of the present invention, like the above-described camera module for mobile devices.

１０…ＣＭＯＳイメージセンサ、１１…半導体基板、２０…画素、２１…フォトダイオード、２６…ＦＤ部、３２…転送ゲート、３６…サイドウォール部、３８…中継電極、３８ａ，３８ｃ…容量結合部、３８ｃ，３８ｆ…コンタクト部、３８ｄ，３８ｅ…側面容量結合部、４２…配線   DESCRIPTION OF SYMBOLS 10 ... CMOS image sensor, 11 ... Semiconductor substrate, 20 ... Pixel, 21 ... Photodiode, 26 ... FD part, 32 ... Transfer gate, 36 ... Side wall part, 38 ... Relay electrode, 38a, 38c ... Capacitance coupling part, 38c , 38f ... contact part, 38d, 38e ... side capacitive coupling part, 42 ... wiring

Claims (11)

入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する
固体撮像装置。 A photoelectric conversion unit that generates and accumulates signal charges according to incident light; and
A charge-voltage converter that generates a signal voltage corresponding to the amount of signal charge;
A transfer gate for transferring the signal charge accumulated in the photoelectric converter to the charge-voltage converter;
Wiring for outputting the signal voltage generated by the charge-voltage converter,
A relay electrode that relays electrical connection between the charge-voltage converter and the wiring;
The relay electrode includes at least one of a first contact portion that is electrically connected to the charge-voltage conversion portion, a second contact portion that is electrically connected to the wiring, and an upper surface and a side surface of the transfer gate. A solid-state imaging device having a capacitive coupling portion that capacitively couples to the transfer gate by facing the substrate via an insulating film. 前記中継電極の第１のコンタクト部は、前記電荷電圧変換部を構成する不純物領域の内側に形成されている
請求項１記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the first contact portion of the relay electrode is formed inside an impurity region constituting the charge-voltage conversion portion. 隣接する２つの画素を単位として当該２つの画素間で１つの電荷電圧変換部を共有してなり、
前記光電変換部は、前記２つの画素のうち一方の画素に対応する第１の光電変換部と他方の画素に対応する第２の光電変換部を有し、
前記転送ゲートは、前記第１の光電変換部に対応する第１の転送ゲートと前記第２の光電変換部に対応する第２の転送ゲートとを有し、
前記電荷電圧変換部は、前記第１の転送ゲートと前記第２の転送ゲートとの間に形成され、
前記中継電極の前記容量結合部は、前記第１の転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該第１の転送ゲートと容量的に結合する第１の容量結合部と、前記第２の転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該第２の転送ゲートと容量的に結合する第２の容量結合部とを有する
請求項１又は２記載の固体撮像装置。 One charge-voltage converter is shared between the two adjacent pixels as a unit,
The photoelectric conversion unit includes a first photoelectric conversion unit corresponding to one of the two pixels and a second photoelectric conversion unit corresponding to the other pixel,
The transfer gate includes a first transfer gate corresponding to the first photoelectric conversion unit and a second transfer gate corresponding to the second photoelectric conversion unit,
The charge-voltage converter is formed between the first transfer gate and the second transfer gate,
The capacitive coupling portion of the relay electrode is first coupled capacitively to the first transfer gate by facing at least one of an upper surface and a side surface of the first transfer gate via an insulating film. A capacitive coupling portion and a second capacitive coupling portion capacitively coupled to the second transfer gate by facing at least one of the upper surface and the side surface of the second transfer gate via an insulating film; The solid-state imaging device according to claim 1 or 2. 前記第１の転送ゲートと前記第２の転送ゲートの間に、前記中継電極の第２のコンタクト部を取り囲む状態で、サイドウォール部が環状に形成されている
請求項３記載の固体撮像装置。 4. The solid-state imaging device according to claim 3, wherein a side wall portion is formed in an annular shape between the first transfer gate and the second transfer gate so as to surround the second contact portion of the relay electrode. 入射光に応じた信号電荷を生成して蓄積する光電変換部と、信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートとを有する半導体基板上に、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する中継電極を形成する工程と、
前記電荷電圧変換部で生成された信号電荷を出力するための配線に電気的に接続する第２のコンタクト部を前記中継電極の上面に形成する工程と
を有する固体撮像装置の製造方法。 A photoelectric conversion unit that generates and accumulates signal charges according to incident light, a charge-voltage conversion unit that generates a signal voltage according to the amount of charge of the signal charges, and a signal charge accumulated in the photoelectric conversion unit On a semiconductor substrate having a transfer gate that transfers to the voltage conversion unit, an insulating film is formed on at least one of the first contact portion that is electrically connected to the charge voltage conversion unit, and the upper surface and the side surface of the transfer gate. Forming a relay electrode having a capacitive coupling portion that capacitively couples to the transfer gate by facing each other through,
Forming a second contact portion on the upper surface of the relay electrode, the second contact portion being electrically connected to a wiring for outputting the signal charge generated by the charge-voltage conversion portion. 前記電荷電圧変換部を構成する不純物領域の内側に、前記中継電極の第１のコンタクト部を形成する
請求項５記載の固体撮像装置の製造方法。 The method for manufacturing a solid-state imaging device according to claim 5, wherein a first contact portion of the relay electrode is formed inside an impurity region constituting the charge-voltage conversion portion. 前記ゲート電極の上面を露出させた状態で前記ゲート電極の側面部にサイドウォール部を形成した後、前記ゲート電極の上面を覆う状態で前記絶縁膜を形成する
請求項５又は６記載の固体撮像装置の製造方法。 7. The solid-state imaging according to claim 5, wherein a sidewall portion is formed on a side surface portion of the gate electrode with the upper surface of the gate electrode exposed, and then the insulating film is formed to cover the upper surface of the gate electrode. Device manufacturing method. 前記ゲート電極の側面部にサイドウォール部を形成した後、当該サイドウォール部を用いたセルフアラインプロセスにて前記中継電極の第１のコンタクト部を形成する
請求項５又は６記載の固体撮像装置の製造方法。 7. The solid-state imaging device according to claim 5, wherein after the sidewall portion is formed on the side surface portion of the gate electrode, the first contact portion of the relay electrode is formed by a self-alignment process using the sidewall portion. Production method. 前記半導体基板上で隣り合う２つの前記転送ゲートの間に、前記中継電極の第１のコンタクト部を形成すべき領域を取り囲むように環状のサイドウォール部を形成した後、当該サイドウォール部を用いたセルフアラインプロセスにて前記中継電極の第１のコンタクト部を形成する
請求項５又は６記載の固体撮像装置の製造方法。 An annular sidewall portion is formed between two adjacent transfer gates on the semiconductor substrate so as to surround a region where the first contact portion of the relay electrode is to be formed, and then the sidewall portion is used. The method for manufacturing a solid-state imaging device according to claim 5, wherein the first contact portion of the relay electrode is formed by a self-alignment process. 前記環状のサイドウォール部を注入マスクに用いたイオン注入法により前記半導体基板に不純物を導入して前記電荷電圧変換部を形成する
請求項９記載の固体撮像装置の製造方法。 The method of manufacturing a solid-state imaging device according to claim 9, wherein the charge-voltage conversion unit is formed by introducing impurities into the semiconductor substrate by an ion implantation method using the annular sidewall portion as an implantation mask. 入射光に応じた信号電荷を生成して蓄積する光電変換部と、
信号電荷の電荷量に応じた信号電圧を生成する電荷電圧変換部と、
前記光電変換部に蓄積された信号電荷を前記電荷電圧変換部に転送する転送ゲートと、
前記電荷電圧変換部で生成された信号電圧を出力するための配線と、
前記電荷電圧変換部と前記配線との電気的な接続を中継する中継電極とを備え、
前記中継電極は、前記電荷電圧変換部に電気的に接続する第１のコンタクト部と、前記配線に電気的に接続する第２のコンタクト部と、前記転送ゲートの上面及び側面のうちの少なくとも一方に絶縁膜を介して対向することにより当該転送ゲートと容量的に結合する容量結合部とを有する
固体撮像装置を用いた電子機器。 A photoelectric conversion unit that generates and accumulates signal charges according to incident light; and
A charge-voltage converter that generates a signal voltage corresponding to the amount of signal charge;
A transfer gate for transferring the signal charge accumulated in the photoelectric converter to the charge-voltage converter;
Wiring for outputting the signal voltage generated by the charge-voltage converter,
A relay electrode that relays electrical connection between the charge-voltage converter and the wiring;
The relay electrode includes at least one of a first contact portion that is electrically connected to the charge-voltage conversion portion, a second contact portion that is electrically connected to the wiring, and an upper surface and a side surface of the transfer gate. An electronic apparatus using a solid-state imaging device having a capacitive coupling portion that capacitively couples to the transfer gate by facing the substrate via an insulating film.
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