JP2011014702A - Wafer-level package, manufacturing method therefor, and method of inspecting semiconductor package - Google Patents

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    • H01L2224/11—Manufacturing methods

Abstract

PROBLEM TO BE SOLVED: To evaluate the quality of a semiconductor package visually and readily in a semiconductor package that is manufactured as a wafer-level chip size package (WLCSP).SOLUTION: A chip region 9 that is partitioned by a lattice-like scribe region 7 and is formed as a plan-view square, including a semiconductor element and an electrode pad 13 connected to the semiconductor element is arranged in a matrix form in the main surface 11a of a semiconductor substrate 11, and furthermore, a connection electrode 23 that is connected with the electrode pad 13 for connecting the semiconductor element to the external circuit and a resin-sealing layer 27 that covers the entire main surface 11a so that a part of the connection electrode 23 is exposed from the upper side of the main surface 11a to the outside and seals the connection electrode 23 are formed on the main surface 11a of a semiconductor substrate 11 and constitutes a wafer-level package 1. In this wafer-level package, posts 25 for dicing are erected on the main surface 11a so that they are adjacent to every corner of the respective chip regions 9 in the scribe region 7 and is exposed to the outside from the resin-sealing layer 27.

Description

この発明は、半導体パッケージ用のウエハレベルパッケージ、その製造方法、及び、半導体パッケージの検査方法に関する。   The present invention relates to a wafer level package for a semiconductor package, a manufacturing method thereof, and a semiconductor package inspection method.

近年の半導体パッケージには、半導体基板に形成した多数の半導体チップを個々に切り分ける前に、半導体チップの表面上に、半導体パッケージを搭載する回路基板と半導体チップとを電気接続するための配線部や電極部、及び、これら配線部や電極部を封止する樹脂封止層を形成した所謂ウエハレベルチップサイズパッケージ（以下、ＷＬＣＳＰと呼ぶ）がある。このＷＬＣＳＰでは、配線部や電極部、樹脂封止層が半導体チップの表面からはみ出さないように形成されているため、半導体パッケージの小型軽量化を実現するものとして注目されている。
なお、半導体チップは、格子状のスクライブ領域によって区画されるように、半導体基板の主面に半導体素子や電極パッド等を含むチップ領域（半導体素子の形成領域）をマトリックス状に形成した上で、半導体基板を直線状の各スクライブ領域に沿って切断することにより製造される。 In a recent semiconductor package, before a large number of semiconductor chips formed on a semiconductor substrate are individually cut, a wiring portion for electrically connecting a circuit board on which the semiconductor package is mounted and the semiconductor chip on the surface of the semiconductor chip, There is a so-called wafer level chip size package (hereinafter referred to as WLCSP) in which an electrode part and a resin sealing layer for sealing the wiring part and the electrode part are formed. In this WLCSP, the wiring part, the electrode part, and the resin sealing layer are formed so as not to protrude from the surface of the semiconductor chip, so that attention is paid to realizing a reduction in size and weight of the semiconductor package.
In addition, the semiconductor chip is defined by a matrix-shaped chip region (semiconductor element formation region) including semiconductor elements and electrode pads on the main surface of the semiconductor substrate so as to be partitioned by a lattice-shaped scribe region. It is manufactured by cutting a semiconductor substrate along each linear scribe region.

このように半導体基板を切断して個々の半導体チップに切り分ける切断工程においては、スクライブ領域に対する切断線（ダイシングライン）の位置ずれが発生することがあり、切断線がチップ領域に入り込んでいる場合、その半導体チップは不良品となる。
従来では、この半導体チップの良否を評価するために、例えば特許文献１のように、スクライブ領域において実際に切断された切断線のズレ量を測定するためのパターンを切断前の半導体基板の主面に形成している。すなわち、半導体基板の切断前後におけるパターンの変化を目視により観察することで、半導体チップの良否を評価している。 In the cutting process in which the semiconductor substrate is cut and cut into individual semiconductor chips in this way, the displacement of the cutting line (dicing line) with respect to the scribe region may occur, and when the cutting line enters the chip region, The semiconductor chip becomes a defective product.
Conventionally, in order to evaluate the quality of this semiconductor chip, for example, as in Patent Document 1, a main surface of a semiconductor substrate before cutting a pattern for measuring a deviation amount of a cutting line actually cut in a scribe region is disclosed. Is formed. That is, the quality of the semiconductor chip is evaluated by visually observing the change in the pattern before and after cutting the semiconductor substrate.

特開２００６−１４０２７６号公報JP 2006-140276 A

しかしながら、ＷＬＣＳＰとして半導体パッケージを製造する場合には、切断工程直前の状態、すなわち、多数の半導体パッケージが一体に連なっているウエハレベルパッケージの状態において、半導体基板の主面の各チップ領域に配線部や電極部が形成され、また、半導体基板の主面全体が樹脂封止層によって覆われている。このため、上記従来のパターンを目視することはできず、その結果として、半導体基板を切断した後の半導体パッケージの良否を容易に評価することができない。   However, in the case of manufacturing a semiconductor package as WLCSP, in the state immediately before the cutting process, that is, in the state of a wafer level package in which a large number of semiconductor packages are integrally connected, wiring portions are provided in each chip region on the main surface of the semiconductor substrate. And an electrode part are formed, and the entire main surface of the semiconductor substrate is covered with a resin sealing layer. For this reason, the said conventional pattern cannot be visually observed, As a result, the quality of the semiconductor package after cut | disconnecting a semiconductor substrate cannot be evaluated easily.

この発明は、上述した事情に鑑みてなされたものであって、ウエハレベルパッケージを切断して個片化された半導体パッケージの良否を目視により容易に評価することが可能なウエハレベルパッケージ、その製造方法、及び、半導体パッケージの検査方法を提供することを目的とする。   The present invention has been made in view of the above-described circumstances, and a wafer level package capable of easily evaluating the quality of a semiconductor package cut into pieces by cutting a wafer level package, and its manufacture It is an object to provide a method and a method for inspecting a semiconductor package.

上記課題を解決するために、この発明は以下の手段を提案している。
本発明のウエハレベルパッケージは、半導体基板の主面に、格子状のスクライブ領域によって区画されて、半導体素子を含むように平面視矩形状に形成された半導体素子形成領域をマトリックス状に配置し、さらに、前記半導体基板の主面全体を覆う樹脂封止層を形成してなるウエハレベルパッケージであって、前記スクライブ領域のうち各半導体素子形成領域の各角部に隣接するように前記半導体基板の主面上に立設され、かつ、前記主面の上方から外方に露出するように前記樹脂封止層に封止されたダイシング用ポストが形成されていることを特徴とする。 In order to solve the above problems, the present invention proposes the following means.
In the wafer level package of the present invention, the semiconductor element forming regions formed in a rectangular shape in plan view so as to include the semiconductor elements are partitioned in a matrix shape on the main surface of the semiconductor substrate and partitioned by a grid-like scribe region, Furthermore, the wafer level package is formed by forming a resin sealing layer that covers the entire main surface of the semiconductor substrate, and is adjacent to each corner of each semiconductor element formation region of the scribe region. A dicing post that is erected on the main surface and is sealed by the resin sealing layer so as to be exposed outward from above the main surface is formed.

また、本発明の半導体パッケージの検査方法は、前記ウエハレベルパッケージを前記スクライブ領域に沿って切断することで、１つの前記半導体素子形成領域を含む平面視矩形状の半導体パッケージに個片化した後に、前記ダイシング用ポストの有無について当該半導体パッケージの角部を観察することで前記半導体パッケージの良否を評価することを特徴とする。   In the semiconductor package inspection method of the present invention, after the wafer level package is cut along the scribe region, the wafer level package is singulated into a rectangular semiconductor package including a single semiconductor element formation region. The quality of the semiconductor package is evaluated by observing the corners of the semiconductor package for the presence or absence of the dicing posts.

すなわち、上記ウエハレベルパッケージは、１つの半導体素子形成領域を含む半導体基板の主面上に接続電極部及び樹脂封止層を形成した所謂ＷＬＣＳＰをなす半導体パッケージを半導体基板の主面に沿って複数連ねたものに相当する。したがって、このウエハレベルパッケージを帯状の各スクライブ領域に沿って切断することにより、個々の半導体パッケージに切り分けることができる。
そして、上記ウエハレベルパッケージによれば、その切断の際に、スクライブ領域を認識できなくても、外方に露出するダイシング用ポストを目印として帯状の各スクライブ領域に対する切断線の位置や向きをアライメントすることができるため、容易に切断することが可能となる。 That is, in the wafer level package, a plurality of semiconductor packages forming a so-called WLCSP in which connection electrode portions and a resin sealing layer are formed on the main surface of the semiconductor substrate including one semiconductor element forming region are formed along the main surface of the semiconductor substrate. Corresponds to a series. Therefore, the wafer level package can be cut into individual semiconductor packages by cutting along the strip-shaped scribe regions.
According to the wafer level package, even if the scribe area cannot be recognized at the time of cutting, the position and orientation of the cutting line with respect to each strip-shaped scribe area are aligned using the dicing post exposed outward as a mark. Therefore, it becomes possible to cut easily.

そして、ウエハレベルパッケージを切断して個片化された半導体パッケージにおいては、切断線が半導体素子形成領域に入り込んでいるか否かを目視により容易に判定することができる。
すなわち、個片化された半導体パッケージにおいて、半導体素子形成領域の角部の外側に隣接して形成されたダイシング用ポストが、切断によって削り取られて無くなっている場合には、切断線が半導体素子形成領域に入り込んでいると判定することができる。この場合には、当該半導体パッケージが不良品であると判断することができる。一方、半導体パッケージにおいてその全ての角部にダイシング用ポストが残存している場合には、切断線がスクライブ領域内に収まっていると判定することができ、この半導体パッケージが良品であると判断することができる。 And in the semiconductor package cut into pieces by cutting the wafer level package, it can be easily determined visually whether or not the cutting line has entered the semiconductor element formation region.
That is, in the separated semiconductor package, when the dicing post formed adjacent to the outside of the corner portion of the semiconductor element formation region is scraped away and removed, the cutting line is formed in the semiconductor element formation. It can be determined that the area has been entered. In this case, it can be determined that the semiconductor package is defective. On the other hand, when dicing posts remain in all corners of the semiconductor package, it can be determined that the cutting line is within the scribe region, and this semiconductor package is determined to be a good product. be able to.

そして、前記ウエハレベルパッケージにおいては、前記ダイシング用ポストが、前記スクライブ領域の格子点において互いに向かい合う４つの前記半導体素子形成領域の角部に隣接するように一体に形成され、平面視十字形状を呈していてもよい。
この場合には、個片化された平面視矩形状の半導体パッケージが良品であれば、半導体パッケージにおいて樹脂封止層の全ての角部にダイシング用ポストを確実に露出させることができる。すなわち、ダイシング用ポストによって樹脂封止層の角部を確実に覆って、樹脂封止層を確実に保護することができる。 In the wafer level package, the dicing posts are integrally formed so as to be adjacent to the corners of the four semiconductor element forming regions facing each other at the lattice points of the scribe region, and have a cross shape in plan view. It may be.
In this case, if the separated semiconductor package having a rectangular shape in plan view is a non-defective product, the dicing posts can be reliably exposed at all corners of the resin sealing layer in the semiconductor package. That is, the resin sealing layer can be reliably protected by reliably covering the corners of the resin sealing layer with the dicing posts.

さらに、本発明のウエハレベルパッケージの製造方法は、格子状のスクライブ領域によって区画され、半導体素子及びこれに電気接続された電極パッドを含む平面視矩形状の半導体素子形成領域をマトリックス状に形成した半導体基板の主面上に、前記電極パッドを外部回路に電気接続するための接続電極部を形成する電極部形成工程と、前記半導体基板の主面全体を覆うと共に前記接続電極部の一部が前記主面の上方に露出するように前記接続電極部を封止する樹脂封止層を形成する樹脂封止工程とを順番に実施し、前記電極部形成工程において、前記スクライブ領域のうち各半導体素子形成領域の各角部に隣接する前記半導体基板の主面上に、ダイシング用ポストが前記接続電極部と同じ材料によって同時に形成され、前記樹脂封止工程において、前記ダイシング用ポストが前記主面の上方に露出するように前記樹脂封止層によって封止されることを特徴とする。
上記製造方法によれば、ダイシング用ポストを接続電極部と同時に形成することで、ウエハレベルパッケージの製造効率を低下させること無く、半導体パッケージの良否評価を容易に実施できるウエハレベルパッケージを製造することが可能となる。 Furthermore, in the method for manufacturing a wafer level package according to the present invention, a semiconductor element forming region having a rectangular shape in plan view including a semiconductor element and an electrode pad electrically connected to the semiconductor element is formed in a matrix. An electrode portion forming step for forming a connection electrode portion for electrically connecting the electrode pad to an external circuit on the main surface of the semiconductor substrate; and covering the entire main surface of the semiconductor substrate and a part of the connection electrode portion A resin sealing step of forming a resin sealing layer for sealing the connection electrode portion so as to be exposed above the main surface, and in the electrode portion forming step, each semiconductor in the scribe region A dicing post is simultaneously formed of the same material as the connection electrode portion on the main surface of the semiconductor substrate adjacent to each corner of the element formation region, and the resin sealing step Oite, the dicing posts, characterized in that the sealed by the resin sealing layer so as to be exposed above the main surface.
According to the manufacturing method, by forming the dicing posts at the same time as the connection electrode portion, it is possible to manufacture a wafer level package that can easily evaluate the quality of the semiconductor package without reducing the manufacturing efficiency of the wafer level package. Is possible.

本発明によれば、ウエハレベルパッケージを切断して個片化された半導体パッケージの良否を目視により容易に評価することができる。   ADVANTAGE OF THE INVENTION According to this invention, the quality of the semiconductor package cut | disconnected by cutting a wafer level package can be evaluated easily visually.

この発明の一実施形態に係るウエハレベルパッケージを配線パッケージ部側から見た状態を示す概略平面図である。It is a schematic plan view which shows the state which looked at the wafer level package which concerns on one Embodiment of this invention from the wiring package part side. 図１のウエハレベルパッケージを示す概略断面図である。It is a schematic sectional drawing which shows the wafer level package of FIG. 図１，２のウエハレベルパッケージの製造方法を示す模式図である。It is a schematic diagram which shows the manufacturing method of the wafer level package of FIG. 図１，２のウエハレベルパッケージを切断して個片化された半導体パッケージを配線パッケージ部側から見た状態を示す概略平面図である。FIG. 3 is a schematic plan view showing a state in which a semiconductor package separated by cutting the wafer level package of FIGS. 1 and 2 is viewed from the wiring package part side. 個片化された半導体パッケージの一例を示す概略断面図である。It is a schematic sectional drawing which shows an example of the separated semiconductor package. 個片化された半導体パッケージの他の例を示す概略断面図である。It is a schematic sectional drawing which shows the other example of the separated semiconductor package. この発明の他の実施形態に係るウエハレベルパッケージを配線パッケージ部側から見た状態を示す概略平面図である。It is a schematic plan view which shows the state which looked at the wafer level package which concerns on other embodiment of this invention from the wiring package part side. 図７のウエハレベルパッケージを示す概略断面図である。It is a schematic sectional drawing which shows the wafer level package of FIG. この発明の他の実施形態に係るウエハレベルパッケージから製造された半導体パッケージの要部を示す拡大平面図である。It is an enlarged plan view which shows the principal part of the semiconductor package manufactured from the wafer level package which concerns on other embodiment of this invention. 図９のＡ−Ａ矢視断面図である。It is AA arrow sectional drawing of FIG.

以下、図１〜６を参照して本発明の一実施形態に係るウエハレベルパッケージについて説明する。この実施形態に係るウエハレベルパッケージは、集積回路を形成した半導体チップの表面から側方にはみ出さない位置に、集積回路を外部回路に接続するための電極を設けたＷＬＣＳＰとしての半導体パッケージを、半導体チップの表面に沿って多数連ねた状態のものである。
図１及び図２に示すように、ウエハレベルパッケージ１は、半導体基板１１の主面１１ａに集積回路をなすトランジスタ等の各種半導体素子（不図示）、これに電気接続された電極パッド１３、及び、シールリング１５を形成した板状の半導体チップ部３と、半導体基板１１の主面１１ａ上に位置する半導体チップ部３の表面３ａに積層された配線パッケージ部５とを備えて構成されている。 A wafer level package according to an embodiment of the present invention will be described below with reference to FIGS. The wafer level package according to this embodiment includes a semiconductor package as a WLCSP in which an electrode for connecting an integrated circuit to an external circuit is provided at a position that does not protrude laterally from the surface of the semiconductor chip on which the integrated circuit is formed. A large number of semiconductor chips are connected along the surface of the semiconductor chip.
As shown in FIGS. 1 and 2, the wafer level package 1 includes various semiconductor elements (not shown) such as transistors forming an integrated circuit on a main surface 11a of a semiconductor substrate 11, electrode pads 13 electrically connected thereto, and The plate-like semiconductor chip part 3 in which the seal ring 15 is formed and the wiring package part 5 laminated on the surface 3a of the semiconductor chip part 3 located on the main surface 11a of the semiconductor substrate 11 are configured. .

半導体基板１１の主面１１ａにおいては、格子状のスクライブ領域７によって区画されるように、半導体素子、電極パッド１３及びシールリング１５を含むチップ領域（半導体素子形成領域）９がマトリックス状に配置されている。すなわち、チップ領域９は平面視矩形状に形成されている。
なお、図示例において、符号７ＡはＸ軸方向に延びる帯状のスクライブ領域を示しており、符号７ＢはＹ軸方向に延びる帯状のスクライブ領域を示している。 On the main surface 11 a of the semiconductor substrate 11, chip regions (semiconductor element formation regions) 9 including semiconductor elements, electrode pads 13, and seal rings 15 are arranged in a matrix so as to be partitioned by the lattice-like scribe regions 7. ing. That is, the chip region 9 is formed in a rectangular shape in plan view.
In the illustrated example, reference numeral 7A indicates a strip-shaped scribe area extending in the X-axis direction, and reference numeral 7B indicates a strip-shaped scribe area extending in the Y-axis direction.

また、半導体チップ部３は、半導体基板１１の主面１１ａを被覆して半導体チップ部３の表面３ａをなす層間絶縁膜１７を備えている。層間絶縁膜１７は、半導体基板１１の主面１１ａから二酸化シリコン（ＳｉＯ２）の薄膜と窒化シリコン（ＳｉＮ）の薄膜とを順次重ねて形成したものである。そして、電極パッド１３及びシールリング１５はこの層間絶縁膜１７内に配されており、電極パッド１３は層間絶縁膜１７の表面３ａに開口している。
シールリング１５は、半導体チップ部３をスクライブ領域７において切断した後の半導体チップの状態において、その側部からチップ領域９に水分が侵入することを防止するものである。このシールリング１５は、平面視矩形状に形成されており、チップ領域９の外周縁をなしている。なお、図１において、シールリング１５は実線にて示されているが、実際には配線パッケージ部５によって覆い隠されているため、平面視では視認されない。また、スクライブ領域７とチップ領域９との境界も同様に、平面視では視認されない。 The semiconductor chip portion 3 includes an interlayer insulating film 17 that covers the main surface 11 a of the semiconductor substrate 11 and forms the surface 3 a of the semiconductor chip portion 3. The interlayer insulating film 17 is formed by sequentially stacking a silicon dioxide (SiO 2 ) thin film and a silicon nitride (SiN) thin film from the main surface 11 a of the semiconductor substrate 11. The electrode pad 13 and the seal ring 15 are disposed in the interlayer insulating film 17, and the electrode pad 13 is opened on the surface 3 a of the interlayer insulating film 17.
The seal ring 15 prevents moisture from entering the chip region 9 from the side portion in the state of the semiconductor chip after the semiconductor chip portion 3 is cut at the scribe region 7. The seal ring 15 is formed in a rectangular shape in plan view and forms the outer peripheral edge of the chip region 9. In FIG. 1, the seal ring 15 is indicated by a solid line. However, since the seal ring 15 is actually covered with the wiring package portion 5, it is not visually recognized in a plan view. Similarly, the boundary between the scribe region 7 and the chip region 9 is not visually recognized in plan view.

配線パッケージ部５は、電極パッド１３の開口状態を保持するように半導体チップ部３の表面３ａを被覆する保護膜２１と、保護膜２１上に形成された接続電極部２３及びダイシング用ポスト２５と、保護膜２１を覆うと共に接続電極部２３及びダイシング用ポスト２５を封止する樹脂封止層２７とを備えて構成されている。保護膜２１は、ポリイミド（ＰＩ）からなり、層間絶縁膜１７を被覆している。また、樹脂封止層２７は、電気絶縁性の樹脂材料によって形成されている。
接続電極部２３は、電極パッド１３を外部回路に電気接続する役割を果たすものであり、半導体チップ部３のチップ領域９上に配されている。この接続電極部２３は、電極パッド１３の開口を埋めるように保護膜２１上において所定パターンに形成された配線層３１と、配線層３１上に立設された略円柱状の電極用ポスト３３とを備えて構成されている。 The wiring package part 5 includes a protective film 21 that covers the surface 3a of the semiconductor chip part 3 so as to maintain the open state of the electrode pads 13, a connection electrode part 23 and a dicing post 25 formed on the protective film 21. The resin sealing layer 27 covers the protective film 21 and seals the connection electrode portion 23 and the dicing post 25. The protective film 21 is made of polyimide (PI) and covers the interlayer insulating film 17. The resin sealing layer 27 is made of an electrically insulating resin material.
The connection electrode portion 23 serves to electrically connect the electrode pad 13 to an external circuit, and is disposed on the chip region 9 of the semiconductor chip portion 3. The connection electrode portion 23 includes a wiring layer 31 formed in a predetermined pattern on the protective film 21 so as to fill the opening of the electrode pad 13, and a substantially cylindrical electrode post 33 erected on the wiring layer 31. It is configured with.

なお、保護膜２１と配線層３１との間には、保護膜２１に対して銅（Ｃｕ）からなる配線層３１の密着性を向上させる不図示のアンダーバリアメタル（以下、ＵＢＭと呼ぶ）が形成されていてもよい。このＵＢＭは、保護膜２１上において配線層３１と同一パターンで配線層３１の厚さよりも十分に薄く形成され、配線層３１と共に電極パッド１３を電極用ポスト３３に電気接続するための配線部を構成している。
電極用ポスト３３は、銅（Ｃｕ）からなり、その上端面３３ａは樹脂封止層２７の表面２７ａと共に同一平面を形成している。そして、この電極用ポスト３３の上端面３３ａには、半田を略球体状に形成した半田ボール２９が取り付けられており、半田ボール２９は樹脂封止層２７の表面２７ａから突出している。 An under barrier metal (not shown) (hereinafter referred to as UBM) that improves the adhesion of the wiring layer 31 made of copper (Cu) to the protective film 21 is provided between the protective film 21 and the wiring layer 31. It may be formed. This UBM is formed on the protective film 21 in the same pattern as the wiring layer 31 and sufficiently thinner than the wiring layer 31, and a wiring portion for electrically connecting the electrode pad 13 to the electrode post 33 together with the wiring layer 31. It is composed.
The electrode post 33 is made of copper (Cu), and its upper end surface 33 a forms the same plane together with the surface 27 a of the resin sealing layer 27. A solder ball 29 in which solder is formed in a substantially spherical shape is attached to the upper end surface 33 a of the electrode post 33, and the solder ball 29 protrudes from the surface 27 a of the resin sealing layer 27.

ダイシング用ポスト２５は、電極用ポスト３３と同様に銅（Ｃｕ）からなり、保護膜２１上に立設して形成されている。そして、ダイシング用ポスト２５の上端面２５ａは、樹脂封止層２７の表面２７ａと共に同一平面を形成している。また、ダイシング用ポスト２５は、平面視でスクライブ領域７のうち各チップ領域９の各角部に隣接するように形成されており、Ｌ字形状を呈している。そして、１つの帯状のスクライブ領域７Ａ，７Ｂを介して相互に向かい合うチップ領域９の角部に形成されたダイシング用ポスト２５同士の間には、隙間が形成されている。
以上のように構成されるウエハレベルパッケージ１において、これを帯状の各スクライブ領域７Ａ，７Ｂに沿って切断する際のダイシングライン（切断線）３５の線幅Ｄｗは、各スクライブ領域７Ａ，７Ｂの幅寸法Ｓｗ以下となるように、かつ、各スクライブ領域７Ａ，７Ｂの幅方向に対向するダイシング用ポスト２５間の隙間寸法Ｇｗ以上となるように設定されている。すなわち、ダイシングライン３５の線幅Ｄｗは、Ｇｗ≦Ｄｗ≦Ｓｗ、の範囲内で設定されている。 The dicing post 25 is made of copper (Cu), like the electrode post 33, and is erected on the protective film 21. The upper end surface 25 a of the dicing post 25 forms the same plane together with the surface 27 a of the resin sealing layer 27. Further, the dicing post 25 is formed so as to be adjacent to each corner of each chip region 9 in the scribe region 7 in a plan view, and has an L shape. A gap is formed between the dicing posts 25 formed at the corners of the chip region 9 facing each other through one strip-shaped scribe region 7A, 7B.
In the wafer level package 1 configured as described above, the line width Dw of the dicing line (cutting line) 35 when cutting this along the strip-shaped scribe areas 7A and 7B is the same as that of the scribe areas 7A and 7B. The width dimension Sw is set to be equal to or smaller than the gap dimension Gw between the dicing posts 25 facing each other in the width direction of the scribe regions 7A and 7B. That is, the line width Dw of the dicing line 35 is set within the range of Gw ≦ Dw ≦ Sw.

以上のように構成されるウエハレベルパッケージ１の製造方法について説明する。
ウエハレベルパッケージ１を製造する際には、図３に示すように、スクライブ領域７によって区画されるように、半導体基板１１の主面１１ａに半導体素子、電極パッド１３及びシールリング１５を含むチップ領域９をマトリックス状に多数形成し、また、層間絶縁膜１７を形成しておく。これにより、半導体チップ部３が構成される。
次いで、電極パッド１３の開口状態が保持されるように、また、層間絶縁膜１７を被覆するように、半導体チップ部３の表面３ａに保護膜２１を形成する。そして、チップ領域９上に位置する保護膜２１上に、電極パッド１３を外部回路に電気接続するための接続電極部２３を形成する（電極部形成工程）。 A method for manufacturing the wafer level package 1 configured as described above will be described.
When the wafer level package 1 is manufactured, as shown in FIG. 3, a chip region including a semiconductor element, an electrode pad 13, and a seal ring 15 on the main surface 11 a of the semiconductor substrate 11 so as to be partitioned by a scribe region 7. 9 is formed in a matrix and an interlayer insulating film 17 is formed. Thereby, the semiconductor chip portion 3 is configured.
Next, a protective film 21 is formed on the surface 3 a of the semiconductor chip portion 3 so that the open state of the electrode pad 13 is maintained and the interlayer insulating film 17 is covered. Then, a connection electrode portion 23 for electrically connecting the electrode pad 13 to an external circuit is formed on the protective film 21 located on the chip region 9 (electrode portion forming step).

この電極部形成工程においては、保護膜２１上及び電極パッド１３上にわたって所定パターンの帯状に延びる配線層３１を形成する配線層形成工程を実施した後に、配線層３１上に略円柱状の電極用ポスト３３を形成するポスト形成工程を実施する。
配線層形成工程では、配線層３１の形成領域を除く保護膜２１上に第一レジスト層４１を形成しておき、この状態において第一レジスト層４１が形成されていない部分、すなわち、保護膜２１が露出している部分を銅で埋めることで配線層３１を形成する。この配線層３１の形成後には、第一レジスト層４１を除去する。なお、この配線層形成工程においては、配線層３１の形成前に密着層としてのＵＢＭを形成してもよい。 In this electrode portion forming step, after the wiring layer forming step for forming the wiring layer 31 extending in a predetermined pattern on the protective film 21 and the electrode pad 13 is performed, a substantially cylindrical electrode is formed on the wiring layer 31. A post forming step for forming the post 33 is performed.
In the wiring layer forming step, the first resist layer 41 is formed on the protective film 21 excluding the region where the wiring layer 31 is formed. In this state, the portion where the first resist layer 41 is not formed, that is, the protective film 21. The wiring layer 31 is formed by filling the exposed portions with copper. After the wiring layer 31 is formed, the first resist layer 41 is removed. In this wiring layer forming step, UBM as an adhesion layer may be formed before the wiring layer 31 is formed.

ポスト形成工程では、電極用ポスト３３の形成領域を除く配線層３１上及び保護膜２１上にわたって第二レジスト層４３を形成しておき、この状態において第二レジスト層４３が形成されていない部分、すなわち、配線層３１が露出する部分を銅で埋めることにより電極用ポスト３３を形成する。
また、このポスト形成工程においては、電極用ポスト３３と同時にダイシング用ポスト２５をスクライブ領域７上に位置する保護膜２１上に形成する。すなわち、スクライブ領域７のうち各チップ領域９の各角部に隣接する保護膜２１上の領域（ダイシング用ポスト２５の形成領域）が露出するように第二レジスト層４３を形成しておく。そして、電極用ポスト３３の形成と同様に、保護膜２１が露出する部分を銅で埋めることによりダイシング用ポスト２５を形成する。
これら電極用ポスト３３及びダイシング用ポスト２５の形成後には、第二レジスト層４３を除去する。 In the post formation step, the second resist layer 43 is formed over the wiring layer 31 and the protective film 21 excluding the formation region of the electrode post 33, and the portion where the second resist layer 43 is not formed in this state, That is, the electrode post 33 is formed by filling a portion where the wiring layer 31 is exposed with copper.
In this post forming step, the dicing post 25 is formed on the protective film 21 located on the scribe region 7 simultaneously with the electrode post 33. That is, the second resist layer 43 is formed so that a region on the protective film 21 adjacent to each corner of each chip region 9 in the scribe region 7 (formation region of the dicing post 25) is exposed. Then, similarly to the formation of the electrode post 33, the dicing post 25 is formed by filling a portion where the protective film 21 is exposed with copper.
After the formation of the electrode post 33 and the dicing post 25, the second resist layer 43 is removed.

その後、保護膜２１の全体を覆うと共に電極用ポスト３３及びダイシング用ポスト２５の上端面２５ａが外方に露出するように接続電極部２３及びダイシング用ポスト２５を封止する樹脂封止層２７を形成する（樹脂封止工程）。この工程を終えることで、配線パッケージ部３が構成されることになる。最後に、図２に示すように、電極用ポスト３３の上端面３３ａに半田ボール２９を取り付けることで、ウエハレベルパッケージ１の製造が完了する。   Thereafter, a resin sealing layer 27 that covers the entire protective film 21 and seals the connection electrode portion 23 and the dicing post 25 so that the upper ends 25a of the electrode post 33 and the dicing post 25 are exposed to the outside is formed. Form (resin sealing step). By completing this process, the wiring package unit 3 is configured. Finally, as shown in FIG. 2, the solder ball 29 is attached to the upper end surface 33a of the electrode post 33, whereby the production of the wafer level package 1 is completed.

次に、このウエハレベルパッケージ１から半導体パッケージを製造する方法、及び、半導体パッケージの検査方法について説明する。
ウエハレベルパッケージ１から半導体パッケージを製造する際には、ウエハレベルパッケージ１をダイシングブレード等の切断装置を用いてスクライブ領域７に沿って切断すればよく、これによって、図４，５に示すように、ウエハレベルパッケージ１が１つのチップ領域９を含む平面視矩形状の半導体パッケージ５１に個片化されることになる。 Next, a method for manufacturing a semiconductor package from the wafer level package 1 and a method for inspecting the semiconductor package will be described.
When a semiconductor package is manufactured from the wafer level package 1, the wafer level package 1 may be cut along the scribe region 7 by using a cutting device such as a dicing blade. As a result, as shown in FIGS. The wafer level package 1 is divided into semiconductor packages 51 having a rectangular shape in plan view including one chip region 9.

ここで、前述したように、ダイシングライン３５の線幅Ｄｗは帯状のスクライブ領域７の幅寸法Ｓｗ以下となるように設定されているため、この切断の際に、各スクライブ領域７をその幅方向から挟み込む一対のチップ領域９の両方にダイシングライン３５が入り込むことは防止される。また、スクライブ領域７部分を構成する半導体チップ部３及び配線パッケージ部５のうちダイシングライン３５の線幅Ｄｗ分だけ削り落とされ、半導体パッケージ５１の側部にスクライブ領域７部分が残る場合がある。
そして、図示例のように、ダイシングライン３５の線幅Ｄｗの中心が、その長手方向にわたってスクライブ領域７の幅方向の中心に一致している場合には、ウエハレベルパッケージ１の切断後の状態において、ダイシングライン３５の両側に位置する一対の半導体パッケージ５１にスクライブ領域７がそれぞれ残存し、さらに、一対の半導体パッケージ５１において残存したスクライブ領域７の幅寸法が互いに等しくなる。すなわち、このように製造された半導体パッケージ５１は、チップ領域９の周囲にスクライブ領域７が残存した構成となる。 Here, as described above, since the line width Dw of the dicing line 35 is set to be equal to or less than the width dimension Sw of the band-shaped scribe region 7, each scribe region 7 is moved in the width direction at the time of cutting. The dicing line 35 is prevented from entering both the pair of chip regions 9 sandwiched between the two. Further, the semiconductor chip portion 3 and the wiring package portion 5 constituting the scribe region 7 portion may be scraped off by the line width Dw of the dicing line 35, and the scribe region 7 portion may remain on the side portion of the semiconductor package 51.
As shown in the example, when the center of the line width Dw of the dicing line 35 coincides with the center of the width direction of the scribe region 7 over the longitudinal direction, in the state after the wafer level package 1 is cut. The scribe regions 7 remain in the pair of semiconductor packages 51 located on both sides of the dicing line 35, and the width dimensions of the remaining scribe regions 7 in the pair of semiconductor packages 51 are equal to each other. That is, the semiconductor package 51 manufactured in this way has a configuration in which the scribe region 7 remains around the chip region 9.

そして、本実施形態に係る半導体パッケージ５１の検査方法は、上述した半導体パッケージ５１の製造後に、ダイシング用ポスト２５の有無について半導体パッケージ５１の角部を観察することで半導体パッケージ５１の良否を評価する。
すなわち、ダイシング用ポスト２５はチップ領域９の角部の外側に隣接して形成されているため、半導体パッケージ５１の角部にダイシング用ポスト２５が残存していない場合、すなわち、ダイシング用ポスト２５がウエハレベルパッケージ１の切断によって削り取られて無くなっている場合には、ダイシングライン３５がチップ領域９に入り込んでいると判定することができる。この場合には、シールリング１５がダメージを受けている虞があるため、当該半導体パッケージ５１が不良品であると判断することができる。
一方、半導体パッケージ５１の全ての角部にダイシング用ポスト２５が残存している場合には、ダイシングライン３５がスクライブ領域７内に収まっていると判定することができ、この半導体パッケージ５１が良品であると判断することができる。 And the inspection method of the semiconductor package 51 which concerns on this embodiment evaluates the quality of the semiconductor package 51 by observing the corner | angular part of the semiconductor package 51 about the presence or absence of the dicing post | mailbox 25 after manufacture of the semiconductor package 51 mentioned above. .
That is, since the dicing post 25 is formed adjacent to the outside of the corner portion of the chip region 9, when the dicing post 25 does not remain at the corner portion of the semiconductor package 51, that is, the dicing post 25 is formed. If the wafer level package 1 has been scraped away and is lost, it can be determined that the dicing line 35 has entered the chip region 9. In this case, since the seal ring 15 may be damaged, it can be determined that the semiconductor package 51 is defective.
On the other hand, if the dicing posts 25 remain at all corners of the semiconductor package 51, it can be determined that the dicing line 35 is within the scribe region 7, and the semiconductor package 51 is a good product. It can be judged that there is.

また、ダイシング用ポスト２５は、保護膜２１の上面から樹脂封止層２７の表面２７ａに至るまでウエハレベルパッケージ１の厚さ方向（半導体チップ部３及び配線パッケージ部５の積層方向）に延びるように立設されていることから、ダイシング用ポスト２５の側面形状を観察することでダイシングライン３５の異常を判断することも可能である。
すなわち、例えば図６に示すように、ダイシングライン３５が、斜めに切り下がっているような場合（ウエハレベルパッケージ１の厚さ方向に対してスクライブ領域７の幅方向に傾斜している場合）には、ダイシング後におけるウエハレベルパッケージ１を樹脂封止層２７の表面２７ａ側から観察しても、ダイシングライン３５の異常の有無は判別できない。 Further, the dicing post 25 extends in the thickness direction of the wafer level package 1 (stacking direction of the semiconductor chip portion 3 and the wiring package portion 5) from the upper surface of the protective film 21 to the surface 27a of the resin sealing layer 27. Therefore, it is possible to determine the abnormality of the dicing line 35 by observing the side surface shape of the dicing post 25.
That is, for example, as shown in FIG. 6, when the dicing line 35 is obliquely cut (when inclined in the width direction of the scribe region 7 with respect to the thickness direction of the wafer level package 1). Even if the wafer level package 1 after dicing is observed from the surface 27a side of the resin sealing layer 27, it cannot be determined whether the dicing line 35 is abnormal.

このような場合には、図示例のように、ダイシングポスト２５の下方のみが削られて樹脂封止層２７の下方側の側面の一部が露出して、樹脂封止層２７よりも下層に配置されているシールリング１５や半導体基板１１上に形成された能動領域にダイシングによるダメージが生じていることがある。そこで、前述したように、ダイシング用ポスト２５の側面形状を観察すれば、ダイシングポスト２５の下方のみが削られているか否かを確認できるため、ダイシング用ポスト２５よりも下層に配置されているシールリング１５やシールリング１５の側面を覆う層間絶縁膜１７がダメージを受けているか否かを判断することができる。   In such a case, as shown in the figure, only the lower side of the dicing post 25 is scraped to expose a part of the lower side surface of the resin sealing layer 27 so that it is lower than the resin sealing layer 27. Damage may be caused by dicing on the seal ring 15 and the active region formed on the semiconductor substrate 11. Therefore, as described above, by observing the shape of the side surface of the dicing post 25, it is possible to confirm whether or not only the lower side of the dicing post 25 is scraped. Therefore, the seal disposed below the dicing post 25 is used. It can be determined whether or not the interlayer insulating film 17 covering the side surfaces of the ring 15 and the seal ring 15 is damaged.

以上説明したように、上記ウエハレベルパッケージ１及び半導体パッケージ５１の検査方法によれば、ウエハレベルパッケージ１を切断して個片化された半導体パッケージ５１において、ダイシングライン３５がチップ領域９に入り込んでいるか否かを目視により容易に判定することができる。
また、上記ウエハレベルパッケージ１によれば、これを切断する際にスクライブ領域７を認識できなくても、樹脂封止層２７の表面２７ａから外方に露出するダイシング用ポスト２５の上端面２５ａを目印として、帯状の各スクライブ領域７Ａ，７Ｂに対するダイシングライン３５の位置や向きをアライメントすることができるため、容易に切断することが可能となる。 As described above, according to the inspection method of the wafer level package 1 and the semiconductor package 51, the dicing line 35 enters the chip region 9 in the semiconductor package 51 that is cut into pieces by cutting the wafer level package 1. It can be easily determined by visual inspection.
Further, according to the wafer level package 1, the upper end surface 25 a of the dicing post 25 exposed outward from the surface 27 a of the resin sealing layer 27 can be obtained even if the scribe region 7 cannot be recognized when cutting the package. As a mark, since the position and orientation of the dicing line 35 with respect to the strip-shaped scribe regions 7A and 7B can be aligned, it can be easily cut.

さらに、ウエハレベルパッケージ１の製造方法によれば、ダイシング用ポスト２５を接続電極部２３の電極用ポスト３３と同時に形成することで、ウエハレベルパッケージ１の製造効率を低下させること無く、半導体パッケージ５１の良否評価を容易に実施できるウエハレベルパッケージ１を製造することが可能となる。
また、個片化された平面視矩形状の半導体パッケージ５１においては、ウエハレベルパッケージ１を切断する際に樹脂封止層２７の角部に欠けが生じやすいが、この角部にダイシング用ポスト２５が残存していることで、樹脂封止層２７の角部を保護して前記欠けの発生を防止できる。 Further, according to the method for manufacturing the wafer level package 1, the dicing post 25 is formed at the same time as the electrode post 33 of the connection electrode portion 23, thereby reducing the semiconductor package 51 without reducing the manufacturing efficiency of the wafer level package 1. It becomes possible to manufacture the wafer level package 1 that can easily perform the pass / fail evaluation.
Further, in the separated semiconductor package 51 having a rectangular shape in plan view, the corner portion of the resin sealing layer 27 is likely to be chipped when the wafer level package 1 is cut, but the dicing post 25 is formed at this corner portion. Is left, the corners of the resin sealing layer 27 can be protected and the occurrence of the chipping can be prevented.

なお、上記実施形態において、ダイシング用ポスト２５は、ウエハレベルパッケージ１においてチップ領域９の各角部に対して個別に形成されて平面視でＬ字形状を呈するとしたが、これに限ることは無く、例えば図７，８に示すように、スクライブ領域７の格子点において互いに向かい合う４つのチップ領域９の角部に隣接するように一体に形成されてもよい。この場合、ダイシング用ポスト２５は平面視で十字形状を呈することになる。
上記構成のウエハレベルパッケージ２によれば、個片化された平面視矩形状の半導体パッケージが良品である限り、半導体パッケージにおいて樹脂封止層２７の全ての角部にダイシング用ポスト２５を確実に露出させることができる。すなわち、ダイシング用ポスト２５によって樹脂封止層２７の角部を確実に覆って、樹脂封止層２７を確実に保護することができる。 In the above embodiment, the dicing post 25 is individually formed for each corner of the chip region 9 in the wafer level package 1 and has an L shape in plan view. However, the present invention is not limited to this. For example, as shown in FIGS. 7 and 8, they may be integrally formed so as to be adjacent to the corners of the four chip regions 9 facing each other at the lattice points of the scribe region 7. In this case, the dicing post 25 has a cross shape in plan view.
According to the wafer level package 2 configured as described above, the dicing posts 25 are surely provided at all corners of the resin sealing layer 27 in the semiconductor package as long as the separated semiconductor package having a rectangular shape in plan view is a non-defective product. Can be exposed. That is, the resin sealing layer 27 can be reliably protected by reliably covering the corners of the resin sealing layer 27 with the dicing posts 25.

また、ウエハレベルパッケージ１，２やこれを個片化した半導体パッケージ５１においては、例えば図９，１０に示すように、チップ領域９の角部に沿って延びるダイシング用ポスト２５の両端部２５Ｃ，２５Ｄに電気接続された一対のテスト用端子部６１を設けてもよい。なお、ダイシング用ポスト２５の各端部２５Ｃ，２５Ｄとテスト用端子部６１とを電気接続するテスト用配線層６３は、接続電極部２３の配線層３１と同様に、銅によって保護膜２１上に形成されればよく、このテスト用配線層６３上にダイシング用ポスト２５の各端部２５Ｃ，２５Ｄ及びテスト用端子部６１を形成すればよい。
そして、各テスト用端子部６１は、電極用ポスト３３と同様に、銅によって略円柱状に形成され、半導体基板１１のチップ領域９上に配されている。また、各テスト用端子部６１の上端面６１ａは樹脂封止層２７の表面２７ａから外方に露出している。 Further, in the wafer level packages 1 and 2 and the semiconductor package 51 obtained by dividing the wafer level packages 1 and 2, for example, as shown in FIGS. A pair of test terminal portions 61 electrically connected to 25D may be provided. The test wiring layer 63 that electrically connects the end portions 25C and 25D of the dicing post 25 and the test terminal portion 61 is formed on the protective film 21 with copper, like the wiring layer 31 of the connection electrode portion 23. The end portions 25C and 25D of the dicing post 25 and the test terminal portion 61 may be formed on the test wiring layer 63.
Each test terminal portion 61 is formed in a substantially cylindrical shape with copper, like the electrode post 33, and is disposed on the chip region 9 of the semiconductor substrate 11. Further, the upper end surface 61 a of each test terminal portion 61 is exposed outward from the surface 27 a of the resin sealing layer 27.

上記構成の場合には、個片化された半導体パッケージの状態において一対のテスト用端子部６１の上端面６１ａにプローブを当てる等してダイシング用ポスト２５の通電状態を検査することで、半導体パッケージの検査を実施することができる。
すなわち、ダイシング用ポスト２５の通電状態検査を実施して、ダイシング用ポスト２５に電流が流れていると判定された場合には、半導体パッケージの角部にダイシング用ポスト２５が残存していることが確認され、当該半導体パッケージが良品であると判断することができる。一方、ダイシング用ポスト２５に電流が流れていないと判定された場合には、半導体パッケージの角部にダイシング用ポスト２５が残存していない、あるいは、両端部２５Ｃ，２５Ｄの間でダイシング用ポスト２５の一部が削り落とされていることが確認され、当該半導体パッケージが不良品であると判断することができる。
さらに、上記検査を実施する際に、ダイシング用ポスト２５に流れる電流値やダイシング用ポスト２５の抵抗値を測定すれば、残存するダイシング用ポスト２５の量を知ることができ、これに基づいてウエハレベルパッケージの切断が適正に実施されたかどうかを判断することができる。具体的には、帯状のスクライブ領域７Ａ，７Ｂに対するダイシングライン３５の幅方向の位置ずれや向きのずれが許容範囲内に収まっているかどうかを判断することができる。 In the case of the above configuration, in the state of the separated semiconductor package, the energization state of the dicing post 25 is inspected by, for example, applying a probe to the upper end surfaces 61a of the pair of test terminal portions 61. Inspection can be carried out.
That is, when a current state check is performed on the dicing post 25 and it is determined that a current is flowing through the dicing post 25, the dicing post 25 may remain at the corner of the semiconductor package. As a result, it is possible to determine that the semiconductor package is a non-defective product. On the other hand, if it is determined that no current is flowing through the dicing post 25, the dicing post 25 does not remain at the corner of the semiconductor package, or the dicing post 25 between both ends 25C and 25D. It is confirmed that a part of the semiconductor package is scraped off, and it can be determined that the semiconductor package is defective.
Further, when the above inspection is performed, the amount of the remaining dicing post 25 can be known by measuring the value of the current flowing through the dicing post 25 and the resistance value of the dicing post 25, and based on this, the wafer can be known. It can be determined whether or not the level package has been properly cut. Specifically, it is possible to determine whether or not the positional deviation and the deviation in the direction of the width of the dicing line 35 with respect to the strip-shaped scribe areas 7A and 7B are within an allowable range.

さらに、シールリング１５はチップ領域９の外周縁をなすことに限らず、例えばチップ領域９の外周縁から内側に離れた位置に形成されてもよい。また、シールリング１５は平面視矩形状に形成されるとしたが、少なくとも半導体素子や電極パッド１３を囲む平面視環状に形成されていればよい。
また、このシールリング１５は必ずしも形成しなくてもよく、チップ領域９は例えば半導体素子及び電極パッド１３のみを含むように形成されてもよい。 Further, the seal ring 15 is not limited to the outer peripheral edge of the chip region 9, and may be formed at a position away from the outer peripheral edge of the chip region 9 inward, for example. Further, although the seal ring 15 is formed in a rectangular shape in plan view, it may be formed in a ring shape in plan view surrounding at least the semiconductor element and the electrode pad 13.
Further, the seal ring 15 is not necessarily formed, and the chip region 9 may be formed so as to include only the semiconductor element and the electrode pad 13, for example.

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。   As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.

１，２…ウエハレベルパッケージ、７…スクライブ領域、９…チップ領域（半導体素子形成領域）、１１…半導体基板、１１ａ…主面、１３…電極パッド、２３…接続電極部、２５…ダイシング用ポスト、２７…樹脂封止層、３５…ダイシングライン（切断線）、５１…半導体パッケージ DESCRIPTION OF SYMBOLS 1, 2 ... Wafer level package, 7 ... Scribe area | region, 9 ... Chip area | region (semiconductor element formation area), 11 ... Semiconductor substrate, 11a ... Main surface, 13 ... Electrode pad, 23 ... Connection electrode part, 25 ... Post for dicing 27 ... Resin sealing layer, 35 ... Dicing line (cutting line), 51 ... Semiconductor package

Claims (4)

半導体基板の主面に、格子状のスクライブ領域によって区画されて、半導体素子を含むように平面視矩形状に形成された半導体素子形成領域をマトリックス状に配置し、さらに、前記半導体基板の主面全体を覆う樹脂封止層を形成してなるウエハレベルパッケージであって、
前記スクライブ領域のうち各半導体素子形成領域の各角部に隣接するように前記半導体基板の主面上に立設され、かつ、前記主面の上方から外方に露出するように前記樹脂封止層に封止されたダイシング用ポストが形成されていることを特徴とするウエハレベルパッケージ。 A semiconductor element forming region, which is partitioned by a lattice-shaped scribe region and formed in a rectangular shape in plan view so as to include a semiconductor element, is arranged in a matrix on the main surface of the semiconductor substrate, and further, the main surface of the semiconductor substrate It is a wafer level package formed by forming a resin sealing layer covering the whole,
The resin sealing so as to stand on the main surface of the semiconductor substrate so as to be adjacent to each corner of each semiconductor element forming region in the scribe region and to be exposed outward from above the main surface. A wafer level package, wherein a dicing post sealed in a layer is formed. 前記ダイシング用ポストが、前記スクライブ領域の格子点において互いに向かい合う４つの前記半導体素子形成領域の角部に隣接するように一体に形成され、平面視十字形状を呈することを特徴とする請求項１に記載のウエハレベルパッケージ。   The dicing post is integrally formed so as to be adjacent to corners of the four semiconductor element forming regions facing each other at lattice points of the scribe region, and has a cross shape in plan view. The wafer level package described. 請求項１又は請求項２に記載のウエハレベルパッケージを前記スクライブ領域に沿って切断することで、１つの前記半導体素子形成領域を含む平面視矩形状の半導体パッケージに個片化した後に、
前記ダイシング用ポストの有無について当該半導体パッケージの角部を観察することで前記半導体パッケージの良否を評価することを特徴とする半導体パッケージの検査方法。 After cutting the wafer level package according to claim 1 or 2 along the scribe region into pieces into a semiconductor package having a rectangular shape in plan view including one semiconductor element formation region,
A method for inspecting a semiconductor package, wherein the quality of the semiconductor package is evaluated by observing corners of the semiconductor package for the presence or absence of the dicing posts. 格子状のスクライブ領域によって区画され、半導体素子及びこれに電気接続された電極パッドを含む平面視矩形状の半導体素子形成領域をマトリックス状に形成した半導体基板の主面上に、前記電極パッドを外部回路に電気接続するための接続電極部を形成する電極部形成工程と、
前記半導体基板の主面全体を覆うと共に前記接続電極部の一部が前記主面の上方に露出するように前記接続電極部を封止する樹脂封止層を形成する樹脂封止工程とを順番に実施し、
前記電極部形成工程において、前記スクライブ領域のうち各半導体素子形成領域の各角部に隣接する前記半導体基板の主面上に、ダイシング用ポストが前記接続電極部と同じ材料によって同時に形成され、
前記樹脂封止工程において、前記ダイシング用ポストが前記主面の上方に露出するように前記樹脂封止層によって封止されることを特徴とするウエハレベルパッケージの製造方法。 The electrode pads are externally disposed on a main surface of a semiconductor substrate in which a rectangular semiconductor element formation region including a semiconductor element and an electrode pad electrically connected to the semiconductor element is formed in a matrix shape, which is partitioned by a lattice-shaped scribe region. An electrode portion forming step for forming a connection electrode portion for electrical connection to a circuit;
A resin sealing step of forming a resin sealing layer that covers the entire main surface of the semiconductor substrate and seals the connection electrode portion so that a part of the connection electrode portion is exposed above the main surface. Carried out on
In the electrode portion forming step, dicing posts are simultaneously formed of the same material as the connection electrode portion on the main surface of the semiconductor substrate adjacent to each corner portion of each semiconductor element forming region in the scribe region,
In the resin sealing step, the dicing post is sealed by the resin sealing layer so as to be exposed above the main surface.
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