JP2011014066A

JP2011014066A - 表示制御回路及び表示制御方法

Info

Publication number: JP2011014066A
Application number: JP2009159621A
Authority: JP
Inventors: Shinji Ogasawara; 新二小笠原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-06
Filing date: 2009-07-06
Publication date: 2011-01-20
Also published as: US20110004777A1

Abstract

【課題】表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに、表示メモリを使用してデータを表示することができる表示制御回路及び表示制御方法を提供すること
【解決手段】本発明の第１の態様における表示制御回路は、電源端子を介して電力が供給され、表示装置に表示する表示データが格納される表示メモリと、要求に応じて電源端子を電源もしくはグランドに接続する電源部と、表示装置において表示をしないスタンバイモードに移行する場合に、電源端子をグランドに接続するように電源部に要求するとともに、当該要求から所定の時間が経過したときに、スタンバイモードであっても、電源端子を電源に接続するように電源部に要求する制御部を備える。
【選択図】図１

Description

本発明は、表示制御回路及び表示制御方法に関し、特に表示装置に表示する表示データを格納する表示メモリにおける消費電力を低減する技術に関する。

ＬＣＤ(Liquid Crystal Display)における表示を制御するＬＣＤドライバＩＣ(Integrated Circuit)には、ＬＣＤに表示するデータを格納する表示メモリが備えられている。この表示メモリは、ＬＣＤの画素数の増加に伴い、大容量化が進んでいる。そのため、製造プロセスの微細化によって、表示メモリに含まれるメモリセルにおけるオフリーク電流が増大してきている。

特許文献１には、複数のメモリブロックから構成される複数のメモリバンクに対応する電源制御回路を備えたメモリが開示されている。メモリバンクを構成するメモリブロックには、有効ビットが設けられており、メモリバンク内の全てのメモリブロックの有効ビットが、メモリブロックに書き込まれているデータが無効なデータである旨を示す場合に、そのメモリバンクの電源をオフにする。これにより、回路面積を小さく抑えたまま簡単な制御でオフリーク電流を小さく抑えることができる。

しかし、特許文献１に開示の技術では、電源がオフにされているメモリバンクに有効なデータの書き込みを行って使用しようとするときに、電源をオンにして、メモリバンクが使用可能となるまでの準備時間が必要になってしまうという問題がある。
例えば、折り畳み式の携帯電話機では、携帯電話機を開いたときに画面に瞬時に画像が表示されることが要求される。しかし、特許文献１に開示の技術を適用した場合には、携帯電話機を閉じているときに、メモリバンクの電源をオフにしてオフリーク電流を低減できていても、携帯電話機を開いてから、表示メモリが使用可能となるまでの準備時間が必要となるため、要求される時間内に、画面に表示する画像のデータを格納する表示メモリに格納して、このデータを画面に表示することができないという問題がある。

なお、特許文献２には、メモリセルに供給される外部電源の電圧を降下してメモリセルをスタンバイにするレギュレータ回路によって、メモリセルを外部電源から切り離さずに、データリテンション不良のスクリーニングを可能とする技術が開示されている。また、これにより、メモリブロックの使用マップにそって、消費電力の低減制御がユーザ制御で容易に行える。
また、特許文献３には、スタンバイ時に電気抵抗を通して電源からメモリセルへ電流を供給することにより、スタンバイ状態にあるときの消費電流を必要最小限に抑えて、携帯用電子機器に使用されるときなど電源の寿命に限界がある場合、データを長時間保持することができるようにする技術が開示されている。

特開２００６−１４６９９８号公報特開２０００−３５７４００号公報特開平０３−１０１１６３号公報

背景技術として説明したように、表示メモリを使用するまで表示メモリの電源をオフにして、オフリーク電流による消費電力を低減する方法では、表示メモリが使用可能となるまでに、準備時間が必要になってしまうため、データを表示するために準備時間が必要となってしまうという問題がある。

本発明の第１の態様における表示制御回路は、電源端子を介して電力が供給され、表示装置に表示する表示データが格納される表示メモリと、要求に応じて前記電源端子を電源もしくはグランドに接続する電源部と、前記表示装置において表示をしないスタンバイモードに移行する場合に、前記電源端子をグランドに接続するように前記電源部に要求するとともに、当該要求から所定の時間が経過したときに、前記スタンバイモードであっても、前記電源端子を電源に接続するように前記電源部に要求する制御部を備えたものである。

これにより、表示メモリに電力を供給し続けている場合よりも、オフリーク電流による消費電力が低減されることが本願発明者の経験により判明していることから、表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに表示メモリを使用してデータを表示することができる。

本発明の第２の態様における表示制御方法は、表示メモリに格納される表示データを表示装置に表示する表示制御方法であって、前記表示装置における表示をしないスタンバイモードに移行する場合に、前記表示メモリに含まれるメモリセルにおける電圧値を下げ、所定の時間、前記メモリセルにおける電圧値を下げたときに、前記スタンバイモードであっても、前記メモリセルに電力を供給するものである。

これにより、表示メモリに電力を供給し続けている場合よりも、オフリーク電流による消費電力が低減されることが本願発明者の経験により判明していることから、表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに、表示メモリを使用してデータを表示することができる。

上述の各態様により、表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに、表示メモリを使用してデータを表示することができる表示制御回路及び表示制御方法を提供することができる。

本発明の実施の形態にかかる表示制御装置の構成図である。本発明の実施の形態にかかるＲｅｇｕｒａｔｏｒ回路の回路図である。本発明の実施の形態にかかる動作を示すタイミングチャートである。本発明の実施の形態にかかるメモリセルの一例を示す図である。

以下、図面を参照して本発明の実施の形態について説明する。
まず、図１を参照して、本発明の実施の形態にかかる表示制御装置の構成について説明する。図１は、本発明の実施の形態にかかる表示制御装置の構成図である。

表示制御装置１は、ＣＰＵ(Central Processing Unit)２、ドライバＩＣ３及びＰａｎｅｌ４を有する。
ＣＰＵ２は、Ｐａｎｅｌ４に表示する表示データ、Ｐａｎｅｌ４への表示のオン・オフの指示、Ｐａｎｅｌ４の所定部分への表示指示のような表示方法指示などをドライバＩＣ３の制御回路３２に出力する。

ドライバＩＣ３は、ＳＲＡＭ３１、制御回路３２、Ｒｅｇｕｌａｔｏｒ回路３３及びソースドライバ３４を含む。
ＳＲＡＭ(Static Random Access Memory)３１は、Ｐａｎｅｌ４に表示する表示データを格納する。
制御回路３２は、ＣＰＵ２から出力された表示データをＳＲＡＭ３１に格納する。また、制御回路３２は、ＣＰＵ２からの指示に応じて、ＳＲＡＭ３１に格納される表示データをソースドライバ３４に出力する制御を行う。制御回路３２は、制御部として機能する。
Ｒｅｇｕｌａｔｏｒ回路３３は、電源(図示せず)からの電力ＶＤＣの供給を受けて、供給された電力ＶＤＣに基づいて、ＳＲＡＭ３１に電力ＶＲＡＭを供給するとともに、制御回路３２に電力ＶＤＤを供給する制御を行う。Ｒｅｇｕｌａｔｏｒ回路３３は、電源部として機能する。
ソースドライバ３４は、Ｄ／Ａ変換(Digital to Analog conversion)によって、ＳＲＡＭ３１から取得した表示データに応じた電圧をＰａｎｅｌ４へ印加することにより、表示データをＰａｎｅｌ４に表示する。

Ｐａｎｅｌ４は、ＳＲＡＭ３１に格納される表示データが表示される。Ｐａｎｅｌ４は、例えば、ＬＣＤや有機ＥＬ(Organic Electroluminescence)等の表示装置である。

続いて、図２を参照して、本発明の実施の形態にかかるＲｅｇｕｌａｔｏｒ回路の構成について説明する。図２は、本発明の実施の形態にかかるＲｅｇｕｌａｔｏｒ回路の構成図である。

Ｒｅｇｕｌａｔｏｒ回路３３は、スイッチ３３１、可変抵抗３３２、抵抗３３３及びアンプ回路３３４を含む。
スイッチ３３１は、入力されるＲＳＴＢＹ信号の値に応じて、ＳＲＡＭ３１に電源から出力される電力ＶＤＣに基づいた電力ＶＲＡＭを供給、もしくは、ＳＲＡＭ３１に電力ＶＲＡＭを供給する信号線をＧＮＤ(グランド)にショートする。言い換えると、スイッチ３３１は、ＳＲＡＭ３１が有し、ＳＲＡＭ３１に含まれるメモリセル(図示せず)に供給される電力の入力を受ける電源端子(図示せず)を、電源に接続、もしくは、ＧＮＤに接続する。
可変抵抗３３２は、電力ＶＤＤ及び電力ＶＲＡＭの電圧を調整する。
抵抗３３３は、負荷抵抗である。
アンプ回路３３４は、電力ＶＤＣを増幅して出力する。

続いて、図１〜４を参照して、本発明の実施の形態にかかる表示制御装置の動作について説明する。図３は、本発明の実施の形態にかかる表示制御装置の動作を示すタイミングチャートである。

まず、ＣＰＵ２は、Ｐａｎｅｌ４への表示データの表示を行う表示モードから、表示を行わない消費電力を低減するスタンバイモードに移行するときに、スタンバイ信号をＨｉｇｈにして、制御回路３２に出力する(Ｔ０)。
制御回路３２は、ＣＰＵ２からＨｉｇｈとなったスタンバイ信号の入力を受けると、ＳＲＡＭ３１からソースドライバ３４への表示データの出力を行わないように制御し、ＲＳＴＢＹ信号をＨｉｇｈにして、Ｒｅｇｕｌａｔｏｒ回路３３に出力する。
Ｒｅｇｕｌａｔｏｒ回路３３は、制御回路３２からＨｉｇｈとなったＲＳＴＢＹ信号の入力を受けると、スイッチ３３１を切り替えて、ＳＲＡＭ３１の電源端子にＧＮＤを接続する。

ここで、ＳＲＡＭ３１の電源端子へのＧＮＤの接続は、予め定められた時間行われる。ここでの予め定められた時間とは、ＳＲＡＭ３１に含まれるメモリセルに充電されている電荷のレベルが十分に下がるまでの時間である。
具体的には、図４に示すメモリセルの一例を用いて説明すると、ＳＲＡＭ３１の電源端子に電力ＶＲＡＭが供給されている場合、メモリセルにおける電圧値Ｖｃｅｌｌには、電力ＶＲＡＭに基づいて、メモリセルの動作に必要な電圧が印加された値となっている。つまり、予め定められた時間とは、このメモリセルにおける電圧値Ｖｃｅｌｌが十分に下がるまでの時間となる。好ましくは、メモリセルの電圧値Ｖｃｅｌｌが０になるまでの時間である。
なお、この時間は、メモリセルにおける電圧値Ｖｃｅｌｌが十分に下がり、オフリーク電流による消費電力が低減されるまでに必要な時間を予め測定する等して、その結果に基づいて決定してもよい。

制御回路３２は、予め定められた時間が経過すると、ＲＳＴＢＹ信号をＬｏｗにして、Ｒｅｇｕｌａｔｏｒ回路３３に出力する。
Ｒｅｇｕｌａｔｏｒ回路３３は、制御回路３２からＬｏｗとなったＲＳＴＢＹ信号の入力を受けると、スイッチ３３１を切り替えて、ＳＲＡＭ３１の電源端子に電源を接続し、ＳＲＡＭ３１に電力ＶＲＡＭを供給する。このとき、ＳＲＡＭ３１に含まれるメモリセルの状態は、全てが０を示す状態ではなく、０か１のどちらかの値を示す状態に落ち着く。

そして、ＣＰＵ２は、表示モードに移行するときに、表示データ及びスタンバイ信号をＬｏｗにして、制御回路３２に出力する(Ｔ１)。
制御回路３２は、ＣＰＵ２から表示データの出力を受けると、この表示データをＳＲＡＭ３１に格納する。また、制御回路３２は、ＣＰＵ２からＬｏｗとなったスタンバイ信号の入力を受けると、ＳＲＡＭ３１からソースドライバ３４への表示データの出力を行うように制御する。
そして、ソースドライバ３４は、ＳＲＡＭ３１から出力された表示データに応じた電圧をＰａｎｅｌ４へ印加することにより、表示データをＰａｎｅｌ４に表示する。

以上に説明したように、ＳＲＡＭ３１に含まれるメモリセルの電荷を抜いた後に、ＳＲＡＭ３１に再び電力ＶＲＡＭを供給して動作をさせた場合、そのまま電力ＶＲＡＭを供給し続けて動作をさせた場合に比べて、オフリーク電流による消費電力が低減されることが本願発明者の経験により判明している。また、メモリセルの電荷を抜いた後は、スタンバイモードであっても、ＳＲＡＭ３１に電力ＶＲＡＭを供給しているため、準備時間を必要とせずに、ＳＲＡＭ３１に表示データの書き込みを行うことができる。
よって、本実施の形態によれば、表示メモリにおけるオフリーク電流による消費電力を低減しつつ、準備時間を必要とせずに、表示メモリを使用してデータを表示することができる。

なお、スタンバイモードに移行してから、再び表示モードに移行するまでの最少時間が判明している場合、スイッチ３３１は、それに合わせて小さくしたサイズのトランジスタにより構成されるようにしてもよい。つまり、小さいサイズのトランジスタにより構成したスイッチ３３１は、大きいサイズのトランジスタにより構成したトランジスタより、切り替えに時間が長くかかってしまうが、再び表示モードに移行するまでの最少時間が判明している場合は、この最少時間内で、スイッチ３３１の切り替え、及び、電力ＶＲＡＭが供給されたＳＲＡＭ３１における準備時間が完了するようなトランジスタサイズとするようにしてもよい。

また、本実施の形態は、好ましくは、オフリーク電流が増大してくる１８０ｎｍよりも小さい製造プロセスのメモリに適用することができる。さらに、より好ましくは、オフリーク電流がより増大してくる１５０ｎｍよりも小さい製造プロセスのメモリに適用することができる。

なお、本発明における実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
例えば、本実施の形態では、スタンバイモードから表示モードに移行するときに、表示データを表示メモリに格納しているが、メモリに電力を供給して、表示メモリが使用可能となったときに、前もって表示データを格納するようにしてもよい。

また、表示メモリに含まれるメモリセルの構成は、本実施の形態において図４により例示した構成に限られない。例えば、ディプレッション型のトランジスタを含んで構成されているものでもよく、抵抗を含んで構成されているものであってもよい。
また、本実施の形態における表示メモリとは、表示メモリの一部又は全部によるものも含まれ、例えば、スタンバイモードに移行した場合に、表示メモリに含まれる一部のメモリセルについて、ＧＮＤに接続して電圧値を下げるようにしてもよい。

１表示制御回路
２ＣＰＵ
３ドライバＩＣ
４Ｐａｎｅｌ
３１ＳＲＡＭ
３２制御回路
３３Ｒｅｇｕｌａｔｏｒ回路
３４ソースドライバ
３３１スイッチ
３３２可変抵抗
３３３抵抗
３３４アンプ回路

Claims

電源端子を介して電力が供給され、表示装置に表示する表示データが格納される表示メモリと、
要求に応じて前記電源端子を電源もしくはグランドに接続する電源部と、
前記表示装置において表示をしないスタンバイモードに移行する場合に、前記電源端子をグランドに接続するように前記電源部に要求するとともに、当該要求から所定の時間が経過したときに、前記スタンバイモードであっても、前記電源端子を電源に接続するように前記電源部に要求する制御部を備えた表示制御回路。
前記表示制御回路は、スタンバイモードを示す信号を出力するＣＰＵと接続されるドライバ回路であることを特徴とする請求項１に記載の表示制御回路。
前記制御部は、前記電源端子を前記グランドに接続をするか否かを示すグランド接続信号を前記電源部に出力することによって、前記要求を行い、
前記電源部は、前記制御部から入力されるグランド接続信号に基づいて、前記接続を行う請求項１又は２に記載の表示制御回路。
前記電源部は、前記電源端子を前記電源もしくは前記グランドに接続するスイッチを有し、前記スイッチを切り替えることによって、前記接続を行う請求項１乃至３のいずれかに記載の表示制御回路。
前記制御部は、前記スタンバイモードを解除する場合に、前記表示メモリに表示データを格納することを特徴とする請求項１乃至４のいずれかに記載の表示制御回路。
前記表示メモリは、ＳＲＡＭである請求項１乃至５のいずれかに記載の表示制御回路。
前記所定の時間は、前記表示メモリに含まれるメモリセルにおける電圧値を所定の値に下げるまでの時間である請求項１乃至６のいずれかに記載の表示制御回路。
前記メモリは、製造プロセスが１８０ｎｍよりも小さいことを特徴とする請求項１乃至７のいずれかに記載の表示制御回路。
表示メモリに格納される表示データを表示装置に表示する表示制御方法であって、
前記表示装置における表示をしないスタンバイモードに移行する場合に、前記表示メモリに含まれるメモリセルにおける電圧値を下げ、
所定の時間、前記メモリセルにおける電圧値を下げたときに、前記スタンバイモードであっても、前記メモリセルに電力を供給する表示制御方法。