JP2011007897A - Electrophoretic display apparatus - Google Patents

Electrophoretic display apparatus Download PDF

Info

Publication number
JP2011007897A
JP2011007897A JP2009149359A JP2009149359A JP2011007897A JP 2011007897 A JP2011007897 A JP 2011007897A JP 2009149359 A JP2009149359 A JP 2009149359A JP 2009149359 A JP2009149359 A JP 2009149359A JP 2011007897 A JP2011007897 A JP 2011007897A
Authority
JP
Japan
Prior art keywords
substrate
electrophoretic display
partition wall
display device
particles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009149359A
Other languages
Japanese (ja)
Other versions
JP4831211B2 (en
Inventor
Takashi Miyashita
崇 宮下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2009149359A priority Critical patent/JP4831211B2/en
Priority to KR1020100056020A priority patent/KR20100138762A/en
Priority to US12/820,287 priority patent/US8111449B2/en
Priority to TW099120180A priority patent/TWI456327B/en
Priority to CN2010102163861A priority patent/CN101930147B/en
Publication of JP2011007897A publication Critical patent/JP2011007897A/en
Application granted granted Critical
Publication of JP4831211B2 publication Critical patent/JP4831211B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an electrophoretic display apparatus suppressing reduction of a contrast ratio.SOLUTION: In the electrophoretic display apparatus, including: a first substrate and a second substrate placed facing each other with a predetermined interval; first electrodes arranged on the first substrate; second electrodes arranged on the second substrate; partition walls disposed between the first and second substrates and erected so as to enclose the first electrodes; and solvents severally containing a plurality of particles dispersed therein to be filled up in regions enclosed by the partition walls, the surfaces opposed to the second substrate of the partition walls formed on the first substrate is formed in convex curved surface shapes.

Description

本発明は、電気泳動表示装置に関する。   The present invention relates to an electrophoretic display device.

従来、電気泳動表示装置としては、マイクロ隔壁構造の電気泳動方式を適用した電気泳動表示装置が知られている(例えば特許文献1参照)。このような電気泳動表示装置100は、例えば、図8に示すように、表示面をなす対向基板101と、対向基板101に対向配置された薄膜トランジスタ基板102とが設けられている。薄膜トランジスタ基板102における対向基板100に対向する内面には、マトリクス状に配列された複数の画素電極103と、画素電極103の周囲を囲って当該画素電極103に図示しない薄膜トランジスタを介して電気的に接続された信号線(走査ライン、データライン)104とが設けられている。各信号線104には、対向基板101に向けて立設する断面視略台形状の隔壁105が形成されており、この隔壁105により各画素電極103の上側領域が、隣接する画素電極103の上側領域から隔たれることになる。
一方、対向基板101における薄膜トランジスタ基板102に対向する内面には、複数の画素電極103に対向配置された対向電極106が設けられている。
Conventionally, as an electrophoretic display device, an electrophoretic display device to which an electrophoretic method having a micro partition wall structure is applied is known (for example, see Patent Document 1). For example, as shown in FIG. 8, the electrophoretic display device 100 includes a counter substrate 101 that forms a display surface, and a thin film transistor substrate 102 that is disposed to face the counter substrate 101. A plurality of pixel electrodes 103 arranged in a matrix are electrically connected to an inner surface of the thin film transistor substrate 102 facing the counter substrate 100, surrounding the pixel electrode 103 and electrically connected to the pixel electrode 103 via a thin film transistor (not shown). Signal lines (scanning lines, data lines) 104 are provided. Each signal line 104 is formed with a substantially trapezoidal partition wall 105 in a sectional view standing toward the counter substrate 101, so that the upper region of each pixel electrode 103 is located above the adjacent pixel electrode 103. You will be separated from the area.
On the other hand, on the inner surface of the counter substrate 101 that faces the thin film transistor substrate 102, a counter electrode 106 disposed to face the plurality of pixel electrodes 103 is provided.

これら対向基板101、薄膜トランジスタ基板102及び隔壁105により形成された空間内には、溶媒107が充填されている。溶媒107には、プラス帯電の黒粒子108と、マイナス帯電の白粒子109とが複数分散されている。   A space formed by the counter substrate 101, the thin film transistor substrate 102, and the partition wall 105 is filled with a solvent 107. A plurality of positively charged black particles 108 and negatively charged white particles 109 are dispersed in the solvent 107.

そして、対向電極106の電圧を、画素電極103よりも高くすると、白粒子109が対向電極106側に移動するとともに黒粒子108が画素電極103側に移動して、表示面では白色が表示されることになる(例えば図8に示す状態)。逆に対向電極106の電圧を、画素電極103よりも小さくすると、白粒子109が画素電極103側に移動するとともに黒粒子108が対向電極106側に移動して、表示面では黒色が表示されることになる。これを各画素毎に行うことで、表示面に所定の図形や文字が描画されるのである。   When the voltage of the counter electrode 106 is made higher than that of the pixel electrode 103, the white particles 109 move to the counter electrode 106 side and the black particles 108 move to the pixel electrode 103 side, and white is displayed on the display surface. (For example, the state shown in FIG. 8). Conversely, when the voltage of the counter electrode 106 is made smaller than that of the pixel electrode 103, the white particles 109 move to the pixel electrode 103 side and the black particles 108 move to the counter electrode 106 side, and black is displayed on the display surface. It will be. By performing this for each pixel, a predetermined figure or character is drawn on the display surface.

特開2007−25688号公報JP 2007-25688 A

ここで、電気泳動表示装置100を製造する際においては、薄膜トランジスタ基板102の内面に、画素電極103、信号線104及び薄膜トランジスタを形成した後に、隔壁105を形成する。その後、薄膜トランジスタ基板102の内面に、粒子108,109が分散された溶媒107を流し込み、その上に対向電極106が形成された対向基板101を重ね合わせる。このような製造工程であるために、製造上どうしても、隔壁103の上面に粒子108,109が残留してしまうといった問題があった。隔壁103の上面に粒子108,109が残留したままであると、表示したい色とは反対の色の粒子(図8においては黒粒子108a)が画素間に存在しているために、コントラスト比を低下させてしまう一因となっていた。
このため、本発明の課題は、コントラスト比の低下を抑制した電気泳動表示装置を提供することである。
Here, when the electrophoretic display device 100 is manufactured, the partition wall 105 is formed after the pixel electrode 103, the signal line 104, and the thin film transistor are formed on the inner surface of the thin film transistor substrate 102. Thereafter, a solvent 107 in which particles 108 and 109 are dispersed is poured into the inner surface of the thin film transistor substrate 102, and the counter substrate 101 on which the counter electrode 106 is formed is overlaid thereon. Due to such a manufacturing process, there is a problem that the particles 108 and 109 remain on the upper surface of the partition wall 103 in the manufacturing process. If the particles 108 and 109 remain on the upper surface of the partition wall 103, particles having a color opposite to the color to be displayed (black particles 108a in FIG. 8) exist between the pixels. It was one of the reasons for the decline.
For this reason, the subject of this invention is providing the electrophoretic display device which suppressed the fall of contrast ratio.

以上の課題を解決するため、請求項1記載の発明に係る電気泳動表示装置は、
所定の間隔で対向配置された第一の基板及び第二の基板と、
前記第一の基板に設けられた第一の電極と、
前記第二の基板に設けられた第二の電極と、
前記第一の基板及び前記第二の基板の間に配置されて、第一の電極を囲うように立設された隔壁と、を備え、
複数個の粒子が分散された溶媒が前記隔壁に囲まれた領域に充填された電気泳動表示装置であって、
前記第一の基板に形成された前記隔壁は、前記第二の基板に対向する前記隔壁の面が、凸状の曲面に形成されていることを特徴としている。
In order to solve the above problems, an electrophoretic display device according to the invention of claim 1 is provided:
A first substrate and a second substrate arranged to face each other at a predetermined interval;
A first electrode provided on the first substrate;
A second electrode provided on the second substrate;
A partition wall disposed between the first substrate and the second substrate and erected so as to surround the first electrode, and
An electrophoretic display device in which a solvent in which a plurality of particles are dispersed is filled in a region surrounded by the partition wall,
The partition formed on the first substrate is characterized in that the surface of the partition facing the second substrate is formed in a convex curved surface.

請求項2記載の発明は、請求項1に記載の電気泳動表示装置において、
前記隔壁における凸状の曲面が、対向する前記一方の基板に当接していることを特徴としている。
The invention described in claim 2 is the electrophoretic display device according to claim 1,
The convex curved surface of the partition wall is in contact with the one of the opposing substrates.

請求項3記載の発明は、請求項1に記載の電気泳動表示装置において、
前記隔壁における凸状の曲面が、対向する前記一方の基板に所定の間隔を空けるように形成されていることを特徴としている。
The invention described in claim 3 is the electrophoretic display device according to claim 1,
The convex curved surface of the partition wall is formed so as to have a predetermined interval between the one substrate facing each other.

請求項4記載の発明は、請求項3に記載の電気泳動表示装置において、
前記隔壁における凸状の曲面と、対向する前記一方の基板との間隔は、前記2種類の粒子のうち、小さい方の粒子の直径よりも小さく設定されていることを特徴としている。
The invention according to claim 4 is the electrophoretic display device according to claim 3,
An interval between the convex curved surface of the partition and the one substrate facing each other is set to be smaller than the diameter of the smaller one of the two types of particles.

請求項5記載の発明は、請求項1〜4のいずれか一項に記載の電気泳動表示装置において、
前記複数個の粒子は表面の極性と色が異なる2種類の粒子であることを特徴としている。
The invention according to claim 5 is the electrophoretic display device according to any one of claims 1 to 4,
The plurality of particles are two types of particles having different surface polarities and colors.

請求項6記載の発明は、請求項5に記載の電気泳動表示装置において、
前記2種類の粒子は、黒色粒子と白色粒子とであることを特徴としている。
The invention described in claim 6 is the electrophoretic display device according to claim 5,
The two types of particles are black particles and white particles.

請求項7記載の発明は、請求項5又は6に記載の電気泳動表示装置において、
前記溶媒は、前記2種類の粒子より低誘電率の分散媒であることを特徴としている。
The invention according to claim 7 is the electrophoretic display device according to claim 5 or 6,
The solvent is a dispersion medium having a lower dielectric constant than the two kinds of particles.

請求項8記載の発明は、請求項1〜7のいずれか一項に記載の電気泳動表示装置において、
前記第一の基板にマトリクス状に配列させて設けられた、前記第一の電極としての複数の画素電極と、
前記複数の画素電極のそれぞれに個別に電気的に接続されるように、前記第一の基板に設けられた複数の薄膜トランジスタと、
前記複数の薄膜トランジスタの行方向に延びるように前記第一の基板に設けられた走査ラインと、
前記複数の薄膜トランジスタの列方向に延びるように前記第一の基板に設けられ、前記走査ラインとともに前記画素電極を個別に囲み、前記複数の薄膜トランジスタに接続されたデータラインと、
前記第二の基板に、前記画素電極に対向して設けられた、前記第二の電極としての対向電極とを備え、
前記隔壁は、前記画素電極からなる複数の画素を個別に分離するため、前記走査ライン及び前記データライン上に立設していることを特徴としている。
The invention according to claim 8 is the electrophoretic display device according to any one of claims 1 to 7,
A plurality of pixel electrodes as the first electrode provided in a matrix on the first substrate;
A plurality of thin film transistors provided on the first substrate so as to be individually electrically connected to each of the plurality of pixel electrodes;
A scanning line provided on the first substrate so as to extend in a row direction of the plurality of thin film transistors;
A data line provided on the first substrate so as to extend in a column direction of the plurality of thin film transistors, individually surrounding the pixel electrodes together with the scanning lines, and connected to the plurality of thin film transistors;
The second substrate is provided with a counter electrode as the second electrode provided to face the pixel electrode,
The partition wall is erected on the scanning line and the data line in order to individually separate a plurality of pixels including the pixel electrode.

請求項9記載の発明は、請求項8に記載の電気泳動表示装置において、
前記隔壁に対応させて前記第一の基板上に反射防止膜が形成され、前記隔壁と前記反射防止膜との間の層に前記配線が形成されていることを特徴としている。
The invention according to claim 9 is the electrophoretic display device according to claim 8,
An antireflection film is formed on the first substrate so as to correspond to the partition, and the wiring is formed in a layer between the partition and the antireflection film.

本発明によれば、コントラスト比の低下を抑制した電気泳動表示装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the electrophoretic display device which suppressed the fall of contrast ratio can be provided.

本実施形態の電気泳動表示装置の要部構成を模式的に示した断面図である。It is sectional drawing which showed typically the principal part structure of the electrophoretic display device of this embodiment. 図1の電気泳動表示装置に備わる薄膜トランジスタ基板の要部構成を示す断面図であり、図3におけるII−II切断線から見た断面図である。It is sectional drawing which shows the principal part structure of the thin-film transistor substrate with which the electrophoretic display device of FIG. 1 is equipped, and is sectional drawing seen from the II-II cutting line in FIG. 図1の電気泳動表示装置に備わる薄膜トランジスタ基板の要部構成を示す透過平面図である。FIG. 2 is a transmission plan view illustrating a configuration of a main part of a thin film transistor substrate provided in the electrophoretic display device of FIG. 1. 図1の電気泳動表示装置の製造工程を示す説明図である。FIG. 7 is an explanatory diagram showing a manufacturing process of the electrophoretic display device of FIG. 1. 図1の電気泳動表示装置の製造工程を示す説明図である。FIG. 7 is an explanatory diagram showing a manufacturing process of the electrophoretic display device of FIG. 1. 図1の電気泳動表示装置に備わる隔壁を形成するための隔壁用フィルムの概略構成を表す分解斜視図である。It is a disassembled perspective view showing schematic structure of the film for partition for forming the partition with which the electrophoretic display device of FIG. 1 is equipped. 本実施形態の電気泳動表示装置の変形例を模式的に示した断面図である。It is sectional drawing which showed typically the modification of the electrophoretic display device of this embodiment. 従来の電気泳動表示装置の要部構成を模式的に示した断面図である。It is sectional drawing which showed typically the principal part structure of the conventional electrophoretic display device.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。   The best mode for carrying out the present invention will be described below with reference to the drawings. However, although various technically preferable limitations for carrying out the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

図1は本実施形態の電気泳動表示装置の要部構成を模式的に示した断面図である。この図1に示すように電気泳動表示装置1には、対向基板10と、上面60bが凸状の曲面に形成されている隔壁60により、対向基板10に所定の間隔で対向配置された薄膜トランジスタ基板20とが設けられている。この対向基板10が第二の基板であり、薄膜トランジスタ基板20が第一の基板である。対向基板10と薄膜トランジスタ基板20との間には、図示しない枠状のシール材により空間が形成されており、隔壁60をスペーサーとして一対の基板10,20間に空間が形成されている。この空間には、黒色粒子71と白色粒子72とが分散された溶媒70が封入されている。   FIG. 1 is a cross-sectional view schematically showing a main configuration of the electrophoretic display device of the present embodiment. As shown in FIG. 1, the electrophoretic display device 1 includes a thin film transistor substrate disposed to face the counter substrate 10 at a predetermined interval by a counter substrate 10 and a partition wall 60 having an upper surface 60 b formed in a convex curved surface. 20 is provided. The counter substrate 10 is a second substrate, and the thin film transistor substrate 20 is a first substrate. A space is formed between the counter substrate 10 and the thin film transistor substrate 20 by a frame-shaped sealing material (not shown), and a space is formed between the pair of substrates 10 and 20 using the partition wall 60 as a spacer. In this space, a solvent 70 in which black particles 71 and white particles 72 are dispersed is enclosed.

対向基板10は、例えばガラス基板から形成されている。対向基板10における薄膜トランジスタ基板20に対向する内面には対向電極11が積層されている。対向電極11は例えばITO(Indium Tin Oxide;錫ドープ酸化インジウム)から形成されている。   The counter substrate 10 is made of, for example, a glass substrate. A counter electrode 11 is laminated on the inner surface of the counter substrate 10 facing the thin film transistor substrate 20. The counter electrode 11 is made of, for example, ITO (Indium Tin Oxide).

溶媒70には、表面の極性と色とが異なる2種類の粒子が複数分散されている。2種類の粒子のうち、1種類は例えばカーボンからなるプラス帯電の黒粒子71であり、他の1種類は例えばTiO(酸化チタン)からなるマイナス帯電の白粒子72である。ここで、黒粒子71の直径は5.0μm以下であり、白粒子72の直径は0.3μm以下である。そして、溶媒70としては、黒粒子71、白粒子72よりも低誘電率の分散媒が用いられている。 In the solvent 70, a plurality of two types of particles having different surface polarities and colors are dispersed. Of the two types of particles, one type is a positively charged black particle 71 made of, for example, carbon, and the other type is a negatively charged white particle 72 made of, for example, TiO 2 (titanium oxide). Here, the diameter of the black particles 71 is 5.0 μm or less, and the diameter of the white particles 72 is 0.3 μm or less. As the solvent 70, a dispersion medium having a dielectric constant lower than that of the black particles 71 and the white particles 72 is used.

次に、薄膜トランジスタ基板20について図2及び図3を参照して詳細に説明する。図3は薄膜トランジスタ基板20の要部構成を示す透過平面図である。なお、図2は、図3におけるII−II断面図である。   Next, the thin film transistor substrate 20 will be described in detail with reference to FIGS. FIG. 3 is a transmission plan view showing the main configuration of the thin film transistor substrate 20. 2 is a cross-sectional view taken along the line II-II in FIG.

まず、図3を参照して、薄膜トランジスタ基板20の平面的な構造について説明する。薄膜トランジスタ基板20はガラス等から形成されており、この上面には複数の走査ライン22及び複数のデータライン23が互いに交差するように形成されている。この場合、複数の走査ライン22は行方向に延びて設けられ、複数のデータライン23は列方向に延びて設けられている。   First, a planar structure of the thin film transistor substrate 20 will be described with reference to FIG. The thin film transistor substrate 20 is made of glass or the like, and a plurality of scanning lines 22 and a plurality of data lines 23 are formed on the upper surface so as to intersect each other. In this case, the plurality of scanning lines 22 are provided extending in the row direction, and the plurality of data lines 23 are provided extending in the column direction.

薄膜トランジスタ基板20上において走査ライン22とデータライン23とで囲まれた各領域内には一部が切り欠かれた略方形状の画素電極24が設けられている。これにより、薄膜トランジスタ基板20上に、複数の画素電極24がマトリクス状に配列される。各画素電極24の切欠部241には、スイッチング素子としての薄膜トランジスタ25が配置されている。この薄膜トランジスタ25を介して、画素電極24が走査ライン22及びデータライン23に電気的に接続されている。   On each thin film transistor substrate 20, a substantially rectangular pixel electrode 24 with a part cut away is provided in each region surrounded by the scanning line 22 and the data line 23. Thereby, the plurality of pixel electrodes 24 are arranged in a matrix on the thin film transistor substrate 20. A thin film transistor 25 as a switching element is disposed in the notch 241 of each pixel electrode 24. The pixel electrode 24 is electrically connected to the scanning line 22 and the data line 23 through the thin film transistor 25.

そして、走査ライン22及びデータライン23上には、対向基板10に向けて立設する隔壁60が形成されている。この隔壁60により、画素電極24からなる複数の画素が個別に分離されることになる。   A partition wall 60 is formed on the scanning line 22 and the data line 23 so as to stand toward the counter substrate 10. By the partition wall 60, a plurality of pixels including the pixel electrode 24 are individually separated.

また、薄膜トランジスタ基板20上には複数の補助容量ライン26が設けられている。補助容量ライン26は、画素電極24の図における下辺を除く3辺に重なるように形成されている。   A plurality of auxiliary capacitance lines 26 are provided on the thin film transistor substrate 20. The auxiliary capacitance line 26 is formed so as to overlap three sides excluding the lower side of the pixel electrode 24 in the drawing.

次に、薄膜トランジスタ基板20の断面構造について説明する。
図2に示すように、対向基板10に対向する薄膜トランジスタ基板20の内面には、CrO(酸化クロム)からなる反射防止膜80が走査ライン22及びデータライン23のそれぞれに対向するように形成されている。この反射防止膜80は、走査ライン22及びデータライン23が形成される領域よりも拡幅に形成されている。なお、反射防止膜80は、CrO以外にも、例えば感光性ブラックポリイミド等の感光性樹脂から形成されていてもよい。
Next, a cross-sectional structure of the thin film transistor substrate 20 will be described.
As shown in FIG. 2, an antireflection film 80 made of CrO 2 (chromium oxide) is formed on the inner surface of the thin film transistor substrate 20 facing the counter substrate 10 so as to face the scanning line 22 and the data line 23. ing. The antireflection film 80 is formed wider than the region where the scanning lines 22 and the data lines 23 are formed. The antireflection film 80 may be formed of a photosensitive resin such as photosensitive black polyimide other than CrO 2 .

また、薄膜トランジスタ基板20の内面側には、その所定の箇所にCr(クロム)等からなるゲート電極29及び当該ゲート電極29に接続された走査ライン22が形成されている。ゲート電極29及び走査ライン22は反射防止膜80上に形成される。ゲート電極29は、薄膜トランジスタ25をなす箇所に配置されている。また、薄膜トランジスタ基板20の内面側における他の所定の箇所には、Cr等からなるゲート配線29aと、ゲート配線29aを覆うITO(酸化インジウムスズ)等からなる補助容量ライン26とが形成されている。ゲート配線29aは、反射防止膜80上に形成されていて、補助容量ライン26は、これらゲート配線29a及び反射防止膜80の両者を覆うように形成されている。
そして、薄膜トランジスタ基板20には、ゲート電極29、走査ライン22及び補助容量ライン26を覆うように、例えば酸化シリコン又は窒化シリコン等からなるゲート絶縁膜30が形成されている。これにより、ゲート電極29がゲート絶縁膜30の下層側に配置されることになる。
On the inner surface side of the thin film transistor substrate 20, a gate electrode 29 made of Cr (chromium) or the like and a scanning line 22 connected to the gate electrode 29 are formed at predetermined positions. The gate electrode 29 and the scanning line 22 are formed on the antireflection film 80. The gate electrode 29 is disposed at a location forming the thin film transistor 25. In addition, a gate wiring 29a made of Cr or the like and an auxiliary capacitance line 26 made of ITO (indium tin oxide) or the like covering the gate wiring 29a are formed at other predetermined locations on the inner surface side of the thin film transistor substrate 20. . The gate wiring 29a is formed on the antireflection film 80, and the auxiliary capacitance line 26 is formed so as to cover both the gate wiring 29a and the antireflection film 80.
In addition, a gate insulating film 30 made of, for example, silicon oxide or silicon nitride is formed on the thin film transistor substrate 20 so as to cover the gate electrode 29, the scanning line 22, and the auxiliary capacitance line 26. As a result, the gate electrode 29 is disposed on the lower layer side of the gate insulating film 30.

ゲート絶縁膜30の上面におけるゲート電極29上方には、例えば真性アモルファスシリコン等の半導体からなる半導体薄膜31が形成されている。この半導体薄膜31の上面ほぼ中央部には窒化シリコン等からなるチャネル保護膜32が設けられている。チャネル保護膜32の上面両側及びその両側における半導体薄膜31の上面にはn型アモルファスシリコン等からなるオーミックコンタクト層33,34が設けられている。   A semiconductor thin film 31 made of a semiconductor such as intrinsic amorphous silicon is formed above the gate electrode 29 on the upper surface of the gate insulating film 30. A channel protective film 32 made of silicon nitride or the like is provided at substantially the center of the upper surface of the semiconductor thin film 31. Ohmic contact layers 33 and 34 made of n-type amorphous silicon or the like are provided on both sides of the upper surface of the channel protective film 32 and the upper surface of the semiconductor thin film 31 on both sides thereof.

オーミックコンタクト層33,34の上面には、例えばCrからなるソース電極35及びドレイン電極36が設けられている。これによりゲート絶縁膜30の上層側にソース電極35及びドレイン電極36が配置されることになる。ここで、薄膜トランジスタ25は、逆スタガ型であり、ゲート電極29、ゲート絶縁膜30、半導体薄膜31、チャネル保護膜32、オーミックコンタクト層33,34、ソース電極35及びドレイン電極36により構成されている。   On the upper surfaces of the ohmic contact layers 33 and 34, a source electrode 35 and a drain electrode 36 made of, for example, Cr are provided. As a result, the source electrode 35 and the drain electrode 36 are disposed on the upper layer side of the gate insulating film 30. Here, the thin film transistor 25 is an inverted stagger type, and includes a gate electrode 29, a gate insulating film 30, a semiconductor thin film 31, a channel protective film 32, ohmic contact layers 33 and 34, a source electrode 35 and a drain electrode 36. .

また、ゲート絶縁膜30の上面におけるデータライン23の形成領域にも、例えば真性アモルファスシリコン等の半導体からなる半導体薄膜37が形成されている。半導体薄膜37の上面には、n型アモルファスシリコン等からなるオーミックコンタクト層38が設けられている。そしてオーミックコンタクト層38の上面には、クロム等からなるドレイン膜39が形成されている。このドレイン膜39がデータライン23をなす。   A semiconductor thin film 37 made of a semiconductor such as intrinsic amorphous silicon is also formed in the formation region of the data line 23 on the upper surface of the gate insulating film 30. An ohmic contact layer 38 made of n-type amorphous silicon or the like is provided on the upper surface of the semiconductor thin film 37. A drain film 39 made of chromium or the like is formed on the upper surface of the ohmic contact layer 38. This drain film 39 forms the data line 23.

そして、薄膜トランジスタ25や、データライン23の上層側には、これら薄膜トランジスタ25及びデータライン23を覆うように酸化シリコン等からなる層間絶縁膜としてのオーバーコート膜50が形成されている。このオーバーコート膜50におけるソース電極35の上面にはコンタクトホール40が形成されている。具体的には、コンタクトホール40は、ソース電極35におけるチャネル保護膜32から離間した部分の上面に対して形成されている。   An overcoat film 50 as an interlayer insulating film made of silicon oxide or the like is formed on the thin film transistor 25 and the data line 23 so as to cover the thin film transistor 25 and the data line 23. A contact hole 40 is formed on the upper surface of the source electrode 35 in the overcoat film 50. Specifically, the contact hole 40 is formed on the upper surface of a portion of the source electrode 35 that is separated from the channel protective film 32.

オーバーコート膜50の上面における所定の箇所には、図2及び図3に示すように、ITO等からなる透明性の画素電極24が、コンタクトホール40を介してソース電極35と補助容量ライン26とを電気的に接続するように形成されている。   As shown in FIGS. 2 and 3, a transparent pixel electrode 24 made of ITO or the like is provided at a predetermined position on the upper surface of the overcoat film 50 through the contact hole 40, the source electrode 35, the auxiliary capacitance line 26, and the like. Are electrically connected.

そして、薄膜トランジスタ基板20には、走査ライン22及びデータライン23上から対向基板10に向けて立設する隔壁60が、例えば感光性アクリル等の感光性樹脂により形成されている。隔壁60の底辺部60aは、走査ライン22及びデータライン23を覆うように、これらライン22,23の幅よりも拡幅に形成されている。また、隔壁60は、上部に向かうほど徐々に幅が狭くなるテーパー形状に形成されている。そして、隔壁60の上面60b、すなわち対向基板10に対向する面は、凸状の曲面に形成されている。そして、隔壁60の上面60bの先端は、対向基板10に当接している。   In the thin film transistor substrate 20, a partition wall 60 standing from the scanning line 22 and the data line 23 toward the counter substrate 10 is formed of a photosensitive resin such as photosensitive acrylic. The bottom 60 a of the partition wall 60 is formed wider than the widths of the lines 22 and 23 so as to cover the scanning lines 22 and the data lines 23. In addition, the partition wall 60 is formed in a tapered shape whose width gradually decreases toward the top. The upper surface 60b of the partition wall 60, that is, the surface facing the counter substrate 10 is formed as a convex curved surface. The tip of the upper surface 60 b of the partition wall 60 is in contact with the counter substrate 10.

次に、電気泳動表示装置1の製造方法について図4〜図6を参照して説明する。
まず、図4(a)に示す通り、薄膜トランジスタ基板20の内面に対して、所定箇所に酸化クロムを成膜し、反射防止膜80を形成する。
そして、図4(b)に示す通り、反射防止膜80の所定箇所に、Crを成膜して、ゲート電極29、走査ライン22及びゲート配線29aを形成する。
Next, a manufacturing method of the electrophoretic display device 1 will be described with reference to FIGS.
First, as shown in FIG. 4A, a chromium oxide film is formed at a predetermined position on the inner surface of the thin film transistor substrate 20 to form an antireflection film 80.
Then, as shown in FIG. 4B, Cr is deposited at a predetermined location of the antireflection film 80 to form the gate electrode 29, the scanning line 22, and the gate wiring 29a.

その後、図4(c)に示す通り、ゲート配線29aを覆うようにITOを成膜して、補助容量ライン26を形成する。
次いで、図4(d)に示す通り、ゲート電極29、走査ライン22及び補助容量ライン26を覆うように、例えば酸化シリコン又は窒化シリコン等を成膜して、ゲート絶縁膜30を形成する。ゲート絶縁膜30の形成後には、その上面に真性アモルファスシリコン31aを成膜する。さらに、真性アモルファスシリコン31aの形成後は、その上面の所定箇所に、窒化シリコン等を成膜してチャネル保護膜32を形成する。
Thereafter, as shown in FIG. 4C, an ITO film is formed so as to cover the gate wiring 29a, and the auxiliary capacitance line 26 is formed.
Next, as shown in FIG. 4D, for example, silicon oxide or silicon nitride is formed to cover the gate electrode 29, the scanning line 22, and the auxiliary capacitance line 26, thereby forming the gate insulating film 30. After the gate insulating film 30 is formed, an intrinsic amorphous silicon 31a is formed on the upper surface thereof. Further, after the formation of the intrinsic amorphous silicon 31a, a channel protective film 32 is formed by depositing silicon nitride or the like at a predetermined position on the upper surface thereof.

また、図5(a)に示す通り、周知のエッチング法等を用いて真性アモルファスシリコン31aの不要な部分を除去し、半導体薄膜31、37を形成する。除去後においては、所定箇所にn型アモルファスシリコン等を成膜して、オーミックコンタクト層33,34,38を形成し、そのオーミックコンタクト層33,34,38上にCrを成膜して、ソース電極35、ドレイン電極36及びドレイン膜39を形成する。これにより、薄膜トランジスタ25及びデータライン23が形成される。   Further, as shown in FIG. 5A, unnecessary portions of the intrinsic amorphous silicon 31a are removed by using a well-known etching method or the like, and semiconductor thin films 31 and 37 are formed. After the removal, n-type amorphous silicon or the like is formed at a predetermined location to form ohmic contact layers 33, 34, and 38, and Cr is formed on the ohmic contact layers 33, 34, and 38 to form a source. An electrode 35, a drain electrode 36, and a drain film 39 are formed. Thereby, the thin film transistor 25 and the data line 23 are formed.

図5(b)に示す通り、薄膜トランジスタ25及びデータライン23の上層側に、酸化シリコン等を成膜し、オーバーコート膜50を形成する。その後、オーバーコート膜50の所定箇所を周知のエッチング法により除去し、コンタクトホール40を形成する。
そして、図5(c)に示す通り、オーバーコート膜50の上面における所定の箇所に、ITOを成膜して画素電極24を形成する。
As shown in FIG. 5B, an overcoat film 50 is formed by depositing silicon oxide or the like on the upper layer side of the thin film transistor 25 and the data line 23. Thereafter, a predetermined portion of the overcoat film 50 is removed by a known etching method to form a contact hole 40.
Then, as shown in FIG. 5C, ITO is formed at a predetermined location on the upper surface of the overcoat film 50 to form the pixel electrode 24.

薄膜トランジスタ基板20が完成すると、薄膜トランジスタ基板20上に隔壁60を形成する。具体的には、図6に示す隔壁用フィルム61を用いて隔壁60を形成する。図6では各層が剥離した状態を示しているが、実際には隔壁用フィルム61は、支持フィルム62、レジストフィルム63及びカバーフィルム64が積層されて形成されている。例えば、支持フィルム62はPET等の樹脂フィルムから形成されていて、カバーフィルム64はOPP等の樹脂フィルムから形成されている。そして、レジストフィルム63は、隔壁60をなす感光性アクリル等の感光性樹脂により形成されていて、一方の面に支持フィルム62が貼付され、他方の面にカバーフィルム64が貼付されている。
この隔壁用フィルム61を用いて隔壁60を形成するには、まずカバーフィルム64を剥がして、薄膜トランジスタ基板20上にレジストフィルム63を貼り合わせる。その状態のままレジストフィルム63を露光し、感光性アクリルを薄膜トランジスタ基板20の所定位置に転写する。転写後、支持フィルム62を剥がしてから、レジストフィルム63を現像して、薄膜トランジスタ基板20に転写された以外の部分を除去する。そして、薄膜トランジスタ基板20上に転写された感光性アクリルに対してポストベークを施し、密着性を高めることで、図2に示すように隔壁60が形成される。
なお、隔壁60の上面60bを凸となる曲面にするには、隔壁60の形成時に、オーバー露光或いはオーバーエッチングを施すことで、隔壁60の上部の角が除去されて上面60bが凸となる曲面となる。
When the thin film transistor substrate 20 is completed, a partition wall 60 is formed on the thin film transistor substrate 20. Specifically, the partition wall 60 is formed using the partition wall film 61 shown in FIG. Although FIG. 6 shows a state where each layer is peeled off, the partition film 61 is actually formed by laminating a support film 62, a resist film 63, and a cover film 64. For example, the support film 62 is formed from a resin film such as PET, and the cover film 64 is formed from a resin film such as OPP. The resist film 63 is formed of a photosensitive resin such as photosensitive acrylic forming the partition wall 60. A support film 62 is attached to one surface, and a cover film 64 is attached to the other surface.
In order to form the partition wall 60 using the partition wall film 61, first, the cover film 64 is peeled off, and the resist film 63 is bonded onto the thin film transistor substrate 20. The resist film 63 is exposed in this state, and the photosensitive acrylic is transferred to a predetermined position on the thin film transistor substrate 20. After the transfer, the support film 62 is peeled off, and then the resist film 63 is developed to remove portions other than those transferred to the thin film transistor substrate 20. Then, the photosensitive acrylic transferred onto the thin film transistor substrate 20 is post-baked to improve the adhesion, whereby the partition wall 60 is formed as shown in FIG.
In addition, in order to make the upper surface 60b of the partition wall 60 a convex curved surface, when the partition wall 60 is formed, by performing overexposure or overetching, the upper corner of the partition wall 60 is removed and the upper surface 60b is convex. It becomes.

隔壁60の形成後においては、黒粒子71、白粒子72が複数分散された溶媒70を、隔壁60により囲まれた複数の領域に注入する。ここで、溶媒70の注入時に、隔壁60上に載りそうな黒粒子71、白粒子72は、隔壁60の上面60bの曲面に沿って下方に流れていく。これにより、隔壁60の上部に残存する粒子量が低減される。
注入後、対向電極11と画素電極24とが対向するように対向基板10を薄膜トランジスタ基板20上に配置し、図示しない枠状のシール材により貼接し、封止する。ここでも、溶媒70の注入時に、隔壁60上に載った黒粒子71、白粒子72は、隔壁60と対向基板10の内面を当接する過程おいて、曲面60bに沿って排除され、黒粒子71よりも粒子径が小さな白粒子72が僅かに隔壁60の上面60bの曲面の先端部分と対向基板10の間に挟持されて残るに過ぎない。これにより、隔壁60と対向基板10が当接する(図1参照)。
After the partition wall 60 is formed, a solvent 70 in which a plurality of black particles 71 and white particles 72 are dispersed is injected into a plurality of regions surrounded by the partition wall 60. Here, when the solvent 70 is injected, the black particles 71 and the white particles 72 that are likely to be placed on the partition wall 60 flow downward along the curved surface of the upper surface 60 b of the partition wall 60. Thereby, the amount of particles remaining in the upper part of the partition wall 60 is reduced.
After the implantation, the counter substrate 10 is arranged on the thin film transistor substrate 20 so that the counter electrode 11 and the pixel electrode 24 face each other, and is bonded and sealed with a frame-shaped sealing material (not shown). Also here, when the solvent 70 is injected, the black particles 71 and the white particles 72 placed on the partition wall 60 are excluded along the curved surface 60 b in the process of contacting the partition wall 60 and the inner surface of the counter substrate 10, and the black particle 71. The white particles 72 having a smaller particle diameter are only slightly sandwiched between the front end of the curved surface of the upper surface 60 b of the partition wall 60 and the counter substrate 10 and remain. Thereby, the partition wall 60 and the counter substrate 10 come into contact with each other (see FIG. 1).

次に、本実施形態の電気泳動表示装置1の作用について説明する。なお、電気泳動表示装置1においては、表示面が薄膜トランジスタ基板20の外面20aとなっており、視認する方向は図1における矢印方向となる。
そして、対向電極11の電圧を、画素電極24よりも高くすると、白粒子72が対向電極11側に移動するとともに黒粒子71が画素電極24側に移動して、表示面では黒色が表示されることになる(例えば図1に示す状態)。逆に対向電極11の電圧を、画素電極24よりも小さくすると、白粒子72が画素電極24側に移動するとともに黒粒子71が対向電極11側に移動して、表示面では白色が表示されることになる。これを各画素毎に行うことで、表示面に所定の図形や文字が描画されるのである。
Next, the operation of the electrophoretic display device 1 of the present embodiment will be described. In the electrophoretic display device 1, the display surface is the outer surface 20a of the thin film transistor substrate 20, and the viewing direction is the arrow direction in FIG.
When the voltage of the counter electrode 11 is made higher than that of the pixel electrode 24, the white particles 72 move to the counter electrode 11 side and the black particles 71 move to the pixel electrode 24 side, and black is displayed on the display surface. (For example, the state shown in FIG. 1). Conversely, when the voltage of the counter electrode 11 is made smaller than that of the pixel electrode 24, the white particles 72 move to the pixel electrode 24 side and the black particles 71 move to the counter electrode 11 side, and white is displayed on the display surface. It will be. By performing this for each pixel, a predetermined figure or character is drawn on the display surface.

ところで、上述したように製造後においては隔壁60の上面60bに黒粒子71及び白粒子72がほとんど残存していないが、図1に示すように僅かではあるものの隔壁60の上面60bに黒粒子71、白粒子72が残存してしまって、対向基板10に挟まれた状態となっている。この電気泳動表示装置1においては、薄膜トランジスタ基板20の外面20aが表示面となっているために、表示したい色とは反対の色の粒子(図1においては白粒子72)が画素間にあったとしても、当該粒子が表示面から観察されることを防止し、コントラスト比の低下を防止することができる。
なお、一般的に薄膜トランジスタ基板20の外面20aを表示面とした場合は、走査ライン22やデータライン23が鏡面反射を生じてしまって、映り込みが激しくなってしまう。このため、本実施形態の電気泳動表示装置1では、走査ライン22及びデータライン23と、薄膜トランジスタ基板20との間に、反射防止膜80が走査ライン22及びデータライン23に重なるように介在しているので、表示面側から視認したとしても、前述した映り込みを防止することができる。
By the way, as described above, the black particles 71 and the white particles 72 hardly remain on the upper surface 60b of the partition wall 60 after the manufacture, but the black particles 71 on the upper surface 60b of the partition wall 60 are small as shown in FIG. The white particles 72 remain and are sandwiched between the counter substrates 10. In the electrophoretic display device 1, since the outer surface 20 a of the thin film transistor substrate 20 is a display surface, even if particles having a color opposite to the color to be displayed (white particles 72 in FIG. 1) exist between the pixels. The particles can be prevented from being observed from the display surface, and the contrast ratio can be prevented from decreasing.
In general, when the outer surface 20a of the thin film transistor substrate 20 is used as a display surface, the scanning line 22 and the data line 23 cause specular reflection, and the reflection becomes intense. For this reason, in the electrophoretic display device 1 of the present embodiment, the antireflection film 80 is interposed between the scan line 22 and the data line 23 and the thin film transistor substrate 20 so as to overlap the scan line 22 and the data line 23. Therefore, even when viewed from the display surface side, the above-described reflection can be prevented.

以上のように、本実施形態によれば、映り込みを抑えつつ、コントラスト比の低下を防止可能な電気泳動表示装置1を提供することができる。   As described above, according to the present embodiment, it is possible to provide the electrophoretic display device 1 that can prevent a reduction in contrast ratio while suppressing reflection.

また、走査ライン22及びデータライン23が形成される領域よりも反射防止膜80が拡幅に形成されているので、走査ライン22及びデータライン23に位置ズレがあったとしても、確実に反射防止膜80で表示面側を覆うことができる。   In addition, since the antireflection film 80 is formed wider than the area where the scanning lines 22 and the data lines 23 are formed, even if the scanning lines 22 and the data lines 23 are misaligned, the antireflection film is surely formed. 80 can cover the display surface side.

また、隔壁60の上面60bと対向基板10とが当接しているので、隔壁60の上面60b上に粒子71,72が残存しにくくなり、対向基板10と薄膜トランジスタ基板20の間隔が一定に保たれるので、画素同士のコントラストむらを抑えることができる。   Further, since the upper surface 60b of the partition wall 60 and the counter substrate 10 are in contact with each other, the particles 71 and 72 are less likely to remain on the upper surface 60b of the partition wall 60, and the distance between the counter substrate 10 and the thin film transistor substrate 20 is kept constant. Therefore, unevenness in contrast between pixels can be suppressed.

なお、本発明は上記実施形態に限らず適宜変更可能である。
例えば、本実施形態では、隔壁60の上面60bと対向基板10とが当接している場合を例示して説明したが、隔壁60の上面60bと対向基板10とが所定の間隔を空けていてもよい。この場合、隔壁60の上面60bと対向基板10との間隔は、2種類の粒子71,72のうち、小さい方の粒子(本実施形態では白粒子72)の直径よりも小さく設定されていることが好ましい。これにより、隔壁60の上面60b上に粒子71,72が残存しにくくなり、コントラスト比の低下をより抑えることができる。所定の間隔を空けるには、隔壁60の高さより大きな所定の粒子径のスペーサー(ビーズ等)をシール剤に混合すればよい。
Note that the present invention is not limited to the above embodiment, and can be modified as appropriate.
For example, in the present embodiment, the case where the upper surface 60b of the partition wall 60 and the counter substrate 10 are in contact with each other has been described as an example. However, even if the upper surface 60b of the partition wall 60 and the counter substrate 10 are spaced apart from each other. Good. In this case, the distance between the upper surface 60b of the partition wall 60 and the counter substrate 10 is set to be smaller than the diameter of the smaller one of the two types of particles 71 and 72 (white particles 72 in the present embodiment). Is preferred. Thereby, the particles 71 and 72 are less likely to remain on the upper surface 60b of the partition wall 60, and the reduction in contrast ratio can be further suppressed. In order to leave a predetermined interval, a spacer (beads or the like) having a predetermined particle diameter larger than the height of the partition wall 60 may be mixed with the sealant.

また、本実施形態では、対向基板10及び薄膜トランジスタ基板20がガラス基板から形成されている場合を例示して説明したが、これら基板10,20の少なくとも一方を例えばPET基板等のフレキシブル基板から形成してもよい。例えば、対向基板10がフレキシブルな基板である場合を考えると、対向基板10の撓みによって隔壁60と対向基板10との間に流路が開いてしまう。これは、電気泳動表示装置を立てかけたときに顕著に発生する現象である。この現象時においては、図8に示すように従来の電気泳動表示装置100では、隔壁105の上部に、流路となる隙間より粒子径が大きい黒粒子108aが大量に残存してしまい、黒表示ムラやスジが発生してしまう問題があった。しかしながら、本実施形態の電気泳動表示装置1であると、図1に示すように隔壁60の上面60bが凸となる曲面であるので、粒子71,72自体が隔壁60の上部の画素間に残存しにくくなっている。これにより、一対の基板10,20の少なくとも一方がフレキシブルな基板から形成された場合であっても、黒表示ムラやスジの発生を抑制することができる。
そして、対向基板10及び薄膜トランジスタ基板20の両者がフレキシブル基板から形成されていると、表示部分全体がフレキシブルな電気泳動表示装置に対しても、黒表示ムラや黒いスジの発生を抑制することができる。
In the present embodiment, the case where the counter substrate 10 and the thin film transistor substrate 20 are formed from a glass substrate has been described as an example. However, at least one of the substrates 10 and 20 is formed from a flexible substrate such as a PET substrate. May be. For example, considering the case where the counter substrate 10 is a flexible substrate, the flow path opens between the partition wall 60 and the counter substrate 10 due to the bending of the counter substrate 10. This is a phenomenon that occurs remarkably when the electrophoretic display device is stood. At the time of this phenomenon, as shown in FIG. 8, in the conventional electrophoretic display device 100, a large amount of black particles 108a having a particle diameter larger than the gap serving as the flow path remain in the upper part of the partition wall 105, and black display is performed. There was a problem that unevenness and streaks occurred. However, in the electrophoretic display device 1 of the present embodiment, since the upper surface 60b of the partition wall 60 is a convex curved surface as shown in FIG. 1, the particles 71 and 72 themselves remain between the pixels above the partition wall 60. It is difficult to do. Thereby, even when at least one of the pair of substrates 10 and 20 is formed of a flexible substrate, it is possible to suppress the occurrence of black display unevenness and stripes.
If both the counter substrate 10 and the thin film transistor substrate 20 are formed of a flexible substrate, it is possible to suppress the occurrence of black display unevenness and black stripes even in an electrophoretic display device in which the entire display portion is flexible. .

そして、本実施形態の電気泳動表示装置1では、表示面が薄膜トランジスタ基板20の外面20aである場合を例示したが、例えば図7に示す電気泳動表示装置1Aのように表示面を対向基板10の外面10aとしてもよい。こうした場合においても、隔壁60と対向基板10との間に粒子71,72がほとんど残存していないために、表示したい色とは反対の色の粒子(図7においては黒粒子71)が画素間に存在しにくくなる。したがって、対向基板10の外面10aを表示面としたとしても、コントラスト比の低下を抑制することができる。さらに、対向基板10の外面10aを表示面とした場合には、走査ライン22やデータライン23が裏面側となるために、これらライン22,23の鏡面反射を考慮する必要もなくなる。つまり、反射防止膜80を省略することができ、製造コストを削減することが可能となる。   In the electrophoretic display device 1 of the present embodiment, the case where the display surface is the outer surface 20a of the thin film transistor substrate 20 is illustrated. However, for example, the display surface is the same as that of the counter substrate 10 as in the electrophoretic display device 1A illustrated in FIG. It is good also as the outer surface 10a. Even in such a case, since the particles 71 and 72 hardly remain between the partition wall 60 and the counter substrate 10, particles having a color opposite to the color desired to be displayed (black particles 71 in FIG. 7) are present between the pixels. It becomes difficult to exist. Therefore, even if the outer surface 10a of the counter substrate 10 is used as a display surface, a reduction in contrast ratio can be suppressed. Further, when the outer surface 10a of the counter substrate 10 is used as a display surface, the scanning lines 22 and the data lines 23 are on the back surface side, so that it is not necessary to consider the specular reflection of these lines 22 and 23. That is, the antireflection film 80 can be omitted, and the manufacturing cost can be reduced.

1 電気泳動表示装置
10 対向基板(第二の基板)
10a 外面
11 対向電極(第二の電極)
20 薄膜トランジスタ基板(第一の基板)
20a 外面
22 走査ライン
23 データライン
24 画素電極(第一の電極)
25 薄膜トランジスタ
26 補助容量ライン
29 ゲート電極
29a ゲート配線
30 ゲート絶縁膜
31 半導体薄膜
31a 真性アモルファスシリコン
32 チャネル保護膜
33,34 オーミックコンタクト層
35 ソース電極
36 ドレイン電極
37 半導体薄膜
38 オーミックコンタクト層
39 ドレイン膜
40 コンタクトホール
50 オーバーコート膜
60 隔壁
60a 底辺部
60b 上面(凸状の曲面)
61 隔壁用フィルム
62 支持フィルム
63 レジストフィルム
64 カバーフィルム
70 溶媒
71 黒粒子
72 白粒子
80 反射防止膜
241 切欠部
1 Electrophoretic display device 10 Counter substrate (second substrate)
10a outer surface 11 counter electrode (second electrode)
20 Thin film transistor substrate (first substrate)
20a outer surface 22 scanning line 23 data line 24 pixel electrode (first electrode)
25 Thin Film Transistor 26 Auxiliary Capacitor Line 29 Gate Electrode 29a Gate Wiring 30 Gate Insulating Film 31 Semiconductor Thin Film 31a Intrinsic Amorphous Silicon 32 Channel Protection Film 33, 34 Ohmic Contact Layer 35 Source Electrode 36 Drain Electrode 37 Semiconductor Thin Film 38 Ohmic Contact Layer 39 Drain Film 40 Contact hole 50 Overcoat film 60 Partition 60a Bottom side 60b Upper surface (convex curved surface)
61 Film for partition 62 Support film 63 Resist film 64 Cover film 70 Solvent 71 Black particle 72 White particle 80 Antireflection film 241 Notch

Claims (9)

所定の間隔で対向配置された第一の基板及び第二の基板と、
前記第一の基板に設けられた第一の電極と、
前記第二の基板に設けられた第二の電極と、
前記第一の基板及び前記第二の基板の間に配置されて、第一の電極を囲うように立設された隔壁と、を備え、
複数個の粒子が分散された溶媒が前記隔壁に囲まれた領域に充填された電気泳動表示装置であって、
前記第一の基板に形成された前記隔壁は、前記第二の基板に対向する前記隔壁の面が、凸状の曲面に形成されていることを特徴とする電気泳動表示装置。
A first substrate and a second substrate arranged to face each other at a predetermined interval;
A first electrode provided on the first substrate;
A second electrode provided on the second substrate;
A partition wall disposed between the first substrate and the second substrate and erected so as to surround the first electrode, and
An electrophoretic display device in which a solvent in which a plurality of particles are dispersed is filled in a region surrounded by the partition wall,
The electrophoretic display device, wherein the partition wall formed on the first substrate has a convex curved surface on the surface of the partition wall facing the second substrate.
前記隔壁における凸状の曲面が、対向する前記一方の基板に当接していることを特徴とする請求項1に記載の電気泳動表示装置。   The electrophoretic display device according to claim 1, wherein a convex curved surface of the partition wall is in contact with the one of the opposing substrates. 前記隔壁における凸状の曲面が、対向する前記一方の基板に所定の間隔を空けるように形成されていることを特徴とする請求項1に記載の電気泳動表示装置。   2. The electrophoretic display device according to claim 1, wherein the convex curved surface of the partition is formed so as to be spaced apart from the one of the opposing substrates. 前記隔壁における凸状の曲面と、対向する前記一方の基板との間隔は、前記2種類の粒子のうち、小さい方の粒子の直径よりも小さく設定されていることを特徴とする請求項3に記載の電気泳動表示装置。   The distance between the convex curved surface of the partition and the one substrate facing each other is set smaller than the diameter of the smaller one of the two types of particles. The electrophoretic display device described. 前記複数個の粒子は表面の極性と色が異なる2種類の粒子であることを特徴とする請求項1〜4のいずれか一項に記載の電気泳動表示装置。   The electrophoretic display device according to claim 1, wherein the plurality of particles are two types of particles having different surface polarities and colors. 前記2種類の粒子は、黒色粒子と白色粒子とであることを特徴とする請求項5に電気泳動表示装置。   6. The electrophoretic display device according to claim 5, wherein the two kinds of particles are black particles and white particles. 前記溶媒は、前記2種類の粒子より低誘電率の分散媒であることを特徴とする請求項5又は6に記載の電気泳動表示装置。   The electrophoretic display device according to claim 5, wherein the solvent is a dispersion medium having a lower dielectric constant than the two types of particles. 前記第一の基板にマトリクス状に配列させて設けられた、前記第一の電極としての複数の画素電極と、
前記複数の画素電極のそれぞれに個別に電気的に接続されるように、前記第一の基板に設けられた複数の薄膜トランジスタと、
前記複数の薄膜トランジスタの行方向に延びるように前記第一の基板に設けられた走査ラインと、
前記複数の薄膜トランジスタの列方向に延びるように前記第一の基板に設けられ、前記走査ラインとともに前記画素電極を個別に囲み、前記複数の薄膜トランジスタに接続されたデータラインと、
前記第二の基板に、前記画素電極に対向して設けられた、前記第二の電極としての対向電極とを備え、
前記隔壁は、前記画素電極からなる複数の画素を個別に分離するため、前記走査ライン及び前記データライン上に立設していることを特徴とする請求項1〜7のいずれか一項に記載の電気泳動表示装置。
A plurality of pixel electrodes as the first electrode provided in a matrix on the first substrate;
A plurality of thin film transistors provided on the first substrate so as to be individually electrically connected to each of the plurality of pixel electrodes;
A scanning line provided on the first substrate so as to extend in a row direction of the plurality of thin film transistors;
A data line provided on the first substrate so as to extend in a column direction of the plurality of thin film transistors, individually surrounding the pixel electrodes together with the scanning lines, and connected to the plurality of thin film transistors;
The second substrate is provided with a counter electrode as the second electrode provided to face the pixel electrode,
8. The partition wall according to claim 1, wherein the partition wall is erected on the scan line and the data line in order to individually separate a plurality of pixels including the pixel electrode. 9. Electrophoretic display device.
前記隔壁に対応させて前記第一の基板上に反射防止膜が形成され、前記隔壁と前記反射防止膜との間の層に前記配線が形成されていることを特徴とする請求項8に記載の電気泳動表示装置。   9. The antireflection film is formed on the first substrate so as to correspond to the partition wall, and the wiring is formed in a layer between the partition wall and the antireflection film. Electrophoretic display device.
JP2009149359A 2009-06-24 2009-06-24 Electrophoretic display device Expired - Fee Related JP4831211B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009149359A JP4831211B2 (en) 2009-06-24 2009-06-24 Electrophoretic display device
KR1020100056020A KR20100138762A (en) 2009-06-24 2010-06-14 Electrophoretic displaying apparatus
US12/820,287 US8111449B2 (en) 2009-06-24 2010-06-22 Electrophoretic displaying apparatus
TW099120180A TWI456327B (en) 2009-06-24 2010-06-22 Electrophoretic displaying apparatus
CN2010102163861A CN101930147B (en) 2009-06-24 2010-06-23 Electrophoretic displaying apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009149359A JP4831211B2 (en) 2009-06-24 2009-06-24 Electrophoretic display device

Publications (2)

Publication Number Publication Date
JP2011007897A true JP2011007897A (en) 2011-01-13
JP4831211B2 JP4831211B2 (en) 2011-12-07

Family

ID=43564670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009149359A Expired - Fee Related JP4831211B2 (en) 2009-06-24 2009-06-24 Electrophoretic display device

Country Status (1)

Country Link
JP (1) JP4831211B2 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004272199A (en) * 2003-02-18 2004-09-30 Fuji Xerox Co Ltd Rib for image display medium, method for manufacturing the same, and image display medium using the same
JP2005221520A (en) * 2004-02-03 2005-08-18 Toshiba Corp Electrophoretic display device
JP2008139519A (en) * 2006-11-30 2008-06-19 Brother Ind Ltd Display medium and device
JP2009223094A (en) * 2008-03-18 2009-10-01 Brother Ind Ltd Display device and display rewriting method in display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004272199A (en) * 2003-02-18 2004-09-30 Fuji Xerox Co Ltd Rib for image display medium, method for manufacturing the same, and image display medium using the same
JP2005221520A (en) * 2004-02-03 2005-08-18 Toshiba Corp Electrophoretic display device
JP2008139519A (en) * 2006-11-30 2008-06-19 Brother Ind Ltd Display medium and device
JP2009223094A (en) * 2008-03-18 2009-10-01 Brother Ind Ltd Display device and display rewriting method in display device

Also Published As

Publication number Publication date
JP4831211B2 (en) 2011-12-07

Similar Documents

Publication Publication Date Title
US8427737B2 (en) Electrophoretic display device
JP5604481B2 (en) Horizontal electric field type liquid crystal display device
JP5571759B2 (en) Liquid crystal display element and manufacturing method thereof
KR101335276B1 (en) Array substrat, display panel having the same and fabricating of display panel
KR100949507B1 (en) Liquid crystal display device
KR20100138762A (en) Electrophoretic displaying apparatus
JP4004672B2 (en) Substrate for liquid crystal display device and manufacturing method thereof
JP5156517B2 (en) Liquid crystal display
US9235085B2 (en) Liquid crystal display device
JP2005242297A (en) Liquid crystal display and its manufacturing method
US8665413B2 (en) Thin film transistor array panel, liquid crystal display, and manufacturing method thereof
JP2009104108A (en) Liquid crystal display device and electronic apparatus
JP2004272012A (en) Display apparatus
KR20130030975A (en) Liquid crystal display device
KR101832270B1 (en) Liquid crystal display device and method of fabricating thereof
KR20140086395A (en) Liquid crystal display device and Method for manufacturing the same
JP2008216607A (en) Liquid crystal display device
KR20130049108A (en) Liquid crystal display device having multi column spacer
TWI707174B (en) Display panel
JP2010026237A (en) Liquid crystal display
JP2008009273A (en) Liquid crystal display
JP2001092378A (en) Active matrix substrate
JP2010044136A (en) Liquid crystal display panel
JP4831211B2 (en) Electrophoretic display device
WO2010079540A1 (en) Liquid-crystal display panel

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110228

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110823

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110905

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees