JP2011002957A - Information processor, data multiplexer, signal processing method, and data multiplexing method - Google Patents
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Abstract
Description
本発明は、情報処理装置、データ多重装置、信号処理方法、及びデータ多重方法に関する。 The present invention relates to an information processing device, a data multiplexing device, a signal processing method, and a data multiplexing method.
携帯電話やノート型のパーソナルコンピュータ（以下、ノートＰＣ）等の情報処理装置は、ユーザが操作する本体部分と、情報が表示される表示部分とを接続するヒンジ部分に可動部材が用いられていることが多い。ところが、ヒンジ部分には多数の信号線や電力線が配線されており、配線の信頼性を維持する工夫が求められる。まず、考えられるのが、ヒンジ部分を通る信号線の数を減らすことである。そこで、本体部分と表示部分との間においては、パラレル伝送方式ではなく、シリアル伝送方式でデータの伝送処理が行われるようにする。シリアル伝送方式を用いると、信号線の本数が低減されると共に、さらに電磁妨害（ＥＭＩ；Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が低減されるという効果も得られる。 In an information processing apparatus such as a mobile phone or a notebook personal computer (hereinafter referred to as a notebook PC), a movable member is used at a hinge portion that connects a main body portion operated by a user and a display portion on which information is displayed. There are many cases. However, since many signal lines and power lines are wired in the hinge portion, a device for maintaining the reliability of the wiring is required. First, it is conceivable to reduce the number of signal lines passing through the hinge portion. Therefore, data transmission processing is performed between the main body portion and the display portion not by the parallel transmission method but by the serial transmission method. When the serial transmission method is used, the number of signal lines is reduced, and an effect of reducing electromagnetic interference (EMI) is also obtained.
さて、シリアル伝送方式の場合、データは符号化されてから伝送される。その際、符号化方式としては、例えば、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）符号方式やマンチェスター符号方式、或いは、ＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）符号方式等が用いられる。例えば、下記の特許文献１には、バイポーラ符号の代表例であるＡＭＩ符号を利用してデータ伝送する技術が開示されている。また、同文献には、データクロックを信号レベルの中間値で表現して伝送し、受信側で信号レベルに基づいてデータクロックを再生する技術が開示されている。
In the case of a serial transmission method, data is encoded and then transmitted. In this case, for example, an NRZ (Non Return to Zero) code system, a Manchester code system, an AMI (Alternate Mark Inversion) code system, or the like is used as the encoding system. For example,
しかしながら、ノートＰＣのような情報処理装置においては、上記の符号を用いるシリアル伝送方式を用いても、依然としてヒンジ部分に配線される信号線の本数が多い。例えば、ノートＰＣの場合、表示部分に伝送されるビデオ信号の他、ＬＣＤを照明するためのＬＥＤバックライトに関する配線が存在し、これらの信号線を含めると数十本程度の信号線がヒンジ部に配線されることになる。但し、ＬＣＤは、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙの略である。また、ＬＥＤは、Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅの略である。 However, in an information processing apparatus such as a notebook PC, even if the serial transmission method using the above-described code is used, the number of signal lines wired to the hinge portion is still large. For example, in the case of a notebook PC, there is a wiring related to an LED backlight for illuminating the LCD in addition to a video signal transmitted to the display portion. When these signal lines are included, about several tens of signal lines are connected to the hinge portion. Will be wired. However, LCD is an abbreviation for Liquid Crystal Display. LED is an abbreviation for Light Emitting Diode.
こうした問題点に鑑み、直流成分を含まず、かつ、受信信号からクロック成分を容易に抽出することが可能な符号化方式（以下、新方式）が開発された。この新方式に基づいて生成された伝送信号は直流成分を含まないため、直流電源に重畳して伝送することができる。さらに、この伝送信号から極性反転周期を検出することにより、受信側でＰＬＬを用いずにクロックを再生することが可能になる。そのため、複数の信号線を纏めることが可能になり、信号線の本数を減らすことができると共に、消費電力及び回路規模の低減が実現される。但し、ＰＬＬは、Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐの略である。 In view of these problems, an encoding method (hereinafter referred to as a new method) has been developed that does not include a DC component and that can easily extract a clock component from a received signal. Since the transmission signal generated based on this new system does not contain a DC component, it can be transmitted superimposed on a DC power source. Furthermore, by detecting the polarity inversion period from this transmission signal, it is possible to reproduce the clock without using a PLL on the receiving side. Therefore, a plurality of signal lines can be collected, the number of signal lines can be reduced, and power consumption and circuit scale can be reduced. However, PLL is an abbreviation for Phase Locked Loop.
さて、シリアル伝送方式及び上記の新方式に係る情報処理装置には、パラレルデータをシリアル化するためのシリアライザ、及びシリアライザでシリアル化されたデータをパラレル化するためのデシリアライザが搭載される。そして、シリアライザとデシリアライザとの間は所定の信号線で接続されており、その信号線を通じてシリアルデータが伝送される。上記の新方式を用いると、この信号線の本数を低減させると共に、その信号線の信頼性を向上させることができるのである。本件発明者は、上記のようなシリアライザとデシリアライザとの間の良好な伝送特性を維持しつつ、より多くのデータを伝送することが可能な方法について検討を行った。 Now, a serializer for serializing parallel data and a deserializer for parallelizing data serialized by the serializer are mounted in the information processing apparatus according to the serial transmission method and the new method. The serializer and deserializer are connected by a predetermined signal line, and serial data is transmitted through the signal line. When the above new method is used, the number of signal lines can be reduced and the reliability of the signal lines can be improved. The present inventor has studied a method capable of transmitting more data while maintaining good transmission characteristics between the serializer and the deserializer as described above.
上記のようなシリアライザとデシリアライザとの間の良好な伝送特性を維持しつつ、より多くのデータを伝送することが可能な方法としては、例えば、所定の符号則に基づく符号則違反を積極的に利用する方法が知られている。しかしながら、符号則違反を利用する方法の場合、符号則違反が現れる箇所を検出するための機構、及び符号則違反からデータを復号するための機構が必要になり、装置の構成が複雑化してしまう。また、利用する符号則の種類に応じて１カ所の符号則違反で伝送可能なビット数が限られてしまう。そこで、本件発明者は、符号則違反を利用する方法とは異なるアプローチで、より多くのデータを伝送する方法について鋭意検討を行った。 As a method capable of transmitting more data while maintaining good transmission characteristics between the serializer and the deserializer as described above, for example, a code rule violation based on a predetermined code rule is positively applied. The method to use is known. However, in the case of a method using a coding rule violation, a mechanism for detecting a location where the coding rule violation appears and a mechanism for decoding data from the coding rule violation are required, which complicates the configuration of the apparatus. . Also, the number of bits that can be transmitted due to a violation of one coding rule is limited depending on the type of coding rule used. Therefore, the inventor of the present invention diligently studied a method for transmitting more data by using an approach different from the method using the coding rule violation.
このように、本発明の目的とするところは、比較的簡単な装置構成で、より多くのデータを伝送することが可能な、新規かつ改良された情報処理装置、データ多重装置、信号処理方法、及びデータ多重方法を提供することにある。 As described above, the object of the present invention is to provide a new and improved information processing apparatus, data multiplexing apparatus, signal processing method, which can transmit more data with a relatively simple apparatus configuration, And providing a data multiplexing method.
上記課題を解決するために、本発明のある観点によれば、第１のデータを第１又は第２のビット値で表現して第１の信号を生成し、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる追加データに応じたビット値を前記第２の信号に割り当てる信号生成部と、前記信号生成部で生成された第１及び第２の信号を送信する信号送信部と、を備える、情報処理装置が提供される。 In order to solve the above-described problem, according to an aspect of the present invention, a first signal is generated by expressing first data with a first or second bit value, and the first signal is related to the first data. The second data is expressed by the first or second bit value, and a second signal having a predetermined bit value is generated at a timing at which the first signal takes the first bit value. A signal generating unit that assigns a bit value corresponding to additional data different from the second data to the second signal at a timing at which the first signal takes the first bit value; and a second signal generated by the signal generating unit An information processing apparatus is provided that includes a signal transmission unit that transmits first and second signals.
また、上記の情報処理装置は、前記信号送信部で送信された第１及び第２の信号を受信する信号受信部と、前記信号受信部で受信された第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値を検出して前記追加データを分離するデータ分離部と、前記信号受信部で受信された第１の信号から前記第１のデータを復元し、前記第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値に前記所定のビット値を割り当てて当該第２の信号から前記第２のデータを復元するデータ復元部と、をさらに備えていてもよい。 The information processing apparatus includes a signal receiving unit that receives the first and second signals transmitted by the signal transmitting unit, and the first signal received by the signal receiving unit has a first bit value. A data separator that detects a bit value taken by the second signal at a timing of taking the data and separates the additional data; and the first data is restored from the first signal received by the signal receiver; A data restoration unit that assigns the predetermined bit value to the bit value taken by the second signal at a timing when the first signal takes the first bit value and restores the second data from the second signal. And may be further provided.
また、上記の情報処理装置は、前記信号生成部、前記信号送信部を含む第１のモジュールと、前記信号受信部、前記データ分離部、前記データ復元部を含む第２のモジュールと、により構成され、前記第１及び第２のモジュールは、所定の信号線で接続され、前記第１のモジュールは、前記信号生成部で生成された第１及び第２の信号をシリアル化して前記信号送信部により前記所定の信号線を通じて前記第２のモジュールに送信し、前記第２のモジュールは、前記信号受信部で前記第１及び第２の信号を受信し、前記データ分離部で分離された追加データを出力すると共に、前記データ復元部で復元された第１及び第２のデータをパラレル化して出力するように構成されていてもよい。 In addition, the information processing apparatus includes a first module including the signal generation unit and the signal transmission unit, and a second module including the signal reception unit, the data separation unit, and the data restoration unit. The first and second modules are connected by a predetermined signal line, and the first module serializes the first and second signals generated by the signal generation unit and transmits the signal transmission unit. Is transmitted to the second module through the predetermined signal line, and the second module receives the first and second signals by the signal receiving unit and is separated by the data separating unit. And the first and second data restored by the data restoration unit may be parallelized and outputted.
また、前記第１のデータは、映像データに含まれる垂直同期信号又は水平同期信号であり、前記第２のデータは、前記第１のデータで指定される画素に表示すべき映像データが存在するか否かを示す制御信号であるように構成されていてもよい。 The first data is a vertical synchronization signal or a horizontal synchronization signal included in the video data, and the second data includes video data to be displayed on a pixel specified by the first data. It may be configured to be a control signal indicating whether or not.
また、前記第１のモジュールには、演算処理装置が搭載されており、前記第１のデータは、前記演算処理装置から入力され、前記第２のモジュールには、表示装置が搭載されており、前記第１及び第２のデータは、前記表示装置に入力され、前記第３のデータは、前記表示装置とは異なる出力装置に入力されるように構成されていてもよい。 The first module is equipped with an arithmetic processing device, the first data is input from the arithmetic processing device, and the second module is equipped with a display device, The first and second data may be input to the display device, and the third data may be input to an output device different from the display device.
また、前記第１のデータに関連する第２〜第Ｎ（Ｎ≧３）のデータが存在する場合に、前記信号生成部は、前記第１のデータに関連する第２〜第Ｎのデータを第１又は第２のビット値で表現し、前記第１の信号が第１のビット値をとるタイミングで個々に所定のビット値をとる第２〜第Ｎの信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２〜第Ｎのデータとは異なる追加データに応じたビット値を前記第２〜第Ｎの信号に割り当てるように構成されていてもよい。 In addition, when there are second to Nth (N ≧ 3) data related to the first data, the signal generation unit outputs second to Nth data related to the first data. Expressing the first or second bit value, the second signal to the Nth signal each taking a predetermined bit value at a timing when the first signal takes the first bit value are generated, and the first signal is generated. The signal may take a first bit value, and may be configured to assign a bit value corresponding to additional data different from the second to Nth data to the second to Nth signals.
また、上記課題を解決するために、本発明の別の観点によれば、一方が選択された場合に他方が利用されない関係を有し、共に送信される第１及び第２の信号のいずれかを選択する信号選択部と、前記信号選択部で第１の信号が選択された場合に前記第１の信号と共に送信される信号の組み合わせを前記第２の信号から第３の信号に変更し、前記信号選択部で第２の信号が選択された場合に前記第２の信号と共に送信される信号の組み合わせを前記第１の信号から第３の信号に変更する組み合わせ変更部と、前記組み合わせ変更部による変更後の組み合わせで信号を送信する信号送信部と、を備える、情報処理装置が提供される。 In order to solve the above problem, according to another aspect of the present invention, when one is selected, the other is not used, and one of the first and second signals transmitted together. A combination of a signal selection unit that selects the first signal and a signal transmitted together with the first signal when the first signal is selected by the signal selection unit from the second signal to the third signal, A combination changing unit for changing a combination of signals transmitted together with the second signal from the first signal to a third signal when the second signal is selected by the signal selecting unit; and the combination changing unit An information processing apparatus is provided that includes a signal transmission unit that transmits a signal in a combination after the change according to (1).
また、上記課題を解決するために、本発明の別の観点によれば、第１のデータを第１又は第２のビット値で表現して第１の信号を生成し、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる第３のデータに応じたビット値を前記第２の信号に割り当てる信号生成部を備える、データ多重装置が提供される。 In order to solve the above problem, according to another aspect of the present invention, a first signal is generated by expressing first data with a first or second bit value, and the first data is generated. Expressing the second data relating to the first or second bit value, and generating a second signal that takes a predetermined bit value at a timing when the first signal takes the first bit value, A data multiplexing device comprising: a signal generation unit that assigns a bit value corresponding to third data different from the second data to the second signal at a timing when the first signal takes a first bit value Is provided.
また、上記課題を解決するために、本発明の別の観点によれば、第１のデータを第１又は第２のビット値で表現して第１の信号を生成し、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる第３のデータに応じたビット値を前記第２の信号に割り当てる信号生成ステップと、前記信号生成ステップで生成された第１及び第２の信号を送信する信号送信ステップと、を含む、信号処理方法が提供される。 In order to solve the above problem, according to another aspect of the present invention, a first signal is generated by expressing first data with a first or second bit value, and the first data is generated. Expressing the second data relating to the first or second bit value, and generating a second signal that takes a predetermined bit value at a timing when the first signal takes the first bit value, A signal generation step of assigning a bit value corresponding to third data different from the second data to the second signal at a timing at which the first signal takes a first bit value; and the signal generation step And a signal transmission step of transmitting the first and second signals generated in step (b).
また、上記課題を解決するために、本発明の別の観点によれば、第１のデータを第１又は第２のビット値で表現して第１の信号を生成し、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる第３のデータに応じたビット値を前記第２の信号に割り当てる、データ多重方法が提供される。 In order to solve the above problem, according to another aspect of the present invention, a first signal is generated by expressing first data with a first or second bit value, and the first data is generated. Expressing the second data relating to the first or second bit value, and generating a second signal that takes a predetermined bit value at a timing when the first signal takes the first bit value, There is provided a data multiplexing method in which a bit value corresponding to third data different from the second data is assigned to the second signal at a timing at which the first signal takes a first bit value.
以上説明したように本発明によれば、比較的簡単な装置構成で、より多くのデータを伝送することが可能になる。 As described above, according to the present invention, more data can be transmitted with a relatively simple device configuration.
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。 Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.
［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の装置構成について簡単に説明する。この中で、パラレル伝送方式に関する問題点について指摘する。次いで、図２を参照しながら、シリアル伝送方式を採用した携帯端末１３０の装置構成について簡単に説明する。次いで、図４を参照しながら、上記の新方式に係る携帯端末１３０の機能構成について説明する。次いで、図５、図６を参照しながら、ＡＭＩ符号をベースとした上記新方式に係る符号化方法について説明する。なお、ＡＭＩは、Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎの略である。
[About the flow of explanation]
Here, the flow of explanation regarding the embodiment of the present invention described below will be briefly described. First, with reference to FIG. 1, a device configuration of the
次いで、図７、図８、図９を参照しながら、映像データに含まれる水平同期信号、垂直同期信号、データイネーブル信号の関係、及び表示パネルへの描画方法について説明する。次いで、図１０を参照しながら、一般的なシリアル伝送方式による映像データの伝送方法について説明する。次いで、図９、図１１を参照しながら、本実施形態に係る映像データの伝送方法について説明する。次いで、図１２、図１３、図１４を参照しながら、本実施形態に係る映像データの伝送方法を実現することが可能な携帯端末１３０の構成例について説明する。
Next, the relationship between the horizontal synchronization signal, the vertical synchronization signal, and the data enable signal included in the video data and the drawing method on the display panel will be described with reference to FIGS. Next, a video data transmission method using a general serial transmission method will be described with reference to FIG. Next, a video data transmission method according to the present embodiment will be described with reference to FIGS. 9 and 11. Next, a configuration example of the
次いで、図１５を参照しながら、本実施形態の一変形例に係る携帯端末１３０の構成例について説明する。次いで、図１６を参照しながら、本実施形態に係るデータ伝送方法をＣＰＵバスインターフェースに応用した場合の事例として、バスインターフェース装置３００の構成例について述べる。最後に、本実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。
Next, a configuration example of the
（説明項目）
１：はじめに
１−１：パラレル伝送方式を採用した携帯端末１００の装置構成
１−２：シリアル伝送方式を採用した携帯端末１３０の装置構成
１−３：新方式に係る携帯端末１３０の機能構成
１−３−１：ＡＭＩ符号ベースの多値符号に係る符号化方法
１−３−２：ＡＭＩ符号ベースの多値符号に係る復号方法
１−４：映像データ伝送への適用事例
２：実施形態
２−１：データ伝送方法の概要
２−２：携帯端末１３０の機能構成
２−３：（変形例１）マルチビット付加伝送への応用
２−４：（変形例２）バスインターフェースへの応用
３：まとめ
(Description item)
1: Introduction 1-1: Device configuration of
1-3-1: Encoding method according to AMI code-based multilevel code
1-3-2: Decoding method according to AMI code-based multilevel code 1-4: Application example to video data transmission 2: Embodiment 2-1: Outline of data transmission method 2-2: Function of
＜１：はじめに＞
まず、本発明の一実施形態に係る技術について詳細な説明をするに先立ち、同実施形態が解決しようとする課題について簡単に纏める。
<1: Introduction>
First, prior to a detailed description of a technique according to an embodiment of the present invention, problems to be solved by the embodiment will be briefly summarized.
［１−１：パラレル伝送方式を採用した携帯端末１００の装置構成］
まず、図１を参照しながら、パラレル伝送方式を採用した携帯端末１００の装置構成について簡単に説明する。図１は、パラレル伝送方式を採用した携帯端末１００の装置構成の一例を示す説明図である。図１には、携帯端末１００の一例として携帯電話が模式的に描画されている。しかし、以下で説明する技術の適用範囲は携帯電話に限定されない。例えば、ノートＰＣ等の情報処理装置や各種の携帯型電子機器にも適用可能である。
[1-1: Device Configuration of
First, with reference to FIG. 1, a device configuration of the
図１に示すように、携帯端末１００は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８と、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１１２と、により構成される。但し、ＬＣＤは、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙの略である。なお、表示部１０２を表示側、操作部１０８を本体側と呼ぶ場合がある。なお、ここでは説明の都合上、パラレル信号線路１１２を介して映像信号が伝送されるケースを例に挙げる。もちろん、パラレル信号線路１１２を介して伝送される信号の種類はこれに限定されず、例えば、制御信号や音声信号等もある。
As shown in FIG. 1, a
図１に示すように、表示部１０２には、液晶部１０４が設けられている。そして、液晶部１０４には、パラレル信号線路１１２を介して伝送された映像信号が入力される。そして、液晶部１０４は、入力された映像信号に基づいて映像を表示する。また、接続部１０６は、表示部１０２と操作部１０８とを接続する部材である。この接続部１０６を形成する接続部材は、例えば、表示部１０２をＺ−Ｙ平面内で１８０度回転できる構造を有する。また、この接続部材は、Ｘ−Ｚ平面内で表示部１０２が回転可能に形成されていてもよい。この場合、携帯端末１００は折り畳みできる構造になる。なお、この接続部材は、自由な方向に表示部１０２を可動にする構造を有していてもよい。
As shown in FIG. 1, the
ベースバンドプロセッサ１１０は、携帯端末１００の通信制御、及びアプリケーションの実行機能を提供する演算処理部である。ベースバンドプロセッサ１１０から出力されるパラレル信号は、パラレル信号線路１１２を通じて表示部１０２の液晶部１０４に伝送される。パラレル信号線路１１２には、多数の信号線が配線されている。例えば、携帯電話の場合、この信号線数ｎは５０本程度である。また、映像信号の伝送速度は、液晶部１０４の解像度がＱＶＧＡの場合、１３０Ｍｂｐｓ程度となる。そして、パラレル信号線路１１２は、接続部１０６を通るように配線されている。
The
つまり、接続部１０６には、パラレル信号線路１１２を形成する多数の信号線が配線されている。上記のように、接続部１０６の可動範囲を広げると、その動きによりパラレル信号線路１１２に損傷が発生する危険性が高まる。その結果、パラレル信号線路１１２の信頼性が損なわれてしまう。一方で、パラレル信号線路１１２の信頼性を維持しようとすると、接続部１０６の可動範囲が制約されてしまう。こうした理由から、接続部１０６を形成する可動部材の自由度、及びパラレル信号線路１１２の信頼性を両立させる目的で、シリアル伝送方式が携帯電話等に採用されることが多くなってきている。また、放射電磁雑音（ＥＭＩ）の観点からも、伝送線路のシリアル化が進められている。
That is, a large number of signal lines forming the
［１−２：シリアル伝送方式を採用した携帯端末１３０の装置構成］
そこで、図２を参照しながら、シリアル伝送方式を採用した携帯端末１３０の装置構成について簡単に説明する。図２は、シリアル伝送方式を採用した携帯端末１３０の装置構成の一例を示す説明図である。図２には、携帯端末１３０の一例として携帯電話が模式的に描画されている。しかし、以下で説明する技術の適用範囲は携帯電話に限定されない。例えば、ノートＰＣ等の情報処理装置や各種の携帯型電子機器にも適用可能である。また、図１に示したパラレル伝送方式の携帯端末１００と実質的に同一の機能を有する構成要素については、同一の符号を付することにより詳細な説明を省略する。
[1-2: Device Configuration of
Therefore, with reference to FIG. 2, a device configuration of the
図２に示すように、携帯端末１３０は、主に、表示部１０２と、液晶部１０４（ＬＣＤ）と、接続部１０６と、操作部１０８とを有する。さらに、携帯端末１３０は、ベースバンドプロセッサ１１０（ＢＢＰ）と、パラレル信号線路１３２、１３６と、シリアル信号線路１３４と、シリアライザ１５０と、デシリアライザ１７０とを有する。
As shown in FIG. 2, the
携帯端末１３０は、上記の携帯端末１００とは異なり、接続部１０６に配線されたシリアル信号線路１３４を通じてシリアル伝送方式により映像信号を伝送している。そのため、操作部１０８には、ベースバンドプロセッサ１１０から出力されたパラレル信号をシリアル化するためのシリアライザ１５０が設けられている。一方、表示部１０２には、シリアル信号線路１３４を通じて伝送されるシリアル信号をパラレル化するためのデシリアライザ１７０が設けられている。
Unlike the
シリアライザ１５０は、ベースバンドプロセッサ１１０から出力され、かつ、パラレル信号線路１３２を介して入力されたパラレル信号をシリアル信号に変換する。例えば、図３に示すように、パラレル信号用クロックに同期して信号Ａ、信号Ｂ、信号Ｃ、信号Ｄが並列にシリアライザ１５０に入力される。但し、信号Ａには、データＡ１、データＡ２が含まれるものとする。また、信号Ｂには、データＢ１、データＢ２が含まれるものとする。さらに、信号Ｃには、データＣ１、データＣ２が含まれるものとする。そして、信号Ｄには、データＤ１、データＤ２が含まれるものとする。
The
シリアライザ１５０は、信号Ａ、信号Ｂ、信号Ｃ、信号Ｄに含まれるデータＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２を直列に合成し、パラレル信号の４倍の周波数を持つシリアル信号用クロックに同期したシリアル信号を生成する。シリアライザ１５０により変換されたシリアル信号は、シリアル信号線路１３４を通じてデシリアライザ１７０に入力される。シリアル信号が入力されると、デシリアライザ１７０は、入力されたシリアル信号を元のパラレル信号に復元する。そして、デシリアライザ１７０は、パラレル信号線路１３６を通じてパラレル信号を液晶部１０４に入力する。
The
シリアル信号線路１３４には、例えば、ＮＲＺデータが単独で伝送されるか、或いは、データ信号とクロック信号とが一緒に伝送される。また、シリアル信号線路１３４の配線数ｋは、図１の携帯端末１００が有するパラレル信号線路１１２の配線数ｎよりも大幅に少ない（１≦ｋ≪ｎ）。例えば、配線数ｋは、数本程度まで削減することができる。そのため、シリアル信号線路１３４が配線される接続部１０６の可動範囲に関する自由度は、パラレル信号線路１１２が配線される接続部１０６に比べて非常に大きい。さらに、シリアル信号線路１３４は高い信頼性を有する。なお、シリアル信号線路１３４を流れるシリアル信号には、通常、ＬＶＤＳ等の差動信号が用いられる。但し、ＬＶＤＳは、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌの略である。
For example, NRZ data is transmitted to the
以上、携帯端末１３０の装置構成について簡単に説明した。シリアル伝送方式を採用した携帯端末１３０の全体的な装置構成は概ね上記の通りである。しかしながら、接続部１０６に配線される信号線の本数をどの程度低減させることができるかは、シリアル信号線路１３４に流れる信号の形態に依存する。そして、この信号の形態を決定するのがシリアライザ１５０及びデシリアライザ１７０である。以下では、上記の新方式に係るシリアライザ１５０及びデシリアライザ１７０の機能構成について説明する。
The apparatus configuration of the
［１−３：新方式に係る携帯端末１３０の機能構成］
ここでは、図４を参照しながら、新方式に係る携帯端末１３０の機能構成について説明する。図４は、新方式に係る携帯端末１３０の機能構成例を示す説明図である。但し、新方式の技術的特徴はデータの符号化方法及び符号化データの伝送方法にある。そのため、携帯端末１３０の送信部を成すシリアライザ１５０の主な機能構成、及び携帯端末１３０の受信部を成すデシリアライザ１７０の主な機能構成のみを図４に示した。従って、その他の一般的な構成要素については記載を省略している点に注意されたい。
[1-3: Functional Configuration of
Here, the functional configuration of the
図４に示すように、シリアライザ１５０は、主に、符号化部１５２と、ドライバ１５４と、重畳部１５６とを有する。また、デシリアライザ１７０は、主に、分離部１７２と、レシーバ１７４と、クロック抽出部１７６と、復号部１７８とを有する。そして、シリアライザ１５０とデシリアライザ１７０とは、同軸ケーブル１６０を通じて電気的に接続されている。なお、同軸ケーブル１６０は、シリアル信号線路１３４の一例である。
As illustrated in FIG. 4, the
パラレル信号線路１３２を通じてベースバンドプロセッサ１１０から送信データ及び送信クロックがシリアライザ１５０に送信されると、シリアライザ１５０に送信された送信データ及び送信クロックは符号化部１５２に入力される。符号化部１５２は、新方式の符号化方法を用いて送信データから多値符号を生成する。ここで言う多値符号とは、１つのビット値を複数の振幅レベルで表現した符号のことである。例えば、ビット値１を振幅レベル＋３、＋１、−１、−３の４値で表現し、ビット値０を振幅レベル＋２、−２で表現した６値符号が上記多値符号の一例である。
When transmission data and a transmission clock are transmitted from the
また、符号化部１５２により生成される多値符号は、送信クロックの半周期毎に極性（＋／−）が反転するように構成されている。このような多値符号は、後述するように、ＡＭＩ符号、マンチェスター符号、パーシャル・レスポンス符号等、バイポーラ符号やダイコード符号に送信クロックを同期加算することで生成することができる。但し、実際には信号処理にて同期加算を実施することは少ない。多くの場合、バイポーラ符号と送信クロックとを同期加算して得られる信号波形の振幅レベルと、送信データのビット値とを対応付けたテーブル等を用いて送信データから直接的に多値符号が生成される。さて、このようにして生成された多値符号は、ドライバ１５４により適切な振幅レベルに変換され、重畳部１５６に入力される。
The multilevel code generated by the
符号化部１５２で生成される多値符号は、送信クロックの半周期毎に極性反転する波形であるため、ほとんど直流成分を含まない。そのため、ＤＣ電源に多値符号を重畳して伝送したとしても、受信側で容易に多値符号を分離することができる。また、ＤＣ電源に多値符号を重畳して伝送することで、接続部１０６の配線数を１本程度まで削減するが可能になる。このような理由から、図４に例示したシリアライザ１５０には重畳部１５６が設けられており、重畳部１５６で多値符号にＤＣ電源が重畳される。重畳部１５６でＤＣ電源が重畳された多値符号（以下、重畳信号）は、同軸ケーブル１６０を通じて分離部１７２に入力される。
Since the multilevel code generated by the
同軸ケーブル１６０を通じて分離部１７２に入力された重畳信号は、分離部１７２においてＤＣ電源と多値符号とに分離される。そして、分離部１７２により分離された多値符号は、レシーバ１７４を介してクロック抽出部１７６、及び復号部１７８に入力される。まず、クロック抽出部１７６において、入力された多値符号からクロック成分が抽出され、送信クロックが再生される。先に述べた通り、新方式に係る多値符号は、送信クロックの半周期毎に極性が反転する波形を有する。そのため、多値符号の振幅レベルがゼロクロスするタイミングを検出することで、ＰＬＬを用いずとも、その検出結果から送信クロックを再生することができるのである。
The superimposed signal input to the
このように、クロック抽出部１７６は、閾値レベル０に設定されたコンパレータ等を用いて多値符号の振幅レベルがゼロクロスするタイミングを検出し、送信クロックを再生する。なお、以下の説明において、クロック抽出部１７６で再生された送信クロックのことを検出クロックと呼ぶことにする。クロック抽出部１７６で再生された検出クロックは、表示部１０２の他の構成要素に向けて出力されると共に、復号部１７８に入力される。多値符号及び検出クロックが入力されると、復号部１７８は、多値符号の振幅レベルが所定の閾値レベルを上回るタイミング及び下回るタイミングを検出すると共に、その検出結果及び検出クロックを用いて当該多値符号の各振幅レベルを検出する。
In this way, the
さらに、復号部１７８は、検出した多値符号の振幅レベルに基づいて送信データを復号する。復号部１７８で復号された送信データは、受信データとして表示部１０２の他の構成要素に向けて出力される。以上説明したように、新方式に係る携帯端末１３０は、１つのビット値を複数の振幅レベルで表現した多値符号を用いて送信データを伝送する。上記の通り、この多値符号はクロックの半周期毎に極性が反転する波形を有する。そのため、受信側で多値符号からクロック成分を抽出してＰＬＬを用いずにクロックを再生することが可能になる。その結果、受信側にＰＬＬを設けずに済む分だけ回路規模や消費電力を低減させることができるのである。
Further, the
（１−３−１：ＡＭＩ符号ベースの多値符号に係る符号化方法）
ここで、図５、図６を参照しながら、ＡＭＩ符号をベースとする新方式の多値符号を生成するための符号化方法について説明する。ここで説明する符号化方法は、上記の携帯端末１３０において符号化部１５２の機能により実現される。上記の通り、新方式の多値符号は、バイポーラ符号にクロックを同期加算して得られる信号波形を有する。ここでは、バイポーラ符号の一例としてデューティ１００％のＡＭＩ符号を例に挙げる。
(1-3-1: Encoding method according to AMI code-based multilevel code)
Here, an encoding method for generating a new multi-level code based on the AMI code will be described with reference to FIGS. 5 and 6. The encoding method described here is realized by the function of the
（ＡＭＩ符号の信号波形について）
まず、図５を参照しながら、ＡＭＩ符号の波形について簡単に説明する。図５は、ＡＭＩ符号の信号波形の一例を示す説明図である。但し、図中のＡは任意の正数である。
(Signal waveform of AMI code)
First, the waveform of the AMI code will be briefly described with reference to FIG. FIG. 5 is an explanatory diagram illustrating an example of a signal waveform of the AMI code. However, A in the figure is an arbitrary positive number.
ＡＭＩ符号は、ビット値０を電位０で表現し、ビット値１を電位Ａ又は−Ａで表現する符号である。但し、電位Ａと電位−Ａとは交互に繰り返される。つまり、電位Ａでビット値１が表現された後、次にビット値１が現れた場合、そのビット値１は電位−Ａで表現される。図５には、タイミングＴ１、…、Ｔ１４においてビット値０、１、０、１、１、０、０、０、０、１、１、１、０、１が入力された場合に、ＡＭＩ符号則に基づいて符号化することにより得られる信号波形が示されている。
The AMI code is a code that expresses a
図５の例において、ビット値１は、タイミングＴ２、Ｔ４、Ｔ５、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１４に現れる。タイミングＴ２においてＡＭＩ符号の振幅レベルが電位Ａである場合、タイミングＴ４における振幅レベルは極性が反転して電位−Ａとなる。同様に、次にビット値１が現れるタイミングＴ５においてはＡＭＩ符号の振幅レベルが電位Ａとなる。このように、ＡＭＩ符号は、ビット値１に対応する振幅レベルがプラスとマイナスとで交互に反転する極性反転特性を有する。なお、ビット値０に対応するＡＭＩ符号の振幅レベルは全て電位０で表現される。
In the example of FIG. 5, the
上記のように、ＡＭＩ符号は極性反転特性を有するため、ＤＣ成分を含まないという特徴がある。しかし、ビット値０に対応する電位０は連続して現れることがある。例えば、図５の例では、タイミングＴ６、…、Ｔ９で電位０が連続している。このように電位０が連続する期間が存在すると、その期間で振幅レベルに変化が無いため、ＡＭＩ符号の受信波形からＰＬＬを用いずにクロック成分を取り出すことが出来ない。こうした問題を受け、上記の新方式に係る多値符号を用いてデータ伝送する方法が考案された。
As described above, since the AMI code has the polarity inversion characteristic, it has a feature that it does not include a DC component. However, the potential 0 corresponding to the
（符号化方法について）
ここで、図６を参照しながら、上記新方式の符号化方法に関し、ＡＭＩ符号をベースとする多値符号の生成方法について説明する。図６は、ＡＭＩ符号をベースとする多値符号の生成方法を示す説明図である。なお、ここではＡＭＩ符号にクロックを同期加算して多値符号を生成する方法について説明するが、ビット値０、１と多値符号の各振幅レベルとを対応付ける符号則に基づいて送信データから多値符号の信号波形を直接生成するように構成されていてもよい。この場合、符号則は、テーブル等の形式で符号化部１５２により保持される。
(About encoding method)
Here, a method for generating a multi-level code based on an AMI code will be described with reference to FIG. FIG. 6 is an explanatory diagram showing a method for generating a multi-level code based on an AMI code. Although a method for generating a multi-level code by synchronously adding a clock to an AMI code will be described here, a multi-level code is generated from transmission data based on a coding rule that associates
図６（Ｃ）には、新方式の符号化方法で生成されるＡＭＩ符号ベースの多値符号が示されている。この多値符号は、ビット値１を複数の電位−１、−３、１、３で表現し、ビット値０をこれらとは異なる複数の電位−２、２で表現したものである。また、この多値符号は、振幅レベルがクロックの半周期毎に極性反転し、連続して同じ電位とならないように構成されている。例えば、図６の例ではタイミングＴ６、…、Ｔ９においてビット値０が続く期間が存在するが、電位が−２、２、−２、２となっており、連続して同じ電位とならない。このような多値符号を利用することで、同じビット値が連続して現れても、振幅レベルがゼロクロスするタイミングを検出することでクロック成分を抽出することが可能になる。
FIG. 6C shows an AMI code-based multilevel code generated by the new encoding method. In this multi-level code, a
図６（Ｃ）の多値符号の信号波形は、例えば、同図（Ａ）に示すＡＭＩ符号と同図（Ｂ）に示すクロックとを同期加算することにより得られる。図６に示すＡＭＩ符号の信号波形（Ａ）は、図５に示したＡＭＩ符号と同じ信号波形である。また、図６（Ｂ）に示すクロックは、ＡＭＩ符号の伝送速度をＦｂとしたとき、その半分の周波数Ｆｂ／２を持つものである。また、このクロック（Ｂ）は、ＡＭＩ符号（Ａ）よりも大きな振動幅を持つ。図６の例では、ＡＭＩ符号（Ａ）の振動幅が−１から＋１であるのに対し、クロック（Ｂ）の振動幅は−２から＋２に設定されている。より一般的には、クロック（Ｂ）の振幅レベルをＡＭＩ符号のＮ倍（Ｎ＞１）に設定することが可能である。 The signal waveform of the multilevel code shown in FIG. 6C is obtained, for example, by synchronously adding the AMI code shown in FIG. 6A and the clock shown in FIG. The signal waveform (A) of the AMI code shown in FIG. 6 is the same signal waveform as the AMI code shown in FIG. Further, the clock shown in FIG. 6B has a frequency Fb / 2 that is half that of the transmission rate of the AMI code when the transmission rate is Fb. The clock (B) has a larger vibration width than the AMI code (A). In the example of FIG. 6, the vibration width of the AMI code (A) is −1 to +1, while the vibration width of the clock (B) is set to −2 to +2. More generally, it is possible to set the amplitude level of the clock (B) to N times (N> 1) the AMI code.
図６に示したＡＭＩ符号（Ａ）とクロック（Ｂ）とをエッジを揃えて同期加算すると、同図（Ｃ）に示す多値符号が生成される。このとき、クロック（Ｂ）の振動幅がＡＭＩ符号（Ａ）の振動幅よりも大きく設定されているため、１つのビット値を複数の振幅レベルで表現した多値符号が生成される。例えば、ＡＭＩ符号（Ａ）の振幅レベルをＡ１と表記し、クロック（Ｂ）の振幅レベルをＡ２と表記すると、多値符号（Ｃ）の振幅レベルＡ１＋Ａ２は、１＋２＝３、０＋２＝２、−１＋２＝１、１−２＝−１、０−２＝−２、−１−２＝−３の６値となる。また、多値符号（Ｃ）の振幅レベルは、クロック（Ｂ）の半周期毎に極性反転する点にも注意されたい。 When the AMI code (A) and the clock (B) shown in FIG. 6 are synchronously added with the edges aligned, the multilevel code shown in FIG. 6C is generated. At this time, since the vibration width of the clock (B) is set to be larger than the vibration width of the AMI code (A), a multi-level code in which one bit value is expressed by a plurality of amplitude levels is generated. For example, when the amplitude level of the AMI code (A) is expressed as A1 and the amplitude level of the clock (B) is expressed as A2, the amplitude level A1 + A2 of the multilevel code (C) is 1 + 2 = 3, 0 + 2 = 2, − The six values are 1 + 2 = 1, 1-2 = −1, 0−2 = −2, and −1-2 = −3. It should also be noted that the amplitude level of the multilevel code (C) reverses in polarity every half cycle of the clock (B).
上記の通り、新方式に係る多値符号（Ｃ）は、ＡＭＩ符号（Ａ）とクロック（Ｂ）とを同期加算することにより得られる。但し、ビット値０、１と多値符号（Ｃ）の振幅レベルとを直接対応付けるテーブル等を用いて、送信データから多値符号（Ｃ）を直接生成することも可能である。このようなテーブル等を用いると、例えば、ビット列０、１、０、１、１、０、…、１は、多値符号（Ｃ）の振幅レベル２、−１、２、−３、３、−２、…、−１に直接変換される。なお、いずれの方法を用いたとしても、送信データのビット値０が多値符号（Ｃ）の振幅レベル２、−２で表現され、ビット値１が振幅レベル３、１、−１、−３で表現される。
As described above, the multilevel code (C) according to the new method is obtained by synchronously adding the AMI code (A) and the clock (B). However, it is also possible to directly generate the multilevel code (C) from the transmission data using a table or the like that directly associates the bit values 0 and 1 with the amplitude level of the multilevel code (C). When such a table or the like is used, for example, bit strings 0, 1, 0, 1, 1, 0,..., 1 are
以上、ＡＭＩ符号（Ａ）をベースに生成される新方式の多値符号（Ｃ）に係る符号化方法について説明した。次に、この多値符号（Ｃ）から元のデータを復号する方法について説明する。 The encoding method related to the new multi-level code (C) generated based on the AMI code (A) has been described above. Next, a method for decoding original data from the multilevel code (C) will be described.
（１−３−２：ＡＭＩ符号ベースの多値符号に係る復号方法）
ここでは、図６を参照しながら、ＡＭＩ符号ベースの多値符号（Ｃ）に関する復号方法について説明する。以下では、多値符号（Ｃ）からクロック成分を抽出する方法、多値符号（Ｃ）から各振幅レベルを検出する方法、検出した振幅レベルからデータを復号する方法について順次説明する。なお、ここで説明するクロック抽出処理は、クロック抽出部１７６の機能により実現される。また、振幅レベルの検出処理及びデータの抽出処理は、復号部１７８の機能により実現される。
(1-3-2: Decoding method according to AMI code-based multilevel code)
Here, a decoding method related to an AMI code-based multilevel code (C) will be described with reference to FIG. Hereinafter, a method of extracting a clock component from the multilevel code (C), a method of detecting each amplitude level from the multilevel code (C), and a method of decoding data from the detected amplitude level will be sequentially described. Note that the clock extraction processing described here is realized by the function of the
（クロック抽出方法について）
まず、図６を参照する。先に述べた通り、多値符号（Ｃ）は、クロックの半周期毎に振幅レベルの極性が反転する。従って、クロック抽出部１７６は、閾値レベルＴＨ１（ＴＨ１＝０）が設定されたコンパレータを用いて多値符号（Ｃ）の振幅レベルがゼロクロスするタイミングを検出することで、クロック成分を抽出することができる。例えば、多値符号（Ｃ）を閾値レベルＴＨ１でコンパレートすると、多値符号（Ｃ）の振幅レベルが下から上へゼロクロスするタイミングで立ち上がり、上から下へゼロクロスするタイミングで立ち下がるパルスを持つ検出クロックが得られる。このようにして得られた検出クロックは復号部１７８に入力される。
(About clock extraction method)
First, referring to FIG. As described above, in the multilevel code (C), the polarity of the amplitude level is inverted every half cycle of the clock. Therefore, the
（振幅レベル検出方法及びデータ復号方法について）
図６に示すように、ＡＭＩ符号ベースの新方式に係る多値符号（Ｃ）は、６つの振幅レベル３、２、１、−１、−２、−３を有する。そこで、これらの振幅レベルを検出するには、少なくとも４つの閾値レベルが必要になる。
(Amplitude level detection method and data decoding method)
As shown in FIG. 6, the multilevel code (C) according to the new AMI code-based scheme has six
例えば、振幅レベル３、２の中間付近に閾値レベルＴＨ３（ＴＨ３＝２．５）が設定され、振幅レベル２、１の中間付近に閾値レベルＴＨ２（ＴＨ２＝１．５）が設定される。さらに、振幅レベル−１、−２の中間付近に閾値レベルＴＨ４（ＴＨ４＝−１．５）が設定され、振幅レベル−２、−３の中間付近に閾値レベルＴＨ５（ＴＨ５＝−２．５）が設定される。そして、各閾値レベルに対応するコンパレータが設けられ、多値信号（Ｃ）の振幅レベルが各閾値レベルをクロスするタイミングが検出される。
For example, the threshold level TH3 (TH3 = 2.5) is set near the middle of the
例えば、多値符号（Ｃ）を閾値レベルＴＨ２でコンパレートすると、閾値レベルＴＨ２に対し、多値符号（Ｃ）の振幅レベルが下から上へクロスするタイミングで立ち上がり、上から下へクロスするタイミングで立ち下がるパルスを持つデータ信号が得られる。また、多値符号（Ｃ）を閾値レベルＴＨ３でコンパレートすると、閾値レベルＴＨ３に対し、多値符号（Ｃ）の振幅レベルが下から上へクロスするタイミングで立ち上がり、上から下へクロスするタイミングで立ち下がるパルスを持つデータ信号が得られる。 For example, when the multilevel code (C) is compared at the threshold level TH2, the timing at which the amplitude level of the multilevel code (C) rises from the bottom to the top and crosses from the top to the bottom with respect to the threshold level TH2. A data signal with a pulse falling at is obtained. When the multi-level code (C) is compared at the threshold level TH3, the timing at which the amplitude level of the multi-level code (C) rises from the bottom to the top and crosses from the top to the bottom with respect to the threshold level TH3. A data signal with a pulse falling at is obtained.
同様に、多値符号（Ｃ）を閾値レベルＴＨ４でコンパレートすると、閾値レベルＴＨ４に対し、多値符号（Ｃ）の振幅レベルが下から上へクロスするタイミングで立ち上がり、上から下へクロスするタイミングで立ち下がるパルスを持つデータ信号が得られる。そして、多値符号（Ｃ）を閾値レベルＴＨ５でコンパレートすると、閾値レベルＴＨ５に対し、多値符号（Ｃ）の振幅レベルが下から上へクロスするタイミングで立ち上がり、上から下へクロスするタイミングで立ち下がるパルスを持つデータ信号が得られる。 Similarly, when the multilevel code (C) is compared at the threshold level TH4, the multilevel code (C) rises at the timing when the amplitude level of the multilevel code (C) crosses from the bottom to the top and crosses from the top to the bottom. A data signal having a pulse falling at the timing is obtained. Then, when the multilevel code (C) is compared at the threshold level TH5, the timing at which the amplitude level of the multilevel code (C) rises from the bottom to the top and crosses from the top to the bottom with respect to the threshold level TH5. A data signal with a pulse falling at is obtained.
各閾値レベルに関してデータ信号が得られると、復号部１７８は、これらデータ信号の組み合わせから多値符号（Ｃ）の振幅レベルを判定する。例えば、あるタイミングで閾値レベルＴＨ３に対応するデータ信号の振幅レベルが１の場合、多値符号（Ｃ）の振幅レベルは３であると判定される。また、あるタイミングで閾値レベルＴＨ３に対応するデータ信号の振幅レベルが０、閾値レベルＴＨ２に対応するデータ信号の振幅レベルが１の場合、多値符号（Ｃ）の振幅レベルは２であると判定される。さらに、あるタイミングで閾値レベルＴＨ２に対応するデータ信号の振幅レベルが０、検出クロックの振幅レベルが１の場合、多値符号（Ｃ）の振幅レベルは１であると判定される。
When the data signal is obtained for each threshold level, the
同様に、あるタイミングで閾値レベルＴＨ５に対応するデータ信号の振幅レベルが０の場合、多値符号（Ｃ）の振幅レベルは−３であると判定される。また、あるタイミングで閾値レベルＴＨ５に対応するデータ信号の振幅レベルが１、閾値レベルＴＨ４に対応するデータ信号の振幅レベルが０の場合、多値符号（Ｃ）の振幅レベルは−２であると判定される。さらに、あるタイミングで閾値レベルＴＨ４に対応するデータ信号の振幅レベルが１、検出クロックの振幅レベルが０の場合、多値符号（Ｃ）の振幅レベルは−１であると判定される。このようにして得られた振幅レベルの判定結果は、復号部１７８においてビット値に変換される。
Similarly, when the amplitude level of the data signal corresponding to the threshold level TH5 is 0 at a certain timing, it is determined that the amplitude level of the multilevel code (C) is −3. Further, when the amplitude level of the data signal corresponding to the threshold level TH5 is 1 and the amplitude level of the data signal corresponding to the threshold level TH4 is 0 at a certain timing, the amplitude level of the multilevel code (C) is −2. Determined. Furthermore, when the amplitude level of the data signal corresponding to the threshold level TH4 is 1 and the amplitude level of the detection clock is 0 at a certain timing, it is determined that the amplitude level of the multilevel code (C) is -1. The determination result of the amplitude level thus obtained is converted into a bit value by the
先に述べた通り、多値符号（Ｃ）の振幅レベル３、１、−１、−３がビット値１に対応し、振幅レベル２、−２がビット値０に対応する。そこで、上記の判定結果に応じて、復号部１７８は、振幅レベル３、１、−１、−３をビット値１に変換し、振幅レベル２、−２をビット値０に変換する。その結果、多値符号（Ｃ）から送信データが復号される。ＡＭＩ符号ベースの新方式に係る振幅レベル検出方法及びデータ復号方法は上記の通りである。但し、ここでは理想的な伝送路を想定して受信側で図６（Ｃ）に示すような多値符号（Ｃ）が受信されるものと仮定していた。このような仮定の下では、上記の方法により受信側で正しく振幅レベルが判定され、その判定結果に基づいて正しく送信データが復号される。
As described above, the
以上、シリアル伝送方式及び新方式に係るデータ伝送方法について説明した。これらの方式は、例えば、映像データの伝送に用いるＲＧＢインターフェースや、ＣＰＵバスインターフェース等に適用することができる。以下では、具体的に、これらの方式をＲＧＢインターフェースに適用する事例を挙げて説明する。 The serial transmission method and the data transmission method according to the new method have been described above. These methods can be applied to, for example, an RGB interface used for transmission of video data, a CPU bus interface, or the like. Hereinafter, a specific example in which these methods are applied to an RGB interface will be described.
［１−４：映像データ伝送への適用事例］
ここでは、映像データをシリアル伝送するケースについて一般的な事例を紹介する。
[1-4: Application examples for video data transmission]
Here, a general case will be introduced for the case of serial transmission of video data.
（映像データの構成）
まず、映像データの構成について説明する。映像データには、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に関する輝度を表すＲＧＢデータが含まれる。但し、ＲＧＢデータは、表示パネルのピクセル単位で割り当てられる。例えば、各色を８ビットで表現すると、各ピクセルに割り当てられるＲＧＢデータは２４ビットになる。また、各ＲＧＢデータに対応するピクセルを特定するために、映像データには制御用データが含まれる。
(Composition of video data)
First, the configuration of video data will be described. The video data includes RGB data representing luminance relating to each color of R (red), G (green), and B (blue). However, RGB data is assigned in pixel units of the display panel. For example, if each color is represented by 8 bits, the RGB data assigned to each pixel is 24 bits. In addition, control data is included in the video data in order to specify pixels corresponding to each RGB data.
制御用データとしては、例えば、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、データイネーブル信号、ピクセルクロック等がある。垂直同期信号は、１画面の先頭位置を示すデータである。水平同期信号は、１行の先頭位置を示すデータである。また、データイネーブル信号は、ＲＧＢデータが存在するピクセルの範囲を示すデータである。図７に示すように、表示画面には、映像が表示される描画領域、及び映像が表示されないブランク領域が存在する。つまり、データイネーブル信号は、ブランク領域を除く、表示画面の描画領域を示すデータである。また、ピクセルクロックは、各ピクセルのタイミングを示すデータである。 Examples of the control data include a horizontal synchronization signal (HSYNC), a vertical synchronization signal (VSYNC), a data enable signal, and a pixel clock. The vertical synchronization signal is data indicating the head position of one screen. The horizontal synchronization signal is data indicating the head position of one row. The data enable signal is data indicating the range of pixels in which RGB data exists. As shown in FIG. 7, the display screen includes a drawing area where a video is displayed and a blank area where no video is displayed. That is, the data enable signal is data indicating the drawing area of the display screen excluding the blank area. The pixel clock is data indicating the timing of each pixel.
図７に示すように、ＲＧＢデータに基づく映像の描画は、多くの場合、表示画面の左上から水平方向に各ピクセルを所定の速度で走査し、順次改行しながら、ＲＧＢデータに基づいて映像を表示画面に描画することで実現される。このとき、表示画面の先頭位置は、水平同期信号、及び垂直同期信号により特定される。さらに、各ピクセルの位置は、ピクセルクロックが示すタイミングにより特定される。また、上記の通り、表示画面には、映像が表示されないブランク領域が存在する。このブランク領域は、データイネーブル信号が示すブランク期間により特定される。 As shown in FIG. 7, in many cases, the image drawing based on the RGB data is performed by scanning each pixel in the horizontal direction from the upper left of the display screen at a predetermined speed and sequentially starting a line feed. This is realized by drawing on the display screen. At this time, the head position of the display screen is specified by the horizontal synchronization signal and the vertical synchronization signal. Further, the position of each pixel is specified by the timing indicated by the pixel clock. As described above, the display screen includes a blank area where no video is displayed. This blank area is specified by a blank period indicated by the data enable signal.
ここで、図８を参照しながら、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）のタイミング、これらのタイミングとＲＧＢデータ（Ｄａｔａ）との関係について考察する。まず、垂直同期信号、水平同期信号、データイネーブル信号の関係について考察する。 Here, the timing of the vertical synchronization signal (VSYNC), the horizontal synchronization signal (HSYNC), the data enable signal (Data Enable), and the relationship between these timings and RGB data (Data) will be considered with reference to FIG. First, consider the relationship between the vertical synchronization signal, horizontal synchronization signal, and data enable signal.
上記の通り、垂直同期信号は１画面の先頭位置を示すものである。そのため、垂直同期信号がＨレベル（＝１）からＬレベル（＝０）に立ち下がるタイミングで１画面の走査が開始される。１画面の先頭位置は、１行の先頭位置でもある。そのため、垂直同期信号がＬレベルに立ち下がるタイミングにおいて、水平同期信号もＨレベル（＝１）からＬレベル（＝０）に立ち下がる。上記の通り、水平同期信号は、１行の先頭位置を示すものである。そのため、垂直同期信号の立ち下がりエッジが検出されてから、次の立ち下がりエッジが検出されるまでの間、水平同期信号の下向きパルスが表示画面の行数分だけ現れる。 As described above, the vertical synchronization signal indicates the head position of one screen. Therefore, scanning of one screen is started at the timing when the vertical synchronization signal falls from the H level (= 1) to the L level (= 0). The top position of one screen is also the top position of one line. Therefore, at the timing when the vertical synchronization signal falls to the L level, the horizontal synchronization signal also falls from the H level (= 1) to the L level (= 0). As described above, the horizontal synchronization signal indicates the head position of one row. Therefore, the downward pulse of the horizontal synchronizing signal appears by the number of rows on the display screen after the falling edge of the vertical synchronizing signal is detected until the next falling edge is detected.
データイネーブル信号は、Ｈレベル（＝１）の場合にＲＧＢデータ有りの状態を示し、Ｌレベル（＝０）の場合にＲＧＢデータ無しの状態を示す。そのため、ＲＧＢデータが存在する描画領域の先頭位置は、データイネーブル信号の立ち上がりエッジのタイミングで特定される。図８に示すように、連続して現れる水平同期信号の下向きパルスの間に、データイネーブル信号の上向きパルスが現れる。また、図８の拡大図に示すように、データイネーブル信号がＬレベルの期間は、ブランク期間であり、図７に示したブランク領域に対応する。そのため、このブランク期間においてはＲＧＢデータが存在しない。 When the data enable signal is at the H level (= 1), it indicates a state with RGB data, and when it is at the L level (= 0), it indicates a state without RGB data. Therefore, the start position of the drawing area where the RGB data exists is specified by the timing of the rising edge of the data enable signal. As shown in FIG. 8, an upward pulse of the data enable signal appears between the downward pulses of the horizontal synchronizing signal that appear continuously. Further, as shown in the enlarged view of FIG. 8, the period in which the data enable signal is at the L level is a blank period and corresponds to the blank area shown in FIG. Therefore, there is no RGB data during this blank period.
このように、表示画面にはブランク領域が存在する。そのため、水平同期信号、垂直同期信号、データイネーブル信号の間には特別な関係が存在する。この点について図９を参照しながら考察する。図９は、水平同期信号、垂直同期信号、データイネーブル信号の取り得る組み合わせと、各組み合わせに対応する状態（真理値）とを纏めた図表である。（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（０，０）の組み合わせは、表示画面の先頭位置を示す。図７に示すように、表示画面の先頭位置はブランク領域である。そのため、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（０，０）の組み合わせが示すピクセルにはＲＧＢデータが存在せず、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）は０となる。 Thus, there is a blank area on the display screen. Therefore, there is a special relationship between the horizontal synchronization signal, the vertical synchronization signal, and the data enable signal. This point will be considered with reference to FIG. FIG. 9 is a table summarizing possible combinations of the horizontal synchronization signal, vertical synchronization signal, and data enable signal, and states (truth values) corresponding to the combinations. The combination of (VSYNC, HSYNC) = (0, 0) indicates the top position of the display screen. As shown in FIG. 7, the top position of the display screen is a blank area. Therefore, there is no RGB data in the pixel indicated by the combination of (VSYNC, HSYNC) = (0, 0), and the data enable signal (Data Enable) is 0.
図９に示すように、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（０，０）の組み合わせについて、取り得るデータイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）の値は０又は１である。しかし、上記の考察から、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（０，０，０）の組み合わせはブランク期間として存在するが、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（０，０，１）の組み合わせは存在しないことが分かる。また、１行の先頭位置もブランク領域となるため、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（１，０）、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（０，１）の組み合わせについても、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）の値が１となる組み合わせは存在しない。 As shown in FIG. 9, the value of the data enable signal (Data Enable) that can be taken is 0 or 1 for the combination of (VSYNC, HSYNC) = (0, 0). However, from the above consideration, the combination of (VSYNC, HSYNC, Data Enable) = (0, 0, 0) exists as a blank period, but (VSYNC, HSYNC, Data Enable) = (0, 0, 1). It can be seen that there is no combination. In addition, since the head position of one line is also a blank area, the data enable signal (Data Enable) is also used for combinations of (VSYNC, HSYNC) = (1, 0), (VSYNC, HSYNC) = (0, 1). There is no combination whose value is 1.
従って、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（０，１，０）の組み合わせはブランク期間として存在するが、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（０，１，１）の組み合わせは存在しない。さらに、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（１，０，０）の組み合わせはブランク期間として存在するが、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（１，０，１）の組み合わせは存在しない。 Therefore, a combination of (VSYNC, HSYNC, Data Enable) = (0, 1, 0) exists as a blank period, but a combination of (VSYNC, HSYNC, Data Enable) = (0, 1, 1) does not exist. Further, a combination of (VSYNC, HSYNC, Data Enable) = (1, 0, 0) exists as a blank period, but a combination of (VSYNC, HSYNC, Data Enable) = (1, 0, 1) does not exist.
また、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（１，１）の組み合わせについて考えると、この組み合わせは、１画面の先頭位置でもなければ１行の先頭位置でもない。そのため、（ＶＳＹＮＣ，ＨＳＹＮＣ）＝（１，１）の組み合わせについて、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）の値は０、１のいずれをも取り得ることになる。つまり、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（１，１，０）の組み合わせはブランク期間として存在する。さらに、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（１，１，１）の組み合わせは描画期間（ＲＧＢデータの存在期間）として存在する。 Considering the combination of (VSYNC, HSYNC) = (1, 1), this combination is neither the top position of one screen nor the top position of one line. Therefore, for the combination of (VSYNC, HSYNC) = (1, 1), the value of the data enable signal (Data Enable) can be either 0 or 1. That is, a combination of (VSYNC, HSYNC, Data Enable) = (1, 1, 0) exists as a blank period. Further, a combination of (VSYNC, HSYNC, Data Enable) = (1, 1, 1) exists as a rendering period (existing period of RGB data).
図９の表からも分かるように、実際にデータイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が１となる組み合わせは、（ＶＳＹＮＣ，ＨＳＹＮＣ，Ｄａｔａ Ｅｎａｂｌｅ）＝（１，１，１）の組み合わせだけとなる。逆に言えば、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が１となる場合、（ＶＳＹＮＣ，ＨＳＹＮＣ）の組み合わせは常に（１，１）となるのである。映像データに含まれる水平同期信号、垂直同期信号、データイネーブル信号の間には上記のような関係がある。後述する実施形態においては、この関係を利用して、映像データとは異なる追加データを伝送する方法が提案される。 As can be seen from the table of FIG. 9, the combination in which the data enable signal (Data Enable) is actually 1 is only the combination of (VSYNC, HSYNC, Data Enable) = (1, 1, 1). Conversely, when the data enable signal (Data Enable) is 1, the combination of (VSYNC, HSYNC) is always (1, 1). There is a relationship as described above between the horizontal synchronization signal, the vertical synchronization signal, and the data enable signal included in the video data. In an embodiment described later, a method for transmitting additional data different from video data using this relationship is proposed.
以上説明したように、映像の描画には、ＲＧＢデータの他、水平同期信号、垂直同期信号、データイネーブル信号が少なくとも必要になる。そのため、ＲＧＢデータ、水平同期信号、垂直同期信号、データイネーブル信号がシリアライザからデシリアライザに伝送されることになる。例えば、ＲＧＢデータを２４ビット（＝８ビット×３色）とすると、各１ビットの上記制御用データ（合計３ビット）を加えて２７ビットのデータが１ピクセルクロックの間に伝送される。このとき、図１０に例示するように、２４ビットのＲＧＢデータと、各１ビットの水平同期信号、垂直同期信号、及びデータイネーブル信号とが時間軸上で多重されてシリアル信号が生成される。 As described above, in order to draw an image, at least a horizontal synchronization signal, a vertical synchronization signal, and a data enable signal are required in addition to RGB data. Therefore, RGB data, a horizontal synchronization signal, a vertical synchronization signal, and a data enable signal are transmitted from the serializer to the deserializer. For example, if the RGB data is 24 bits (= 8 bits × 3 colors), 27 bits of data are transmitted during one pixel clock by adding the control data of 1 bit (3 bits in total). At this time, as illustrated in FIG. 10, the 24-bit RGB data, the 1-bit horizontal synchronization signal, the vertical synchronization signal, and the data enable signal are multiplexed on the time axis to generate a serial signal.
図１０に例示したシリアル信号においては、水平同期信号に１ビット、垂直同期信号に１ビット、データイネーブル信号に１ビットが割り当てられている。しかし、図９に示すように、データイネーブル信号が１の場合、水平同期信号が１に、垂直同期信号が１に決まる。従って、データイネーブル信号が１の場合について水平同期信号及び垂直同期信号の組み合わせに自由度を持たせている分だけ冗長な構成になっている。 In the serial signal illustrated in FIG. 10, 1 bit is assigned to the horizontal synchronization signal, 1 bit to the vertical synchronization signal, and 1 bit to the data enable signal. However, as shown in FIG. 9, when the data enable signal is 1, the horizontal synchronization signal is 1 and the vertical synchronization signal is 1. Therefore, in the case where the data enable signal is 1, the redundant configuration is as much as the degree of freedom is given to the combination of the horizontal synchronizing signal and the vertical synchronizing signal.
携帯電話等の電子機器には、表示部１０２に液晶部１０４以外のデバイスが搭載されていることも多く、映像データの他にも様々なデータを伝送する機会が発生する。例えば、カメラ機能のためのイメージセンサー、音声出力のためのオーディオデバイス、或いは、ユーザ入力のためのスイッチ類などが上記のデバイスとして搭載されている。そのため、上記のような冗長な構成は極力排除し、より多くのデータを伝送することができるようにする工夫が求められている。本件発明者は、このような要求に対し、その解決策について鋭意検討した結果、後述する実施形態のような方法に想到した。
In electronic devices such as mobile phones, devices other than the
＜２：実施形態＞
以下、本発明の一実施形態について説明する。本実施形態は、複数の関連するデータ間の冗長構成を利用して追加的なデータを伝送する方法に関するものである。なお、ここでは説明の都合上、映像データに追加的なデータを多重して伝送する構成を例に挙げるが、本実施形態に係る技術の適用範囲はこれに限定されるものではない。例えば、後述する応用例２のようにＣＰＵバスインターフェース等の様々なインターフェースにおけるデータ伝送に適用することが可能である。
<2: Embodiment>
Hereinafter, an embodiment of the present invention will be described. The present embodiment relates to a method for transmitting additional data using a redundant configuration between a plurality of related data. Here, for convenience of explanation, a configuration in which additional data is multiplexed with video data and transmitted is taken as an example, but the application range of the technology according to the present embodiment is not limited to this. For example, it can be applied to data transmission in various interfaces such as a CPU bus interface as in application example 2 described later.
［２−１：データ伝送方法の概要］
まず、図９、図１１を参照しながら、本実施形態に係るデータ伝送方法の概要について説明する。図１１は、映像データを伝送する場合においてシリアル信号に含まれる水平同期信号及び垂直同期信号のビット位置に他の追加データを多重させる構成を示した説明図である。
[2-1: Overview of data transmission method]
First, the outline of the data transmission method according to the present embodiment will be described with reference to FIGS. FIG. 11 is an explanatory diagram showing a configuration in which other additional data is multiplexed at the bit positions of the horizontal synchronizing signal and the vertical synchronizing signal included in the serial signal when transmitting video data.
まず、図９を参照する。先に述べた通り、映像データに含まれるデータイネーブル信号が１の場合、垂直同期信号及び水平同期信号はいずれの値も１となる。つまり、データイネーブル信号が１の場合、垂直同期信号と水平同期信号との組み合わせは一意に決定される。そのため、データイネーブル信号が１の場合には垂直同期信号と水平同期信号との組み合わせに関するデータを必ずしも表示部１０２に伝送する必要が無い。例えば、表示部１０２においてデータイネーブル信号が１であると検出された場合に、シリアル信号に含まれる垂直同期信号及び水平同期信号を参照せず、いずれの値も１であると決定するように構成すればよい。
First, FIG. 9 will be referred to. As described above, when the data enable signal included in the video data is 1, both the vertical synchronization signal and the horizontal synchronization signal are 1. That is, when the data enable signal is 1, the combination of the vertical synchronization signal and the horizontal synchronization signal is uniquely determined. Therefore, when the data enable signal is 1, it is not always necessary to transmit data related to the combination of the vertical synchronization signal and the horizontal synchronization signal to the
このような構成にすると、データイネーブル信号が１のタイミングで共に伝送される垂直同期信号の１ビット及び水平同期信号の１ビットが自由に利用できる状態になる。本実施形態のデータ伝送方法は、このように自由に利用できる合計２ビットの空きビットを利用して追加データを送信するというものである。例えば、図１１に示すように、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が０のタイミングでは、水平同期信号（ＨＳＹＮＣ）及び垂直同期信号（ＶＳＹＮＣ）が伝送される。一方、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が１のタイミングでは、水平同期信号（ＨＳＹＮＣ）及び垂直同期信号（ＶＳＹＮＣ）に代えて２ビットの追加データが伝送される。 With such a configuration, one bit of the vertical synchronizing signal and one bit of the horizontal synchronizing signal, which are transmitted together at the timing of the data enable signal being 1, can be freely used. The data transmission method of this embodiment is such that additional data is transmitted using a total of 2 free bits that can be freely used. For example, as shown in FIG. 11, when the data enable signal (Data Enable) is 0, the horizontal synchronization signal (HSYNC) and the vertical synchronization signal (VSYNC) are transmitted. On the other hand, when the data enable signal (Data Enable) is 1, 2-bit additional data is transmitted instead of the horizontal synchronization signal (HSYNC) and the vertical synchronization signal (VSYNC).
図１１においては、水平同期信号（ＨＳＹＮＣ）が割り当てられる１ビットをＨ’と表記し、垂直同期信号（ＶＳＹＮＣ）が割り当てられる１ビットをＶ’と表記した。Ｈ’、Ｖ’の部分で伝送される追加データは任意である。例えば、Ｈ’の部分とＶ’の部分とに各々異なる１ビットの追加データを割り当てる構成としてもよいし、（Ｈ’，Ｖ’）に対応する２ビットの空きビットに、２ビットの追加データを割り当てる構成としてもよい。このような構成にすることで、１ピクセルクロック周期の間に伝送されるビット列の長さを増加させることなく、追加データを伝送することが可能になる。 In FIG. 11, one bit to which the horizontal synchronization signal (HSYNC) is assigned is denoted as H ′, and one bit to which the vertical synchronization signal (VSYNC) is assigned is denoted as V ′. Additional data transmitted in the portions H ′ and V ′ is arbitrary. For example, different 1-bit additional data may be assigned to the H ′ portion and the V ′ portion, or 2 bits of additional data may be assigned to 2 free bits corresponding to (H ′, V ′). It is good also as a structure which allocates. With such a configuration, it becomes possible to transmit additional data without increasing the length of the bit string transmitted during one pixel clock period.
上記の通り、本実施形態に係るデータ伝送方法は、データイネーブル信号の値を監視しながら、データイネーブル信号が１の場合にＨ’、Ｖ’の部分に追加データを割り当てるというものである。そのため、符号則違反を利用して追加データを伝送する構成に比べると比較的簡単な構成で追加データを多重することが可能になる。また、シリアル信号から追加データを分離する場合についても、データイネーブル信号が１になるタイミングでＨ’、Ｖ’の部分から追加データを抽出するだけで済むため、比較的簡単な構成で追加データの分離が実現される。その結果、本実施形態に係るデータ伝送方法を上記の携帯端末１３０に適用したとしても装置構成をそれほど複雑化せずに済む。
As described above, in the data transmission method according to the present embodiment, while monitoring the value of the data enable signal, when the data enable signal is 1, additional data is assigned to the portions H ′ and V ′. Therefore, it is possible to multiplex additional data with a relatively simple configuration as compared to a configuration in which additional data is transmitted using a coding rule violation. Also, in the case of separating additional data from the serial signal, it is only necessary to extract additional data from the H ′ and V ′ portions at the timing when the data enable signal becomes 1, so that the additional data can be stored with a relatively simple configuration. Separation is realized. As a result, even if the data transmission method according to the present embodiment is applied to the
以上、本実施形態に係るデータ伝送方法について、その概要を説明した。以下では、このデータ伝送方法を実現することが可能な携帯端末１３０の構成について説明する。
The outline of the data transmission method according to the present embodiment has been described above. Below, the structure of the
［２−２：携帯端末１３０の機能構成］
ここでは、図１２を参照しながら、本実施形態に係るデータ伝送方法を実現することが可能な携帯端末１３０の機能構成について説明する。図１２は、本実施形態に係る携帯端末１３０の機能構成例を示す説明図である。なお、図１２には、ベースバンドプロセッサ１１０から出力された映像データを液晶部１０４に伝送する構成が例示されている。また、図１２には、追加データとしてオーディオデータ（Ａｕｄｉｏ Ｄａｔａ）及びオーディオ制御データ（Ａｕｄｉｏ Ｃｏｎｔｒｏｌ）が映像データに多重伝送される構成が一例として示されている。もちろん、本実施形態に係るデータ伝送方式の適用範囲はこれに限定されるものではない。
[2-2: Functional configuration of mobile terminal 130]
Here, the functional configuration of the
図１２に示すように、携帯端末１３０は、プロセッサ側モジュールとして、主に、ベースバンドプロセッサ１１０（ＢＢＰ）と、シリアライザ１５０と、第１合成器２０２と、第２合成器２０４とを有する。また、携帯端末１３０は、表示側モジュールとして、主に、デシリアライザ１７０と、液晶部１０４と、第１分離器２０６と、第２分離器２０８と、オーディオモジュール２１０とを有する。このように、図１２に示す携帯端末１３０は、上記新方式に係る携帯端末１３０に、本実施形態のデータ伝送方法を実現するための構成要素を付加したものである。従って、上記新方式に係る携帯端末１３０の説明において既に説明した構成要素については同一の符号を付することにより詳細な説明を省略する。
As illustrated in FIG. 12, the
まず、ベースバンドプロセッサ１１０から映像データが出力される。映像データには、ＲＧＢデータ、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が含まれる。ＲＧＢデータは、ベースバンドプロセッサ１１０からシリアライザ１５０に入力される。例えば、赤色に対応する８ビットのＲＧＢデータ（Ｒ［７：０］）、緑色に対応する８ビットのＲＧＢデータ（Ｇ［７：０］）、青色に対応する８ビットのＲＧＢデータ（Ｂ［７：０］）がシリアライザ１５０に並列で入力される。
First, video data is output from the
また、水平同期信号は、第１合成器２０２に入力される。そして、垂直同期信号は、第２合成器２０４に入力される。さらに、データイネーブル信号は、第１合成器２０２、及び第２合成器２０４に入力される。また、ベースバンドプロセッサ１１０は、映像データと共に、追加データとしてオーディオデータ（Ａｕｄｉｏ Ｄａｔａ）及びオーディオ制御データ（Ａｕｄｉｏ Ｃｏｎｔｒｏｌ）を出力する。オーディオデータは、ベースバンドプロセッサ１１０から第１合成器２０２に入力される。オーディオ制御データは、ベースバンドプロセッサ１１０から第２合成器２０４に入力される。
Further, the horizontal synchronization signal is input to the
このように、第１合成器２０２には、水平同期信号、データイネーブル信号、オーディオデータが入力される。水平同期信号、データイネーブル信号、オーディオデータが入力されると、第１合成器２０２は、入力されたデータイネーブル信号を参照し、データイネーブル信号が０の場合に信号Ｈ’として水平同期信号を出力する。一方、データイネーブル信号が１の場合、第１合成器２０２は、信号Ｈ’としてオーディオデータを出力する。このようにして第１合成器２０２から出力された信号Ｈ’は、シリアライザ１５０に入力される。
Thus, the
同様に、第２合成器２０４には、垂直同期信号、データイネーブル信号、オーディオ制御データが入力される。垂直同期信号、データイネーブル信号、オーディオ制御データが入力されると、第２合成器２０４は、入力されたデータイネーブル信号を参照し、データイネーブル信号が０の場合に信号Ｖ’として垂直同期信号を出力する。一方、データイネーブル信号が１の場合、第２合成器２０４は、信号Ｖ’としてオーディオ制御データを出力する。このようにして第２合成器２０４から出力された信号Ｖ’は、シリアライザ１５０に入力される。
Similarly, the
上記のように、シリアライザ１５０には、ＲＧＢデータ、信号Ｈ’、信号Ｖ’、データイネーブル信号が並列で入力される。ＲＧＢデータ、信号Ｈ’、信号Ｖ’、データイネーブル信号が入力されると、シリアライザ１５０は、これら複数の入力データをシリアル化してシリアル信号を生成する。このとき、シリアライザ１５０で生成されるシリアル信号は、図１１のように、映像データに追加データが多重されたものとなる。シリアライザ１５０で生成されたシリアル信号は、所定の信号線（例えば、同軸ケーブル）を通じてデシリアライザ１７０に伝送される。
As described above, RGB data, the signal H ′, the signal V ′, and the data enable signal are input to the
シリアライザ１５０から伝送されたシリアル信号を受信すると、デシリアライザ１７０は、受信したシリアル信号から色毎のＲＧＢデータ、信号Ｈ’、信号Ｖ’、データイネーブル信号を抽出して並列に出力する。デシリアライザ１７０から出力された色毎のＲＧＢデータは、液晶部１０４に入力される。また、デシリアライザ１７０から出力された信号Ｈ’は、第１分離器２０６に入力される。さらに、デシリアライザ１７０から出力された信号Ｖ’は、第２分離器２０８に入力される。そして、デシリアライザ１７０から出力されたデータイネーブル信号は、第１分離器２０６、及び第２分離器２０８に入力される。
When the serial signal transmitted from the
このように、第１分離器２０６には、信号Ｈ’、データイネーブル信号が入力される。信号Ｈ’、データイネーブル信号が入力されると、第１分離器２０６は、データイネーブル信号を参照し、データイネーブル信号が０の場合に信号Ｈ’の値を水平同期信号として出力する。一方、データイネーブル信号が１の場合、第１分離器２０６は、信号Ｈ’の値をオーディオデータとして出力する。さらに、データイネーブル信号が１の場合、第１分離器２０６は、水平同期信号として値１を出力する。水平同期信号として出力された信号Ｈ’の値は、液晶部１０４に入力される。また、オーディオデータとして出力された信号Ｈ’の値は、オーディオモジュール２１０に入力される。
Thus, the signal H ′ and the data enable signal are input to the
同様に、第２分離器２０８には、信号Ｖ’、データイネーブル信号が入力される。信号Ｖ’、データイネーブル信号が入力されると、第２分離器２０８は、データイネーブル信号を参照し、データイネーブル信号が０の場合に信号Ｖ’の値を垂直同期信号として出力する。一方、データイネーブル信号が１の場合、第２分離器２０８は、信号Ｖ’の値をオーディオ制御データとして出力する。さらに、データイネーブル信号が１の場合、第２分離器２０８は、垂直同期信号として値１を出力する。垂直同期信号として出力された信号Ｖ’の値は、液晶部１０４に入力される。また、オーディオデータとして出力された信号Ｖ’の値は、オーディオモジュール２１０に入力される。
Similarly, the signal V ′ and the data enable signal are input to the
上記のようにして液晶部１０４には、各色のＲＧＢデータ、水平同期信号、及び垂直同期信号、データイネーブル信号が並列に入力される。各色のＲＧＢデータ、水平同期信号、及び垂直同期信号、データイネーブル信号が並列に入力されると、液晶部１０４は、入力された各色のＲＧＢデータ、水平同期信号、及び垂直同期信号、データイネーブル信号に基づいて映像を表示する。一方、オーディオモジュール２１０には、オーディオデータ、及びオーディオ制御データが入力される。オーディオデータ、及びオーディオ制御データが入力されると、オーディオモジュール２１０は、オーディオ制御データによる制御を受けてオーディオデータを再生する。
As described above, RGB data of each color, horizontal synchronization signal, vertical synchronization signal, and data enable signal are input to the
以上、本実施形態に係るデータ伝送方法を実現することが可能な携帯端末１３０の機能構成例について説明した。上記の通り、第１合成器２０２、第２合成器２０４、第１分離器２０６、第２分離器２０８の構成を追加するだけで、本実施形態に係るデータ伝送方法が実現される。また、第１合成器２０２、第２合成器２０４は、単にデータイネーブル信号が１になるタイミング（ピクセルクロック周期）でシリアル信号に割り当てるデータを切り替えているだけであり、非常にシンプルな構成を有している。同様に、第１分離器２０６、第２分離器２０８は、単にデータイネーブル信号が１になるタイミングで出力するデータを切り替えているだけであり、非常にシンプルな構成を有している。このように、本実施形態の方法を適用すると、携帯端末１３０の回路構成をむやみに複雑化することなしに、映像データに追加データを多重して伝送することが可能になる。
The function configuration example of the
（合成器／分離器の回路構成）
ここで、図１３、図１４を参照しながら、第１合成器２０２、第２合成器２０４、第１分離器２０６、第２分離器２０８の回路構成例について簡単に紹介する。但し、第１合成器２０２と第２合成器２０４とは入出力データが異なるだけで回路構成自体は実質的に同じであるため、第１合成器２０２の回路構成についてのみ紹介する。同様に、第１分離器２０６と第２分離器２０８とは入出力データが異なるだけで回路構成自体は実質的に同じであるため、第１分離器２０６の回路構成についてのみ紹介する。
(Circuit configuration of synthesizer / separator)
Here, a circuit configuration example of the
まず、図１３を参照する。図１３には、第１合成器２０２の回路構成例が記載されている。図１３に示すように、第１合成器２０２は、例えば、ＮＯＴ回路２２２と、ＡＮＤ回路２２４、２２８と、ＯＲ回路２２６とにより構成される。ＮＯＴ回路２２２、ＡＮＤ回路２２８には、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が入力される。また、ＡＮＤ回路２２４には、水平同期信号（ＨＳＹＮＣ）が入力される。さらに、ＡＮＤ回路２２８には、オーディオデータ（Ａｕｄｉｏ Ｄａｔａ）が入力される。
First, referring to FIG. FIG. 13 shows a circuit configuration example of the
ＮＯＴ回路２２２に入力されたデータイネーブル信号は、ＮＯＴ回路２２２にて反転増幅された後、ＡＮＤ回路２２４に入力される。つまり、ＡＮＤ回路２２４には、反転増幅されたデータイネーブル信号及び水平同期信号が入力されることになる。ＡＮＤ回路２２４では、反転増幅されたデータイネーブル信号と水平同期信号との間で論理積が演算され、その演算結果がＯＲ回路２２６に入力される。また、ＡＮＤ回路２２８では、入力されたデータイネーブル信号とオーディオデータとの間で論理積が演算され、その演算結果がＯＲ回路２２６に入力される。
The data enable signal input to the
上記のように、ＯＲ回路２２６には、ＡＮＤ回路２２４による演算結果と、ＡＮＤ回路２２８による演算結果とが入力される。ＯＲ回路２２６では、これら２つの演算結果の間で論理和が演算され、その演算結果が信号Ｈ’として出力される。第１合成回路２０２による論理演算は、下記の式（１Ａ）のように表現される。また、下記の式（１Ａ）をより直接的な表現に書き換えたものが下記の式（１Ｂ）である。下記の式（１Ａ）（１Ｂ）からも分かるように、Ｄａｔａ Ｅｎａｂｌｅ＝０のタイミングでＨＳＹＮＣが出力され、Ｄａｔａ Ｅｎａｂｌｅ＝１のタイミングでＡｕｄｉｏ Ｄａｔａが出力される。なお、第２合成器２０４による論理演算は、下記の式（２Ａ）（２Ｂ）で表現される。
As described above, the operation result by the AND
次に、図１４を参照する。図１４には、第１分離器２０６の回路構成例が記載されている。図１４に示すように、第１分離器２０６は、例えば、ＮＯＴ回路２３２と、ＡＮＤ回路２３４、２３８と、ＯＲ回路２３６とにより構成される。ＮＯＴ回路２３２、ＯＲ回路２３６、ＡＮＤ回路２３８には、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が入力される。また、ＡＮＤ回路２３４、２３８には、信号Ｈ’が入力される。
Reference is now made to FIG. FIG. 14 shows a circuit configuration example of the
ＮＯＴ回路２３２に入力されたデータイネーブル信号は、ＮＯＴ回路２３２にて反転増幅された後、ＡＮＤ回路２３４に入力される。つまり、ＡＮＤ回路２３４には、反転増幅されたデータイネーブル信号及び信号Ｈ’が入力されることになる。ＡＮＤ回路２３４では、反転増幅されたデータイネーブル信号と信号Ｈ’との間で論理積が演算され、その演算結果がＯＲ回路２３６に入力される。また、ＡＮＤ回路２３８では、入力されたデータイネーブル信号と信号Ｈ’との間で論理積が演算され、その演算結果がオーディオデータ（Ａｕｄｉｏ Ｄａｔａ）として出力される。
The data enable signal input to the
上記のように、ＯＲ回路２３６には、ＡＮＤ回路２３４による演算結果と、データイネーブル信号とが入力される。ＯＲ回路２３６では、これら演算結果及びデータイネーブル信号の間で論理和が演算され、その演算結果が水平同期信号（ＨＳＹＮＣ）として出力される。第１分岐２０６では、このようにして信号Ｈ’から水平同期信号とオーディオデータとが分離される。なお、第１分離器２０６による論理演算は、下記の式（３Ａ）（４Ａ）のように表現される。また、下記の式（３Ａ）（４Ａ）をより直接的な表現に書き換えたものが下記の式（３Ｂ）（４Ｂ）である。
As described above, the calculation result by the AND
ここで、上記の式（３Ａ）（４Ａ）から水平同期信号及びオーディオデータが得られることについて簡単に検証する。まず、上記の式（３Ａ）に上記の式（１Ａ）を代入すると、下記の式（５）が得られる。ここで、値Ａ、Ｂについて成り立つ下記の（公理１）を用いると、下記の式（５）は、下記の式（６）に示すように変形される。さらに、値Ａ、Ｂ、Ｃについて成り立つ下記の（公理２）を用いると、下記の式（６）は、下記の式（７）に示すように変形される。下記の式（７）を参照すると、Ｄａｔａ Ｅｎａｂｌｅ＝０のタイミングで等号が成り立つことが分かる。 Here, it will be briefly verified that the horizontal synchronization signal and the audio data can be obtained from the above equations (3A) and (4A). First, when the above formula (1A) is substituted into the above formula (3A), the following formula (5) is obtained. Here, when the following (Axiom 1) that holds for the values A and B is used, the following Expression (5) is transformed as shown in the following Expression (6). Furthermore, when the following (Axiom 2) that holds for the values A, B, and C is used, the following Expression (6) is transformed as shown in the following Expression (7). Referring to equation (7) below, it can be seen that the equal sign holds at the timing of Data Enable = 0.
次に、上記の式（４Ａ）に上記の式（１Ａ）を代入すると、下記の式（８）が得られる。そして、下記の式（８）において上記の（公理２）を用いると、下記の式（９）が得られる。下記の式（９）を参照すると、Ｄａｔａ Ｅｎａｂｌｅ＝１のタイミングで等号が成り立つことが分かる。これらの考察により、第１合成器２０２で生成された信号Ｈ’から、第１分離器２０６により水平同期信号及びオーディオデータを分離できることが証明された。ここでは証明を省略するが、第２合成器２０４で生成された信号Ｖ’についても、同様に、第２分離器２０８により垂直同期信号及びオーディオ制御データを分離することが可能である。
Next, when the above formula (1A) is substituted into the above formula (4A), the following formula (8) is obtained. When the above (Axiom 2) is used in the following formula (8), the following formula (9) is obtained. Referring to equation (9) below, it can be seen that the equal sign holds at the timing of Data Enable = 1. From these considerations, it was proved that the horizontal synchronizing signal and the audio data can be separated by the
以上、本実施形態に係るデータ伝送方法を実現することが可能な携帯端末１３０の構成について説明した。上記の通り、本実施形態は、互いに関連する複数のデータを伝送する際に、これらデータ間の関係により冗長となるビットを利用して他のデータを伝送するというものである。このような構成にすることにより、例えば、映像データにオーディオデータやオーディオ制御データを多重して伝送することが可能になる。
The configuration of the
また、本実施形態のデータ伝送方法を適用する場合に追加すべき要素は、符号則違反等を利用して追加データを伝送する構成に比べてシンプルな構成で済む。そのため、本実施形態のデータ伝送方法を適用したとしても消費電力や回路規模を大きく増大させずに済むという利点がある。また、上記携帯端末１３０が有するＲＧＢインターフェースの場合、液晶部１０４への表示を行っている間、絶えまなくＲＧＢデータが流れている。しかし、本実施形態の技術を用いると、ＲＧＢデータの伝送と同時に追加データを送信することができるようになり、追加データの遅延時間が少なくなるという利点もある。
In addition, elements to be added when applying the data transmission method of the present embodiment may be simpler than a configuration in which additional data is transmitted using a coding rule violation or the like. Therefore, there is an advantage that even if the data transmission method of the present embodiment is applied, it is not necessary to greatly increase power consumption and circuit scale. In the case of the RGB interface of the
［２−３：（変形例１）マルチビット付加伝送への応用］
これまで、映像データの水平同期信号に対応する１ビットにオーディオデータを割り当て、垂直同期信号に対応する１ビットにオーディオ制御データを割り当てる構成について説明してきた。このように、本実施形態に係るデータ伝送方法を適用すると、データイネーブル信号が１の場合に冗長となる２ビットの空きビットに対し、それぞれ１ビットずつのデータを割り当てて伝送することができる。但し、２ビットの空きビットに対し、２ビットの追加データを割り当てて伝送することも可能である。ここでは、２ビットの空きビットに対して２ビットの追加データを割り当てて伝送する方法（変形例１）について述べる。但し、既に説明した内容と重複する内容については詳細な説明を省略する。
[2-3: (Modification 1) Application to multi-bit additional transmission]
Up to now, a configuration has been described in which audio data is assigned to 1 bit corresponding to a horizontal synchronization signal of video data and audio control data is assigned to 1 bit corresponding to a vertical synchronization signal. As described above, when the data transmission method according to the present embodiment is applied, one bit of data can be allocated and transmitted for each of two redundant bits that are redundant when the data enable signal is 1. However, 2-bit additional data can be allocated and transmitted for 2-bit empty bits. Here, a method (variation 1) in which 2-bit additional data is assigned to 2 free bits and transmitted will be described. However, a detailed description of the same contents as those already described will be omitted.
まず、図１５を参照しながら、本変形例に係る携帯端末１３０の機能構成について説明する。図１５は、本変形例に係る携帯端末１３０の機能構成例を示す説明図である。なお、図１５には、ベースバンドプロセッサ１１０から出力された映像データを液晶部１０４に伝送する構成が例示されている。また、図１５には、２ビットの追加データが映像データに多重伝送される構成が一例として示されている。
First, the functional configuration of the
図１５に示すように、携帯端末１３０は、プロセッサ側モジュールとして、主に、ベースバンドプロセッサ１１０（ＢＢＰ）と、シリアライザ１５０と、合成器２５２とを有する。また、携帯端末１３０は、表示側モジュールとして、主に、デシリアライザ１７０と、液晶部１０４と、分離器２５４と、出力デバイス２５６とを有する。このように、図１５に示す携帯端末１３０は、上記新方式に係る携帯端末１３０に、本実施形態のデータ伝送方法を実現するための構成要素を付加したものである。従って、上記新方式に係る携帯端末１３０の説明において既に説明した構成要素については同一の符号を付することにより詳細な説明を省略する。
As illustrated in FIG. 15, the
まず、ベースバンドプロセッサ１１０から映像データが出力される。映像データには、ＲＧＢデータ、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ）が含まれる。ＲＧＢデータは、ベースバンドプロセッサ１１０からシリアライザ１５０に入力される。例えば、赤色に対応する８ビットのＲＧＢデータ（Ｒ［７：０］）、緑色に対応する８ビットのＲＧＢデータ（Ｇ［７：０］）、青色に対応する８ビットのＲＧＢデータ（Ｂ［７：０］）がシリアライザ１５０に並列で入力される。
First, video data is output from the
また、水平同期信号及び垂直同期信号は、合成器２５２に入力される。さらに、合成器２５２には、データイネーブル信号が入力される。また、ベースバンドプロセッサ１１０は、映像データと共に２ビットの追加データ（２ｂｉｔ Ｄａｔａ）を出力する。この追加データは、ベースバンドプロセッサ１１０から合成器２５２に入力される。
Further, the horizontal synchronization signal and the vertical synchronization signal are input to the
このように、合成器２５２には、水平同期信号、垂直同期信号、データイネーブル信号、追加データが入力される。水平同期信号、垂直同期信号、データイネーブル信号、追加データが入力されると、合成器２５２は、入力されたデータイネーブル信号を参照し、データイネーブル信号が０の場合に、信号Ｈ’として水平同期信号を出力し、信号Ｖ’として垂直同期信号を出力する。一方、データイネーブル信号が１の場合、合成器２５２は、２ビットの信号（Ｈ’，Ｖ’）として追加データを出力する。このようにして合成器２５２から出力された信号Ｈ’、信号Ｖ’、データイネーブル信号は、シリアライザ１５０に入力される。
As described above, the
上記のように、シリアライザ１５０には、ＲＧＢデータ、信号Ｈ’、信号Ｖ’が並列で入力される。ＲＧＢデータ、信号Ｈ’、信号Ｖ’が入力されると、シリアライザ１５０は、これら複数の入力データをシリアル化してシリアル信号を生成する。このとき、シリアライザ１５０で生成されるシリアル信号は、図１１のように、映像データに追加データが多重されたものとなる。シリアライザ１５０で生成されたシリアル信号は、所定の信号線（例えば、同軸ケーブル）を通じてデシリアライザ１７０に伝送される。
As described above, the RGB data, the signal H ′, and the signal V ′ are input to the
シリアライザ１５０から伝送されたシリアル信号を受信すると、デシリアライザ１７０は、受信したシリアル信号から色毎のＲＧＢデータ、信号Ｈ’、信号Ｖ’、データイネーブル信号を抽出して並列に出力する。デシリアライザ１７０から出力された色毎のＲＧＢデータは、液晶部１０４に入力される。また、デシリアライザ１７０から出力された信号Ｈ’、信号Ｖ’は、分離器２５４に入力される。さらに、分離器２５４には、デシリアライザ１７０から出力されたデータイネーブル信号が入力される。
When the serial signal transmitted from the
このように、分離器２５４には、信号Ｈ’、信号Ｖ’、データイネーブル信号が並列で入力される。信号Ｈ’、信号Ｖ’、データイネーブル信号が入力されると、分離器２５４は、データイネーブル信号を参照し、データイネーブル信号が０の場合に、信号Ｈ’の値を水平同期信号として出力し、信号Ｖ’の値を垂直同期信号として出力する。一方、データイネーブル信号が１の場合、分離器２５４は、２ビットの信号（Ｈ’，Ｖ’）の値を追加データとして出力する。さらに、データイネーブル信号が１の場合、分離器２５４は、水平同期信号及び垂直同期信号として値１を出力する。水平同期信号及び水平同期信号として出力された信号Ｈ’、信号Ｖ’の値は、液晶部１０４に入力される。また、追加データとして出力された２ビットの信号（Ｈ’，Ｖ’）の値は、出力デバイス２５６に入力される。
As described above, the signal H ′, the signal V ′, and the data enable signal are input to the
上記のようにして液晶部１０４には、各色のＲＧＢデータ、水平同期信号、垂直同期信号、及びデータイネーブル信号が並列に入力される。各色のＲＧＢデータ、水平同期信号、及び垂直同期信号が並列に入力されると、液晶部１０４は、入力された各色のＲＧＢデータ、水平同期信号、及び垂直同期信号に基づいて映像を表示する。一方、出力デバイス２５６には、追加データが入力される。出力デバイス２５６は、追加データに応じて出力を行う。なお、追加データの種類は任意であり、出力デバイス２５６に応じて自由に設定することができる。
As described above, RGB data, horizontal synchronization signal, vertical synchronization signal, and data enable signal of each color are input to the
以上、本変形例に係るデータ伝送方法を実現することが可能な携帯端末１３０の機能構成例について説明した。上記の通り、本変形例では、１ピクセルクロック周期で２ビットの追加データを伝送することが可能になる。なお、上記の例では、垂直同期信号、水平同期信号、データイネーブル信号の関連性に基づくデータの冗長性を利用している。そのため、本実施形態のデータ伝送方法を適用することにより、データイネーブル信号が１の場合に利用可能になるビット数は２ビットである。
The function configuration example of the
しかし、映像データとは異なる種類のデータを伝送するインターフェースに本実施形態の技術を適用する場合、２ビット以上の追加データを伝送できる可能性もある。このような拡張について、ここで簡単に考察しておくことにする。上記映像データの例では、データイネーブル信号が１の場合に、水平同期信号及び垂直同期信号の値が一意に決定されていた。そのため、データイネーブル信号が１の場合に水平同期信号及び垂直同期信号のデータを伝送する必要が無く、各１ビットで合計２ビットの空きビットが追加データの伝送に利用可能となっていた。 However, when the technique of this embodiment is applied to an interface that transmits data of a different type from video data, there is a possibility that additional data of 2 bits or more can be transmitted. Such an extension will be briefly discussed here. In the above video data example, when the data enable signal is 1, the values of the horizontal synchronizing signal and the vertical synchronizing signal are uniquely determined. Therefore, when the data enable signal is 1, there is no need to transmit the data of the horizontal synchronization signal and the vertical synchronization signal, and a total of 2 free bits can be used for transmission of additional data for each 1 bit.
仮に、データイネーブル信号に相当する第１の信号と、第１の信号が所定値（例えば、１）の場合に値が一意に決まる複数の信号（第２〜第Ｎの信号；Ｎ≧２）があるとしよう。この場合、第１の信号が１のタイミングで第２〜第Ｎの信号を伝送する必要が無くなる。つまり、第１の信号が１のタイミングで第２〜第Ｎの信号に相当する空きビットを利用した追加データの伝送を行うことができる。第ｋの信号が各１ビットであるとすると、Ｎ−１ビット分の追加データを伝送することが可能になる。もちろん、１ビットの追加データをＮ−１個伝送する構成にすることも可能である。このように、本実施形態の技術は、上記の映像データに限らず、様々なインターフェースに適用することが可能である。 A first signal corresponding to a data enable signal and a plurality of signals whose values are uniquely determined when the first signal is a predetermined value (for example, 1) (second to Nth signals; N ≧ 2) Let's say there is. In this case, it is not necessary to transmit the second to Nth signals at the timing when the first signal is 1. That is, it is possible to transmit additional data using empty bits corresponding to the second to Nth signals when the first signal is 1. If the kth signal is 1 bit each, it is possible to transmit additional data for N-1 bits. Of course, it is also possible to transmit N-1 additional data of 1 bit. As described above, the technique of the present embodiment is not limited to the video data described above, and can be applied to various interfaces.
［２−４：（変形例２）バスインターフェースへの応用］
そこで、図１６を参照しながら、他のインターフェースへの適用例として、ＣＰＵバスインターフェースへの応用（変形例２）について紹介する。図１６は、本変形例に係るバスインターフェース装置３００の機能構成例を示す説明図である。
[2-4: (Modification 2) Application to bus interface]
Therefore, with reference to FIG. 16, an application to the CPU bus interface (Modification 2) will be introduced as an application example to another interface. FIG. 16 is an explanatory diagram illustrating a functional configuration example of the
図１６に示すように、バスインターフェース装置３００は、プロセッサ側モジュールとして、中央処理部３０２（ＣＰＵ）と、シリアライザ３０４と、第１合成器３０６と、第２合成器３０８と、セレクタ３１０とを有する。さらに、バスインターフェース装置３００は、デバイス側モジュールとして、デシリアライザ３３２と、デバイス３３４、３３８と、第１分離部３３６と、第２分離部３４０と、セレクタ３４２と、ＯＲ回路３４４と、オーディオモジュール３４６とを有する。
As illustrated in FIG. 16, the
まず、中央処理部３０２からバス信号、及びデバイス３３４、３３８を選択するためのＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号（ＣＳ０、ＣＳ１）が出力される。バス信号としては、例えば、Ｄａｔａ［１５：０］、ＷＲ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号、ＲＤ（Ｒｅａｄ Ｅｎａｂｌｅ）信号が出力される。上記のＣＳ０、ＣＳ１は、どちらか一方のみがアクティブになる。そのため、一方のＣＳ信号がアクティブの間、他方のＣＳ信号は利用されない。そのため、利用されないＣＳ信号のビットに追加データを割り当てて伝送することができる。
First, the
中央処理部３０２から出力されたＤａｔａ［１５：０］、ＷＲ信号、ＲＤ信号は、シリアライザ３０４に入力される。また、中央処理部３０２から出力されたＣＳ信号（ＣＳ０）は、第１合成器３０６、及びセレクタ３１０に入力される。同様に、中央処理部３０２から出力されたＣＳ信号（ＣＳ１）は、第２合成器３０８、及びセレクタ３１０に入力される。セレクタ３１０では、いずれかのＣＳ信号が選択される。セレクタ３１０で選択されたＣＳ信号は、第１合成器３０６に入力される。さらに、セレクタ３１０で選択されたＣＳ信号は、反転増幅されて第２合成器３０８に入力される。
Data [15: 0], WR signal, and RD signal output from the
また、第１合成器３０６、第２合成器３０８には、中央処理部３０２から出力されたオーディオデータ（Ａｕｄｉｏ Ｄａｔａ）が入力される。第１合成器３０６は、セレクタ３１０で選択されたＣＳ信号がＣＳ０である場合に、そのＣＳ０をＣＳ０’として出力する。一方、セレクタ３１０で選択されたＣＳ信号がＣＳ１である場合に、第１合成器３０６は、入力されたオーディオデータをＣＳ０’として出力する。同様に、第２合成器３０８は、セレクタ３１０で選択されたＣＳ信号がＣＳ１である場合に、そのＣＳ１をＣＳ１’として出力する。一方、セレクタ３１０で選択されたＣＳ信号がＣＳ０である場合に、第２合成器３０８は、入力されたオーディオデータをＣＳ１’として出力する。
In addition, audio data (Audio Data) output from the
第１合成器３０６、第２合成器３０８から出力された信号ＣＳ０’、信号ＣＳ１’は、シリアライザ３０４に入力される。シリアライザ３０４では、Ｄａｔａ［１５：０］、ＷＲ信号、ＲＤ信号、信号ＣＳ０’、信号ＣＳ１’が時間軸上で多重され、シリアル信号が生成される。シリアライザ３０４で生成されたシリアル信号は、デシリアライザ３３２に伝送される。デシリアライザ３３２では、シリアル信号からＤａｔａ［１５：０］、ＷＲ信号、ＲＤ信号、信号ＣＳ０’、信号ＣＳ１’が抽出され、並列に出力される。
The signals CS0 ′ and CS1 ′ output from the
デシリアライザ３３２から出力されたＤａｔａ［１５：０］、ＷＲ信号、ＲＤ信号は、デバイス３３４、３３８に入力される。また、デシリアライザ３３２から出力された信号ＣＳ０’は、第１分離器３３６、及びセレクタ３４２に入力される。一方、デシリアライザ３３２から出力された信号ＣＳ１’は、第２分離器３４０、及びセレクタ３４２に入力される。セレクタ３４２では、セレクタ３１０で選択された信号の情報が抽出され、第１分離器３３６、第２分離器３４０に入力される。
Data [15: 0], WR signal, and RD signal output from the
第１分離器３３６は、セレクタ３１０で選択された信号がＣＳ０である場合にＣＳ０’をＣＳ０として出力する。一方、セレクタ３１０で選択された信号がＣＳ１である場合に、第１分離器３３６は、オーディオデータＤ０としてＣＳ０’を出力する。同様に、第２分離器３４０は、セレクタ３１０で選択された信号がＣＳ１である場合にＣＳ１’をＣＳ１として出力する。一方、セレクタ３１０で選択された信号がＣＳ０である場合に、第２分離器３４０は、オーディオデータＤ１としてＣＳ１’を出力する。第１分離器３３６、第２分離器３４０から出力された信号ＣＳ０、信号ＣＳ１は、それぞれデバイス３３４、３３８に入力される。さらに、オーディオデータＤ０、Ｄ１は、ＯＲ回路３４４により論理和演算が施された後、オーディオモジュール３４６に入力される。
The
以上説明したように、本実施形態に係る技術は、映像データに追加データを多重して伝送する構成に限定されず、ＣＰＵバスインターフェースにおいてＣＳ信号に追加データを多重して伝送する場合にも適用することができる。さらに、ＣＰＵバスインターフェースと同様にＣＳ信号を利用するＳｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ（ＳＰＩ）にも同様に適用することができる。もちろん、本実施形態の技術は、これらの例に限定されるものではなく、データ伝送に用いる他の様々なインターフェースにおいても応用することが可能である。 As described above, the technology according to the present embodiment is not limited to the configuration in which additional data is multiplexed and transmitted on video data, and is also applied to the case where additional data is multiplexed and transmitted on a CS signal in a CPU bus interface can do. Further, the present invention can be similarly applied to a serial peripheral interface (SPI) that uses a CS signal in the same manner as the CPU bus interface. Of course, the technique of the present embodiment is not limited to these examples, and can be applied to other various interfaces used for data transmission.
＜３：まとめ＞
最後に、本実施形態のデータ伝送方法を適用した情報処理装置が有する機能構成と、当該機能構成により得られる作用効果について簡単に纏める。なお、上記の携帯端末１３０は、当該情報処理装置の一例である。当該情報処理装置の機能構成は次のように表現することができる。まず、当該情報処理装置は、以下のような機能を持つ信号生成部、及び信号送信部を有する。
<3: Summary>
Finally, the functional configuration of the information processing apparatus to which the data transmission method of the present embodiment is applied and the operational effects obtained by the functional configuration will be briefly summarized. The
当該信号生成部は、第１のデータを第１又は第２のビット値で表現して第１の信号を生成する。なお、上記説明の中で例示したデータイネーブル信号は、第１のデータの一例である。また、上記の信号生成部は、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成する。なお、上記説明の中で例示した水平同期信号は、第２のデータの一例である。例えば、データイネーブル信号のビット値が１の場合、水平同期信号は所定のビット値１をとる。但し、垂直同期信号についても同様である。
The signal generation unit generates the first signal by expressing the first data with the first or second bit value. The data enable signal exemplified in the above description is an example of first data. In addition, the signal generation unit expresses second data related to the first data by a first or second bit value, and the timing at which the first signal takes the first bit value. A second signal having a predetermined bit value is generated. The horizontal synchronization signal exemplified in the above description is an example of the second data. For example, when the bit value of the data enable signal is 1, the horizontal synchronization signal takes a
また、上記の信号生成部は、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる追加データに応じたビット値を前記第２の信号に割り当てる。上記の通り、第１の信号が第１のビット値をとる場合、第２の信号は所定のビット値をとる。そのため、第１の信号が第１のビット値をとるタイミングで第２の信号を送信せずとも、受信側で第２の信号が示すビット値を一意に特定することが可能である。そこで、上記の信号生成部は、第１の信号が第１のビット値をとるタイミングで元の第２の信号が示すビット値の代わりに追加データのビット値を割り当てる。 The signal generation unit assigns a bit value corresponding to additional data different from the second data to the second signal at a timing when the first signal takes the first bit value. As described above, when the first signal takes the first bit value, the second signal takes a predetermined bit value. Therefore, it is possible to uniquely specify the bit value indicated by the second signal on the receiving side without transmitting the second signal at the timing when the first signal takes the first bit value. Therefore, the signal generation unit assigns the bit value of the additional data instead of the bit value indicated by the original second signal at the timing when the first signal takes the first bit value.
このような構成にしても、受信側で第１の信号が示すビット値を参照すれば、元の第２の信号が示すビット値を特定することができる。また、第１の信号が第１のビット値をとるタイミングで受信したビット値が追加データのものであることが分かっているため、受信信号から容易に追加データのビット値を抽出することができる。上記の信号送信部は、このようにして前記信号生成部で生成された第１及び第２の信号を送信する。つまり、上記の信号送信部で送信される第２の信号には、第２のデータのビット値と、追加データのビット値とが含まれることになる。 Even in such a configuration, the bit value indicated by the original second signal can be specified by referring to the bit value indicated by the first signal on the receiving side. In addition, since it is known that the bit value received when the first signal takes the first bit value is that of the additional data, the bit value of the additional data can be easily extracted from the received signal. . The signal transmission unit transmits the first and second signals thus generated by the signal generation unit. That is, the second signal transmitted by the signal transmission unit includes the bit value of the second data and the bit value of the additional data.
このように、上記の情報処理装置は、共に送信される複数のデータの関連性を考慮し、送信されるビット列の冗長性を利用して追加データを送信するものである。このような構成により、比較的シンプルな構成で、より多くのデータを伝送することが可能になる。上記構成の場合、追加データを伝送する場合においても、第１及び第２のデータの伝送効率を低下させずに済む。さらに、上記構成の場合、第１の信号が第１のビット値を示すタイミングに合わせて第２の信号に追加データのビット値を割り当てるだけであるため、追加データを多重するために追加する構成要素が比較的シンプルなものとなる。従って、装置構成をそれほど複雑化させずに済む上、消費電力や回路規模をそれほど増大させずに済む。その結果、追加データを多重するための構成要素を付加しても、設計変更による負担の増加や製造コストの増加を抑制することができる。 As described above, the information processing apparatus transmits additional data using redundancy of a transmitted bit string in consideration of relevance of a plurality of data transmitted together. With such a configuration, more data can be transmitted with a relatively simple configuration. In the case of the above configuration, even when additional data is transmitted, it is not necessary to reduce the transmission efficiency of the first and second data. Further, in the case of the above configuration, since only the bit value of the additional data is allocated to the second signal in accordance with the timing at which the first signal indicates the first bit value, the configuration is added to multiplex the additional data. The element is relatively simple. Therefore, the apparatus configuration does not need to be complicated, and the power consumption and circuit scale do not increase so much. As a result, even if a component for multiplexing additional data is added, an increase in burden due to a design change and an increase in manufacturing cost can be suppressed.
また、上記の情報処理装置は、次のような信号受信部、データ分離部、データ復元部をさらに有していてもよい。これらの構成要素は、追加データを多重して伝送する構成要素を送信側に付加した場合に受信側に設けられる構成要素の一例である。上記の信号受信部は、前記信号送信部で送信された第１及び第２の信号を受信するものである。また、上記のデータ分離部は、前記信号受信部で受信された第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値を検出して前記追加データを分離するものである。このように、受信側では、第１の信号が第１のビット値をとるタイミングに合わせて第２の信号がとるビット値の値を検出することで、追加データのビット値を容易に抽出することができる。 The information processing apparatus may further include a signal reception unit, a data separation unit, and a data restoration unit as described below. These components are examples of components provided on the reception side when a component for multiplexing and transmitting additional data is added to the transmission side. The signal receiving unit receives the first and second signals transmitted by the signal transmitting unit. Further, the data separation unit detects the bit value taken by the second signal at a timing when the first signal received by the signal receiving unit takes the first bit value, and separates the additional data. Is. In this way, on the receiving side, the bit value of the additional data is easily extracted by detecting the value of the bit value taken by the second signal in accordance with the timing at which the first signal takes the first bit value. be able to.
また、上記のデータ復元部は、前記信号受信部で受信された第１の信号から前記第１のデータを復元し、前記第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値に前記所定のビット値を割り当てて当該第２の信号から前記第２のデータを復元するものである。上記の通り、第１の信号が第１のビット値をとるタイミングで、第２のデータに対応するビット値は所定のビット値に一意に決定される。そのため、上記の信号送信部は、第１の信号が第１のビット値をとるタイミングで第２のデータに関する情報を送信していない。しかし、受信側では、第１の信号が第１のビット値を示していれば、第２のデータのビット値が所定のビット値であることが分かる。そのため、受信側では、第１の信号が第１のビット値をとるタイミングで第２のデータとして所定のビット値を出力することにより、第２のデータを復元することができるのである。 Further, the data restoration unit restores the first data from the first signal received by the signal reception unit, and the second signal has a timing at which the first signal takes a first bit value. The predetermined bit value is assigned to the bit value taken by the signal to restore the second data from the second signal. As described above, at the timing when the first signal takes the first bit value, the bit value corresponding to the second data is uniquely determined to be a predetermined bit value. For this reason, the signal transmission unit does not transmit information related to the second data at the timing at which the first signal takes the first bit value. However, on the receiving side, if the first signal indicates the first bit value, it can be seen that the bit value of the second data is a predetermined bit value. Therefore, on the receiving side, the second data can be restored by outputting a predetermined bit value as the second data at the timing at which the first signal takes the first bit value.
このように、受信側で追加データを復元する際には、第１の信号が第１のビット値をとるタイミングに合わせて第２の信号が示すビット値を参照することにより、容易に追加データを復元することができる。また、受信側で第２のデータを復元する際には、第１の信号が第２のビット値をとるタイミングに合わせて第２の信号が示すビット値を参照すると共に、所定のビット値を割り当てることにより、容易に第２のデータを復元することができる。このように、本実施形態に係るデータ伝送方法の場合、送信側の構成と同様、受信側も比較的シンプルに構成することが可能である。その結果、追加データを付加して伝送できるように構成を拡張したとしても、設計変更にかかる負担や製造コストを増大させずに済む。 As described above, when the additional data is restored on the receiving side, the additional data can be easily obtained by referring to the bit value indicated by the second signal in accordance with the timing at which the first signal takes the first bit value. Can be restored. Further, when restoring the second data on the receiving side, the bit value indicated by the second signal is referred to in accordance with the timing at which the first signal takes the second bit value, and a predetermined bit value is set. By assigning, the second data can be easily restored. Thus, in the case of the data transmission method according to the present embodiment, the receiving side can be configured relatively simply as with the configuration on the transmitting side. As a result, even if the configuration is expanded so that additional data can be added and transmitted, it is not necessary to increase the burden and manufacturing cost for the design change.
また、上記の情報処理装置は、第１のモジュール及び第２のモジュールで構成され、これら２つのモジュール間で本実施形態に係るデータ伝送方法に基づくデータ伝送を行うように構成されていてもよい。この場合、上記の第１のモジュールは、前記信号生成部、前記信号送信部を含む。また、上記の第２モジュールは、前記信号受信部、前記データ分離部、前記データ復元部を含む。そして、前記第１及び第２のモジュールは、所定の信号線で接続される。さらに、前記第１のモジュールは、前記信号生成部で生成された第１及び第２の信号をシリアル化して前記信号送信部により前記所定の信号線を通じて前記第２のモジュールに送信する。また、前記第２のモジュールは、前記信号受信部で前記第１及び第２の信号を受信し、前記データ分離部で分離された追加データを出力すると共に、前記データ復元部で復元された第１及び第２のデータをパラレル化して出力する。このように、２つのモジュール間でシリアル伝送する構成（先に述べたシリアル伝送方式や新方式等）に対し、本実施形態に係るデータ伝送方法を適用することができる。 In addition, the information processing apparatus described above may include a first module and a second module, and may be configured to perform data transmission based on the data transmission method according to the present embodiment between these two modules. . In this case, the first module includes the signal generation unit and the signal transmission unit. The second module includes the signal receiving unit, the data separating unit, and the data restoring unit. The first and second modules are connected by a predetermined signal line. Further, the first module serializes the first and second signals generated by the signal generation unit, and transmits the first and second signals to the second module through the predetermined signal line by the signal transmission unit. The second module receives the first and second signals at the signal receiver, outputs additional data separated by the data separator, and is restored by the data restoration unit. The first and second data are parallelized and output. As described above, the data transmission method according to the present embodiment can be applied to a configuration for serial transmission between two modules (such as the serial transmission method and the new method described above).
また、上記の情報処理装置は、前記第１のデータとして映像データに含まれる垂直同期信号又は水平同期信号を送信し、前記第２のデータとして前記第１のデータで指定される画素に表示すべき映像データが存在するか否かを示す制御信号を送信するように構成されていてもよい。 Further, the information processing apparatus transmits a vertical synchronization signal or a horizontal synchronization signal included in video data as the first data, and displays the second data on a pixel specified by the first data. It may be configured to transmit a control signal indicating whether or not video data to be present exists.
また、上記の情報処理装置は、例えば、前記第１のモジュールに演算処理装置を搭載し、前記第２のモジュールに表示装置を搭載したものであってもよい。この場合、前記第１のデータは、前記演算処理装置から入力される。また、前記第１及び第２のデータは、前記表示装置に入力される。そして、前記第３のデータは、前記表示装置とは異なる出力装置に入力される。このように、本実施形態に係るデータ伝送方法は、映像データを演算処理装置から表示装置に伝送するためのＲＧＢインターフェースに適用することができる。 In addition, the information processing apparatus described above may be, for example, one in which an arithmetic processing device is mounted on the first module and a display device is mounted on the second module. In this case, the first data is input from the arithmetic processing unit. The first and second data are input to the display device. The third data is input to an output device different from the display device. As described above, the data transmission method according to the present embodiment can be applied to an RGB interface for transmitting video data from an arithmetic processing device to a display device.
また、前記第１のデータに関連する第２〜第Ｎ（Ｎ≧３）のデータが存在する場合に、前記信号生成部は、前記第１のデータに関連する第２〜第Ｎのデータを第１又は第２のビット値で表現し、前記第１の信号が第１のビット値をとるタイミングで個々に所定のビット値をとる第２〜第Ｎの信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２〜第Ｎのデータとは異なる追加データに応じたビット値を前記第２〜第Ｎの信号に割り当てるように構成されていてもよい。このように、本実施形態に係るデータ伝送方法は、関連するデータの構成に応じて適宜拡張することが可能である。例えば、第２〜第Ｎのデータが各１ビットのデータ長であるとすると、Ｎ−１ビットの追加データを伝送することが可能になる。 In addition, when there are second to Nth (N ≧ 3) data related to the first data, the signal generation unit outputs second to Nth data related to the first data. Expressing the first or second bit value, the second signal to the Nth signal each taking a predetermined bit value at a timing when the first signal takes the first bit value are generated, and the first signal is generated. The signal may take a first bit value, and may be configured to assign a bit value corresponding to additional data different from the second to Nth data to the second to Nth signals. As described above, the data transmission method according to the present embodiment can be appropriately expanded according to the configuration of related data. For example, assuming that the second to Nth data has a data length of 1 bit each, it is possible to transmit additional data of N−1 bits.
また、上記の情報処理装置は、次のような構成に変形することも可能である。当該変形を施した情報処理装置は、次のような信号選択部と、組み合わせ変更部と、信号送信部とを有する。上記の信号選択部は、一方が選択された場合に他方が利用されない関係を有し、共に送信される第１及び第２の信号のいずれかを選択するものである。また、上記の組み合わせ変更部は、前記信号選択部で第１の信号が選択された場合に前記第１の信号と共に送信される信号の組み合わせを前記第２の信号から第３の信号に変更し、前記信号選択部で第２の信号が選択された場合に前記第２の信号と共に送信される信号の組み合わせを前記第１の信号から第３の信号に変更するものである。 Further, the information processing apparatus described above can be modified to the following configuration. The information processing apparatus subjected to the modification includes a signal selection unit, a combination change unit, and a signal transmission unit as follows. The signal selection unit has a relationship in which when one is selected, the other is not used, and selects one of the first and second signals transmitted together. Further, the combination changing unit changes a combination of signals transmitted together with the first signal from the second signal to the third signal when the first signal is selected by the signal selecting unit. When the second signal is selected by the signal selection unit, the combination of signals transmitted together with the second signal is changed from the first signal to the third signal.
このように、２つの信号が相互に関係しており、その関係を利用して追加データを伝送するという点で、先に述べた情報処理装置と同じ技術的特徴を有する。しかし、この変形例の場合、２つの信号は、一方が選択された場合に他方が利用されないという関係を有する。そのため、利用されない他方の信号は伝送する必要がない。つまり、当該他方の信号を送信するために割り当てられているビットは空きビットとなる。この変形例は、この空きビットを利用して追加データ（第３の信号）を送信するものである。そこで、当該変形例に係る情報処理装置は、上記の信号選択部による選択結果に応じて、上記の組み合わせ変更部で送信すべき信号の組み合わせを変更し、上記の信号送信部により前記組み合わせ変更部による変更後の組み合わせで信号を送信する。このような構成にすることで、比較的シンプルな構成で追加データを多重して伝送することが可能になる。 As described above, the two signals are related to each other, and have the same technical characteristics as the information processing apparatus described above in that additional data is transmitted using the relationship. However, in this modified example, the two signals have a relationship that when one is selected, the other is not used. Therefore, it is not necessary to transmit the other signal that is not used. That is, the bit assigned to transmit the other signal is an empty bit. In this modification, additional data (third signal) is transmitted using the empty bits. Therefore, the information processing apparatus according to the modification changes the combination of signals to be transmitted by the combination change unit according to the selection result by the signal selection unit, and the combination change unit by the signal transmission unit. The signal is transmitted in the changed combination by. With this configuration, additional data can be multiplexed and transmitted with a relatively simple configuration.
また、本実施形態に係るデータ伝送方法を実現するために上記の情報処理装置に搭載される構成（データ多重装置）を次のように纏めることができる。当該データ多重装置は、第１のデータを第１又は第２のビット値で表現して第１の信号を生成し、前記第１のデータに関連する第２のデータを第１又は第２のビット値で表現して、前記第１の信号が第１のビット値をとるタイミングで所定のビット値をとる第２の信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２のデータとは異なる第３のデータに応じたビット値を前記第２の信号に割り当てる信号生成部を有する。このように、本実施形態に係るデータ伝送方法は、複数の関連するデータの冗長構成を利用し、追加データを多重して伝送するというものである。このデータ伝送方法を所望の電子機器で実現するには、上記のデータ多重装置を当該電子機器のインターフェース部分に追加すればよい。 Further, the configuration (data multiplexing apparatus) mounted on the information processing apparatus in order to realize the data transmission method according to the present embodiment can be summarized as follows. The data multiplexer generates the first signal by expressing the first data by the first or second bit value, and outputs the second data related to the first data to the first or second Expressed as a bit value, a second signal having a predetermined bit value is generated at a timing at which the first signal takes the first bit value, and a timing at which the first signal takes the first bit value And a signal generation unit that assigns a bit value corresponding to third data different from the second data to the second signal. As described above, the data transmission method according to this embodiment uses a redundant configuration of a plurality of related data, and multiplexes and transmits additional data. In order to realize this data transmission method with a desired electronic device, the above data multiplexing device may be added to the interface portion of the electronic device.
（備考）
上記のベースバンドプロセッサ１１０、第１合成器２０２、第２合成器２０４、中央処理部３０２、合成器２５２は、信号生成部の一例である。上記のシリアライザ１５０、３０４は、信号送信部の一例である。上記のデータイネーブル信号は、第１の信号の一例である。上記の水平同期信号、垂直同期信号は、第２の信号の一例である。上記のオーディオデータ、オーディオ制御データは、追加データの一例である。上記のデシリアライザ１７０は、信号受信部の一例である。上記の第１分離器２０６、第２分離器２０８、分離器２５４は、データ分離部、データ復元部の一例である。上記のプロセッサ側モジュールは、第１のモジュールの一例である。上記の表示側モジュールは、第２のモジュールの一例である。上記のベースバンドプロセッサ１１０、中央処理部３０２は、演算処理装置の一例である。上記の液晶部１０４は、表示装置の一例である。上記のセレクタ３１０は、信号選択部の一例である。上記の第１合成器３０６、第２合成器３０８は、組み合わせ変更部の一例である。上記の携帯端末１３０、バスインターフェース装置３００は、情報処理装置の一例である。上記のプロセッサ側モジュールは、データ多重装置の一例である。
(Remarks)
The
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.
例えば、上記説明においては、シリアル伝送方式を前提としていたが、本実施形態に係る技術をパラレル伝送方式に適用することも可能である。また、上記新方式の技術に関する説明の中で、ＡＭＩ符号を主に取り上げたが、符号化方式に関しては、例えば、パーシャルレスポンス符号やＣＭＩ符号の他、様々なバイポーラ符号、バイフェーズ符号を利用することが可能である。また、上記説明の中で簡単に触れた通り、追加データのビット数は３ビット以上であってもよい。そして、本実施形態の技術は、ＲＧＢインターフェースやＣＰＵインターフェース以外のデータ伝送インターフェースにも広く適用することができる。 For example, in the above description, the serial transmission method is assumed, but the technique according to the present embodiment can be applied to the parallel transmission method. In the description of the technology of the new method, the AMI code is mainly taken up. However, for the encoding method, for example, various bipolar codes and biphase codes are used in addition to the partial response code and the CMI code. It is possible. Further, as briefly mentioned in the above description, the number of bits of additional data may be 3 bits or more. The technique of this embodiment can be widely applied to data transmission interfaces other than the RGB interface and the CPU interface.
１００、１３０ 携帯端末
１０２ 表示部
１０４ 液晶部
１０６ 接続部
１０８ 操作部
１１０ ベースバンドプロセッサ
１３２、１３６ パラレル信号線路
１３４ シリアル信号線路
１５０ シリアライザ
１５２ 符号化部
１５４ ドライバ
１５６ 重畳部
１６０ 同軸ケーブル
１７０ デシリアライザ
１７２ 分離部
１７４ レシーバ
１７６ クロック抽出部
１７８ 復号部
２０２ 第１合成器
２０４ 第２合成器
２０６ 第１分離器
２０８ 第２分離器
２１０ オーディオモジュール
２２２、２３２ ＮＯＴ回路
２２４、２２８、２３４、２３８ ＡＮＤ回路
２２６、２３６ ＯＲ回路
２５２ 合成器
２５４ 分離器
２５６ 出力デバイス
３００ バスインターフェース装置
３０２ 中央処理部
３０４ シリアライザ
３０６ 第１合成器
３０８ 第２合成器
３１０ セレクタ
３３２ デシリアライザ
３３４、３３８ デバイス
３３６ 第１分離器
３４０ 第２分離器
３４２ セレクタ
３４４ ＯＲ回路
３４６ オーディオモジュール
DESCRIPTION OF SYMBOLS 100,130
Claims (10)
前記信号生成部で生成された第１及び第２の信号を送信する信号送信部と、
を備える、情報処理装置。 The first data is represented by the first or second bit value to generate the first signal, and the second data related to the first data is represented by the first or second bit value. , Generating a second signal having a predetermined bit value at a timing at which the first signal takes a first bit value, and at a timing at which the first signal takes a first bit value. A signal generation unit that assigns a bit value corresponding to additional data different from data to the second signal;
A signal transmission unit for transmitting the first and second signals generated by the signal generation unit;
An information processing apparatus comprising:
前記信号受信部で受信された第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値を検出して前記追加データを分離するデータ分離部と、
前記信号受信部で受信された第１の信号から前記第１のデータを復元し、前記第１の信号が第１のビット値をとるタイミングで前記第２の信号がとるビット値に前記所定のビット値を割り当てて当該第２の信号から前記第２のデータを復元するデータ復元部と、
をさらに備える、請求項１に記載の情報処理装置。 A signal receiver for receiving the first and second signals transmitted by the signal transmitter;
A data separation unit for detecting the bit value taken by the second signal at a timing when the first signal received by the signal receiving unit takes the first bit value, and separating the additional data;
The first data is restored from the first signal received by the signal receiving unit, and the predetermined value is set to the bit value taken by the second signal at the timing when the first signal takes the first bit value. A data restoration unit that assigns a bit value and restores the second data from the second signal;
The information processing apparatus according to claim 1, further comprising:
前記第１及び第２のモジュールは、所定の信号線で接続され、
前記第１のモジュールは、前記信号生成部で生成された第１及び第２の信号をシリアル化して前記信号送信部により前記所定の信号線を通じて前記第２のモジュールに送信し、
前記第２のモジュールは、前記信号受信部で前記第１及び第２の信号を受信し、前記データ分離部で分離された追加データを出力すると共に、前記データ復元部で復元された第１及び第２のデータをパラレル化して出力する、請求項２に記載の情報処理装置。 A first module including the signal generation unit and the signal transmission unit; and a second module including the signal reception unit, the data separation unit and the data restoration unit.
The first and second modules are connected by a predetermined signal line,
The first module serializes the first and second signals generated by the signal generation unit and transmits the first and second signals to the second module through the predetermined signal line by the signal transmission unit,
The second module receives the first and second signals at the signal receiving unit, outputs additional data separated by the data separation unit, and restores the first and second data restored by the data restoration unit. The information processing apparatus according to claim 2, wherein the second data is output in parallel.
前記第２のデータは、前記第１のデータで指定される画素に表示すべき映像データが存在するか否かを示す制御信号である、請求項３に記載の情報処理装置。 The first data is a vertical synchronization signal or a horizontal synchronization signal included in video data,
The information processing apparatus according to claim 3, wherein the second data is a control signal indicating whether or not there is video data to be displayed on a pixel specified by the first data.
前記第１のデータは、前記演算処理装置から入力され、
前記第２のモジュールには、表示装置が搭載されており、
前記第１及び第２のデータは、前記表示装置に入力され、
前記第３のデータは、前記表示装置とは異なる出力装置に入力される、請求項４に記載の情報処理装置。 The first module is equipped with an arithmetic processing unit,
The first data is input from the arithmetic processing unit;
A display device is mounted on the second module,
The first and second data are input to the display device,
The information processing apparatus according to claim 4, wherein the third data is input to an output device different from the display device.
前記信号生成部は、前記第１のデータに関連する第２〜第Ｎのデータを第１又は第２のビット値で表現し、前記第１の信号が第１のビット値をとるタイミングで個々に所定のビット値をとる第２〜第Ｎの信号を生成し、前記第１の信号が第１のビット値をとるタイミングで、前記第２〜第Ｎのデータとは異なる追加データに応じたビット値を前記第２〜第Ｎの信号に割り当てる、請求項１に記載の情報処理装置。 When there are 2nd to Nth (N ≧ 3) data related to the first data,
The signal generation unit expresses the second to Nth data related to the first data by the first or second bit value, and each of the signals has a timing at which the first signal takes the first bit value. 2nd to Nth signals having a predetermined bit value are generated, and at the timing when the first signal takes the first bit value, according to additional data different from the second to Nth data The information processing apparatus according to claim 1, wherein a bit value is assigned to the second to Nth signals.
前記信号選択部で第１の信号が選択された場合に前記第１の信号と共に送信される信号の組み合わせを前記第２の信号から第３の信号に変更し、前記信号選択部で第２の信号が選択された場合に前記第２の信号と共に送信される信号の組み合わせを前記第１の信号から第３の信号に変更する組み合わせ変更部と、
前記組み合わせ変更部による変更後の組み合わせで信号を送信する信号送信部と、
を備える、情報処理装置。 A signal selection unit that selects one of the first and second signals that are transmitted together when one is selected and the other is not used;
When the first signal is selected by the signal selection unit, the combination of signals transmitted together with the first signal is changed from the second signal to the third signal, and the second signal is selected by the signal selection unit. A combination changing unit that changes a combination of signals transmitted together with the second signal when the signal is selected from the first signal to the third signal;
A signal transmission unit that transmits a signal in a combination after change by the combination change unit;
An information processing apparatus comprising:
前記信号生成ステップで生成された第１及び第２の信号を送信する信号送信ステップと、
を含む、信号処理方法。 The first data is represented by the first or second bit value to generate the first signal, and the second data related to the first data is represented by the first or second bit value. , Generating a second signal having a predetermined bit value at a timing at which the first signal takes a first bit value, and at a timing at which the first signal takes a first bit value. A signal generation step of assigning a bit value corresponding to third data different from data to the second signal;
A signal transmission step of transmitting the first and second signals generated in the signal generation step;
Including a signal processing method.
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| KR20130076928A (en) * | 2011-12-29 | 2013-07-09 | 삼성전자주식회사 | Data transmitting apparatus, data receiving apparatus, methods for transmitting and receiving data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120904 |