JP2010515187A - 電子回路のリソースへのアクセス制限 - Google Patents
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Abstract
Description
フローティングノードに接続された第1電極を有する少なくとも1つの第1容量性素子と、
前記フローティングノードに接続された第1電極を有し、前記第1容量性素子の静電容量より大きな静電容量を有する少なくとも1つの第2容量性素子と、
前記フローティングノードに接続され、絶縁されたコントロールゲートを有する少なくとも1つの第1トランジスタとを備える。
前記第1容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体の厚さが他のセルの誘電体の厚さより小さい少なくとも1つの第1セルの第1サブセットを有し、
前記第2容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも1つの第2セルの第2サブセットを有し、
前記第3容量性素子は、少なくとも1つの第3セルの第3サブセットを有し、
前記第1トランジスタは、そのトンネル窓が除去された少なくとも1つの第4セルの第4サブセットを有する。
− 所定時間内での(電磁トランスポンダタイプの)電子輸送チケットの使用回数の制限
− 使用時間が制限された、一時的なソフトウェアライセンスの提供
− 一時的な暗号化鍵の使用
− マルチメディア支持体の読み取り許可の制限(支持体が活性でない場合の暗号化された内容−CD,DVD 、又は支持体が活性であり、従って電荷保持回路100 を含むことが可能である場合の直接制限−例えばフラッシュメモリ)
− ユーザに関する情報の有効性の制限であり、この情報を強制的に更新する(例えば、ある人の生体計測基準を周期的に更新する)又は制御されていない放送を回避する
− 等
静電容量C1: 2fF、誘電体の厚さ: 40Å
静電容量C2: 20fF、誘電体の厚さ: 160Å
静電容量C3: 1fF、誘電体の厚さ: 80Å
VPP1は、VPP2より大きい。
VSELは、VREAD より大きい。
VREAD は、V114と同程度の大きさである。
実施形態の具体例によれば、
VPP1 = 14ボルト
VPP2 = 12ボルト
VSEL = 4ボルト
VREAD = 2ボルト
V114 = 1ボルト
数個の素子C2が、電子回路の放電時間を増加させるべくフローティングノードF の静電容量を増加させるために並列接続して用いられてもよく、
数個の素子170 が、プログラミング中のフローティングノードF での充電速度又は放電速度を増加させるべく並列接続して用いられてもよく、
数個のリーク素子C1が、システムの放電時間を減少させるために並列接続して用いられてもよく、及び/又は
数個の読み取り素子160 が、電荷保持回路の評価に更に大きな電流を与えるために並列接続して導入されてもよい。
Claims (15)
- 電子回路(10')の少なくとも1つのリソースへのアクセスを制御する方法において、
少なくとも1ビットのカウンタ(COUNT) の値のテスト(32,32')により、前記リソースへのアクセスが決定され、
前記カウンタは、その誘電性空間を介してリークを示す少なくとも1つの第1容量性素子(C1)を備えた少なくとも1つの電荷保持回路(100) から形成されており、前記電子回路へ電力が供給されているか否かに無関係に、所定時間後に自動的にリセットされることを特徴とする方法。 - 前記カウンタ(COUNT) の値が、リソースへのアクセス毎に増加(33)又は減少(33)されることを特徴とする請求項1に記載の方法。
- 前記カウンタ(COUNT) は複数のビットを有し、前記テスト(32,32')の結果が、前記複数のビットの内の1ビットの状態によって直接与えられることを特徴とする請求項1に記載の方法。
- 過去のアクセス回数が閾値より多く検出(32,32')された場合、前記リソースへのアクセスが阻止されて、前記電子回路へ電力が供給されているか否かに無関係に、前記阻止は、最終的な阻止であるか又は一時的な継続時間で行われることを特徴とする請求項1に記載の方法。
- 前記阻止の一時的な継続時間は、1日乃至3か月であることを特徴とする請求項4に記載の方法。
- 前記カウンタは、リソースへの最初のアクセスの際に設定されるか、又は制御により設定されることを特徴とする請求項1に記載の方法。
- 前記カウンタ(COUNT) のビットの有意状態への切替が、前記第1容量性素子(C1)への充電又は前記第1容量性素子からの放電によって引き起こされることを特徴とする請求項1に記載の方法。
- 前記電子回路の機密情報の使用頻度の制限に適用されることを特徴とする請求項1に記載の方法。
- 前記機密情報の保護に適用されることを特徴とする請求項8に記載の方法。
- 別の支持体の内容の利用を可能にする前記電子回路のリソースへのアクセスの制御に適用されることを特徴とする請求項1に記載の方法。
- プログラム又はデータの使用の一時的な認証の提供に適用されることを特徴とする請求項1に記載の方法。
- 請求項1に記載の方法を実行する手段を備えることを特徴とする電子回路(10') 。
- 前記電荷保持回路は、
フローティングノード(F) に接続された第1電極(121) を有する少なくとも1つの第1容量性素子(C1)と、
前記フローティングノード(F) に接続された第1電極(131) を有し、前記第1容量性素子の静電容量より大きな静電容量を有する少なくとも1つの第2容量性素子(C2)と、
前記フローティングノードに接続され、絶縁されたコントロールゲートを有する少なくとも1つの第1トランジスタ(150,160) と
を備えることを特徴とする請求項12に記載の電子回路。 - 少なくとも1つの第3容量性素子(C3,170)が、前記フローティングノード(F) に接続された第1電極(141) と、電圧源に接続可能な第2電極(142) とを有することを特徴とする請求項13に記載の電子回路。
- EEPROMタイプの複数のメモリセルのアレイに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
前記第1容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体(212) の厚さが他のセルの誘電体の厚さより小さい少なくとも1つの第1セル(C1)の第1サブセットを有し、
前記第2容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも1つの第2セル(C2)の第2サブセットを有し、
前記第3容量性素子は、少なくとも1つの第3セル(170) の第3サブセットを有し、
前記第1トランジスタは、そのトンネル窓が除去された少なくとも1つの第4セル(160) の第4サブセットを有することを特徴とする請求項14に記載の電子回路。
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