JP2010515187A - 電子回路のリソースへのアクセス制限 - Google Patents

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Abstract

【解決手段】本発明は、電子回路の少なくとも１つのリソースへのアクセスを制限するための方法及び回路に関し、リソースへのアクセスがカウンタ(COUNT) の少なくとも１ビットの値のテスト(32)の後に決定され、前記カウンタは、電子回路へ電力が供給されているか否かに無関係に、一定時間の終了の際に自動的に再起動される。

Description

本発明は、一般的には電子回路に関し、より具体的には電子回路に含まれる情報、又はその伝達が前記電子回路に制御される情報の保護に関する。「情報」は、制御されていない状態で通信されるべきではない任意のタイプのデータを表し、情報は、電子回路に含まれる情報（例えば、アクセスコード、パスワード、記憶アドレス、アルゴリズムの特定のステップ等）であるか、又は電子回路の外部にあるが前記電子回路が情報の利用を制御している情報（例えば、暗号化されたデータ、放送媒体の内容等）である。
第１様態は、機密に保持されることが想定されているデータを見つけ出すことを目的とした不正行為に対して、電子回路に含まれるデータを保護することに関する。
別の様態は、電子回路又は追加された装置に含まれる情報の通信又は利用を、電子回路によって制御することに関する。
本発明は、スマートカードの電子回路への適用例に関連して以下に説明されるが、本発明は、より一般的には伝達が制御された情報を含むか、又は伝達が制御された情報の伝達を決定する任意の電子回路に適用し、該電子回路は、絶縁されたスマートカードの電子回路であっても、又は更に複雑な装置の電子基板に組み立てられたものでもよい。
一様態によれば、電子回路が、機密に保持されることが想定されている情報を処理することが可能である場合、電子回路は、これらのデータをハッキングすることを目的とする様々な攻撃行為に対して検出し保護するソフトウェア機構及び／又はハードウェア機構を備えてもよい。攻撃に対する保護機構（対抗策）は、（例えば、乱数の導入により）重要な情報の処理をスクランブルする手段と、情報又は電子回路を阻止しようとする攻撃行為を検出する手段とに区分される。このような機構は全て、保護が欠如されている場合と比較すると、情報の処理時間が長くなるという不利な点を有する。
更に、これらの機構は電子回路を作動すべく電力の供給を必要とする。一方では、このために非生産的な電力消費が生じる。他方では、これによって、不正行為を試みる人が、電子回路の電力供給を遮断する（例えば、スマートカードを読取り装置から急に抜き取る）ことにより幾つかの対抗策を回避することが可能になる。
情報の通信又は利用の電子回路による制御に関する別の様態によれば、暗号化／復号部の保護が困難である。１つの暗号化／復号部が複数の受信器によって用いられ得るので、これはシステムの脆弱性となる。例えば、スマートカードの所有者によりインターネットを介したオンラインでの利用が可能となる複数のユーザのためのアクセス部を形成する認証されたスマートカードは、インターネットを介して迅速な復号を同時に要求する、には十分である。利用可能なインターネットの処理量の増加、及びデジタルコンテンツを放送するためのインターネットの使用は、このようなシステムの脆弱性を増加させている。
このような不正行為を防ぐために、電子回路の復号リソースへのアクセスを制御可能とすることが望ましい。
より一般的には、不正行為を回避するためであれ又はあらゆる他の理由（例えば、リソースの使用回数及び／又は使用時間の制限）のためであれ、電子回路のリソースへのアクセスを制御することを可能とすることが望ましい。「リソース」は、電子回路により記憶又は処理された任意の情報（例えば、暗号化回路、認証コード等）に加えて、電子回路の任意のソフトウェアアプリケーション又はハードウェアアプリケーション（例えば、暗号化アルゴリズム、電子回路のアプリケーションプログラム等）を表すために用いられる。
国際公開第０３／０８３７６９号パンフレット
本発明の少なくとも１つの実施形態は、電子回路に含まれる情報、又は前記電子回路によって制御される情報を保護するために、機構の不利な点の全て又は一部を克服することを目的とする。
一様態によれば、実施形態は、攻撃の検出又は他の対抗策の利用を回避する一方、このような対抗策の存在と適合する情報保護機構を目的とする。
別の様態の実施形態は、電子回路が含む情報、又は別の装置に含まれる情報のアクセスを電子回路によって制御することを目的とする。
更に一般的に別の様態によれば、実施形態は、電子回路のリソースへのアクセス時間を制御することを目的とする。
一実施形態は、電子回路のリソースへのアクセス回数及び／又はアクセス時間を制限することにより、電子回路の１又は複数のリソースへのアクセスを制御することを目的とする。
一実施形態は、電子回路に電力が供給されていない場合でも、有効性が維持される制御を可能にすることを目的とする。
一実施形態は、更に現在の集積回路及びEEPROM製造技術と適合する解決法を提供することを目的とする。
これらの目的及び他の目的の全て又は一部を達成するために、本発明の少なくとも１つの実施形態は、電子回路の少なくとも１つのリソースへのアクセスを制御する方法において、少なくとも１ビットのカウンタの値のテストにより、前記リソースへのアクセスが決定され、前記カウンタは、前記電子回路へ電力が供給されているか否かに無関係に、所定時間後に自動的にリセットされることを特徴とする方法を提供する。
一実施形態によれば、前記カウンタの値が、リソースへのアクセス毎に増加又は減少される。
一実施形態によれば、前記カウンタは複数のビットを有し、前記テストの結果が、前記複数のビットの内の１ビットの状態によって直接与えられる。
一実施形態によれば、過去のアクセス回数が閾値より多く検出された場合、前記リソースへのアクセスが阻止されて、前記電子回路へ電力が供給されているか否かに無関係に、前記阻止は、最終的な阻止であるか又は一時的な継続時間で行われる。
一実施形態によれば、前記阻止の一時的な継続時間は、１日乃至３か月である。
一実施形態によれば、前記カウンタは、リソースへの最初のアクセスの際に設定されるか、又は制御により設定される。
一実施形態によれば、前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子を備えた少なくとも１つの電荷保持回路から形成されている。
一実施形態によれば、前記カウンタのビットの有意状態への切替が、前記第１容量性素子への充電又は前記第１容量性素子からの放電によって引き起こされる。
一実施形態によれば、前記方法は、前記電子回路の機密情報の使用頻度の制限に適用される。
一実施形態によれば、前記方法は、前記機密情報の保護に適用される。
一実施形態によれば、前記方法は、別の支持体の内容の利用を可能にする前記電子回路のリソースへのアクセスの制御に適用される。
一実施形態によれば、前記方法は、プログラム又はデータの使用の一時的な認証の提供に適用される。
一実施形態は、前記方法を実行可能な電子回路を提供し、前記電子回路では、前記電荷保持回路は、
フローティングノードに接続された第１電極を有する少なくとも１つの第１容量性素子と、
前記フローティングノードに接続された第１電極を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子と、
前記フローティングノードに接続され、絶縁されたコントロールゲートを有する少なくとも１つの第１トランジスタとを備える。
一実施形態によれば、少なくとも１つの第３容量性素子が、前記フローティングノードに接続された第１電極と、電圧源に接続可能な第２電極とを有する。
一実施形態によれば、前記電子回路は、EEPROMタイプの複数のメモリセルのアレイに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セルの第１サブセットを有し、
前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セルの第２サブセットを有し、
前記第３容量性素子は、少なくとも１つの第３セルの第３サブセットを有し、
前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セルの第４サブセットを有する。
本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
本発明が一例として適用されるタイプのスマートカードを示す図である。 本発明が一例として適用されるタイプの電子回路を示す図である。 本発明が一例として適用されるシステムを示す図である。 電子回路の実施形態をブロック形式で非常に概略的に示す図である。 アクセス制御方法の実施形態を示す機能略図である。 アクセスカウンタの実施形態をブロック形式で示す概略図である。 アクセス制御方法の別の実施形態を示す機能略図である。 電荷保持電子回路の実施形態を示す図である。 図８の電荷保持電子回路の動作を示す電流対電圧の図である。 図８の電荷保持電子回路の動作を示すタイミング図である。 環境の一例での電荷保持電子回路の別の実施形態を示す図である。 図11の電荷保持電子回路の動作を示す電流対電圧の図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す平面図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す第１方向の断面図である。 EEPROMセルに基づいた電荷保持電子回路の実施形態を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第１素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第２素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第３素子を示す対応電気回路図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す平面図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す第２方向の断面図である。 図13A 乃至13C の電荷保持電子回路の第４素子を示す対応電気回路図である。
同一の要素は異なる図面において同一の参照番号で示されている。
明瞭化のために、本発明の理解に有用な要素及びステップのみが、図面に示されて以下に説明される。特に、本発明に係る電子回路に用いられるリソースは詳述されておらず、本発明は、現在の任意のハードウェアリソース又はソフトウェアリソースの利用と適合する。電子回路と該電子回路の環境とのデータ通信の機構も詳述されておらず、本発明は、通常の機構とここでも適合する。
図１は、本発明が一例として適用されるタイプのスマートカード1 を概略的に示す。このようなカードは、一般的にはプラスチック物質からなる支持体から形成されており、このカード上に又はこのカード内に１又は複数の電子回路10が埋め込まれている。電子回路10は、接点2 により及び／又は接点なしで（無線送信又は端末の電磁場の変調による送信により）端末と通信することが可能である。
図２は、本発明が一例として適用されるタイプの（例えば、図１のスマートカード1 の）電子回路10をブロック形式で非常に概略的に示す。電子回路10は、特に、デジタル処理部11（例えば、中央処理装置−CPU ）と、それらの内で少なくとも１つが（例えばEEPROMタイプの）不揮発性メモリである１又は複数のメモリ12(MEM) と、電子回路の外部と通信する（接点2 又はアンテナと接続する）ための少なくとも１つの入出力回路(I/O)13 とを備える。電子回路内の様々な要素は、これらの要素の内の幾つかの要素間で可能な直接接続に加えて、１又は複数のデータバス、アドレスバス及び制御バス14を介したインターフェース13と通信する。電子回路10は、更に他のソフトウェア機能又はハードウェア機能と一体化されてもよい。これらの機能は図２にブロック15(FCT) によって表されている。
図３は、別の様態が一例として適用される放送システムをブロック形式で非常に概略的に示す。
本例は、デジタル媒体の衛星放送に関する。放送装置20側では、（場合によってはアナログコンテンツのデジタルコード化と同時又は該デジタルコード化の後に）デジタルコンテンツMEDIA が、例えば衛星21を介した放送の前に鍵によって暗号化される。受信側では、復号器22が、（例えば、信号を映像信号に変換することによって）信号を解釈可能にすべく変換する機能だけでなく、例えば各ユーザ専用のスマートカード1 に含まれる鍵によってデータを復号する機能をも有する。復号器22と（しばしば条件付きアクセスモジュール又はCAM と呼ばれる）復号回路10とは一般的には別箇のものである。更に効率化のために、復号回路10は、多数の復号要求を迅速に処理し得る必要がある。
第１様態によれば、集積回路の機密を見つけ出すべく集積回路を攻撃する場合、不正行為を試みる人は所望の情報を得るまで何回も攻撃を繰り返す。更に、この繰り返しは、攻撃が不正行為を試みる人に有利になり得るように比較的短い時間内に行なわれる。例えば、差分電力解析攻撃（differential power analysis attack）は利用可能にするためには何万回の測定を必要とすると考えられる。しかしながら、製品の寿命中での鍵の通常の利用回数は一般的に、１日当たり約100 回の利用回数を超えない。
別の様態によれば、数人のユーザが平行して同一の復号モジュールを使用する場合、リソース（復号鍵又は復号プログラム）の使用回数が余りにも多いと、不正行為による使用であるとみなされ得る。
リソースの標準的な使用と不正行為の可能性が高い使用との差異は、（平均）使用頻度である。
従って、不正行為の挙動を検出するために、所定時間内での電子回路のリソースの使用回数を数えることが構想され得る。
電子回路は必ずしも常時電力が供給されておらず、ほとんどの場合、電子回路はカウンタの作動を可能とする電池を備えていないという問題が依然としてあり、このためこのような時間測定は問題となり得る。更に、電子回路が電池を備えている場合であっても、前記電池は（意図的であっても又は意図的でなくても）放電され得る。
図４は、図２と比較されるべき図であり、電子回路10' の実施形態をブロック形式で非常に概略的に示す。
既に示されている構成と同様に、電子回路10' は、ハードウェア形式であれ及び／又はソフトウェア形式であれ、電子回路の動作を制御する中央処理部11(CPU) と、それらの内で少なくとも１つは再プログラム可能な不揮発性メモリである１又は複数のメモリ12(MEM) と、１つの入出力回路13(I/O) と、ブロック15(FCT) によって表される適用に応じた様々なハードウェア機能及びソフトウェア機能とを備える。
本実施形態によれば、電子回路10' は更に、電子回路10' に電力が供給されない場合でも、電荷レベルが経時的に変わる少なくとも１つの電荷保持回路100(TK) を備える。
電荷保持回路100 の詳細な例が、図８を参照して以下に説明される。今のところ、電荷保持回路100 は、容量性素子の充電又は放電によって（任意に１として指定された状態に置かれて）プログラムされるか又は起動され得ることにのみ注目すべである。容量性素子は、電子回路の電力供給があったとしても、それとは無関係に、電荷保持回路の起動状態が所定時間後に無効になる（容量性素子が状態０に戻る）ように容量性素子の誘電性空間を介したリークを示す。
このような電荷保持回路は、電子回路10' の保護されたリソースへのアクセスを決定する少なくとも１つの状態を記憶する。
図５は、アクセス制御機構の第１段階の実施形態を簡略化された機能図で示す。
保護されたリソースへの呼び出し毎に（ブロック31）、まずカウンタCOUNT の状態が、閾値THに対して確認される（ブロック32、COUNT<TH ?）。カウンタCOUNT は、電子回路10' の１又は複数の電荷保持回路100 に記憶された誤動作が検出された回数を表わす。
カウンタによる誤動作の回数が閾値THに達していない場合（ブロック32の出力Y ）、カウンタが増加されて（ブロック33、COUNT=COUNT+1 ）、その後リソースへのアクセスが認証される（ブロック35、リソースへのアクセス）。
アクセスの回数が閾値を超える場合（ブロック32の出力N ）、リソースへのアクセスが否認される。例えば、制御機構は、リソースの使用の次の処理に直接進むか、或いはエラー処理（点線で示されたブロック34、エラー／停止）又は電子回路のリソースの一時的又は最終的な阻止を実施する。
起動状態が所定時間の後に無効になる電荷保持回路の使用により、カウンタCOUNT は、電子回路10' の電力供給とは無関係に自動的にリセットされる。従って、所定時間の間、リソースへのアクセス回数を制限することが可能になる。
言うまでもなく、カウンタCOUNT を増加する代わりに、制限値THでカウンタを初期化し、カウンタを減少させ、カウンタが０に達するときを検出することも可能である。
第１様態を採用することにより、カウンタのビットの電荷保持容量によって設定された所定期間中の余りにも多い鍵の使用回数により、閾値を超えるとすぐに一時的又は最終的な阻止になる。
最終的な阻止は、攻撃の検出の後の通常の機構によって得られてもよい。一時的な阻止は、不正行為を試みる人を阻止するために、（例えば、１週間乃至３か月の）十分に長い電荷保持時間を有する追加の電荷保持回路100 の起動によって得ることが可能である。その後、鍵はこの期間の終了の際に再度アクセス可能になる。
閾値の超過が最終的な阻止ではなく一時的な阻止になる場合でも、不正行為を試みる人がいたとしても、その人は、不正行為から得られそうな利益に対して比較的長い期間阻止される。
この第１様態の利点は、非侵入性攻撃又は半侵入性攻撃に対する対抗策であるということである。確かに、これらの攻撃は全て一般的には多数の試みを必要とする。極端な場合では、（計算に乱数を導入する対抗策を含めて）他の全ての対抗策が除去され得る。しかしながら、この対抗策はこのような他の対抗策との適合を維持する。
備えられた電子回路のユニットにより復号可能な暗号化通信の一例を挙げると、復号アルゴリズム又は復号アルゴリズムの鍵の同時使用又は余りにも頻繁な使用は、復号へのアクセスを迅速に阻止する。阻止は最終的な阻止であってもよく又は一時的な阻止であってもよい。一時的な阻止の場合では、（例えば、１日乃至１か月の）継続時間は、リソースの使用の標準的なアクセス頻度に応じて選択される。
図６は、n 個の電荷保持電子回路1000,1001,…,100n を含み、各電荷保持回路がカウンタCOUNT のビットB0,B1,…,Bn を記憶する計数回路50の一例をブロック形式で非常に概略的に示す。計数回路50は、好ましくは内部回路51(CTRL)によって制御されており、内部回路は、図８を参照して以下に更に理解されるように、カウンタの１又は複数のビットの状態の読み取りに加えて、誤動作が検出された後カウンタの増加（ブロック50の入力INC ）を引き起こす。
図６に示された例では、最上位ビットBnが閾値THを定義すると仮定されている。実際、このビットの状態切替がカウント2n-1-1に対してオーバーフローを表わす。従って、このシングルビットの読み取りが、テスト32（図５）の結果を示す信号OK/NOKを与えるのに十分である。
オーバーフローによるこのような比較の利点は、計数回路50の同一のハードウェア実施形態の用途を広げるということである。確かに、閾値THは、カウンタ50の構成ビット数が何であれ、テスト32の結果OK/NOKを与えることを考慮に入れてカウンタのビット数を選択することにより容易に適合され得る。
様々な閾値が、アクセスが要求されるリソースのタイプに応じて選択されてもよい。
別の様態によれば、アクセス制御は、所定時間内でのリソース（例えば、プログラム又は記憶支持体の内容）への使用回数を制限するために用いられる。この場合、カウンタは、認証された使用回数に相当する数に設定されて、その後使用毎に減少される。時間及び回数の２つの制限の内の最初の制限によりリソースの使用が阻止される。
図７は、この他の様態に係る実施形態を示す機能略図である。
電荷保持回路が利用可能とされるとき、最初に使用するとき、又は意図的な起動処置により（例えば、カードの読み取り及び賃貸されたデジタル媒体の端子により）強制的にリセットされたとき等に、カウンタCOUNT は制限値に設定される。この値は、使用回数（カウンタの有意ビット数）だけでなく、最大使用継続時間をも設定する。変形例として、様々なカウンタが、互いに異なる保持容量で形成されて、認証された使用継続時間の選択を可能にする。
アクセス制御は、電子回路のリソース(RES) への呼び出し毎に（ブロック31、リソースの呼び出し）、この呼び出しが実際の電子回路から発生しているのか又は外部の装置から発生しているのかに応じて行なわれる。
リソースへの呼び出し毎に、カウンタCOUNT の状態を０と比較する（ブロック32' 、COUNT=0 ? ）ことにより開始される。
カウンタCOUNT の状態が０である場合（ブロック32' の出力Y ）、リソースへのアクセスが否認される。このアクセスの否認は、カウンタが閾値THに再設定されない限りそのままである。
カウンタCOUNT の状態が０でない場合（ブロック32' の出力N ）、カウンタは減少されて（ブロック33' 、COUNT=COUNT-1 ）、その後リソースへのアクセスが認証される（ブロック35）。
簡略化された実施形態では、単一の電荷保持回路100 が用いられる（シングルビットのカウンタ又はフラグ）。ステップ33' が設けられるか否かに応じて、使用回数は多くても１であるか又は制限されない。しかしながら、最大の使用時間は、電荷保持回路100 の電荷保持容量によって制限され続ける。
図５の例は、電子回路の電力供給とは無関係に、自動的な時間のカウントダウンを必要とする多くの適用例に用いられる。例えば、
− 所定時間内での（電磁トランスポンダタイプの）電子輸送チケットの使用回数の制限
− 使用時間が制限された、一時的なソフトウェアライセンスの提供
− 一時的な暗号化鍵の使用
− マルチメディア支持体の読み取り許可の制限（支持体が活性でない場合の暗号化された内容−CD,DVD 、又は支持体が活性であり、従って電荷保持回路100 を含むことが可能である場合の直接制限−例えばフラッシュメモリ）
− ユーザに関する情報の有効性の制限であり、この情報を強制的に更新する（例えば、ある人の生体計測基準を周期的に更新する）又は制御されていない放送を回避する
− 等
１つの利点は、時間を考慮に入れる一方、リソースへのアクセス回数を制限することである。
別の利点は、保護されたリソースの自動的な再起動（図５、阻止が実施されない）又は制御可能な再起動（図７）を可能にすることである。
数ビットのカウンタの場合には、提供される解決法が、リソースが消耗される場合の電子回路の通常の対抗策（例えば、最終的な阻止）と適合する。
様々な様態（鍵の保護、使用制限）及び実施形態が組み合わせられてもよい。
図８は、電荷保持回路100 の好ましい例を示す。
電荷保持回路100 は、第１容量性素子C1を備え、第１容量性素子は、フローティングノードF に接続された第１電極121 と、経時的に無視できないリークを示すべく（その誘電率及び／又はその厚さによって）設計された誘電性空間123 とを有する。「フローティングノードF 」は、電荷保持回路100 （電子回路10' ）が優先的に形成されている半導体基板のどの拡散領域にも直接接続されていないノード、更に具体的には誘電性空間によってあらゆる電圧印加端子から分離されているノードを示すために用いられている。第１容量性素子C1の第２電極122 が、基準電圧（例えばアース）に接続されるべき端子112 に（図２の点線で）接続されるか、又は未接続のままである。
第２容量性素子C2が、フローティングノードF に接続された第１電極131 と、端子112 に接続された第２電極132 とを有する。第２容量性素子C2は、第１容量性素子C1の電荷保持容量より大きな電荷保持容量を示す。
好ましくは、第３容量性素子C3が、フローティングノードF に接続された第１電極141 と、電荷保持回路100 の端子113 に接続された第２電極142 とを有しており、電荷保持回路100 の端子113 は、電荷保持段階の初期化（記憶されたビットを状態１に有意とする処理）で電力供給源に接続されるための端子である。
第２容量性素子C2の機能は電荷を蓄積することである。第１容量性素子C1の機能は、第１容量性素子C1の誘電性空間を介したリークにより（第１電極131 のアースへの直接接続と比べて）蓄積素子C2を比較的遅く放電することである。第２容量性素子C2の存在により、電荷保持回路100 に存在する電荷レベルを放電素子（静電容量C1）から分けることが可能になる。第２容量性素子C2の誘電体の厚さは第１容量性素子C1の誘電体の厚さより大きい。第２容量性素子C2の静電容量は、第１容量性素子C1の静電容量より少なくとも10倍大きいことが好ましい。
第３容量性素子C3の機能は、ファウラー−ノルドハイム効果又はホットエレクトロン注入事象により第２容量性素子C2への充電を可能にすることである。第３容量性素子C3により、並列接続の第１容量性素子C1及び第２容量性素子C2に充電する際の第１容量性素子C1への応力を回避することが可能になる。第３容量性素子C3の誘電性空間の厚さは、寄生リーク経路の導入を回避するために第１容量性素子C1の誘電性空間の厚さより大きい。
フローティングノードF は、絶縁された制御端子を有するトランジスタ（例えばMOS トランジスタ150 ）のゲートG に接続されており、トランジスタは、（並列接続の第１容量性素子C1の静電容量を無視して）第２容量性素子C2に含まれている残留電荷を測定するために、導電性端子（ドレインD 及びソースS ）を出力端子114,115 に接続されている。例えば、端子115 はアースされており、端子114 は、トランジスタ150 のドレイン電流I114の電流／電圧変換を可能にする電流源（図示せず）に接続されている。
トランジスタ150 のゲート誘電体の厚さは、フローティングノードF での付加的なリークの導入を回避するために第１容量性素子C1の誘電体の厚さより大きい。好ましくは、トランジスタ150 のゲートの厚さは、（フローティングノードF への充電又はフローティングノードからの放電の）寄生プログラミング経路の導入を回避するために第３容量性素子C3の誘電体の厚さより更に大きい。
蓄積された電荷レベルの判定が、比較器のみによって行われることが可能であり、比較器の切替が、フローティングノードF の電荷が十分である限り行なわれる。比較器が切り替えるレベルは、電荷保持回路100 によって記憶されたビットの状態を切り替えるレベルを定義する。他の読み取り解決法が構想されてもよく、例えば、電荷保持回路100 が数ビットを直接記憶する実施形態による複数レベルの判定が構想されてもよい。
図９は、端子115 を基準としたフローティングノードF での電圧VFに応じたトランジスタ150 のドレイン電流I114の形状の一例を示す。従って、電圧VFはトランジスタ150 のゲート−ソース電圧を表す。電圧は、並列接続の第１容量性素子C1及び第２容量性素子C2の両端の残留電荷によって決まり、従って本質的に第２容量性素子C2での残留電荷によって決まる。ドレイン電流I114の評価は、端子112,115 を同一の電圧（例えばアース）に維持して、端子114 に既知の電圧を印加することにより行なわれてもよい。
図10は、経時的なフローティングノードF での電荷QFの変動を示す。時間t0で、端子113 への供給（プログラミング）電圧の印加が停止されると、電荷QFが、初期値QINIT から開始し、容量性素子の放電の変動により時間t1で無効になる。時間t0と時間t1との時間間隔は、第１容量性素子C1の誘電体の漏れ容量だけでなく、初期値QINIT を決定する第２容量性素子C2の値（従って蓄積容量）によっても決まる。
端子112,115 及び第１容量性素子C1の第２電極122 が基準電圧にあり、電流I114の変動がフローティングノードF の電圧の変動だけに起因するように決定されたレベルに端子114 がバイアスをかけられていると仮定すると、この変動は時間t0からの経過時間のみによって決まる。この結果は、例示された実施形態では、時間リーク素子(C1)と残留電荷を表す素子(C2)との間で行なわれた分離により得られる。
第３容量性素子C3を介した電荷保持回路100 のプログラミング又は起動（記憶されたビットの状態１への切替）により、酸化物（誘電体）の厚さが比較的薄い第１容量性素子C1は保護されるが、そうでなければプログラミング中に破損される危険性が生じる。このため、特に測定が確実に且つ経時的に再現可能に行われ得る。
数個の第３容量性素子C3が、プログラミング時間を速めるために端子113 とフローティングノードF との間で並列に接続されてもよい。
同様に保持時間が、第１及び第２容量性素子C1,C2 の誘電体の厚さ及び／又は誘電率を設定するだけでなく、数個の第１容量性素子C1及び／又は第２容量性素子C2を並列に設けることによって適合されてもよい。
図11は、電荷保持回路100'の別の実施形態の電気回路図を示す。
図８の実施形態と比較すると、トランジスタ150 が、フローティングノードF に接続されたフローティングゲートFGを備えたトランジスタ160 と置き換えられている。トランジスタ160 のコントロールゲートCGが、電荷保持回路100'の残留電荷（従って、記憶されたビットの状態）の読み取りを制御するための端子116 に接続されている。トランジスタ160 のフローティングゲートFGとチャネル（活性領域）との間の誘電体の厚さは、第１容量性素子C1の誘電体の厚さより大きく、優先的には第３容量性素子C3の誘電体の厚さより大きい。
別の差異は、充電又は放電容量性素子C3がMOS トランジスタ170 のフローティングゲートであるということである。トランジスタ170 のフローティングゲート141 がフローティングノードF に接続されている。
図11の例では、電子回路が環境の一部に示されている。トランジスタ170 のドレイン142 が、供給電圧Valim を受ける電流源118 に接続されており、トランジスタ170 のソース173 がアースされている。トランジスタ170 のコントロールゲート174 は、充電が必要とされる場合に、トランジスタ170 をオンするための制御信号CTRLを受け取る。トランジスタ160 のドレイン（端子114 ）が、供給電圧Valim を受けて、トランジスタ160 のソースが、電流源119 によってアースされている（図８に関連して説明された実施形態対して反転された変形例である）。電流源119 の両端の電圧V119がフローティングノードF の電圧を表し、比較器（図示せず）の出力を切り替えるために用いられる。
図12は、電流I114に対するコントロールゲートに印加される電圧V116の図であり、図11の電荷保持回路の動作を示す。説明のために、トランジスタ160 のドレイン端子114 とソース端子115 との間の電圧が外部の読み取り回路によって一定に維持されていると仮定される。従って、フローティングゲートと端子115 との間の電圧降下が、フローティングノードF に存在する電荷と、フローティングノードF 及び端子112間の全静電容量（本質的には第１容量性素子C1及び第２容量性素子C2 の静電容量）と、トランジスタ160 のコントロールゲート116 に印加された電圧とにより決まる。図12には、３本の曲線a,b,c が示されている。曲線a は、フローティングノードF が完全に放電されている場合を示す。曲線b は、フローティングノードF に正電荷が存在する場合（放電）を示す。従って、トランジスタ160 の閾値は低下する。曲線c は、フローティングノードF に負電荷が存在する場合（充電）を示し、MOS トランジスタ160 のためのより高い閾値を生成する。
適用例に応じて、トランジスタ160 の特性を曲線a から曲線b 又は曲線c に変更するために、フローティングノードF に充電されるか、又はフローティングノードF から放電されてもよい。プログラミング電圧から絶縁されると、第１容量性素子C1のリークにより、経時的に曲線a に戻ることが可能になる。電圧V116が０であるときの電流I114（従って電圧V119）の測定値により、電流I114が０になるときの期限切れを検出する（ビットを０にリセットする）ことが可能になる。
次に、ファウラー−ノルドハイム効果による放電（端子112 に対して正の起動電圧又はプログラミング電圧の端子113 への印加）が仮定される。しかしながら、説明された操作は、例えば端子142,173,174 間への適切な電圧の印加による所謂ホットキャリア現象によって、フローティングノードF での充電に容易に置き換えられる。
様々な電圧が、残留電荷とビットの記憶された状態の判定との間に利用可能な基準を有するように設けられたプログラミングモード及び読み取りモードで用いられてもよい。
実施形態の具体例によれば、電荷保持回路は、以下の値で形成されている。
静電容量C1: 2fF、誘電体の厚さ: 40Å
静電容量C2: 20fF、誘電体の厚さ: 160Å
静電容量C3: 1fF、誘電体の厚さ: 80Å
このような電荷保持回路は、約12ボルトの電圧の印加によってリセットされることが可能であり、約１週後に放電される。言うまでもなく、これは、電荷保持時間を決定する数個の容量性素子C1又はC2の誘電体の厚さ及び可能な並列接続の一例に過ぎない。
図13A,13B,13C,14A,14B,14C,15A,15B,15C,16A,16B,16C,17A,17B,17Cは、EEPROMメモリアーキテクチャに基づいた集積構造における図11の実施形態に係る電荷保持回路100'の一例を示す。
図13A,14A,15A,16A,17A は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す平面略図である。図13B は、図13A の線AA' に沿った断面図である。図14B,15B,16B,17B は、夫々図14A,15A,16A,17A の線BB' に沿った断面図である。図13C,14C,15C,16C,17C は、電荷保持電子回路及びその素子C2,170,C1,160 を夫々示す対応電気回路図である。
P 型シリコン基板180 （図13B ）のN チャネルトランジスタを用いた実施形態が仮定されている。逆の場合も言うまでもなく可能である。
各素子又はセルC2,170,C1 又は160 は、例えばEEPROMセルアレイネットワークから電荷保持電子回路を選択するために、単一ゲートの選択トランジスタT2,T3,T1又はT4と直列接続されたフローティングゲート・トランジスタから得られる。
素子C2,170,C1,160 を形成する様々なトランジスタのフローティングゲートは、フローティングノードF を形成するために（導電線184 を介して）相互接続される。トランジスタのコントロールゲートは、読出制御信号CGを与えるために導電線185 に共に接続されている。トランジスタのソースSC2,S7,SC1,S6 は、端子112 （アース）に相互接続されており、トランジスタのドレインDC2,D7,DC1,D6 は、選択トランジスタT2,T3,T1,T4 の夫々のソースに接続されている。
トランジスタT1乃至T4のゲートは、電荷保持回路の選択信号SEL を供給する導電線186 に共に接続されている。トランジスタのドレインD1乃至D4は、個々に制御可能なビット線BL1 乃至BL4 に接続されている。図13C のビット線の順序が、BL2,BL3,BL1,BL4 として任意に示されているが、様々な素子C2,170,C1,160 の列（図面の向きで）の左右方向の順序は重要ではない。
本実施形態の例では、N 型のソース及びドレイン領域が、絶縁領域181 により線方向に相互に分離されていると仮定される（図13B ）。フローティングゲートは、絶縁レベル182 によって活性領域から分離された第１導電性レベルM1に形成されており、コントロールゲートは、第３絶縁レベル183 によって第１レベルから分離された第２導電性レベルM2に形成されている。選択トランジスタのゲートは、例えばレベルM2に形成されている。
通常のEEPROMセルネットワークとの差異は、フローティングゲートが、フローティングノードF を形成するために４つのトランジスタのグループによって相互接続されていることである。別の差異は、様々な回路素子を形成するフローティングゲート・トランジスタが、それらのトンネル窓及び／又はそれらのドレイン・ソース接続の厚さによって互いと異なるということである。
図14A 乃至14C は、蓄積コンデンサC2の形成を示す。対応するフローティングゲート・トランジスタのドレインDC2 及びソースSC2 は、コンデンサの第２電極132 を形成するために（全活性領域に亘るN+型注入の拡張により）短絡される。更に、トンネル窓が標準的EEPROMセルから除去される。
図15A 乃至15C は、容量性プログラミング素子C3を形成するトランジスタ170 の形成を示す。トランジスタは、トンネル窓202 （図15B ）の下にN ドープされた領域の拡張部分201 が、電荷注入領域にプラットフォームを設ける標準的EEPROMセルである。標準的EEPROMセルのように、ドレイン領域D7が選択トランジスタT3のソースに接続される。ソース領域S7が端子112 に接続される。
図16A 乃至16C は、電荷保持回路のリーク素子を形成する第１容量性素子C1の形成を示す。標準的EEPROMセルと比較すると、差異は、リークを増加させるためのトンネル効果に用いられる誘電体窓の薄化（領域212 、図16B ）である。例えば、誘電体212 の厚さは、変更前のセルのトンネル窓（202 、図15B ）の厚さ（例えば70乃至80オングストロームの間）の約半分（例えば30乃至40オングストロームの間）になるように選択されている。
図17A 乃至17C は、トンネル窓が、好ましくはEEPROMセルの通常の注入領域（201 、図15B ）と共に除去された読み取りトランジスタ160 の形成を示す。従って、ソースS6及びドレインD6によって限定された活性領域は、標準的なMOS トランジスタの活性領域と同様である。
図13A 乃至17C の表示は、簡略化されており、用いられる技術に適合され得る。特にゲートは、ドレイン領域及びソース領域の境界と並ぶように示されているが、多少の重なりは多くの場合存在する。
EEPROMセル技術による実施形態の利点は、電荷保持回路が、EEPROMセルを消去するか又はEEPROMセルに書き込むために用いられる電圧レベル及び時間窓と同一の電圧レベル及び時間窓を適用することにより、プログラミングされリセットされてもよいということである。
別の利点は、連続書込み動作中にリーク素子(C1)の薄い酸化物の劣化を回避することにより、経時的な安定性が保たれるということである。
ビット線BL1 乃至BL4 の夫々の接続は、回路を操作する段階、特にプログラミング（起動）又は読み取り段階によって決まる。
以下の表１は、図13A 乃至図17C に示されるような電荷保持電子回路の起動(SET) 及び読み取り(READ)の実施形態を示す。
Figure 2010515187
起動段階SET （記憶されたビットの状態１への切替）では、選択信号SEL が、異なるトランジスタT1乃至T4をオンするためにアースに対して第１高電圧VPP1になる一方、フローティングゲート・トランジスタのコントロールゲートに与えられた信号CGは、トランジスタ160 をオンしないように低レベル０のままである。ビット線BL1,BL2,BL4 は、フローティング状態（高インピーダンス状態HZ）を維持する一方、ビット線BL3 はフローティングノードF の充電を可能にする正電圧VPP2が印加される。フローティングゲート・トランジスタのソースに共通する線112 は、優先的にフローティング状態のままである（HZ）。
読み取りREADでは、異なる選択トランジスタが信号SEL によってレベルVSELに設定されて、読み取り電圧VREAD が、異なるフローティングゲート・トランジスタのコントロールゲートに印加される。ビット線BL1,BL2,BL3 が高インピーダンス状態HZにある一方、ビット線BL4 は読み取り電流源の供給を可能にする電圧V114を受ける。線112 はここではアースされている。
様々なレベルVPP1,VPP2,VSEL,VREAD,V114間の関係は、好ましくは以下の通りである。
VPP1は、VPP2より大きい。
VSELは、VREAD より大きい。
VREAD は、V114と同程度の大きさである。
実施形態の具体例によれば、
VPP1 = 14ボルト
VPP2 = 12ボルト
VSEL = 4ボルト
VREAD = 2ボルト
V114 = 1ボルト
電荷保持回路の一素子当たりの１つのEEPROMセルに関して上述された構成は、言うまでもなく、並列接続の数個の同一セルのサブセットが夫々の様々な素子に用いられている構造と置き換えられてもよい。特に、
数個の素子C2が、電子回路の放電時間を増加させるべくフローティングノードF の静電容量を増加させるために並列接続して用いられてもよく、
数個の素子170 が、プログラミング中のフローティングノードF での充電速度又は放電速度を増加させるべく並列接続して用いられてもよく、
数個のリーク素子C1が、システムの放電時間を減少させるために並列接続して用いられてもよく、及び／又は
数個の読み取り素子160 が、電荷保持回路の評価に更に大きな電流を与えるために並列接続して導入されてもよい。
電荷保持電子回路は、EEPROMセルの標準的ネットワークの任意の位置に導入されてよく、これにより、悪意あるユーザがいた場合、位置の発見を更に困難にすることが可能になる。
電荷保持トランジスタを形成するセル選択トランジスタは、適合されたアドレス手段及び切替手段を備えることにより、同一のビット線で標準的なEEPROMセルと共有されてもよい。
言うまでもなく、本発明は、当業者に容易に想起される様々な変更、調整及び改良が行われ得る。特に、電荷保持回路は、電子回路の電力供給とは無関係に、経時的な電荷損失を再生可能な方法で与えることが可能な任意の回路によって形成されてもよい。例えば、国際公開第０３／０８３７６９号パンフレットに述べられているような回路が用いられてもよい。
更に、上述された機能的な表示及び適用例の必要性に基づく回路の実際的な形成は、当業者の技能の範囲内である。カウンタは任意の種類であってもよく、計数関数は任意の増加又は減少であってよい。例えば（特に、計数セルが時間以外でリセットされ得ない実施形態では、例えば図８）、有限なサイズを有し、それらの差異が考慮されるべき値を与える２つのインクリメントカウンタが用いられてもよい。
更に、本発明は特に常時電力供給を必要としないので、自身が存在する（端末によって生成される）電磁場から電力を取り出す（電磁トランスポンダタイプの）非接触装置で実行されてもよい。
最後に、カウンタの増加と関連して説明された全ての内容が、検出毎のカウンタの減少と置き換えられてもよい。

Claims (15)

  1. 電子回路(10')の少なくとも１つのリソースへのアクセスを制御する方法において、
    少なくとも１ビットのカウンタ(COUNT) の値のテスト(32,32')により、前記リソースへのアクセスが決定され、
    前記カウンタは、その誘電性空間を介してリークを示す少なくとも１つの第１容量性素子(C1)を備えた少なくとも１つの電荷保持回路(100) から形成されており、前記電子回路へ電力が供給されているか否かに無関係に、所定時間後に自動的にリセットされることを特徴とする方法。
  2. 前記カウンタ(COUNT) の値が、リソースへのアクセス毎に増加(33)又は減少(33)されることを特徴とする請求項１に記載の方法。
  3. 前記カウンタ(COUNT) は複数のビットを有し、前記テスト(32,32')の結果が、前記複数のビットの内の１ビットの状態によって直接与えられることを特徴とする請求項１に記載の方法。
  4. 過去のアクセス回数が閾値より多く検出(32,32')された場合、前記リソースへのアクセスが阻止されて、前記電子回路へ電力が供給されているか否かに無関係に、前記阻止は、最終的な阻止であるか又は一時的な継続時間で行われることを特徴とする請求項１に記載の方法。
  5. 前記阻止の一時的な継続時間は、１日乃至３か月であることを特徴とする請求項４に記載の方法。
  6. 前記カウンタは、リソースへの最初のアクセスの際に設定されるか、又は制御により設定されることを特徴とする請求項１に記載の方法。
  7. 前記カウンタ(COUNT) のビットの有意状態への切替が、前記第１容量性素子(C1)への充電又は前記第１容量性素子からの放電によって引き起こされることを特徴とする請求項１に記載の方法。
  8. 前記電子回路の機密情報の使用頻度の制限に適用されることを特徴とする請求項１に記載の方法。
  9. 前記機密情報の保護に適用されることを特徴とする請求項８に記載の方法。
  10. 別の支持体の内容の利用を可能にする前記電子回路のリソースへのアクセスの制御に適用されることを特徴とする請求項１に記載の方法。
  11. プログラム又はデータの使用の一時的な認証の提供に適用されることを特徴とする請求項１に記載の方法。
  12. 請求項１に記載の方法を実行する手段を備えることを特徴とする電子回路(10') 。
  13. 前記電荷保持回路は、
    フローティングノード(F) に接続された第１電極(121) を有する少なくとも１つの第１容量性素子(C1)と、
    前記フローティングノード(F) に接続された第１電極(131) を有し、前記第１容量性素子の静電容量より大きな静電容量を有する少なくとも１つの第２容量性素子(C2)と、
    前記フローティングノードに接続され、絶縁されたコントロールゲートを有する少なくとも１つの第１トランジスタ(150,160) と
    を備えることを特徴とする請求項１２に記載の電子回路。
  14. 少なくとも１つの第３容量性素子(C3,170)が、前記フローティングノード(F) に接続された第１電極(141) と、電圧源に接続可能な第２電極(142) とを有することを特徴とする請求項１３に記載の電子回路。
  15. EEPROMタイプの複数のメモリセルのアレイに埋め込まれており、各メモリセルが、フローティングゲート・トランジスタと直列の選択トランジスタを備えており、前記トランジスタの夫々のフローティングゲートが相互接続されている前記メモリセルの同一列では、
    前記第１容量性素子は、前記フローティングゲート・トランジスタのトンネル窓の誘電体(212) の厚さが他のセルの誘電体の厚さより小さい少なくとも１つの第１セル(C1)の第１サブセットを有し、
    前記第２容量性素子は、前記フローティングゲート・トランジスタのドレイン及びソースが相互接続されている少なくとも１つの第２セル(C2)の第２サブセットを有し、
    前記第３容量性素子は、少なくとも１つの第３セル(170) の第３サブセットを有し、
    前記第１トランジスタは、そのトンネル窓が除去された少なくとも１つの第４セル(160) の第４サブセットを有することを特徴とする請求項１４に記載の電子回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012203800A (ja) * 2011-03-28 2012-10-22 Sony Corp 情報処理装置及び方法、並びにプログラム
JP2017507445A (ja) * 2014-02-07 2017-03-16 イーグローバル システムズ カンパニー リミテッド 暗号化されたデータの監視と、大量復号化遮断のためのシステム及びその方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2108163A1 (fr) * 2007-01-05 2009-10-14 Proton World International N.V. Protection d'informations contenues dans un circuit electronique
CN101606162A (zh) * 2007-01-05 2009-12-16 质子世界国际公司 电子电路的临时锁定
JP2009105279A (ja) * 2007-10-24 2009-05-14 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置
WO2011116083A1 (en) * 2010-03-16 2011-09-22 Optimi Corporation Determining essential resources in a wireless network
DE102010044687A1 (de) * 2010-09-08 2012-03-08 Giesecke & Devrient Gmbh Portabler Datenträger mit Fehlbedienungszähler
US8525245B2 (en) 2011-04-21 2013-09-03 International Business Machines Corporation eDRAM having dynamic retention and performance tradeoff
US8816470B2 (en) 2011-04-21 2014-08-26 International Business Machines Corporation Independently voltage controlled volume of silicon on a silicon on insulator chip
US8492207B2 (en) 2011-04-21 2013-07-23 International Business Machines Corporation Implementing eFuse circuit with enhanced eFuse blow operation
US8456187B2 (en) * 2011-04-21 2013-06-04 International Business Machines Corporation Implementing temporary disable function of protected circuitry by modulating threshold voltage of timing sensitive circuit
DE102012200168A1 (de) * 2012-01-06 2013-07-11 Technische Universität Berlin Ladungsmesseinrichtung
US9258249B2 (en) 2012-02-13 2016-02-09 Microsoft Technology Licensing, Llc Resource access throttling
US9424129B2 (en) * 2014-04-24 2016-08-23 Seagate Technology Llc Methods and systems including at least two types of non-volatile cells
FR3038411B1 (fr) * 2015-06-30 2018-08-17 Stmicroelectronics (Rousset) Sas Detection d'authenticite d'un circuit electronique ou d'un produit contenant un tel circuit
US11321458B2 (en) * 2020-01-28 2022-05-03 Nuvoton Technology Corporation Secure IC with soft security countermeasures

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906460A (en) * 1973-01-11 1975-09-16 Halpern John Wolfgang Proximity data transfer system with tamper proof portable data token
US4028733A (en) * 1975-07-07 1977-06-07 Telebeam Corporation Pictorial information retrieval system
FR2401459A1 (fr) * 1977-08-26 1979-03-23 Cii Honeywell Bull Support d'information portatif muni d'un microprocesseur et d'une memoire morte programmable
DE3041109A1 (de) * 1980-10-31 1982-06-09 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Identifikationselement
JPH0818473B2 (ja) * 1985-07-31 1996-02-28 トッパン・ムーア株式会社 機密水準を設定できるｉｃカード
US4983816A (en) 1988-02-24 1991-01-08 Kabushiki Kaisha Toshiba Portable electronic device
FR2668274B1 (fr) * 1990-10-19 1992-12-31 Gemplus Card Int Circuit integre a securite d'acces amelioree.
FR2757972B1 (fr) 1996-12-31 1999-02-19 Bull Cp8 Procede de securisation d'un module de securite, et module de securite associe
US20010010331A1 (en) * 1996-12-31 2001-08-02 Michel Hazard Process for protecting a security module, and associated security module
US6188309B1 (en) * 1998-01-07 2001-02-13 At&T Corp Method and apparatus for minimizing credit card fraud
DE19818830A1 (de) * 1998-04-27 1999-10-28 Deutsche Telekom Mobil Verfahren und Anordnung zur Verhinderung der mißbräuchlichen Verwendung der auf einem Chipkarten-Interface vorhandenen Authentifizierungsprozeduren
FR2795838B1 (fr) * 1999-06-30 2001-08-31 Bull Cp8 Procede de securisation du traitement d'une information sensible dans un module de securite monolithique, et module de securite associe
DE50006022D1 (de) * 2000-01-19 2004-05-13 Infineon Technologies Ag Integrierte sicherheitsschaltung
US6356126B1 (en) * 2000-07-10 2002-03-12 Agere Systems Guardian Corp. Methods and devices for testing the operation of counters used in phase-locked loops
FR2818766A1 (fr) * 2000-12-21 2002-06-28 Bull Cp8 Procede de securisation de l'execution d'un programme implante dans un module electronique a microprocesseur, ainsi que le module electronique et la carte a microcircuit associes
DE10105987A1 (de) * 2001-02-09 2002-08-29 Infineon Technologies Ag Datenverarbeitungsvorrichtung
FR2837960B1 (fr) * 2002-03-28 2004-07-09 Oberthur Card Syst Sa Entite electronique transactionnelle securisee par mesure du temps
JP4054598B2 (ja) * 2002-04-25 2008-02-27 キヤノン株式会社 メモリ制御回路、ｄｍａ要求ブロック及びメモリアクセスシステム
FR2844897B1 (fr) * 2002-09-25 2005-01-28 Oberthur Card Syst Sa Entite electronique securisee avec gestion du temps
US8041933B2 (en) * 2002-12-20 2011-10-18 The Invention Science Fund I Method and apparatus for selectively enabling a microprocessor-based system
FR2867591A1 (fr) * 2004-03-10 2005-09-16 Proton World Internatinal Nv Mise a jour d'un compteur de valeur d'une carte a puce
DE602005011529D1 (de) * 2004-06-07 2009-01-22 Proton World Int Nv Programmausführungssteuerung
FR2874440B1 (fr) * 2004-08-17 2008-04-25 Oberthur Card Syst Sa Procede et dispositif de traitement de donnees
EP1659515A1 (fr) * 2004-11-19 2006-05-24 Proton World International N.V. Protection d'un microcontrôleur
DE102005056940B4 (de) * 2005-11-29 2016-06-30 Infineon Technologies Ag Vorrichtung und Verfahren zum nicht-flüchtigen Speichern eines Statuswertes
FR2904463A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Programmation d'un circuit de retention de charges pour mesure temporelle
FR2904464A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
WO2008012459A2 (fr) * 2006-07-27 2008-01-31 Stmicroelectronics Sa Circuit de retention de charges pour mesure temporelle
JP5371752B2 (ja) * 2006-07-27 2013-12-18 エス テ マイクロエレクトロニクス エス アー 時間測定のための電荷保持要素を読み取る回路
EP2108163A1 (fr) * 2007-01-05 2009-10-14 Proton World International N.V. Protection d'informations contenues dans un circuit electronique
CN101606162A (zh) * 2007-01-05 2009-12-16 质子世界国际公司 电子电路的临时锁定

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012203800A (ja) * 2011-03-28 2012-10-22 Sony Corp 情報処理装置及び方法、並びにプログラム
US9514302B2 (en) 2011-03-28 2016-12-06 Sony Corporation Information processing apparatus and method, and program
JP2017507445A (ja) * 2014-02-07 2017-03-16 イーグローバル システムズ カンパニー リミテッド 暗号化されたデータの監視と、大量復号化遮断のためのシステム及びその方法

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Poudel et al. Microcontroller Fingerprinting Using Partially Erased NOR Flash Memory Cells
Handschuh et al. From Secure Memories to Smart Card Security

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