JP2010508584A - コンピュータクラスタをネットワーク化するためのシステム及び方法 - Google Patents

コンピュータクラスタをネットワーク化するためのシステム及び方法 Download PDF

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Abstract

方法の実施例では、コンピュータクラスタネットワークをネットワーク化する方法は、複数のサブアレイのそれぞれの複数のネットワークノードであって、各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを通信接続するステップを含む。本方法はまた、少なくとも1つのコアスイッチを介し少なくとも2つのサブアレイを通信接続するステップを含む。

Description

本発明は、コンピュータシステムに関し、特にスケーラビリティと帯域幅が向上したコンピュータネットワーククラスタに関する。
ハイパフォーマンスコンピューティングのためのコンピューティングニーズが拡大し続けている。コモディティプロセッサは、いくつかの問題に適用するのに十分強力なものとなってきたが、最大の問題を解くためには、しばしば数千又は数万のプロセッサにスケーリングされる必要がある。しかしながら、ネットワーク化されたコンピュータクラスタネットワークを構成するため、これらのプロセッサを相互接続する従来の方法は、各種理由のため問題がある。
特定の実施例では、コンピュータクラスタネットワークは、各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを各サブアレイが有する複数のサブアレイを含む。コンピュータクラスタネットワークはまた、各コアスイッチが少なくとも1つの他のコアスイッチに通信接続され、複数のサブアレイの少なくとも2つを通信接続する複数のコアスイッチを含む。
方法の実施例では、コンピュータクラスタネットワークをネットワーク化する方法は、複数のサブアレイのそれぞれの複数のネットワークノードであって、各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを通信接続するステップを含む。本方法はまた、少なくとも1つのコアスイッチを介し少なくとも2つのサブアレイを通信接続するステップを含む。
本発明の特定の実施例は、1以上の技術的効果を提供するかもしれない。いくつの実施例の教示は、極めてスケーラブルなコンピュータクラスタネットワークをサポートするネットワーク網アーキテクチャとラック搭載可能な実現形態とを認識した。各種実施例はさらに、従来のメッシュトポロジーに係るネットワークトラフィックの制約を最小限にする増大した帯域幅をサポートするかもしれない。いくつかの実施例では、帯域幅とスケーラビリティの向上は、部分的には、ネットワーク網がネットワークノード間で短い相互接続を有することによって、またより少数のスイッチが離れたネットワークノードの間の通信パスに配設することによって、実現される。さらに、いくつかの実施例は、ネットワークノードのサブアレイに基づくネットワーク網の実現形態をより実践的にするかもしれない。
本発明の特定の実施例は、上述した効果の一部又はすべてを提供するかもしれないし、又は何れも提供しないかもしれない。特定の実施例は、ここに含まれる図面、説明及び請求項から当業者に容易に明らかとなる1以上の他の技術的効果を提供するかもしれない。
本発明とその効果のより完全な理解のため、添付した図面と共に以下の説明が参照される。
図1は、コンピュータクラスタネットワークの一部の実施例を示すブロック図である。 図2は、図1のコンピュータクラスタネットワークのネットワークノードの1つの一実施例のブロック図を示す。 図3は、6×6の2次元サブアレイにおいて相互接続される図2の36のネットワークノードを有する図1のコンピュータクラスタネットワークの一部の一実施例のブロック図を示す。 図4は、コアスイッチにより相互接続される図3の複数のサブアレイを有する図1のコンピュータクラスタネットワークの一部の一実施例のブロック図を示す。 図5は、単一の装置ラックに構成されるサブアレイのX軸次元を有する図1のコンピュータクラスタネットワークの一部の一実施例のブロック図を示す。 図6は、複数の装置ラックに構成されるサブアレイのX軸次元を有する図4のコンピュータクラスタネットワークの一部の一実施例のブロック図を示す。 図7は、複数の装置ラックを介し相互接続及び拡張したY軸接続を有する図4のコンピュータクラスタネットワークの一実施例のブロック図を示す。 図8は、図6及び7に示される複数のコンピュータラックのそれぞれの内部に配置される図4の各サブアレイを有する図1のコンピュータクラスタネットワークの一部の一実施例のブロック図を示す。
本発明の教示によると、改良されたネットワーク網を有するコンピュータクラスタネットワークとその方法が提供される。本発明の実施例とその効果は、同様の数字が各種図面の同様の及び対応する部分について使用される図1〜8を参照することによって理解される。本記載を通じて規定される特定の具体例は、単なる例示のためのものであり、本開示の範囲を限定するものでない。さらに、図1〜8の記載は、必ずしもスケーリングして描かれていない。
図1は、コンピュータクラスタネットワーク100の一部の実施例を示すブロック図である。コンピュータクラスタネットワーク100は、一般にネットワーク網104により通信接続又は相互接続される複数のネットワークノード102を有する。図示されるように、各種実施例では、コンピュータクラスタネットワーク100は、スケーラブルかつコスト効果的なコンフィギュレーションにより高帯域幅動作をサポートするハイパフォーマンスコンピューティングシステムを有してもよい。
図2を参照して以下で詳細に説明されるように、ネットワークノード102は、一般にメッセージを転送、送信及び/又は受信することによって、ネットワーク網104と通信するよう動作可能な何れか適切な装置を表す。例えば、ネットワークノード102は、スイッチ、プロセッサ、メモリ、入出力及び上記の何れかの組み合わせを含むかもしれない。ネットワーク網104は、一般にオーディオ、ビデオ、信号、データ、メッセージ又は上記の何れかの組み合わせを通信可能な何れかの相互接続システムを表す。一般に、ネットワーク網104は、ネットワークノード102の間の通信パスを一緒になって確立する複数のネットワーキング要素及びコネクタを含む。図示されるように、各種実施例では、ネットワーク網104は、短い銅ケーブルにより相互接続される複数のスイッチを有してもよく、これにより、周波数及び帯域幅が向上する。
コンピュータパフォーマンスの向上に従って、より高い処理レートをサポートするのに必要とされるネットワークパフォーマンスがまた向上してきた。さらに、いくつかのコンピュータクラスタネットワークは、最大の問題を解くために、数千又は数万のプロセッサにスケーリングされる。多くの具体例では、従来のネットワーク網アーキテクチャは、帯域幅とスケーラビリティの双方を適切に対処していない。
例えば、多くの従来のネットワーク網は、しばしばコストがかかり、大きなケーブル長によりパフォーマンスが限定されるファット・ツリー(fat−tree)アーキテクチャを利用する。メッシュトポロジーを利用する他の従来のネットワーク網は、ネットワークノードにスイッチング機能を分散させることによって、ケール長を制限するかもしれない。しかしながら、このようなメッシュトポロジーは、典型的には、各種通信パスに配置されるスイッチの増加により、ネットワークトラフィックの制約を有する。従って、本発明のいくつかの実施例の教示は、よりスケーラブルなコンピュータクラスタネットワークをサポートするネットワーク網102のアーキテクチャとラック搭載可能な実現形態を認識した。各種実施例はさらに、従来のメッシュトポロジーに係るネットワークトラフィックの制約を最小限にする増大した帯域幅をサポートするかもしれない。図示されるように、いくつかの実施例では、帯域幅とスケーラビリティの増大は、部分的には、ネットワーク網104がネットワークノード102の間に短い相互接続を有することと、より少ないスイッチが各ネットワークノード102の間の通信パスに配置されることによって、実現される。さらに、いくつかの実施例は、ネットワークノード102のサブアレイに基づくネットワーク網104の実現形態をより実践的なものにするかもしれない。2次元サブアレイについて構成されるネットワークノード102の実施例が、図2に示される。
図2は、図1のコンピュータクラスタネットワーク100のネットワークノード102の1つの一実施例のブロック図を示す。本実施例では、ネットワークノード102は、一般に2次元ネットワーク網104での動作のため、外部インタフェース110,112,114,116を有するスイッチ108に接続される複数のクライアント106を有する。スイッチ108は、一般にオーディオ、ビデオ、信号、データ、メッセージ又はこれらの何れかの組み合わせを転送可能な何れかの装置を表す。クライアント106は、一般にメッセージを転送、通信及び/又は受信可能な何れかの装置を表す。例えば、クライアント106は、スイッチ、プロセッサ、メモリ、入出力及びこれらの何れかの組み合わせを含むかもしれない。本実施例では、クライアント106はスイッチ108に接続されるコモディティ又は市販のコンピュータ(commodity computer)106である。スイッチ108の外部インタフェース110,112,114,116は、2次元サブアレイのそれぞれ−X,+X,−Y,+Yの各方向の通信をサポートするよう動作可能な各コネクタに接続される。他の様々な実施例は、3以上の次元を有するネットワーク網をサポートするかもしれない。例えば、他の様々な実施例の3次元ネットワークノードは、−X,+X,−Y,+Y,−Z,+Zの各方向の通信をサポートするよう動作可能な6つのインタフェースを有してもよい。より高い次元によるネットワークは、ネットワークノード102から出るインタフェースの個数の適切な増加を必要とするかもしれない。2次元サブアレイに構成されるネットワークノード102の実施例が、図3に示される。
図3は、12×6の2次元サブアレイ300において相互接続される図2の36のネットワークノード102を有する図1のコンピュータクラスタネットワーク100の一部の一実施例のブロック図を示す。本実施例では、各ネットワークノード102は、物理的に近傍のネットワークノード102のそれぞれに接続され、これにより、極めて短いネットワーク網104の相互接続が可能となる。例えば、ネットワークノード102cは、インタフェース及び関連するコネクタ110,112,114,116を介しそれぞれネットワークノード102d,102e,102f,102gに接続される。各種実施例では、短い相互接続は、極めて高いデータレートをサポートするよう動作可能な安価な銅線を用いて実現可能である。
本実施例では、ネットワークノード102aと102bとの間の通信パスは、サブアレイ300について最大数の中間ネットワークノード102又はスイッチホップを有する。本開示のため、スイッチ“ホップ”という用語は、特定のスイッチ108を介しメッセージを通信することを表す。例えば、本実施例では、コモディティコンピュータ106aの1つからコモディティコンピュータ106bの1つへのメッセージは、各ネットワークノード102に係る17のスイッチ108を通過又はホップする必要がある。+X方向では、スイッチホップは、ネットワークノード102aのスイッチを含む12のネットワークノード102を含む。+Y方向では、ホップは、ネットワークノード102Bに係るスイッチ108を含む他の5つのネットワークノード102を含む。コンピュータクラスタ100のサイズが増加すると、中間ネットワークノード102の個数と、各種通信パスの各スイッチホップとは、遅延や混雑が全体のパフォーマンスに影響を与えるポイントに達するかもしれない。
他の各種実施例は、例えば、各サブアレイについて3次元アーキテクチャを使用することによって、スイッチホップの最大数を減少させるかもしれない。説明のため、576のネットワークノード102の2次元サブアレイのコーナー間のスイッチホップの最大数は、24+23=47ホップとなる。8×8×9のサブアレイとして構成される3次元アーキテクチャは、最大ホップカウントを8+7+22=22ホップに減少させる。以下で詳細に説明されるように、アレイが2次元トーラスに変形される場合、ホップの最大数は、13+12=25となる。8×8×9のアレイとして構成される3次元トーラスにサブアレイを変形することによって、ホップの最大数は、5+4+5=14に減少する。
コンピュータクラスタネットワーク100は、複数のサブアレイ300を有するかもしれない。各種実施例では、1つのサブアレイ300のネットワークノード102は、他のサブアレイ300のネットワークノード102と通信するよう動作可能であるかもしれない。コンピュータクラスタネットワーク100の各サブアレイ300の相互接続は、各種ネットワーク網102の何れかにより実現されてもよい。図4において、多次元サブアレイを相互接続するよう動作可能な1次元の等価なものを追加したネットワーク網104の実施例が示される。
図4は、コアスイッチ410により相互接続される図3の複数のサブアレイ300を有する図1のコンピュータクラスタネットワーク100の一部の一実施例のブロック図を示す。本開示のため及び以下の請求項において、“コアスイッチ”という用語は、あるサブアレイと少なくとも1つの他のサブアレイとを相互接続するスイッチを表す。本実施例では、コンピュータクラスタネットワーク100は、一般に各サブアレイが12の8−ポートコアスイッチ410に接続されるエッジを有する8つの個別の6×12のサブアレイ(サブアレイ300a,300bなど)に区分けされる576のネットワークノード(ネットワークノード102a,102h,102i,102jなど)。あるいは、他の様々な実施例は、3次元サブアレイを使用するかもしれない。このような実施例では、各サブアレイは、例えば、サブアレイの2つの対角エッジに沿って1以上のコアスイッチに接続されるかもしれない。本実施例は、従来の2次元ネットワーク網と比較して、最大スイッチホップ数をほぼ2のファクタだけ減少させる。説明のため、ネットワークノード102aと102hのコモディティコンピュータ106の間の通信は、本構成について最大で24スイッチホップを含む。通信パスは、Y軸の全体の長さと(12のネットワークノード102を介し)、X軸の残りと(11のネットワークノード102を介し)、8−ポートコアスイッチ410の1つを介したものを含むかもしれない。
他の様々な実施例は、スイッチホップの最大数をさらに減少させるかもしれない。例えば、各サブアレイ300は、X軸のエッジに沿って配置された各ネットワークノードと反対のエッジ上に配置された各ネットワークノードとを相互接続することによって(例えば、クライアントノード102aと102iとの相互接続など)、2次元トーラスに変形されてもよい。このようなコンフィギュレーションは、最大スイッチホップ数を6+11+1=18に減少させる。さらに、各サブアレイ300は、例えば、2つのサブアレイのY軸のエッジに沿って配置されたネットワークノードを相互接続することによって(102aと102jとの相互接続など)、Y軸に沿って変形されてもよい。このようなトーラスコンフィギュレーションでは、X軸とY軸とに沿った変形された接続によって、スイッチホップの最大数は6+6+1=13となり、これは、従来の3次元トーラスアーキテクチャにおいてすべてのネットワークノード102を配置することによって実現されるホップのより大きな減少をもたらす。コンピュータクラスタネットワーク100の実際のシステムのメカニカルな制約への適合方法の各種実施例が、図5〜7に示される。
図5は、単一の装置ラック500に構成されたサブアレイ300のX軸次元を有する図1のコンピュータクラスタネットワーク100の一部の一実施例のブロック図を示す。本実施例では、装置ラック500は、一般に6つのブレードサーバ9Uシャーシ510,520,530,540,550,560を有する。各シャーシ510,520,530,540,550,560は、各シャーシが2次元アレイに接続されることを可能にする4つのネットワークインタフェースを有するスイッチに加えて、12のデュアルプロセッサブレードを含む。銅ケーブル505は、図示されるように、シャーシ510,520,530,540,550,560を相互接続する。本例は銅ケーブルを使用しているが、何れか適当なコネクタが利用可能である。サブアレイのXサイズが6未満である場合、サブアレイ接続は、図5に示されるように、単一のラックに含められてもよい。他の様々な実施例は、複数のラックを使用して、特定サイズの各サブアレイと接続してもよい。図6及び7において、このような複数ラックコンフィギュレーションのメカニカルなレイアウトを示す一実施例が示される。
図6は、複数の装置ラック(装置ラック600,602など)に構成されるサブアレイ300のX軸の次元を有する図4のコンピュータクラスタネットワーク100の一部の一実施例のブロック図を示す。本実施例では、各装置ラック600,602は、一般にそれぞれ6つのブレードサーバ9Uシャーシ610,615,620,625,630,635と、640,645,650,655,660,665とを有する。各シャーシ610,615,620,625,630,635,640,645,650,655,660,665は、各シャーシが2次元アレイにおいて銅ケーブル605により接続されることを可能にする4つのネットワークインタフェースを有するスイッチに加えて、12のデュアルプロセッサブレードを含む。本例は銅ケーブルを使用しているが、何れか適当なコネクタが利用可能である。本実施例は、2つの装置ラック600,602を使用して、各サブアレイ300の12XのX軸次元を有する。さらに、本実施例は、各サブアレイ300の6XのY軸次元についてこれら2つの装置ラックを6倍に複製する。従って、各サブアレイ300は12の装置ラックに含まれる。
図7に示されるように、銅ケーブル705は、各サブアレイ300のY軸接続を構成するため、装置ラック600,602を介し相互接続及び拡張する。本例は銅ケーブルを使用しているが、何れか適当なコネクタが利用可能である。本実施例では、Y軸のすべての接続は、キャビネットのエンドにおいて2つのラック内で露出される。これは、各サブアレイ300のY軸が高帯域幅動作を可能にする短い銅ケーブルを用いてコアスイッチ410に相互接続することを可能にする。図8において、このような実施例を示す設置レイアウトが示される。
図8は、図6及び7に示される装置ラック600,602のそれぞれの内部に配置された複数のサブアレイ300を有する図4のコンピュータクラスタネットワーク100の一部の一実施例のブロック図を示す。本実施例では、コンピュータクラスタネットワーク100は、一般に96の装置ラック(装置ラック600,602など)の内部に配置された8つのサブアレイ(サブアレイ300a,300bなど)と、他の2つの装置ラック810,815の内部に配置された12のコアスイッチ410とを有する。各サブアレイは、96のサブアレイ装置ラックのうち12個を含む。コアスイッチ装置ラック810,815は、装置ラック810,815と各サブアレイ(サブアレイ300a,300bなど)との間の接続の長さを最小化するため、コンピュータクラスタネットワーク100の中央近くに配置される。ワイヤダクト820は、各サブアレイ300とコアスイッチ410を含む装置ラック810,815との間の銅ケーブル接続を実現する。このコンフィグレーションでは、98の装置ラック(装置ラック600,602,810,815など)のすべての相互接続を含む、コンピュータクラスタネットワーク100の最長のケーブルは6メートル未満である。例えば、6×4×3のサブアレイなど、3次元サブアレイを用いた実施例はさらに、最大ケーブル中継距離を減少させる。他の様々な実施例は、各ネットワークノード102を相互接続する完全に冗長な通信パスを有してもよい。完全に冗長な通信パスは、例えば、コアスイッチ410と24のコアスイッチ410のすべてを2倍にすることによって実現可能である。
本発明が複数の実施例により説明されたが、各種変更、置換、変形、改良が当業者に示唆され、本発明は、このようなすべての変更、置換、変形、改良が添付した請求項の趣旨及び範囲内に属することを意図している。

Claims (20)

  1. 1以上の第1装置ラック内に配設される複数のネットワークノードであって、各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを各サブアレイが有する複数のサブアレイと、
    各コアスイッチが少なくとも1つの他のコアスイッチに通信接続され、前記複数のサブアレイの少なくとも2つを通信接続し、1以上の第2装置ラック内に配設される複数のコアスイッチと、
    各銅ケーブルが前記1以上の第1装置ラックの少なくとも1つと、前記1以上の第2装置ラックの少なくとも1つとを通信接続する複数の銅ケーブルと、
    を有するコンピュータクラスタネットワークであって、
    前記複数の銅ケーブルのうち最長の銅ケーブルは、10メートル未満であり、
    前記1以上の第1装置ラックは、前記1以上の第2装置ラックの中央近くに配設されるコンピュータクラスタネットワーク。
  2. 各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを各サブアレイが有する複数のサブアレイと、
    各コアスイッチが少なくとも1つの他のコアスイッチに通信接続され、前記複数のサブアレイの少なくとも2つを通信接続する複数のコアスイッチと、
    を有するコンピュータクラスタネットワーク。
  3. 前記複数のネットワークノードの各ネットワークノードは、各スイッチがプロセッサ、メモリ要素、入出力要素及びコモディティコンピュータからなる群から選択される1以上のクライアントに通信接続される1以上のスイッチを有する、請求項2記載のコンピュータクラスタネットワーク。
  4. 前記複数のサブアレイのそれぞれの複数のネットワークノードは、1次元アレイ、多次元アレイ及び多次元トーラスアレイからなる群から選択されるネットワークアーキテクチャを有する、請求項2記載のコンピュータクラスタネットワーク。
  5. 各コアスイッチは、前記複数のサブアレイの少なくとも2つのそれぞれの前記複数のネットワークノードの少なくとも1つに通信接続される、請求項2記載のコンピュータクラスタネットワーク。
  6. 前記複数のネットワークノードの少なくとも1つのそれぞれは、前記複数のサブアレイの少なくとも2つの少なくとも1つのエッジに沿って配設される、請求項5記載のコンピュータクラスタネットワーク。
  7. 各第1装置ラックが前記複数のサブアレイのそれぞれの複数のネットワークノードを受け付けるよう動作可能な1以上の第1装置ラックと、各第2装置ラックが前記複数のコアスイッチを受け付けるよう動作可能な1以上の第2装置ラックとを有するキャビネットシステムをさらに有し、
    前記1以上の第1装置ラックは、前記キャビネットシステムの中央近くに配設される、請求項2記載のコンピュータクラスタネットワーク。
  8. 各コネクタが前記1以上の第1装置ラックの少なくとも1つと前記第2装置ラックの少なくとも1つとを通信接続する複数のコネクタをさらに有する、請求項7記載のコンピュータクラスタネットワーク。
  9. 前記複数のコネクタの最長のコネクタは、10メートル未満である、請求項8記載のコンピュータクラスタネットワーク。
  10. 前記複数のコネクタは、複数の銅ケーブルを有する、請求項8記載のコンピュータクラスタネットワーク。
  11. コンピュータクラスタネットワークをネットワーク化する方法であって、
    複数のサブアレイのそれぞれの複数のネットワークノードであって、各ネットワークノードがメッセージを転送、送信及び受信するよう動作可能な複数のネットワークノードを通信接続するステップと、
    少なくとも1つのコアスイッチを介し前記複数のサブアレイの少なくとも2つを通信接続するステップと、
    を有する方法。
  12. 前記複数のネットワークノードを通信接続するステップは、各スイッチがプロセッサ、メモリ要素、入出力要素及びコモディティコンピュータからなる群から選択される1以上のクライアントに通信接続される複数のスイッチを通信接続することを含む、請求項11記載の方法。
  13. 1次元アレイ、多次元アレイ及び多次元トーラスアレイからなる群から選択されるネットワークアーキテクチャによって、複数のサブアレイの各サブアレイを構成するステップをさらに有する、請求項13記載の方法。
  14. 前記少なくとも1つのコアスイッチの1以上を介し、複数のサブアレイの各サブアレイと、前記複数のサブアレイの他の各サブアレイとを通信接続するステップをさらに有する、請求項11記載の方法。
  15. 前記少なくとも1つのコアスイッチのそれぞれと、前記複数のネットワークノードのそれぞれとを通信接続するステップをさらに有する、請求項14記載の方法。
  16. 前記少なくとも1つのコアスイッチのそれぞれと、前記複数のネットワークノードのそれぞれとを通信接続するステップは、前記少なくとも1つのコアスイッチのそれぞれと、複数のサブアレイのそれぞれの少なくとも1つのエッジに沿って配設された前記複数のネットワークノードのそれぞれとを通信接続することを含む、請求項15記載の方法。
  17. 前記複数のサブアレイのそれぞれおを1以上の第1装置ラックに搭載するステップと、
    前記少なくとも1つのコアスイッチのそれぞれを1以上の第2装置ラックに搭載するステップと、
    前記第2装置ラックを前記第1装置ラックの中央近くに配設するステップと、
    をさらに有する、請求項11記載の方法。
  18. 前記1以上の第1装置ラックの前記複数のサブアレイのそれぞれと、前記1以上の第2装置ラックの少なくとも1つのコアスイッチとの間を複数のコネクタを介し通信するステップをさらに有する、請求項17記載の方法。
  19. 前記複数のコネクタを介し通信するステップは、複数の銅ケーブルを介し通信することを含む、請求項18記載の方法。
  20. 前記複数の銅ケーブルを介し通信するステップは、各銅ケーブルが長さ10メートル未満である複数の銅ケーブルを介し通信することを含む、請求項19記載の方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8335909B2 (en) 2004-04-15 2012-12-18 Raytheon Company Coupling processors to each other for high performance computing (HPC)
US8336040B2 (en) 2004-04-15 2012-12-18 Raytheon Company System and method for topology-aware job scheduling and backfilling in an HPC environment
US9178784B2 (en) 2004-04-15 2015-11-03 Raytheon Company System and method for cluster management based on HPC architecture
US8160061B2 (en) * 2006-12-29 2012-04-17 Raytheon Company Redundant network shared switch
TWI463831B (zh) 2011-10-05 2014-12-01 Quanta Comp Inc 伺服器叢集及其控制方法
TWI566168B (zh) * 2015-11-05 2017-01-11 神雲科技股份有限公司 用於叢集式儲存系統的路由方法
KR102610984B1 (ko) * 2017-01-26 2023-12-08 한국전자통신연구원 토러스 네트워크를 이용하는 분산 파일 시스템 및 토러스 네트워크를 이용하는 분산 파일 시스템의 운영 방법
US10838899B2 (en) * 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11184245B2 (en) 2020-03-06 2021-11-23 International Business Machines Corporation Configuring computing nodes in a three-dimensional mesh topology

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006146864A (ja) * 2004-11-17 2006-06-08 Raytheon Co 高性能計算(hpc)システムにおけるスケジューリング

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991014326A2 (en) * 1990-03-05 1991-09-19 Massachusetts Institute Of Technology Switching networks with expansive and/or dispersive logical clusters for message routing
US5588152A (en) * 1990-11-13 1996-12-24 International Business Machines Corporation Advanced parallel processor including advanced support hardware
US5495474A (en) * 1991-03-29 1996-02-27 International Business Machines Corp. Switch-based microchannel planar apparatus
US5729752A (en) * 1993-02-19 1998-03-17 Hewlett-Packard Company Network connection scheme
US6468112B1 (en) * 1999-01-11 2002-10-22 Adc Telecommunications, Inc. Vertical cable management system with ribcage structure
US6646984B1 (en) * 1999-03-15 2003-11-11 Hewlett-Packard Development Company, L.P. Network topology with asymmetric fabrics
US6571030B1 (en) * 1999-11-02 2003-05-27 Xros, Inc. Optical cross-connect switching system
US6591285B1 (en) * 2000-06-16 2003-07-08 Shuo-Yen Robert Li Running-sum adder networks determined by recursive construction of multi-stage networks
US20030063839A1 (en) * 2001-05-11 2003-04-03 Scott Kaminski Fault isolation of individual switch modules using robust switch architecture
US7483374B2 (en) * 2003-08-05 2009-01-27 Scalent Systems, Inc. Method and apparatus for achieving dynamic capacity and high availability in multi-stage data networks using adaptive flow-based routing
JP4441286B2 (ja) * 2004-02-10 2010-03-31 株式会社日立製作所 ストレージシステム
US7711977B2 (en) * 2004-04-15 2010-05-04 Raytheon Company System and method for detecting and managing HPC node failure
US7475274B2 (en) * 2004-11-17 2009-01-06 Raytheon Company Fault tolerance and recovery in a high-performance computing (HPC) system
US8160061B2 (en) * 2006-12-29 2012-04-17 Raytheon Company Redundant network shared switch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006146864A (ja) * 2004-11-17 2006-06-08 Raytheon Co 高性能計算(hpc)システムにおけるスケジューリング

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
CSNG200600930006; 松岡聡: 'TSUBAMEの飛翔:ペタスケールへ向けた「みんなのスパコン」の構築' 情報処理学会研究報告 2006-HPC-107 Vol.2006 No.87, 20060731, pp.37-42, 社団法人情報処理学会 Information Processing Socie *
CSNG200600930007; 遠藤敏夫ほか4名: 'ヘテロ型スーパーコンピュータTSUBAMEのLinpackによる性能評価' 情報処理学会研究報告 2006-HPC-107 Vol.2006 No.87, 20060731, pp.43-48, 社団法人情報処理学会 *
JPN6012049057; 遠藤敏夫ほか4名: 'ヘテロ型スーパーコンピュータTSUBAMEのLinpackによる性能評価' 情報処理学会研究報告 2006-HPC-107 Vol.2006 No.87, 20060731, pp.43-48, 社団法人情報処理学会 *
JPN6012049059; 松岡聡: 'TSUBAMEの飛翔:ペタスケールへ向けた「みんなのスパコン」の構築' 情報処理学会研究報告 2006-HPC-107 Vol.2006 No.87, 20060731, pp.37-42, 社団法人情報処理学会 Information Processing Socie *
JPN6012049061; L.G.HARBAUGH: 'Building High-Performance Linux Clusters, Sponsored by Appro' [ONLINE] , 200408, pp.1-24 *

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