JPH04113445A - 並列計算機 - Google Patents
並列計算機Info
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- JPH04113445A JPH04113445A JP2232355A JP23235590A JPH04113445A JP H04113445 A JPH04113445 A JP H04113445A JP 2232355 A JP2232355 A JP 2232355A JP 23235590 A JP23235590 A JP 23235590A JP H04113445 A JPH04113445 A JP H04113445A
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- 238000004891 communication Methods 0.000 claims abstract description 95
- 238000012545 processing Methods 0.000 claims abstract description 39
- 238000010168 coupling process Methods 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 abstract description 14
- 238000012856 packing Methods 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、ハイパーキューブのようなポイント・ツ・ポ
イント(pointto point)の通信路によっ
てプロセシングエレメントが結合される並列計算機に関
するものである。
イント(pointto point)の通信路によっ
てプロセシングエレメントが結合される並列計算機に関
するものである。
(従来の技術)
従来、ポイント・ツ・ポイントの通信路によって通信を
行う並列計算機では、その相互結合網としてハイパーキ
ューブ(binary n−cube ) 、超立方体
(CCC)、格子(mesh) 2進木(bjnar
ytree)、base−m n−cubeなどの種
々の結合方法が考えられている。
行う並列計算機では、その相互結合網としてハイパーキ
ューブ(binary n−cube ) 、超立方体
(CCC)、格子(mesh) 2進木(bjnar
ytree)、base−m n−cubeなどの種
々の結合方法が考えられている。
そして、これら結合方法を採用した並列計算機では、結
合網を形成する通信路について、すべて同等な通信能力
を持たせるように考えられており、システム全体として
、どこの通信路をとっても、競合さえなければ全て均質
な通信能力が得られるようになっている。
合網を形成する通信路について、すべて同等な通信能力
を持たせるように考えられており、システム全体として
、どこの通信路をとっても、競合さえなければ全て均質
な通信能力が得られるようになっている。
ところで、binary n−cubeやbase−m
n−cubeで代表される比較的密に結合される結合網
を採用した並列計算機で、結合網を構成する通信路の数
か多く、各基板から導出される信号線や筐体間を接続す
るための信号線の数か多大になるものでは、各通信路に
対して均質の通信性能を確保しようとすると、全体のプ
ロセッサの数か多く必要になるとともに、通信路のビッ
ト幅も大きくする必要がある。
n−cubeで代表される比較的密に結合される結合網
を採用した並列計算機で、結合網を構成する通信路の数
か多く、各基板から導出される信号線や筐体間を接続す
るための信号線の数か多大になるものでは、各通信路に
対して均質の通信性能を確保しようとすると、全体のプ
ロセッサの数か多く必要になるとともに、通信路のビッ
ト幅も大きくする必要がある。
ところが、実際は、LSIのチップ内部における配線、
LSI外部に出せる信号線の数、基板内部での配線数、
基板外部に出せる信号線の数、筐体間の配線数などにそ
れぞれ制約があるため、これら制約の下で、各通信路に
対して均質の通信性能を確保しようとするには、最も制
約の厳しい通信路に合わせてプロセッサの数や通信路の
ビット幅を設定しなければならない。
LSI外部に出せる信号線の数、基板内部での配線数、
基板外部に出せる信号線の数、筐体間の配線数などにそ
れぞれ制約があるため、これら制約の下で、各通信路に
対して均質の通信性能を確保しようとするには、最も制
約の厳しい通信路に合わせてプロセッサの数や通信路の
ビット幅を設定しなければならない。
このことは、システム全体についてプロセッサの数を多
くできないとともに、通信路のビット幅を大きくできな
いことであり、このように通信路のビット幅に制約を受
けると、システム全体の転送能力が低下するだけでなく
、高速なプロセッサをプロセシングエレメントとして用
いると、データ枯渇を引き起こし、通信待ちのためにプ
ロセッサの能力を引き出せなくなるなどの不都合を生じ
ていた。
くできないとともに、通信路のビット幅を大きくできな
いことであり、このように通信路のビット幅に制約を受
けると、システム全体の転送能力が低下するだけでなく
、高速なプロセッサをプロセシングエレメントとして用
いると、データ枯渇を引き起こし、通信待ちのためにプ
ロセッサの能力を引き出せなくなるなどの不都合を生じ
ていた。
(発明が解決しようとする課題)
このように、従来の均質の通信性能の確保を基本とする
ものと比較的密に結合される結合網を採用したものにな
ると、プロセッサ数を多くできなかったり、通信路のビ
ット幅を大きくできながったりすることがあり、これら
が原因して並列化による高速化や、プロセッサの能力の
向上による高速化が難しくなる問題点があった。
ものと比較的密に結合される結合網を採用したものにな
ると、プロセッサ数を多くできなかったり、通信路のビ
ット幅を大きくできながったりすることがあり、これら
が原因して並列化による高速化や、プロセッサの能力の
向上による高速化が難しくなる問題点があった。
本発明は、上記事情に鑑みてなされたもので、並列化に
よる高速化は勿論、プロセッサの能力の向上による高速
化も可能にできる並列計算機を提供することを目的とす
る。
よる高速化は勿論、プロセッサの能力の向上による高速
化も可能にできる並列計算機を提供することを目的とす
る。
U発明の構成コ
(課題を解決するための手段)
本発明の並列計算機は、ポイント・ツ・ポイントの通信
路によってプロセシングエレメントが結合されるもので
あって、プロセシングエレメントが搭載される主基板に
対して、通信路を介して接続されプロセシングエレメン
ト相互の結合を実現する接続手段を有するとともに、こ
れら主基板および接続手段に形成される通信路のビット
幅または周波数を各通信路の実装の容易性に基づいて選
択可能にしたものである。
路によってプロセシングエレメントが結合されるもので
あって、プロセシングエレメントが搭載される主基板に
対して、通信路を介して接続されプロセシングエレメン
ト相互の結合を実現する接続手段を有するとともに、こ
れら主基板および接続手段に形成される通信路のビット
幅または周波数を各通信路の実装の容易性に基づいて選
択可能にしたものである。
(作用)
この結果、本発明によれば、最も制約の厳しい通信路に
合わせて、どこでも同じビット幅や周波数の通信路を実
装するのではなく、各通信路の実装の容易性に基づいて
選択するようになるので、つまり、基板内部での配線の
制約、基板外部に出せる信号線数の制約などの物理的な
制約に対応するように、実装する通信路のビット幅や周
波数を選択するようにしたので、物理的な制約は物理的
にローカルであるほど緩く、ビット幅を増やしたり、ク
ロックを上げることにより通信路の帯域を高くとること
ができ、これにより、結合のトポロジーを変えることな
く、物理的にローカルなものほど高速な通信路で結合さ
れた並列計算機が構築できる。
合わせて、どこでも同じビット幅や周波数の通信路を実
装するのではなく、各通信路の実装の容易性に基づいて
選択するようになるので、つまり、基板内部での配線の
制約、基板外部に出せる信号線数の制約などの物理的な
制約に対応するように、実装する通信路のビット幅や周
波数を選択するようにしたので、物理的な制約は物理的
にローカルであるほど緩く、ビット幅を増やしたり、ク
ロックを上げることにより通信路の帯域を高くとること
ができ、これにより、結合のトポロジーを変えることな
く、物理的にローカルなものほど高速な通信路で結合さ
れた並列計算機が構築できる。
また、並列性のある多くの問題には、並列計算機にマツ
ピングされた時に生じる通信が、ある程度ローカルに納
まるという通信の局所性が存在する。マツピングのアル
ゴリズムと結合網のトポロジーと問題の三者の相性にも
よるが、多くの場合、ローカルな通信の頻度をある程度
向上させることが可能である。このことから、ローカル
な通信が高速であるシステムは、システム全体として動
作時の通信性能は、均質な通信性能を持つものよりも高
くなる。このように実質的な通信性能が向上することか
ら、少ないハードウェアコストにより高速なプロセッサ
をプロセシングエレメントに用いた場合のデータ枯渇を
引き起こしにくくすることができる。また、物理的に遠
いいプロセシングエレメントとの通信路のビット幅をロ
ーカルな通信路より少なくすることにより、システム全
体の通信性能の低下を抑えながら、基板外部に出る信号
線数の制約などのからの影響を軽くすることができ、実
質的に通信性能の低下を抑えながら、より多くのプロセ
シングエレメントを実装できる。
ピングされた時に生じる通信が、ある程度ローカルに納
まるという通信の局所性が存在する。マツピングのアル
ゴリズムと結合網のトポロジーと問題の三者の相性にも
よるが、多くの場合、ローカルな通信の頻度をある程度
向上させることが可能である。このことから、ローカル
な通信が高速であるシステムは、システム全体として動
作時の通信性能は、均質な通信性能を持つものよりも高
くなる。このように実質的な通信性能が向上することか
ら、少ないハードウェアコストにより高速なプロセッサ
をプロセシングエレメントに用いた場合のデータ枯渇を
引き起こしにくくすることができる。また、物理的に遠
いいプロセシングエレメントとの通信路のビット幅をロ
ーカルな通信路より少なくすることにより、システム全
体の通信性能の低下を抑えながら、基板外部に出る信号
線数の制約などのからの影響を軽くすることができ、実
質的に通信性能の低下を抑えながら、より多くのプロセ
シングエレメントを実装できる。
(実施例〉
以下、本発明の一実施例を図面にしたがい説明する。
第1図は、本発明をbase−83
cube結合のトポロジーに適用した場合を示している
。
。
この場合、base−83−cubeは、第2図に示す
ように8X8X8の合計83 (512)個のプロセシ
ングエレメントを有するもので、これらプロセシングエ
レメントは、8進3桁の数字ro00Jからr777J
で表されている。ここでの8進3桁の数字は、それぞれ
下位からX座標、X座標、2座標を示している。そして
、これらプロセシングエレメントro OOJ〜r77
7Jは、それぞれ8個単位で8人力8出力のX方向クロ
スバスイッチ5x00〜5X07、− S x70〜
S x77、y方向クロスバスイッチ5y00−5yQ
7、・・・5y70〜5y77.2方向クロスバスイツ
チ5z00〜S z 07、・・・ 5z70〜5z7
7に接続されている。
ように8X8X8の合計83 (512)個のプロセシ
ングエレメントを有するもので、これらプロセシングエ
レメントは、8進3桁の数字ro00Jからr777J
で表されている。ここでの8進3桁の数字は、それぞれ
下位からX座標、X座標、2座標を示している。そして
、これらプロセシングエレメントro OOJ〜r77
7Jは、それぞれ8個単位で8人力8出力のX方向クロ
スバスイッチ5x00〜5X07、− S x70〜
S x77、y方向クロスバスイッチ5y00−5yQ
7、・・・5y70〜5y77.2方向クロスバスイツ
チ5z00〜S z 07、・・・ 5z70〜5z7
7に接続されている。
第1図に戻って、1〜8はブロックを構成する筐体で、
このうち筐体1は、X座標の基板11〜]8と、これら
基板]]〜]8にコネクタ1]1〜18] (図示せず
)を介して接続されるX座標の基板91を有し、筐体2
は、X座標の基板21〜28と、これら基板21〜28
に図示しないコネクタを介して接続されるX座標の基板
92を有し、以下、同様にして筐体8は、X座標の基板
81〜88と、これら基板81〜88に図示しないコネ
クタを介して接続されるX座標の基板98を有している
。また、これら筐体1〜8は、X座標の基板11〜18
、・・・ 81〜88の外部端子112〜182、・・
812〜882を介して接続される2座標の基板10
コ−〜108を有している。
このうち筐体1は、X座標の基板11〜]8と、これら
基板]]〜]8にコネクタ1]1〜18] (図示せず
)を介して接続されるX座標の基板91を有し、筐体2
は、X座標の基板21〜28と、これら基板21〜28
に図示しないコネクタを介して接続されるX座標の基板
92を有し、以下、同様にして筐体8は、X座標の基板
81〜88と、これら基板81〜88に図示しないコネ
クタを介して接続されるX座標の基板98を有している
。また、これら筐体1〜8は、X座標の基板11〜18
、・・・ 81〜88の外部端子112〜182、・・
812〜882を介して接続される2座標の基板10
コ−〜108を有している。
筐体1のX座標の基板11−は、8個のプロセシングエ
レメントr000J〜ro 07JとX方向クロスバス
イッチ5x00を実装するとともに、その側縁部に、X
座標の基板91に対応するコネクタ111゜と2座標の
基板10]、に対応する外部端子1.12を有している
。また、X座標の基板]2は、8個のプロセシングエレ
メントr010J〜r017jとX方向クロスバスイッ
チSx吋を実装するとともに、その側縁部に、X座標の
基板91に対応するコネクター21と図示しない2座標
の基板102に対応する外部端子122を有し、同様に
してX座標の基板18は、図示しないが8個のプロセシ
ングエレメントr070J〜ro 77JとX方向クロ
スバスイッチ5X07を実装するとともに、その側縁部
に、X座標の基板91に対応するコネクタおよび2座標
の基板108に対応する外部端子を有している。
レメントr000J〜ro 07JとX方向クロスバス
イッチ5x00を実装するとともに、その側縁部に、X
座標の基板91に対応するコネクタ111゜と2座標の
基板10]、に対応する外部端子1.12を有している
。また、X座標の基板]2は、8個のプロセシングエレ
メントr010J〜r017jとX方向クロスバスイッ
チSx吋を実装するとともに、その側縁部に、X座標の
基板91に対応するコネクター21と図示しない2座標
の基板102に対応する外部端子122を有し、同様に
してX座標の基板18は、図示しないが8個のプロセシ
ングエレメントr070J〜ro 77JとX方向クロ
スバスイッチ5X07を実装するとともに、その側縁部
に、X座標の基板91に対応するコネクタおよび2座標
の基板108に対応する外部端子を有している。
以下、筐体2〜8を構成するX座標の基板2]〜28、
・・・ 81〜88についても上述したと同様であり、
筐体2のX座標の基板21は、図示しないが8個のプロ
セシングエレメントrloOJ〜r107JとX方向ク
ロスバスイッチSx1.0、X座標の基板92に対応す
るコネクタおよびX座標の基板101に対応する外部端
子を有し、同様にして、X座標の基板28も、図示しな
いが8個のプロセシングエレメントrl 70J〜ri
77JとX方向クロスバスイッチ5xJ−7、X座標の
基板92に対応するコネクタおよび2座標の基板108
に対応する外部端子を有している。
・・・ 81〜88についても上述したと同様であり、
筐体2のX座標の基板21は、図示しないが8個のプロ
セシングエレメントrloOJ〜r107JとX方向ク
ロスバスイッチSx1.0、X座標の基板92に対応す
るコネクタおよびX座標の基板101に対応する外部端
子を有し、同様にして、X座標の基板28も、図示しな
いが8個のプロセシングエレメントrl 70J〜ri
77JとX方向クロスバスイッチ5xJ−7、X座標の
基板92に対応するコネクタおよび2座標の基板108
に対応する外部端子を有している。
そして、最後の筐体8のX座標の基板8]も、図示しな
いが8個のプロセシングエレメントr700J〜r70
7JとX方向クロスバスイッチ5x70、X座標の基板
98に対応するコネクタおよび2座標の基板10コ−に
対応する外部端子を有し、同様にして基板88も、図示
しないが8個のプロセシングエレメントr770J〜r
777JとX方向クロスバスイッチSx’17、X座標
の基板98に対応するコネクタおよび2座標の基板10
8に対応する外部端子を有している。
いが8個のプロセシングエレメントr700J〜r70
7JとX方向クロスバスイッチ5x70、X座標の基板
98に対応するコネクタおよび2座標の基板10コ−に
対応する外部端子を有し、同様にして基板88も、図示
しないが8個のプロセシングエレメントr770J〜r
777JとX方向クロスバスイッチSx’17、X座標
の基板98に対応するコネクタおよび2座標の基板10
8に対応する外部端子を有している。
一方、X座標の基板9]、は、y方向クロスバスイッチ
5yoo〜5y07を有するとともに、X座標の基板1
1〜18のコネクタ]]]〜]81が直接接続されるコ
ネクタ9]1〜91−8を有している。X座標の基板9
2〜98についても上述と同様であり、X座標の基板2
1〜28、・・・ 81〜88の図示しないコネクタが
直接接続されるコネクタを有するとともに、y方向クロ
スバスイッチを有している。
5yoo〜5y07を有するとともに、X座標の基板1
1〜18のコネクタ]]]〜]81が直接接続されるコ
ネクタ9]1〜91−8を有している。X座標の基板9
2〜98についても上述と同様であり、X座標の基板2
1〜28、・・・ 81〜88の図示しないコネクタが
直接接続されるコネクタを有するとともに、y方向クロ
スバスイッチを有している。
コO
また、2座標の基板101は、2方向クロスバスイッチ
5zDD−3z07を有するとともに、外部端子101
1〜1018を有している。この場合、外部端子101
1には、X座標の基板11の外部端子112がケーブル
112aを介して接続され、外部端子1012には、X
座標の基板21の外部端子212がケーブル212aを
介して接続され、同様にして外部端子1018には、X
座標の基板81の外部端子812がケーブル812aを
介して接続される。2座標の基板102〜108につい
ても、同様であり、2方向クロスバスイツチを有すると
ともに、X座標の各基板の外部端子にケーブルを介して
接続される外部端子を有している。
5zDD−3z07を有するとともに、外部端子101
1〜1018を有している。この場合、外部端子101
1には、X座標の基板11の外部端子112がケーブル
112aを介して接続され、外部端子1012には、X
座標の基板21の外部端子212がケーブル212aを
介して接続され、同様にして外部端子1018には、X
座標の基板81の外部端子812がケーブル812aを
介して接続される。2座標の基板102〜108につい
ても、同様であり、2方向クロスバスイツチを有すると
ともに、X座標の各基板の外部端子にケーブルを介して
接続される外部端子を有している。
このような構成において、X座標の基板11のプロセシ
ングエレメントro 00J〜r007JとX方向クロ
スバスイッチ5xOOの間の配線は、同一基板内部の配
線で、多層基板パターンで実現できるので、それぞれ帯
域の高い32ビツト幅の全二重通信路(64ビツト)で
構成している。
ングエレメントro 00J〜r007JとX方向クロ
スバスイッチ5xOOの間の配線は、同一基板内部の配
線で、多層基板パターンで実現できるので、それぞれ帯
域の高い32ビツト幅の全二重通信路(64ビツト)で
構成している。
また、プロセシングエレメントro00J〜roO7J
とコネクタ111の間の配線は、コネクタ111のピン
数などの制約から8ビツト幅の全二重通信路(16ビツ
ト)で構成し、プロセシングエレメントro 00J〜
r007Jと外部端子112の間の配線は、ケーブル使
用するための制約から4ビツト幅の全二重通信路(8ビ
ツト)で構成している。
とコネクタ111の間の配線は、コネクタ111のピン
数などの制約から8ビツト幅の全二重通信路(16ビツ
ト)で構成し、プロセシングエレメントro 00J〜
r007Jと外部端子112の間の配線は、ケーブル使
用するための制約から4ビツト幅の全二重通信路(8ビ
ツト)で構成している。
この場合、基板12〜18.21〜28、・・・81〜
88についても上述したと同様であり、各基板上の8個
のプロセシングエレメントとX方向クロスバスイッチの
間の配線は、帯域の高い32ビツト幅の全二重通信路(
64ビツト)で構成し、コネクタの間の配線は、8ビツ
ト幅の全二重通信路(16ビツト)で構成し、外部端子
112の間の配線は、4ビツト幅の全二重通信路(8ビ
ツト)で構成している。
88についても上述したと同様であり、各基板上の8個
のプロセシングエレメントとX方向クロスバスイッチの
間の配線は、帯域の高い32ビツト幅の全二重通信路(
64ビツト)で構成し、コネクタの間の配線は、8ビツ
ト幅の全二重通信路(16ビツト)で構成し、外部端子
112の間の配線は、4ビツト幅の全二重通信路(8ビ
ツト)で構成している。
このようにすると、いま、X座標の基板11では、8個
のプロセシングエレメントr000J〜r007Jを搭
載し、これらプロセシングエレメントroOOJ〜r0
07Jの間を32ビツト幅の全二重通信路によりX方向
クロスバスイッチ5x00で結合可能にしている。この
場合、基板11内部での配線は、多層基板のパターンで
実装できるので、このような帯域の高い通信路が実現で
きる。また、X方向のプロセシングエレメントに対して
は、コネクタ111に対して8ビツト幅の全二重、通信
路を構成し、X座標の基板91のコネクタ911を介し
てX方向クロスバスイッチ5yooより結合可能にして
いる。この場合、X方向については、コネクタ111を
介してX座標の基板91に接続する関係で、X方向より
制約が厳しく、このため、ビット幅を半分に落としてい
る。
のプロセシングエレメントr000J〜r007Jを搭
載し、これらプロセシングエレメントroOOJ〜r0
07Jの間を32ビツト幅の全二重通信路によりX方向
クロスバスイッチ5x00で結合可能にしている。この
場合、基板11内部での配線は、多層基板のパターンで
実装できるので、このような帯域の高い通信路が実現で
きる。また、X方向のプロセシングエレメントに対して
は、コネクタ111に対して8ビツト幅の全二重、通信
路を構成し、X座標の基板91のコネクタ911を介し
てX方向クロスバスイッチ5yooより結合可能にして
いる。この場合、X方向については、コネクタ111を
介してX座標の基板91に接続する関係で、X方向より
制約が厳しく、このため、ビット幅を半分に落としてい
る。
さらに、2方向のプロセシングエレメントに対しては、
外部端子112に対して4ビツト幅の全二重通信路を構
成し、ケーブル112aより2座標の基板101の外部
端子1011を介して2方向クロスバスイツチ5z00
より結合可能にしている。
外部端子112に対して4ビツト幅の全二重通信路を構
成し、ケーブル112aより2座標の基板101の外部
端子1011を介して2方向クロスバスイツチ5z00
より結合可能にしている。
この場合、2方向については、外部端子112よリケー
ブルに接続する関係で、X方向よりさらに制約が厳しい
ため、さらにビット幅を半分に落としている。
ブルに接続する関係で、X方向よりさらに制約が厳しい
ため、さらにビット幅を半分に落としている。
ここでは、X座標の基板11を中心に述べが、これ以外
のX座標の基板12〜18.21〜28、・・・ 81
〜88についても上述したと同様である。
のX座標の基板12〜18.21〜28、・・・ 81
〜88についても上述したと同様である。
したがって、このようにするとX座標の基板内では、帯
域の高い32ビツト幅の全二重通信路を構成し、X座標
の基板に対しては8ビツト幅の全二重通信路を構成して
、これらX座標の基板に対して128本の信号線で接続
し、2座標の基板に対しては4ビツト幅の全二重通信路
を構成して、これら2座標の基板に対して8本のケーブ
ル(信号線数64)で接続することで、システム全体が
構成されており、各基板間で無理のない配線が実現され
ている。このことは、従来の均質な結合網を作るため、
最も制約の厳しい通信路に合わせてシステム全体の通信
路を設定したものに比べ、X方向で8倍、X方向で2倍
の転送能力の向上が期待できる。
域の高い32ビツト幅の全二重通信路を構成し、X座標
の基板に対しては8ビツト幅の全二重通信路を構成して
、これらX座標の基板に対して128本の信号線で接続
し、2座標の基板に対しては4ビツト幅の全二重通信路
を構成して、これら2座標の基板に対して8本のケーブ
ル(信号線数64)で接続することで、システム全体が
構成されており、各基板間で無理のない配線が実現され
ている。このことは、従来の均質な結合網を作るため、
最も制約の厳しい通信路に合わせてシステム全体の通信
路を設定したものに比べ、X方向で8倍、X方向で2倍
の転送能力の向上が期待できる。
そして、問題のマツピング時にX方向の8個のプロセシ
ングエレメント間の通信の比率を0.5、y方向にまた
がる場合を0.3.2方向にまたがる場合を0.2とす
ると、システム全体の実質的通信能力で8*0.5+2
*0.3+1*0.2=4,8倍の差か生じることにな
る。これはブタ枯渇を起こすことなく4.8倍の速度を
持つプロセッサを用いることができることを意味し、メ
モリアクセスのローカリティを利用するキャッシュのビ
ット率が0.5の場合の高速化率と比較して、本発明の
効果が高いことが類推できる。また、通信の局所性かな
い場合でも、(8*8+56*2+448*1)151
2=1.2倍の効果があり、キャッシュのようなミスヒ
ツト時のペナルティのように逆効果になる可能性かなく
なる。
ングエレメント間の通信の比率を0.5、y方向にまた
がる場合を0.3.2方向にまたがる場合を0.2とす
ると、システム全体の実質的通信能力で8*0.5+2
*0.3+1*0.2=4,8倍の差か生じることにな
る。これはブタ枯渇を起こすことなく4.8倍の速度を
持つプロセッサを用いることができることを意味し、メ
モリアクセスのローカリティを利用するキャッシュのビ
ット率が0.5の場合の高速化率と比較して、本発明の
効果が高いことが類推できる。また、通信の局所性かな
い場合でも、(8*8+56*2+448*1)151
2=1.2倍の効果があり、キャッシュのようなミスヒ
ツト時のペナルティのように逆効果になる可能性かなく
なる。
次に、第3図は、本発明の他の実施例を示すもので、こ
こでは、binary n−cube結合を採用した
並列計算機を示している。
こでは、binary n−cube結合を採用した
並列計算機を示している。
binary n−cubeは、基板の外に導出され
る信号線が制約され易い結合網であるが、本実施例では
、LSIチップ内部における配線の制約、基板外部に出
せる信号線数の制約を限界近]5 くまで無理をして、1枚のマザーボード311に対して
1つの筐体312に2048個のプロセシングエレメン
トを詰め込む場合の例を示している。
る信号線が制約され易い結合網であるが、本実施例では
、LSIチップ内部における配線の制約、基板外部に出
せる信号線数の制約を限界近]5 くまで無理をして、1枚のマザーボード311に対して
1つの筐体312に2048個のプロセシングエレメン
トを詰め込む場合の例を示している。
この場合、筐体312を構成する各基板313には、4
個のプロセシングエレメント314を内蔵したチップ3
15を32個搭載している。そして、チップ315内部
で、32ビツト幅全二重通信路(64ビツト)を形成し
、基板313内部で、4ビツト全二重通信路(8ビツト
)を形成し、マサ−ボード311に対しては、1ビツト
幅全二重通信路(2ビツト)を形成して、binary
ll−cubeを構成している。
個のプロセシングエレメント314を内蔵したチップ3
15を32個搭載している。そして、チップ315内部
で、32ビツト幅全二重通信路(64ビツト)を形成し
、基板313内部で、4ビツト全二重通信路(8ビツト
)を形成し、マサ−ボード311に対しては、1ビツト
幅全二重通信路(2ビツト)を形成して、binary
ll−cubeを構成している。
このようなり1nary n−cubeは、baSe
−m n−Cubeに比ベプロセシングエレメンl−3
14から多方向に多くの信号線か出るので、同一基板3
13上に、できるだけ多くのプロセシングエレメント3
14を乗せ、基板313内部でパターン配線することが
望ましい。
−m n−Cubeに比ベプロセシングエレメンl−3
14から多方向に多くの信号線か出るので、同一基板3
13上に、できるだけ多くのプロセシングエレメント3
14を乗せ、基板313内部でパターン配線することが
望ましい。
しかし、このようにしても基板3]3の外に出る信号線
が極めて多くなると、その部分はシリアル通信路をとら
ざるを得す、本実施例のbinary 1l−cub
eについても、1024本の信号線か基板313の外に
出る。ここで、本発明を適用せずに均質な結合を取ると
、全てのプロセッサ間の結合をシリアル通信路に合わせ
なければならず、通信能力が足りなくなる。
が極めて多くなると、その部分はシリアル通信路をとら
ざるを得す、本実施例のbinary 1l−cub
eについても、1024本の信号線か基板313の外に
出る。ここで、本発明を適用せずに均質な結合を取ると
、全てのプロセッサ間の結合をシリアル通信路に合わせ
なければならず、通信能力が足りなくなる。
このことは、最近、プロセッサの性能向上は目覚ましい
ものがあり、近いうちにシリアル通信では、演算能力と
通信能力のバランスが取れなくなる所まで来ている。し
かし、このままこれらのバランスを取らなければ、プロ
セッサ数を削減して基板の外に出る方向数を減らし、そ
の分をビット幅の向上に用いることになり、プロセッサ
の並列化による処理の高速化への道は絶たれてしまい、
一方、プロセッサ数を減らさないならば通信の周波数を
上げるしかないが、基板間にまたがる部分は、チップ内
や基板内に比べて周波数を上げにくい。
ものがあり、近いうちにシリアル通信では、演算能力と
通信能力のバランスが取れなくなる所まで来ている。し
かし、このままこれらのバランスを取らなければ、プロ
セッサ数を削減して基板の外に出る方向数を減らし、そ
の分をビット幅の向上に用いることになり、プロセッサ
の並列化による処理の高速化への道は絶たれてしまい、
一方、プロセッサ数を減らさないならば通信の周波数を
上げるしかないが、基板間にまたがる部分は、チップ内
や基板内に比べて周波数を上げにくい。
これに対して、本実施例のものによれば、基板31Bの
外たけをシリアルにし、基板31B内部を4ビツト幅、
チップ315内を32ビツト幅と] 7 いうように、実装容品性の程度に合わせて通信性能を割
り当てることにより、上述した実施例の実質通信速度の
議論と同様なことがいえ、プロセッサ数を減らすことな
く実質的な通信速度の低下を防止することができる。
外たけをシリアルにし、基板31B内部を4ビツト幅、
チップ315内を32ビツト幅と] 7 いうように、実装容品性の程度に合わせて通信性能を割
り当てることにより、上述した実施例の実質通信速度の
議論と同様なことがいえ、プロセッサ数を減らすことな
く実質的な通信速度の低下を防止することができる。
このようにbinary n−cubeのように基板
外にでる信号線数という深刻な実装上の限界が間近にあ
る結合網においても、本発明を用いるならば実質的な通
信の性能向上か図れることになる。
外にでる信号線数という深刻な実装上の限界が間近にあ
る結合網においても、本発明を用いるならば実質的な通
信の性能向上か図れることになる。
なお、本発明は上記実施例にのみ限定されず、要旨を変
更しない範囲で適宜変形して実施できる。
更しない範囲で適宜変形して実施できる。
例えば、上述した実施例では、チップ内、基板内、筐体
内、筐体間という物理的な階層を例に引いたが、この他
にもマルチチップを内蔵するパッケージやウエイファス
ケールインテグレインヨンといった現在あまり一般的で
ない階層が存在するものついても本発明は適用できる。
内、筐体間という物理的な階層を例に引いたが、この他
にもマルチチップを内蔵するパッケージやウエイファス
ケールインテグレインヨンといった現在あまり一般的で
ない階層が存在するものついても本発明は適用できる。
また、」二連した実施例では、通信路のビット幅に関し
ての適用を示したが、通信路の実装の容易性に基づいて
周波]8 数を選択するように構成してもよい。この場合、実装の
容易の所で周波数を高くして通信路の性能を上げ、実装
の難しい所で周波数を低くして、最低限の通信路の性能
を確保するようにする。このようにしても上述したと同
様な効果が期待できる。
ての適用を示したが、通信路の実装の容易性に基づいて
周波]8 数を選択するように構成してもよい。この場合、実装の
容易の所で周波数を高くして通信路の性能を上げ、実装
の難しい所で周波数を低くして、最低限の通信路の性能
を確保するようにする。このようにしても上述したと同
様な効果が期待できる。
[発明の効果]
本発明の並列計算機は、ポイント・ツ・ポイントの通信
路によってプロセシングエレメントが結合されるもので
あって、プロセシングエレメントが搭載される主基板に
対して、プロセシングエレメント相互の結合を行う接続
手段を有するとともに、これら主基板および接続手段に
形成される通信路のビット幅または周波数を各通信路の
実装の容易性に基づいて選択可能にしたものであるから
、システム全体の周波数の増加やプロセッサ数を削減す
ることなく、実質的な通信性能の向上を図ることができ
る。また、高密度実装が困難な部分でも、無理に通信路
のビット幅を大きくすることがなくなるため、実質的な
通信性能の向上が図れる。
路によってプロセシングエレメントが結合されるもので
あって、プロセシングエレメントが搭載される主基板に
対して、プロセシングエレメント相互の結合を行う接続
手段を有するとともに、これら主基板および接続手段に
形成される通信路のビット幅または周波数を各通信路の
実装の容易性に基づいて選択可能にしたものであるから
、システム全体の周波数の増加やプロセッサ数を削減す
ることなく、実質的な通信性能の向上を図ることができ
る。また、高密度実装が困難な部分でも、無理に通信路
のビット幅を大きくすることがなくなるため、実質的な
通信性能の向上が図れる。
特に、ハイパーキューブのようにシステム全体にわたり
比較的密な結合を持つものに対する効果は顕著である。
比較的密な結合を持つものに対する効果は顕著である。
また、実質的な通信性能を確保できるので、プロセッサ
単体能力の向上による高速化を図ってもデータ枯渇を引
起こしにくくなり、半導体の性能向上や単体アーキテク
チャの進歩によるプロセッサ性能の向上を並列システム
に活かすことができる。
単体能力の向上による高速化を図ってもデータ枯渇を引
起こしにくくなり、半導体の性能向上や単体アーキテク
チャの進歩によるプロセッサ性能の向上を並列システム
に活かすことができる。
【図面の簡単な説明】
第1図は、本発明の一実施例を示す構成図、第2図は、
同実施例に適用されるbase−83−cube結合を
説明するための図、第3図は、本発明の他の実施例を示
す構成図である。 1〜8・・・筐体、11〜18、・・・ 81〜88・
・・X座標基板、91〜98・・・X座標基板、101
〜108・・・2座標基板、111.121・・・コネ
クタ、112.122・・・外部端子、311・・・マ
ザーボード、312・・・筐体、313・・・基板、3
15・・・チップ。 出願人代理人 弁理士 鈴江武彦
同実施例に適用されるbase−83−cube結合を
説明するための図、第3図は、本発明の他の実施例を示
す構成図である。 1〜8・・・筐体、11〜18、・・・ 81〜88・
・・X座標基板、91〜98・・・X座標基板、101
〜108・・・2座標基板、111.121・・・コネ
クタ、112.122・・・外部端子、311・・・マ
ザーボード、312・・・筐体、313・・・基板、3
15・・・チップ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- ポイント・ツ・ポイントの通信路によってプロセシング
エレメントが結合される並列計算機において、プロセシ
ングエレメントが搭載される主基板と、上記プロセシン
グエレメント相互の結合を実現する接続手段を有し、上
記主基板および接続手段に形成される通信路のビット幅
または周波数を各通信路の実装の容易性に基づいて選択
可能にしたことを特徴とする並列計算機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2232355A JP3015428B2 (ja) | 1990-09-04 | 1990-09-04 | 並列計算機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2232355A JP3015428B2 (ja) | 1990-09-04 | 1990-09-04 | 並列計算機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04113445A true JPH04113445A (ja) | 1992-04-14 |
JP3015428B2 JP3015428B2 (ja) | 2000-03-06 |
Family
ID=16937911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2232355A Expired - Fee Related JP3015428B2 (ja) | 1990-09-04 | 1990-09-04 | 並列計算機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3015428B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001256204A (ja) * | 2000-03-10 | 2001-09-21 | Hitachi Ltd | 多次元クロスバーネットワークおよび並列計算機システム |
FR2839845A1 (fr) * | 2002-05-16 | 2003-11-21 | Hewlett Packard Co | Crossbar configurable et procedes associes |
WO2022049784A1 (ja) * | 2020-09-03 | 2022-03-10 | 川崎重工業株式会社 | 基板保持ハンドおよび基板搬送ロボット |
-
1990
- 1990-09-04 JP JP2232355A patent/JP3015428B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001256204A (ja) * | 2000-03-10 | 2001-09-21 | Hitachi Ltd | 多次元クロスバーネットワークおよび並列計算機システム |
FR2839845A1 (fr) * | 2002-05-16 | 2003-11-21 | Hewlett Packard Co | Crossbar configurable et procedes associes |
US6820167B2 (en) | 2002-05-16 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Configurable crossbar and related methods |
WO2022049784A1 (ja) * | 2020-09-03 | 2022-03-10 | 川崎重工業株式会社 | 基板保持ハンドおよび基板搬送ロボット |
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---|---|
JP3015428B2 (ja) | 2000-03-06 |
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