JP2010506188A - 拡散周期クロック発生器 - Google Patents

Abstract

拡散周期クロック発生器ＳＰＣは、基本クロックパルスＸＫをカウントして様々な周期を有する出力パルスＥＱを生成し、基本クロックパルスＣＫの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、基本クロックパルスＣＫの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段（信号ＱＳによって制御される）を備える。したがって、カウント動作中にモード切り替え（信号ＱＳ）が実行される場合には、基本クロック周期ＣＫの一部に相当する分だけカウント動作の周期が変更される。これにより、出力パルスの異なる周期の数を、基本クロック周波数（入力ＷＣ、信号ＬＫ、ＣＫ）を高めることなく増やすことができる。

Description

本発明は、パルス間間隔が可変であるパルス列を生成するための方法及び装置に関する。この方法及び装置は、たとえばマルチユーザアクティブセンサシステム、詳細には、限定はしないが、障害物検出及び／又は衝突回避の機能を実現するために設計された自動車レーダシステムにおいて利用される適切な波形発生器を駆動するために用いられる。

マルチユーザ環境では、複数のアクティブセンサが呼掛け信号を同時且つ非同期に送信する場合がある。そのため、各受信機は、自らが送信した信号への応答を認識及び検出しなければならないだけでなく、他の全ての送信信号が存在する状況下でそれを行うことができなければならない。

たとえば、自動車の用途では、多数の類似の障害物検出システムが同じ領域内で動作可能でなければならない上に、同じ周波数帯域を共用可能でなければならない。相互干渉を避けるために、各センサシステムは、好ましくは他の全てのシステムで用いられる信号と相関がない別個の信号を使用するべきである。特定の環境において、多数の類似するシステムのうちのどのシステムが動作することになるかを予測することはできないので、システム毎に別個の波形を割り当てることは実用的ではない。

基礎を成す単一の「テンプレート」波形から別個の波形の大きなセットを構成する問題は、少なくとも部分的には、波形構成の過程においてランダム又は擬似ランダムな機構を巧みに利用することによって解決することができる。

１つの実用的な手法は、ランダム（又は擬似ランダム）なパラメータを有するクロックパルスによってディジタル波形発生器を駆動するという原理を利用することである。

複数の波形を生成するために同じディジタル波形発生器が用いられるにもかかわらず、各波形は異なる特性を有するクロックパルス列から生成されるので別個のものとなる。この状況では、波形発生器そのものは、異なる具現化がなされているランダム化されたパルス列のセットを、対応する別個の波形のセットに変換するために用いられるマッピングデバイスと見なすことができる。

そのようにして得られた波形がマルチユーザの用途に適しているかどうかは、基礎を成す「テンプレート」波形の自己相関特性、及び用いられるクロック発生器の周波数（又は周期）の統計的分布に依存する。それゆえ、適切にランダム化された周波数又は周期を有するクロック発生器を利用できることは、マルチユーザセンサ環境において実用上重要である。

市販のいわゆる「スペクトル拡散」クロック発振器は、均一な周波数ジッタを有するクロックパルスを供給することができる。市販の製品のうちのいくつかを以下に列挙する。
Dallas Maxim社製 ＤＳ１０８６ Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ ＥｃｏｎＯｓｃｉｌｌａｔｏｒ
Linear Technology社製 ＬＴＣ６９０２ スペクトル拡散変調を有する多相発振器（Multiphase Oscillator with Spread Spectrum Modulation）
Epson社製 ＳＧ−９００１ＣＡ スペクトル拡散を有する高周波水晶発振器（High-Frequency Crystal Oscillator with Spread Spectrum）

しかしながら、２００５年１０月２４日に出願の欧州特許出願第０５２５６５８３．５号において開示されているようないくつかの用途では、均一に拡散されるべきであるのは周期であって、周波数ではない。それゆえ、周期が均一に拡散されるクロックパルスを生成するための技法を開発することが好都合であろう。

拡散周期クロック発生器の１つの可能な構成は、電圧レベルを時間間隔に変換するというよく知られた技法に基づく。この技法では、一方の入力が一連の電圧ランプによって駆動されると共に、他方の（基準）入力がランプごとに変化する閾値レベルに保持されるコンパレータを用いる。ランプ系列において、先行するランプが閾値レベルを超える度に、新たな電圧ランプが生成される。結果として、時間と共に変化する一連の間隔が生成され、各間隔はコンパレータの２つの入力が同じレベルを有する時点において生じる２つの連続したタイムマークによって決定される。

図１は、欧州特許出願第０５２５６５８３．５号において開示されている拡散周期クロック発生器ＳＰＣのブロック図である。この発生器は、適切なマスタークロック発生器ＣＫＧによって駆動される同期（Ｋ＋１）ビット２進カウンタＳＢＣと、Ｋビット擬似ランダム２値ワード発生器ＢＷＧと、制御ユニットＣＴＵと、遷移行列回路ＴＭＸと、コンパレータＣＭＰとを備えている。カウンタＳＢＣの各状態は、数を符号／大きさで表現したものと見なすことができ、最上位ビット（ＭＳＢ）は符号を表し、残りのＫビットは大きさの２値表現を構成する。

発生器ＳＰＣは、各動作サイクル全体の間に各間隔値が一度だけ生じるようにして、パルス間間隔の均一な分布を有するパルスＳＰを生成する。しかしながら、個別のサイクルにおいては、遷移行列回路ＴＭＸによって実現される適切な置換によって、間隔値が異なる順序で現れることができる。

１つの時間間隔を生成するために拡散周期クロック発生器ＳＰＣによって実行される動作は以下のとおりである。
１．各間隔の開始時に、擬似ランダム２値ワード発生器ＢＷＧは、入力ＣＫにおけるパルスに応答して非負のＫビットワード｛ＩＫ，．．．，Ｉ２，Ｉ１｝を供給する。このＫビットワードは、遷移行列回路ＴＭＸによって、値ＲＮである別の非負のＫビットワード｛ＯＫ，．．．，Ｏ２，Ｏ１｝に変換される。それゆえ、ＲＮは、値：０，１，．．．，２^K−１のうちの１つをとることができる。
２．カウンタＳＢＣの初期状態は、或る負の値−ＮＶに設定される。この値−ＮＶは、必要とされる最短のパルス間間隔Ｔ_min＝（ＮＶ）Ｔ_cに対応する。ただし、Ｔ_cは、ＣＫＧによって供給されるクロックパルスの周期である。最長のパルス間間隔Ｔ_maxは、Ｔ_max＝Ｔ_min＋（２^K−１）Ｔ_cによって決定される。
３．（Ｋ＋１）ビット２進カウンタＳＢＣは、マスタークロック発生器ＣＫＧから得られるクロックパルスを「カウントアップ」していく。それゆえ、その連続した状態は、値：−ＮＶ，−ＮＶ＋１，−ＮＶ＋２，．．．によって表される。最後に、カウンタの現在の状態が非負の値ＲＮに達すると直ぐに、コンパレータＣＭＲは短いパルスＳＰを生成する。この短いパルスＳＰは、
− 入力ＲＳを介して、カウンタＳＢＣを初期状態−ＮＶにリセットする；
− 入力ＣＫを介して、擬似ランダム２値ワード発生器ＢＷＧに新たなＫビットワードを供給するように促す。

拡散周期クロック発生器ＳＰＣは連続して動作し、生成される各時間間隔の持続時間は２つの連続したパルスＳＰが生じた時点によって決定される。

カウンタＳＢＣの連続した状態は、線形に上昇するランプをディジタル形式で近似する。また、擬似ランダム２値ワード発生器ＢＷＧによって供給される２値ワードは均一に分布する。そのため、コンパレータＣＭＰによって生成される連続したパルスＳＰ間の時間間隔の分布も均一になる。

擬似ランダム２値ワード発生器ＢＷＧは、たとえば、線形フィードバックを有する従来のＫ段シフトレジスタとすることができ、これは当業者にはよく知られた構成である。そのような場合、許容される範囲にある各ワードは、各動作サイクル中に一度だけ生じることになる。ワードが現れる順序は用いられるフィードバックの形に依存する。新たなワードは入力ＣＫにおいて現れるパルスに応答して供給される。

回路ＴＭＸの動作は、図２に示される一例によって説明することができる。８×８の行列内の８ドット（Ｋ＝８）のパターンは、回路ＴＭＸによって実現される入力−出力接続に対応する。それゆえ、この場合には、Ｏ１＝Ｉ７、Ｏ２＝Ｉ１、．．．、Ｏ７＝Ｉ２、及びＯ８＝Ｉ５である。行列の各列及び各行が正確に１つのドットを含まなければならないことは明らかである。

この用途のために、数多くの異なるドットパターンを考案することができるが、図２に示されるドットパターンのような、「Ｋ攻撃不能クイーン（K non−attacking queens）」と呼ばれるパターンの種類に属するドットパターンを利用することが好都合であり得る。また、コスタス配列に基づく設計のような他のよく知られている設計も、或る特定の用途において非常に有用であることがわかっている。

上記の開示によれば、２値ワード発生器ＢＷＧの異なるサイクル毎に、異なるドットパターンを用いることができる。所定のパターンのセットから、特定のドットパターンを決定論的に又は非決定論的に選択することができる。パターン選択タスクは、制御ユニットＣＴＵによって実行される。

ＴＭＸ内の入力−出力接続行列を変更することから得られる置換に加えて、発生器ＢＷＧによって用いられるフィードバックの形も変更することができる。所定の関数のセットから、特定のフィードバック関数を決定論的に又は非決定論的に選択することができる。フィードバック選択タスクも、制御ユニットＣＴＵによって実行される。

以前に提案された拡散周期クロック発生器は、マスタークロック周期の整数倍のみをとるパルス間時間間隔を生成することができる。たとえば、マスタークロック周波数が１００ＭＨｚに等しいとき、生成されるパルス間の間隔は、値：１０ｎｓ、２０ｎｓ、３０ｎｓ等のみをとることができる。

しかしながら、実用的な用途では、元と同じスイッチング速度で動作しているフリップフロップを依然として利用しながら、マスタークロック周期の分数（たとえば、半分）の整数倍である持続時間の時間間隔を生成することが好都合であり得る。

本発明の複数の態様が、添付の特許請求の範囲において記載される。

本発明による拡散周期クロック発生器は、様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする。そして、基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段を有する。したがって、カウント動作中にモード切り替えが実行された場合には、基本クロック周期の一部に相当する分だけカウント動作周期が変更される。これにより、基本クロック周波数を上げることなく、且つ出力においてグリッチを生じることなく、出力パルスの異なる周期の数を増やすことができる。

ここで、本発明を具現化する構成を、例として添付の図面を参照しながら説明する。

特許文献１において開示されている拡散周期クロック発生器ＳＰＣのブロック図である。 図１の発生器において用いられる遷移行列の一例を示す図である。 本発明による拡散周期クロック発生器のブロック図である。 図３の拡散周期クロック発生器のクロック波形分解／再合成器の回路図である。 図４ａのクロック波形分解／再合成器において生成される波形を示す図である。 図３の拡散周期クロック発生器のタイミング／制御ユニットの図である。 図３の拡散周期クロック発生器によって用いられる擬似ランダム時間間隔発生器の一例を示す図である。 図６の時間間隔発生器のレジスタの１５個の許容される状態を示す図である。 図６の時間間隔発生器の複数の部分における波形を示す図である。 図６の時間間隔発生器の複数の構成要素の一連の状態を示す図である。 図３の拡散周期クロック発生器の完全な図である。 図３の拡散周期クロック発生器によって生成される時間間隔の周期的な系列を示す図である。 本発明に従って構成される拡散周期クロック発生器から実験的に得られるパルス列の１つの完全なサイクルを示す図である。

本発明に従って動作するように構成された拡散周期クロック発生器が図３に示されており、これは３つの機能ブロックを含む。
１．クロック波形分解／再合成器 − ブロック１００；
２．４分周回路を有するタイミング／制御ユニット − ブロック１０２；
３．擬似ランダム時間間隔発生器 − ブロック１０４。

図３には、機能ブロック間の相互依存を示すために、機能ブロック間のタイミング信号及び制御信号の流れが示されている。参照のために、機能ブロックを表す各ボックスは、そのブロックによって用いられるフリップフロップ、論理ゲート、及び他の回路等の主な構成要素を特定する記号を含んでいる。

擬似ランダム時間間隔発生器１０４
ブロック１０４は、擬似ランダム時間間隔発生器を実現するように構成されている。擬似ランダム時間間隔発生器は、本実施形態において可変時間間隔発生器を構成するために用いられる。以下では、主に本発明の理解を容易にするために、ブロック１０４の１つの特定の実施態様だけが詳細に説明される。しかしながら、適切な改変、変更、及び変形を加えても、機能的に等価なシステムになることは当業者には明らかであろう。たとえば、図１を参照しながら説明したように機能する構成を代わりに用いることもできる。

図６は、本実施形態によって用いることができる擬似ランダム時間間隔発生器の一例である。発生器１０４は、４段線形フィードバックシフトレジスタＬＦＳＲと、５ビット同期２進カウンタＳＢＣと、コンパレータＣＭＰとを備えている。

レジスタＬＦＳＲは、シフトレジスタを形成する４つのＤタイプフリップフロップを備え、このシフトレジスタは、パルスＱ０によってトリガされる。シフトレジスタの入力は、以下の論理関数を実現するフィードバック回路ＦＢＬによって駆動される。

ここで、この論理関数の第２項は、自己始動動作（self-start operation）を確保するために用いられる。レジスタＬＦＳＲの１５個の許容される状態｛Ｓ３，Ｓ２，Ｓ１，Ｓ０｝は、図７に示される周期系列の１つの完全な周期を形成する。

同期２進カウンタＳＢＣは、従来の同期５ビット２進カウンタとして実現することができる。しかしながら、同等の機能を、４ビット同期２進カウンタと、それに続く最上位ビットＣ４を受け持つ単一のトグルフリップフロップによって行うこともできる。カウンタＳＢＣは、カウンタクロックパルスＸＫによって駆動される。

また、カウンタＳＢＣは、プリセット入力ＰＴを用いて初期状態を所定の状態｛Ｃ₀｝＝｛Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０｝に設定する。ここで、Ｃ４は最上位ビット（ＭＳＢ）であり、Ｃ０は最下位ビット（ＬＳＢ）である。初期状態｛Ｃ₀｝は、「プリセット選択」入力ＰＳに加えられる適切な２値ワードに応じて、「負」の状態（すなわち、Ｃ４＝１を有する状態）のセットから選択される。プリセット動作は、入力ＰＴに現れるパルスＱ０の立ち上がりエッジにおいて生じるものと仮定される。

コンパレータＣＭＲは、以下の論理関数を実現する組み合わせ回路である。

コンパレータは、レジスタＬＦＳＲから４つの入力値｛Ｓ３，Ｓ２，Ｓ１，Ｓ０｝を受け取り、カウンタＳＢＣから別の５つの入力値｛Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０｝を受け取る。出力パルス（論理）信号ＥＱは、タイミング／制御ユニットに供給される。

変化する時間間隔は以下のように生成される。

レジスタＬＦＳＲが１５個の許容される状態のうちの１つにある間、カウンタＳＢＣはクロックパルスＸＫを「カウントアップ」しており、そのような各パルスに応答して状態を変化させる。カウント過程は、選択された初期ＳＢＣ状態｛Ｃ₀｝から開始される。その後動作し続けて、現在のカウンタ状態｛Ｃ｝が｛Ｓ^*｝によって表されるＬＦＳＲ状態に達すると終了する。ここで、｛Ｓ^*｝はカウント過程全体を通して一定のままである。この時点において、すなわち｛Ｃ｝≡｛Ｓ^*｝であるときに、コンパレータＣＭＲは自身の論理状態を「０」から「１」に変更し、この遷移に対応するパルスが出力ＥＱを介してタイミング／制御ユニット１０４に送られる。

次に、レジスタＬＦＳＲは、パルスＱ０によって次の定常状態｛Ｓ^*｝に進められ、カウンタＳＢＣは、入力ＰＴを介して初期の「負」の状態｛Ｃ₀｝にプリセットされる。そして、先の手順全体が繰り返される。

拡散周期クロック発生器は連続して動作し、生成される各時間間隔の持続時間は、出力ＶＣにおいて２つの連続したパルスＱ０が発生する時点によって決定される。

タイミング／制御ユニット１０２
ブロック１０２の回路図が図５に示される。ブロック１０２は、４つのＤタイプフリップフロップ（ＦＦ０、ＦＦ１、ＦＣ０、ＦＣ１）と、反転バッファＩＢと、ＡＮＤゲート（ＡＮＤ）と、補助遅延部Ａとを含む。

フリップフロップＦＦ０及びＦＦ１は、信号Ｑ０及びＱ１を供給する。これら信号Ｑ０及びＱ１は、ブロック１０４から得られるパルスＥＱに同期して追従するパルスＰＰを生成するためにＡＮＤゲートによって用いられる。一連のパルスＰＰは、フリップフロップＦＣ０及びＦＣ１を含む４分周回路のクロック信号として用いられる。分周器回路の出力波形ＳＩを用いて、カウンタクロック発生器の動作モードが制御される（以下を参照）。

また、ブロック１０２は、「プリセット」及び「クロック」機能を実行するためにブロック１０４において用いられるパルスＱ０を供給する。

クロック波形分解／再合成器１００
図４ａは、クロック波形分解／再合成器１００の回路図である。図４ｂには、全ての関連する波形が示されている。

ブロック１００は、マスター（又は基本）クロック発生器ＭＣを備えている。カウンタクロック発生器は、反転バッファＢＩ、非反転バッファＢＮ、３つのＤタイプフリップフロップ（ＦＺ１、ＦＺ２、ＦＦＳ）、及び３つの排他的論理和ゲート（ＸＲ１、ＸＲ２、ＸＲ３）によって形成されている。

フリップフロップＦＺ１は、自身の反転出力に接続されるデータ入力を有する。フリップフロップＦＺ２は、フリップフロップＦＺ１の出力に接続されるデータ入力を有する。マスタークロック波形ＣＫ及びその反転波形を用いて、フリップフロップＦＺ１及びＦＺ２にそれぞれクロックが供給され、マスタークロック波形の半分の周波数の「ディジタル余弦／正弦」成分と見なすことができる２値波形Ｚ１及びＺ２が生成される。波形Ｚ１は基本クロック波形ＣＫの立ち上がりエッジに応答して生成されるエッジを有し、それがフリップフロップＦＺ１のクロック入力に加えられる。フリップフロップＦＺ２のクロック入力は、反転クロックパルス

を受け取るので、波形Ｚ２のエッジは基本クロックパルスＣＫの立ち下がりエッジに応答して生成される。

波形Ｚ１及びＺ２は、２つの排他的論理和ゲートＸＲ１及びＸＲ２にそれぞれ通されて、対応する成分Ｚ１Ｍ及びＺ２Ｄが生成される。排他的論理和ゲートＸＲ２は論理０レベルを受け取る別の入力を有するので、成分Ｚ２Ｄは単に、Ｚ２のわずかに遅延したコピーである。排他的論理和ゲートＸＲ１は信号ＱＳを受け取る別の入力を有するので、成分Ｚ１Ｍは、Ｚ１に対してわずかに遅延しているＺ１のコピーであるか（ＱＳ＝０であるとき）、又はＺ１に対してわずかに遅延しているＺ１の反転した（否定）コピーであるか（ＱＳ＝１であるとき）のいずれかとなる。

２つの波形Ｚ１Ｍ及びＺ２Ｄは、排他的論理和ゲートＸＲ３によって合成され、波形ＸＫが生成される。ゲートＸＲ３の出力において得られる再構成された波形ＸＫは、マスタークロック波形ＣＫか、又はその反転のいずれかを「忠実に再現する」であろう。こうして、信号ＱＳの状態によって制御される動作モードに応じて、基本クロックＣＫの立ち上がりエッジに応答して、又は立ち下がりエッジに応答して、カウンタクロックパルスＸＫの立ち上がりエッジが生成される。そのような動作を用いて、ＸＫの連続した立ち上がりエッジ間に一定の遅延ステップを導入することができる。図４ｂに、それらのエッジを一連のインパルスＸＫ^*として記号で示す。波形ＸＫは、ブロック１０２及び１０４によって、ステップ状の遅延（stepped delay）を有するカウンタクロックパルス列として用いられる。

マスタークロック波形ＣＫが対称である（すなわち、波形ＣＫのマーク／スペース比が１である）とき、波形Ｚ１は、波形Ｚ２のπ／２位相が遅れた波形である。また、パルス列ＸＫ^*に導入される一定の遅延ステップの値は、マスタークロックＭＣの周期の半分に等しい。たとえば、１００ＭＨｚのマスタークロック周波数の場合、遅延ステップは５ｎｓに等しくなる。

ゲートＸＲ２の主な役割は、成分Ｚ１のパスにおいてゲートＸＲ１によってもたらされる伝搬遅延を補償することである。しかしながら、ゲートＸＲ２を用いて成分Ｚ２を独立して反転させることもできる。

波形ＱＳがその状態を変更する度に、再構成された波形ＸＫに一定の遅延ステップが導入される。波形ＱＳは、クロックＣＫに同期してフリップフロップＦＦＳによって供給される。フリップフロップＦＦＳは、タイミング／制御ユニット１０２の４分周回路から得られる信号ＳＩによって駆動される。

図９において完全に示される上記拡散周期発生器は、以下のように動作する。

カウンタＳＢＣがレジスタＬＦＳＲによって確立された現在の設定カウントに達したことをコンパレータＣＭＲが確認する度に、信号ＥＱがタイミング／制御ユニット１０２に送られる。この信号は、カウンタクロック信号ＸＫによってクロックが供給されるとフリップフロップＦＦ０の中に取り込まれる。フリップフロップＦＦ０の出力は、上記のように新たなカウント動作サイクルを開始するために用いられる信号Ｑ０を形成する。新たなカウント動作サイクルにおいて、カウンタはレジスタＬＦＳＲによって設定された新たなカウントまでカウントアップする。

また、信号Ｑ０はフリップフロップＦＦ１にも送られる。このフリップフロップＦＦ１は、カウンタクロック信号ＸＫを反転した信号によってクロックが供給される。このフリップフロップＦＦ１の出力は信号Ｑ１であり、ＡＮＤゲートにおいて信号Ｑ０と合成されて出力信号ＰＰが与えられる。信号ＰＰは、各カウント動作サイクル後に一度だけ現われるパルスである。このパルスはフリップフロップＦＣ０及びＦＣ１を用いて４分周され、その後、遅延部Ａによって遅延されて信号ＳＩが形成される。上記のように、信号ＳＩは基本クロックパルスＣＫによってクロックが供給されるとフリップフロップＦＦＳに取り込まれ、カウンタクロック信号発生器１００のモードを切り替えるために用いられる信号ＱＳが形成される。信号ＳＩは、フリップフロップＦＦＳに適した設定時間を確保するために、補助遅延Ａによってわずかに遅延される。

この構成のおかげで、信号ＱＳの単一サイクルが、カウンタＳＢＣの４つの完全なカウント動作、すなわちサイクルに及ぶ。信号ＱＳの各状態変化は、新たなカウントサイクルの開始直後に生じる。この状態変化は１つ置きのカウントサイクルにおいて生じ、その間のカウントサイクルでは状態変化は生じない（図４を参照）。

したがって、レジスタＬＦＳＲの定常状態｛Ｓ^*｝毎に、２つの異なる時間間隔が生成されることになる。そのうちの一方では、カウンタクロックパルスＸＫが信号ＱＳの状態の変化によって遅延され、もう一方では、そのような遅延は生じない。結果として、線形フィードバックシフトレジスタＬＦＳＲの１つの完全な周期は１５個の異なる状態を含むが、システムによって生成される異なる時間間隔の数は３０に等しくなる（なぜなら、１５及び２は互いに素であるためである）。

実施形態の動作を理解するのを容易にするために、ここで１つの具体例を検討する。

例
カウンタＳＢＣの初期の「負」の状態｛Ｃ₀｝が以下のように選択されているものと仮定する。
｛Ｃ₀｝＝｛１１１０１｝
最初の４つの「非正」のカウンタ状態
｛１１１０１｝、｛１１１１０｝、｛１１１１１｝、｛０００００｝
はいずれも、許容される「正」のＬＦＳＲ状態のうちの１つに対応しない。それゆえ、｛Ｓ^*｝＝｛０００１｝であるときに、最短の時間間隔が得られるであろう。上記の４つの状態は、選択された初期ＳＢＣ状態｛Ｃ₀｝と関連付けられる「プリアンブル」を形成することになり、それは最短の時間間隔の持続時間を決定することになる。

たとえば、マスタークロックＭＣの周波数が１００ＭＨｚに等しい場合には、最短の時間間隔は、４０ｎｓ（パルス列ＸＫ内に遅延がない場合）、又は４５ｎｓ（パルス列ＸＫ内に遅延ステップが導入されている場合）のいずれかになる。

同様に、許容されるＬＦＳＲ状態｛Ｓ^*｝によって表される最も大きな値は
｛Ｓ^*｝＝｛１１１１｝
であるので、システムによって生成される最長の時間間隔は、１８０ｎｓ（パルス列ＸＫ内に遅延がない場合）、又は１８５ｎｓ（パルス列ＸＫ内に遅延ステップが導入されている場合）のいずれかになる。

図８ａは、シフトレジスタＬＦＳＲ、カウンタＳＢＣ、及びコンパレータＣＭＲによって生成される波形である。参照のために、図８ｂではカウンタＳＢＣ及びレジスタＬＦＳＲの両方の状態の系列を示す。

図１０は、拡散周期発生器によって生成される間隔値の周期的な系列を示す（参照のために、対応するＬＦＳＲ状態も示されている）。図１０に示される図を精査することによって、拡散周期クロック発生器によって生成される時間間隔の全ての特性が明らかになるであろう。レジスタＬＦＳＲによって次々に確立される設定カウントは外側の円において示されており、時計回りの順序で提示される。出力クロック間の間隔は内側の２つの円によって示される。一方の内側の円における間隔が次々に生じ、その後、他方の内側の円内の間隔が生じる。１５個の設定カウント毎に、５ナノ秒だけ異なる２つの間隔が存在する。

図１１は、本発明に従って構成される拡散周期クロック発生器から実験的に得られたパルス列の１つの完全なサイクルを示す。１つのサイクル内で観測されるナノ秒単位で測った時間間隔の系列｛４０，１１５，７０，５５，．．．，１８５，１００，６５｝は、図１０に示される間隔値の系列に従う。

視覚化する目的から、全ての間隔値を適切なメビウスの帯の上に置いて、それらの値の「二重周期性」と、その相互依存性との両方を見えるようにすることができる。

最短の間隔及び最長の間隔はいずれも、カウンタＳＢＣの初期の「負」の状態｛Ｃ₀｝を変更し、それによってプリアンブル持続時間（図８ｂに示される状態表から推定することができる）を変更することによって、同じ量だけ増減させることができる。「負」の状態（すなわち、Ｃ４＝１を有する状態）のセットから選択される初期状態｛Ｃ₀｝は、「プリセット選択」入力ＰＳに加えられる適切な２値ワードによって決定されることになる。

出力クロック間の間隔の分布は、上記の実施形態の場合のように均一であることが望ましいが、これは不可欠ではない。また、それらの間隔は、ランダム又は擬似ランダムに順序付け或いは選択してもよい。

上記の構成では、基本クロック信号ＣＫは対称である。しかしながら、これは不可欠ではない。したがって、波形Ｚ１とＺ２との間の位相差はπ／２でなくてもよい。その場合、導入される遅延の大きさは、信号ＱＳがハイ状態に変化するか又はロー状態に変化するかに依存することになる。

上記の構成では、各カウントサイクル中において、付加的な遅延も単一の遅延も導入されていない。代わりに、各サイクル中において様々な数の多数の遅延を導入してもよい。また、可能な設定カウント毎に２つ以上の異なるパルス間遅延を引き起こすことは不可欠ではない。

本発明の好ましい実施形態のこれまでの説明は、例示及び説明するために提示されてきた。それは、本発明を包括的に述べること、又は本発明を開示されるのと全く同じ形に限定することは意図していない。これまでの説明の観点から、数多くの改変、変更、及び変形によって、当業者が本発明を意図した特定の用途に適した種々の実施形態において利用できるようになることは明らかである。

Claims (6)

1. 様々な周期を有する出力パルスを生成するために基本クロックパルスをカウントする手段を有する拡散周期クロック発生器であって、
   前記基本クロックパルスの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、前記基本クロックパルスの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段を備える、拡散周期クロック発生器。
2. 前記基本クロックパルスを生成する基本クロック発生器と、
   前記基本クロックパルスに応答してカウンタクロックパルスを生成するカウンタクロック発生器とを備え、
   前記切り替える手段は、前記基本クロックパルスそれぞれの前記立ち上がりエッジに応答して、各カウンタクロックパルスの一方のエッジが生成される前記第１のモードと、前記基本クロックパルスそれぞれの前記立ち下がりエッジに応答して、各カウンタクロックパルスの前記一方のエッジが生成される前記第２のモードとに、前記カウンタクロック発生器を切り替えるように動作することができ、前記モードのうちの一方から前記モードのうちの他方に切り替わることによって、２つの連続したカウンタクロックパルスの前記一方のエッジ間の間隔が変更され、
   前記カウントする手段は、各カウンタクロックパルスの前記一方のエッジに応答してカウントを行って設定カウントに達したときに出力パルスを生成する可変時間間隔発生器を備え、
   該発生器は、前記出力パルスの周期を変更するために前記設定カウントを変更する手段を備える、
   請求項１に記載の拡散周期クロック発生器。
3. 前記可変時間間隔発生器は、所定の数の異なる設定カウントを設定する手段を有し、
   前記拡散周期クロック発生器は、前記カウントパルス生成手段のモードの切り替えを制御する手段を備え、前記出力パルスの異なる周期の数が前記所定の数の少なくとも２倍になるように、設定カウント毎に、異なるカウント動作中に前記モードが異なる回数だけ切り替えられるようにする、
   請求項２に記載の拡散周期クロック発生器。
4. 設定カウント毎に、前記モードは、あるカウント動作中に一度だけ切り替えられ、別のカウント動作中には全く切り替えられない、請求項３に記載の拡散周期クロック発生器。
5. 前記モードは、連続するカウント動作において、異なる回数だけ切り替えられる、請求項２〜４のいずれか一項に記載の拡散周期クロック発生器。
6. 前記カウンタクロック発生器は、
   前記基本クロック信号に応答して該基本クロック信号の２倍の周期を有すると共に位相が異なる第１の信号及び第２の信号を生成する手段と、
   前記第１の信号及び前記第２の信号を排他的論理和で合成して前記カウンタクロック信号を生成する手段とを備え、
   前記カウンタクロック発生器は、前記第１の信号及び前記第２の信号が合成される前に該第１の信号及び該第２の信号のうちの一方を選択的に反転するためのモード切り替え手段をさらに備える、
   請求項２〜５のいずれか一項に記載の拡散周期クロック発生器。

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