JP2010287644A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、静電破壊から内部回路を保護する保護回路を有する半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device having a protection circuit for protecting an internal circuit from electrostatic breakdown and a method for manufacturing the same.
半導体装置の入出力信号端子に印加される静電気放電(Electro-Static Discharge:以下、ESDと記す)等による高電圧入力から内部回路を保護する保護回路は、半導体装置の集積度の向上に伴い一層その役割が重要となっている。 A protection circuit for protecting an internal circuit from a high voltage input due to an electrostatic discharge (Electro-Static Discharge: hereinafter referred to as ESD) applied to an input / output signal terminal of a semiconductor device is further increased as the integration degree of the semiconductor device is improved. Its role is important.
ESD保護回路は、ESDにより注入された電荷を半導体装置の内部に分配することにより、内部の電位差を所定の電圧以下に抑える機能を持つ。この機能は、注入された電荷を複数の電源に供給する機能と、電源間に挿入されたクランプ素子により内部回路の素子耐圧以上の電圧を電源間に発生させない機能との2つからなる。 The ESD protection circuit has a function of suppressing the internal potential difference to a predetermined voltage or less by distributing the charge injected by the ESD to the inside of the semiconductor device. This function has two functions: a function of supplying injected charges to a plurality of power supplies, and a function of preventing a voltage exceeding the element breakdown voltage of the internal circuit from being generated between the power supplies by a clamp element inserted between the power supplies.
半導体装置のESDによる破壊は、半導体装置が単体で扱われている工程、即ち、半導体チップをパッケージングする組立て工程、選別工程、梱包工程等の基板実装までの工程において発生する可能性が高い。そのため、半導体装置が基板実装される前のESD保護回路には、できるだけ大きなESD耐量が必要とされる。 The destruction of a semiconductor device due to ESD is highly likely to occur in a process in which the semiconductor device is handled as a single unit, that is, in an assembly process, a sorting process, a packaging process, and the like of a semiconductor chip. Therefore, the ESD protection circuit before the semiconductor device is mounted on the substrate needs to have as much ESD tolerance as possible.
しかし、半導体装置が、一旦、基板に実装され、さらに筐体に納めらると、外部からのESDによる故障の危険性は低くなり、逆に、内部回路の動作時に発生する何らかの要因(内部回路から発生するサージ、電源ラインにおけるサージ等)によってESD耐量の高いESD保護素子が動作し、過電流による破壊に至る危険性が高い。このように、半導体装置の実装後は、ESD耐量の大きな保護素子は必ずしも必要ではない。 However, once a semiconductor device is mounted on a substrate and then housed in a housing, the risk of failure due to ESD from the outside is reduced, and conversely, some factor (internal circuit generated during the operation of the internal circuit) The ESD protection element having a high ESD tolerance operates due to a surge generated from the power source, a surge in the power supply line, etc., and there is a high risk of destruction due to overcurrent. Thus, after mounting the semiconductor device, a protective element having a large ESD resistance is not necessarily required.
図4に示すように、従来のESD保護回路としては、高速動作やラッチアップ防止のために、実装後にLSI外部からの電流印加によってヒューズ素子を切断し、ESD保護素子を回路から切り離す技術が開示されている(例えば、特許文献1参照)。 As shown in FIG. 4, as a conventional ESD protection circuit, a technique for disconnecting the ESD protection element from the circuit by disconnecting the fuse element by applying current from outside the LSI after mounting is disclosed in order to prevent high-speed operation and latch-up. (For example, refer to Patent Document 1).
しかし、特許文献1に記載の従来の方法では、ヒューズ素子が切断されると、半導体装置からESD保護素子が切り離されてしまうため、わずかなESDにより内部回路が破壊されてしまうという問題がある。 However, in the conventional method described in Patent Document 1, when the fuse element is cut, the ESD protection element is disconnected from the semiconductor device, so that there is a problem that the internal circuit is destroyed by slight ESD.
本発明は、かかる点に鑑み、半導体装置が実装前において、高い静電耐量を実現するとともに、実装後においても、ある程度の静電耐量を保持し、且つ、内部回路の動作に起因したESD保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供することを目的とするものである。 In view of this point, the present invention realizes high electrostatic resistance before the semiconductor device is mounted, retains a certain level of electrostatic resistance after mounting, and protects against ESD caused by the operation of the internal circuit. An object of the present invention is to provide a semiconductor device capable of preventing element destruction and a method for manufacturing the same.
前記目的を達成するために、請求項1に係る半導体装置は、半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置において、前記保護回路は、静電耐量の異なる少なくとも2つのESD保護素子とヒューズ素子を有し、前記静電耐量の異なるESD保護素子の、静電耐量が最も小さなESD保護素子以外のESD保護素子に、前記ヒューズ素子が直列に接続するとともに、前記ヒューズ素子は、前記内部回路の動作時に発生する電圧による導通電流が、前記ヒューズ素子に接続する前記ESD保護素子の少なくとも1つに流れることにより溶断する構造であることを特徴とする。 In order to achieve the above object, a semiconductor device according to claim 1 is a semiconductor device having a protection circuit for protecting an internal circuit from electrostatic breakdown on a semiconductor substrate. The fuse element has at least two different ESD protection elements and a fuse element, and the fuse element is connected in series to an ESD protection element other than the ESD protection element having the smallest electrostatic resistance of the ESD protection element having a different electrostatic resistance. The fuse element has a structure in which a conduction current due to a voltage generated during operation of the internal circuit flows through at least one of the ESD protection elements connected to the fuse element.
また、請求項2に係る半導体装置は、請求項1に記載の半導体装置において、前記ヒューズ素子が切断していることを特徴とする。 A semiconductor device according to a second aspect is the semiconductor device according to the first aspect, wherein the fuse element is cut.
また、請求項3に係る半導体装置の製造方法は、半導体基板上に、静電破壊から内部回路を保護するための保護回路を有する半導体装置の製造方法において、前記半導体基板上に、前記保護回路を構成する静電耐量の異なる少なくとも2つのESD保護素子を形成する工程と、前記静電耐量の異なるESD保護素子のうち、静電耐量が最も小さいESD保護素子以外のESD保護素子に、前記内部回路の動作時に発生する電圧による導通電流が流れることにより溶断する構造のヒューズ素子を直列に接続して形成する工程と、前記ESD保護素子と、前記ヒューズ素子を備えた前記半導体装置を、基板実装した後、前記ヒューズ素子を切断する工程を含むことを特徴とする。 According to a third aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: a semiconductor substrate having a protection circuit for protecting an internal circuit from electrostatic breakdown; and the protection circuit on the semiconductor substrate. Forming at least two ESD protection elements having different electrostatic immunity, and among the ESD protection elements having different electrostatic immunity, the ESD protection elements other than the ESD protection element having the smallest electrostatic immunity A step of connecting in series a fuse element having a structure that blows when a conduction current caused by a voltage generated during operation of the circuit flows, and the ESD protection element; and the semiconductor device including the fuse element is mounted on a substrate. And a step of cutting the fuse element.
本発明によれば、半導体装置の実装前には、静電耐量の高いESD保護素子により、内部回路をESDから保護することができる。そして、実装後には、静電耐量が高い保護素子を内部回路から電気的に切り離すことにより、内部回路から発生するサージ等により静電耐量の高いESD保護素子が破壊するのを防ことができる。静電耐量の高いESD保護素子を電気的に切り離しても、内部回路には静電耐量の低いESD保護素子が接続しているため、ESDから内部回路を保護することができる。また、ESD保護素子の静電耐量は低いため、内部回路の動作に起因するサージ等に応答し破壊に至ることはない。 According to the present invention, an internal circuit can be protected from ESD by an ESD protection element having a high electrostatic resistance before mounting a semiconductor device. Then, after mounting, the protective element with high electrostatic resistance can be electrically disconnected from the internal circuit, so that the ESD protective element with high electrostatic resistance can be prevented from being destroyed by a surge or the like generated from the internal circuit. Even if the ESD protection element with high electrostatic resistance is electrically disconnected, the internal circuit can be protected from ESD because the ESD protection element with low electrostatic resistance is connected to the internal circuit. Moreover, since the ESD resistance of the ESD protection element is low, the ESD protection element does not break down in response to a surge caused by the operation of the internal circuit.
本願発明は、静電耐量の異なるESD保護素子とヒューズ素子を有するESD保護回路において、半導体装置の実装後に、静電耐量が最も小さなESD保護素子以外のESD保護素子を内部回路から電気的に切り離すことができる半導体装置及びその製造方法に関するものであり、以下に図面を参照して説明する。
まず、ESD保護素子の静電耐量について説明する。現在、ESD保護素子の静電耐量を測定する試験方法が幾つか定められている(例えば、MM(machine model)法、HBM(human body model)法、CDM(charged device model)法等)。本発明に記載の「静電耐量」の大小比較は、これらの試験方法にて測定した値に基づくものである。
定量的に静電耐量を考えるために、図3にESD保護素子1とESD保護素子2のTLP(Transmission Line Pulse)測定による電流電圧特性を示す。ESD保護素子2はESD保護素子1に比べ第1次降伏電圧が低い(V1<V2)ことから、ESD印加時における応答速度がESD保護素子1より早くなる。また、第2次降伏電流が高い(I1>I2)ため、ESD保護素子1より大きな電流を流すことができる。この結果、ESD保護素子2は、ESD保護素子1よりも大きな静電耐量を示すことになる。
The present invention relates to an ESD protection circuit having ESD protection elements and fuse elements having different electrostatic resistances, and after mounting the semiconductor device, the ESD protection elements other than the ESD protection element having the smallest electrostatic resistance are electrically separated from the internal circuit. The present invention relates to a semiconductor device and a method for manufacturing the same, and will be described below with reference to the drawings.
First, the electrostatic resistance of the ESD protection element will be described. Currently, several test methods for measuring the electrostatic resistance of ESD protection elements have been defined (for example, MM (machine model) method, HBM (human body model) method, CDM (charged device model) method, etc.). The comparison of the “electrostatic resistance” according to the present invention is based on values measured by these test methods.
In order to quantitatively consider the electrostatic resistance, FIG. 3 shows current-voltage characteristics of the ESD protection element 1 and the ESD protection element 2 by TLP (Transmission Line Pulse) measurement. Since the first breakdown voltage of the ESD protection element 2 is lower than that of the ESD protection element 1 (V1 <V2), the response speed during ESD application is faster than that of the ESD protection element 1. Further, since the secondary breakdown current is high (I1> I2), a larger current than that of the ESD protection element 1 can be passed. As a result, the ESD protection element 2 exhibits a larger electrostatic resistance than the ESD protection element 1.
図1は、本発明の説明図である。まず、本発明の請求項1に係る発明について説明する。
図1において、入出力端子とVDD端子間に接続されているESD保護素子を11a、12a、ヒューズ素子を13aと表示し、入出力端子とVSS端子間に接続されているESD保護素子を11b、12b、ヒューズ素子を13bと表示している。
このように、符号中の小文字のアルファベットが異なっていても、数字が同じであれば、素子の機能は同じである。今後の説明においては、符号中の小文字のアルファベットは省略する。
入出力端子と電源端子(VDD端子/VSS端子)間には、通常のESD保護回路と同様に、第1のESD保護素子11が接続されている。第1のESD保護素子11と並列に、第1のESD保護素子よりESD耐量が大きい第2のESD保護素子12を接続するとともに、第2のESD保護素子12を内部回路14から電気的に切り離すためのヒューズ素子13を備えている。
FIG. 1 is an explanatory diagram of the present invention. First, the invention according to claim 1 of the present invention will be described.
In FIG. 1, the ESD protection elements connected between the input / output terminals and the VDD terminal are denoted as 11a and 12a, the fuse element is denoted as 13a, and the ESD protection elements connected between the input / output terminals and the VSS terminal are denoted as 11b, 12b, the fuse element is indicated as 13b.
In this way, even if the lowercase alphabets in the code are different, the function of the element is the same if the numbers are the same. In the description below, lower case alphabets in the reference numerals are omitted.
The first ESD protection element 11 is connected between the input / output terminal and the power supply terminal (VDD terminal / VSS terminal), similarly to a normal ESD protection circuit. In parallel with the first ESD protection element 11, a second
ヒューズ素子13には、低い抵抗値の金属配線層が用いられ、この配線層を切断するために必要な臨界電流(破壊電流)は、金属配線層の断面積に比例する。
そこで、ヒューズ素子に流れる電流値を推測する。
まず、基板実装前に、ESDの印加によりヒューズ素子に流れる電流は、電流値のピークが数A、半値幅は100nS程度の波形であるため、通常、ヒューズ素子が切断される程のエネルギーを有していない。
また、ヒューズ素子を切断するための臨界電流は、ヒューズ素子に繋がるESD保護素子が破壊する電流値以下にしなければいけないことから、図3に示す第2次降伏電流値以下に設定する必要がある。
このような条件を考慮し、ESD保護素子が破壊せず、ヒューズ素子が切断するヒューズ素子の断面積を設定する。
The
Therefore, the current value flowing through the fuse element is estimated.
First, before mounting on the substrate, the current flowing through the fuse element by applying ESD has a waveform in which the peak of the current value is several A and the half-value width is about 100 nS. Not done.
Further, since the critical current for cutting the fuse element must be equal to or less than the current value at which the ESD protection element connected to the fuse element is destroyed, it is necessary to set it to be equal to or less than the secondary breakdown current value shown in FIG. .
Considering such conditions, the cross-sectional area of the fuse element that the fuse element cuts without the ESD protection element breaking is set.
半導体装置の実装前は、ESDが印加されると、第2のESD保護素子12が、静電耐量の相対的に低い第1のESD保護素子11より先に応答し、入出力端子から電源への電流経路を作る。よって、内部回路14はESDによる破壊から守られる。
以上のように構成することにより、本発明の請求項1に係る半導体装置を構成することができる。なお、本発明の請求項1に係る半導体装置は、後述する請求項2に係る半導体装置の完成前の構造ということができる。
Before the mounting of the semiconductor device, when ESD is applied, the second
With the configuration described above, the semiconductor device according to claim 1 of the present invention can be configured. The semiconductor device according to claim 1 of the present invention can be said to be a structure before completion of the semiconductor device according to claim 2 described later.
次に、本発明の請求項2に係る発明について説明する。
半導体装置の実装後は、内部回路14の動作中、何らかの要因(内部回路から発生するサージ、電源ラインにおけるサージ等)によりESD保護素子が動作することがある。この場合も、相対的に静電耐量の高い第2のESD保護素子12が第1のESD保護素子11より先に応答し導通状態となる。その後、ヒューズ素子13に流れる電流が臨界電流を超えるとヒューズ素子13が溶断し、第2のESD保護素子12が内部回路14から電気的に切り離される。この後、内部回路14は第1のESD保護素子11によりESDから保護される。以上のように構成することにより、本発明の請求項2に係る半導体装置を構成することができる。
なお、図1のESD保護回路10は、入出力端子と電源(VDD端子/VSS端子)間に挿入しているが、電源クランプとして、電源(VDD端子/VSS端子)間に挿入しても良い。
Next, an invention according to claim 2 of the present invention will be described.
After the semiconductor device is mounted, the ESD protection element may operate due to some factor (surge generated from the internal circuit, surge in the power supply line, etc.) during the operation of the
The
次に本発明の請求項3に係る発明について説明する。
まず、請求項2に係る半導体装置の製造方法について説明する。本発明の半導体装置の製造方法は、まず通常の半導体装置の製造方法と同一の方法により請求項1に係る半導体装置を形成する。その後、基板実装後において、ヒューズ素子13を切断する。ヒューズ素子13は、実装前においては切断されず、実装後において切断されるように所望の形状に設計する必要がある。
Next, an invention according to claim 3 of the present invention will be described.
First, a method for manufacturing a semiconductor device according to claim 2 will be described. According to the semiconductor device manufacturing method of the present invention, first, the semiconductor device according to claim 1 is formed by the same method as that of a normal semiconductor device. Thereafter, the
次に、図2において本発明の第1の実施例について説明する。これは、ESD保護回路を電源クランプとして、電源(VDD端子/VSS端子)間に挿入したものであり、ESD耐量の小さいESD保護素子としてGGNMOS(Grounded Gate N-type MOS)トランジスタ15を、ESD耐量が大きいESD保護素子としてサイリスタ型ESD保護素子16を備えたものである。ただし、GGNMOSトランジスタ15は、ゲート及びソース端子をVSS電源に接続するため、図1のESD保護回路10aのように入出力端子とVDD間に挿入する使い方はできない。
Next, a first embodiment of the present invention will be described with reference to FIG. This is an ESD protection circuit inserted as a power supply clamp between a power supply (VDD terminal / VSS terminal). The thyristor type ESD protection element 16 is provided as a large ESD protection element. However, since the
サイリスタ型のESD保護素子16は、図3に記載の第1次降伏電圧(トリガー電圧)を低く設計することにより、静電耐量の高い保護素子を作ることが可能である。しかし、サイリスタ型ESD保護素子16はラッチアップ耐性が低いため、内部回路14の動作中に何らかの要因(内部回路から発生するサージ、電源ラインにおけるサージ等)によりラッチアップを起こし、破壊に至る可能性が高い。よって、静電耐量の大きいサイリスタ型ESD保護素子16にヒューズ素子13を備えることにより、ラッチアップによりサイリスタ型ESD保護素子16が破壊に至る前に、内部回路14から電気的に切り離すようにしたものである。
The thyristor type ESD protection element 16 can be designed to have a high electrostatic resistance by designing the primary breakdown voltage (trigger voltage) shown in FIG. 3 to be low. However, since the thyristor type ESD protection element 16 has low latch-up resistance, the latch-up may occur due to some factor (surge generated from the internal circuit, surge in the power supply line, etc.) during the operation of the
10a、10b、10c;ESD保護回路、11a、11b;第1のESD保護素子、
12a、12b;第2のESD保護素子、13a、13b、13c;ヒューズ素子、14;内部回路、15;GGNMOSトランジスタ、16;サイリスタ型ESD保護素子
10a, 10b, 10c; ESD protection circuit, 11a, 11b; first ESD protection element,
12a, 12b; second ESD protection element, 13a, 13b, 13c; fuse element, 14; internal circuit, 15; GGNMOS transistor, 16; thyristor type ESD protection element
Claims (3)
前記保護回路は、静電耐量の異なる少なくとも2つのESD保護素子とヒューズ素子を有し、
前記静電耐量の異なるESD保護素子のうち、静電耐量が最も小さなESD保護素子以外のESD保護素子に、前記ヒューズ素子が直列に接続するとともに、
前記ヒューズ素子は、前記内部回路の動作時に発生する電圧による導通電流が、前記ヒューズ素子に接続する前記ESD保護素子の少なくとも1つに流れることにより溶断する構造であることを特徴とする半導体装置。 In a semiconductor device having a protection circuit for protecting an internal circuit from electrostatic breakdown on a semiconductor substrate,
The protection circuit includes at least two ESD protection elements and fuse elements having different electrostatic resistance,
Among the ESD protection elements having different electrostatic resistance, the fuse element is connected in series to an ESD protection element other than the ESD protection element having the smallest electrostatic resistance,
2. The semiconductor device according to claim 1, wherein the fuse element has a structure in which a conduction current due to a voltage generated during operation of the internal circuit flows through at least one of the ESD protection elements connected to the fuse element.
前記半導体基板上に、前記保護回路を構成する静電耐量の異なる少なくとも2つのESD保護素子を形成する工程と、
前記静電耐量の異なるESD保護素子のうち、静電耐量が最も小さいESD保護素子以外のESD保護素子に、前記内部回路の動作時に発生する電圧による導通電流が流れることにより溶断する構造のヒューズ素子を直列に接続して形成する工程と、
前記ESD保護素子と、前記ヒューズ素子を備えた前記半導体装置を、基板実装した後、前記ヒューズ素子を切断する工程を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device having a protection circuit for protecting an internal circuit from electrostatic breakdown on a semiconductor substrate,
Forming on the semiconductor substrate at least two ESD protection elements having different electrostatic resistances constituting the protection circuit;
Of the ESD protection elements having different electrostatic immunity, a fuse element having a structure that blows when a conduction current caused by a voltage generated during operation of the internal circuit flows through an ESD protection element other than the ESD protection element having the smallest electrostatic immunity A step of connecting them in series,
A method of manufacturing a semiconductor device, comprising: mounting the ESD protection element and the semiconductor device including the fuse element on a substrate and then cutting the fuse element.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104009033A (en) * | 2013-02-26 | 2014-08-27 | 精工电子有限公司 | Fuse circuit and semiconductor integrated circuit device |
GB2521699A (en) * | 2013-12-27 | 2015-07-01 | Cambridge Silicon Radio Ltd | Electrostatic Discharge protection |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10200052A (en) * | 1996-12-31 | 1998-07-31 | Lg Semicon Co Ltd | Electrostatic charge protection circuit |
JP2004281705A (en) * | 2003-03-14 | 2004-10-07 | Sanyo Electric Co Ltd | Signal transmitting circuit and its manufacturing method |
JP2007081122A (en) * | 2005-09-14 | 2007-03-29 | Canon Inc | Semiconductor device |
-
2009
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10200052A (en) * | 1996-12-31 | 1998-07-31 | Lg Semicon Co Ltd | Electrostatic charge protection circuit |
JP2004281705A (en) * | 2003-03-14 | 2004-10-07 | Sanyo Electric Co Ltd | Signal transmitting circuit and its manufacturing method |
JP2007081122A (en) * | 2005-09-14 | 2007-03-29 | Canon Inc | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104009033A (en) * | 2013-02-26 | 2014-08-27 | 精工电子有限公司 | Fuse circuit and semiconductor integrated circuit device |
CN104009033B (en) * | 2013-02-26 | 2019-03-22 | 艾普凌科有限公司 | Conductor integrated circuit device |
GB2521699A (en) * | 2013-12-27 | 2015-07-01 | Cambridge Silicon Radio Ltd | Electrostatic Discharge protection |
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