JP2010277573A5 - - Google Patents
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Claims (17)
- ファイバ・チャネル調停ループ(FC−AL)と結合するファイバ・チャネル・インターフェイス回路であって、複数のターゲット調停ループ物理アドレス(T−ALPA)に応答するファイバ・チャネル・インターフェイス回路と、
FC−AL記憶装置ではない複数の記憶装置と結合するバックエンド・インターフェイス回路と、
前記ファイバ・チャネル・インターフェイス回路と結合され、かつ前記バックエンド・インターフェイス回路と結合されたバイパス制御論理回路であって、前記複数のT−ALPAの1つを、前記複数の記憶装置のそれぞれにマッピングし、かつ、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数T−ALPAのそれぞれについてループ・ポート・イネーブル(LPE)およびループ・ポート・バイパス(LPB)ファイバ・チャネル・プリミティブ・シーケンスを処理するバイパス制御論理回路とを備える、ファイバ・チャネル・ブリッジ装置。 - 前記バックエンド・インターフェイス回路が、複数のSAS記憶装置に結合するためのシリアル・アタッチド・スモールコンピュータシステムインターフェイス(SAS)インターフェイス回路である、請求項1に記載のブリッジ装置。
- 前記バックエンド・インターフェイス回路が、複数のSATA記憶装置に結合するためのシリアル・アドバンスト・テクノロジ・アタッチメント(SATA)インターフェイス回路である、請求項1に記載のブリッジ装置。
- 前記バイパス制御論理回路が、
複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のT−ALPAの1つに対応し、前記各バイパス・ビットの値が、対応するT−ALPAと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のT−ALPAの1つに対応し、前記各有効ビットの値が、対応するT−ALPAと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項1に記載のブリッジ装置。 - 前記バイパス制御論理回路が、前記対応する記憶装置が有効T−ALPAを獲得することに応答して、前記有効ビット・ベクトル内の有効ビットをセットする、請求項4に記載のブリッジ装置。
- 前記バイパス制御論理回路が、
前記複数のT−ALPAのそれぞれについて、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて、LPBおよびLPEプリミティブ・シーケンスを処理するループ・ポート・ステート・マシン(LPSM)回路をさらに備える、請求項4に記載のブリッジ装置。 - 前記LPSMが、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持し、
前記履歴ビットが、BYPASS履歴ビットおよびPARTICIPATE履歴ビットを含む、請求項6に記載のブリッジ装置。 - LPBプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置がバイパスされる場合に、前記LPSMが、前記BYPASS履歴ビットをセットする、請求項7に記載のブリッジ装置。
- 前記有効ビット・ベクトルによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在前記参加状態にある場合に、前記LPSMが、前記PARTICIPATE履歴ビットをセットする、請求項7に記載のブリッジ装置。
- 複数の非FC−AL記憶装置をFC−AL通信媒体に結合させるFC−ALブリッジ装置のファイバ・チャネル調停ループ(FC−AL)インターフェイス回路において動作可能な方法であって、
前記ブリッジ装置が、特定の記憶装置を識別するループ・ポート・イネーブル(LPE)・プリミティブ・シーケンスを前記FC−AL通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置を非バイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス/非バイパス状態にかかわらず非バイパス状態になる、ステップと、
前記ブリッジ装置が、特定の記憶装置を識別したループ・ポート・バイパス(LPB)・プリミティブ・シーケンスを前記FC−AL通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置をバイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス/非バイパス状態にかかわらずバイパス状態になるステップとを具備する、方法。 - 有効ビット・ベクトルを維持するステップであって、前記有効ビット・ベクトルの各有効ビットは、対応するターゲット調停ループ物理アドレス(T−ALPA)が前記ブリッジ装置と結合された記憶装置と関連付けられているか否かを示す、ステップと、
バイパス・ビット・ベクトルを維持するステップであって、前記バイパス・ビット・ベクトルの各バイパス・ビットは、前記対応するT−ALPAと関連付けられた前記記憶装置がバイパス状態にあるか又は非バイパス状態にあるかを示す、ステップとをさらに具備する、請求項10に記載の方法。 - 前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持するステップをさらに具備し、
前記履歴ビットは、BYPASS履歴ビットおよびPARTICIPATE履歴ビットを含む、請求項11に記載の方法。 - 履歴ビットを維持する前記ステップは、
LPBプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記BYPASS履歴ビットをセットするステップをさらに具備する、請求項12に記載の方法。 - 履歴ビットを維持する前記ステップは、
対応するT−ALPAが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記PARTICIPATE履歴ビットをセットするステップをさらに具備する、請求項12に記載の方法。 - 複数のシリアル・アタッチド・スモールコンピュータシステムインターフェイス(SAS)記憶装置及び複数のシリアル・アドバンスト・テクノロジ・アッタチメント(SATA)記憶装置を、ファイバ・チャネル調停ループ(FC−AL)通信媒体へ結合するためのブリッジ装置であって、
複数のSAS/SATA記憶装置と結合するバックエンド・インターフェイス回路と、
前記FC−AL通信媒体と結合するための前記バックエンド・インターフェイスと結合するファイバ・チャネル・インターフェイス回路とを備え、
前記ファイバ・チャネル・インターフェイス回路は、ファイバ・チャネル・プロトコルのFC0層、FC1層、FC2層、スモール・コンピュータ・システム・インターフェイス・ファイバ・チャネル・プロトコル(SCSI FCP)層、及びFC−AL層を実装するための論理回路を含み、
前記FC−AL層論理回路は、複数のターゲット調停ループ物理アドレス(T−ALPAs)を、前記複数の記憶装置の対応する記憶装置にマッピングするバイパス制御論理回路を含み、
前記バイパス制御論理回路は、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数T−ALPAのそれぞれについてループ・ポート・イネーブル(LPE)およびループ・ポート・バイパス(LPB)ファイバ・チャネル・プリミティブ・シーケンスを処理する、ブリッジ装置。 - 前記バイパス制御論理回路は、
複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のT−ALPAの1つに対応し、前記各バイパス・ビットの値が、対応するT−ALPAと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のT−ALPAの1つに対応し、前記各有効ビットの値が、対応するT−ALPAと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項15に記載のブリッジ装置。 - 前記バイパス制御論理回路は、
ファイバ・チャネル標準に従って動作するループ・ポート・ステート・マシン(LPSM)と、
前記FC−AL通信媒体を制御するために、前記LPSMにより使用されるBYPASS履歴ビットと、
前記FC−AL通信媒体を制御するために、前記LPSMにより使用されるPARTICIPATE履歴ビットとをさらに含み、
前記バイパス制御論理回路は、LPBプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記BYPASS履歴ビットをセットし、
前記バイパス制御論理回路は、対応するT−ALPAが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記PARTICIPATE履歴ビットをセットする、請求項16に記載のブリッジ装置。
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