JP4970563B2 - 複数の非ファイバ・チャネル装置をファイバ・チャネル調停ループに結合させるブリッジ装置および方法 - Google Patents

Description

記憶システムは、ホスト・システムを用いたバス・パラレル・バス接続の利用から、高速シリアル通信構造およびプロトコルの利用へと進化してきた。シリアル通信構造およびプロトコルは、有利なことに、低コストのケーブル配線、および長距離ケーブル配線という制約を兼ね備えた上での高速化を実現し、一方で、コストのかかるパラレル・バス構造ケーブル配線に比べて改善されたノイズ耐性をさらに実現する。特に、光ファイバ通信媒体を利用したファイバ・チャネル媒体およびプロトコルが、しばらくの間普及していた。光ファイバ通信媒体によって、どのような電気結合（パラレルまたはシリアル）よりも高い高速性、およびかなりのノイズ耐性が実現された。ファイバ・チャネル標準は、当業者には周知であり、ファイバ・チャネル・アーキテクチャの様々なアスペクトに関する文書化された標準がｗｗｗ．ｔ１１．ｏｒｇ．などのサイトから容易に入手可能である。

シリアル・アタッチドＳＣＳＩ（ＳＡＳ）およびシリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ）通信プロトコルが、高性能ストレージ・エリア・ネットワークにおいて、コンピュータ・システムを記憶装置に結合させる好ましい媒体およびプロトコルとして、ファイバ・チャネルに大きく取って代わってきている。ＳＡＳおよびＳＡＴＡは、旧来のファイバ・チャネル技術と同様の性能レベルを維持しながらも、かなり低コストの代替技術となっている。したがって、現在では、ファイバ・チャネル記憶装置よりも、ＳＡＳおよびＳＡＴＡ記憶装置がはるかに一般的であり、コスト効果が高い。

旧来の古いストレージ・ネットワークにおいて、ファイバ・チャネルが、高性能ストレージ・ネットワーク用の好ましい結合として利用されているいくつかのストレージ・アプリケーションでは、ユーザは、ホスト・システムをファイバ・チャネル・ストレージ・ネットワークに結合させるために使用するホスト・バス・アダプタおよび他の関連する記憶ネットワーク装置にかなりの投資を行うことになり得る。ＳＡＳおよびＳＡＴＡ記憶装置は比較的安価であるが、かかる旧来環境では、低コストの記憶装置による節減のためだけに、ファイバ・チャネル通信基盤全体（すなわち、ホスト・バス・アダプタ、光ファイバ・ケーブル配線、ファイバ・チャネル・ネットワーク装置など）を取り替える費用を妥当なものとしては受け入れ難い。したがって、いくつかの従来の開発によって、ＳＡＳおよびＳＡＴＡ記憶装置をファイバ・チャネル・ネットワークに結合させるブリッジ装置が提供されている。

ファイバ・チャネルの接続において普及している構造／トポロジの１つに、ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）と呼ばれるものがある。かかるトポロジでは、全ての装置が環状またはループ構成に結合され、情報が装置から装置へと、トランザクションによって特にアドレシングされた装置が、トランザクションを受信し、それらのトランザクションを処理するまで受け渡されることになる。かかるトポロジでは、典型的には、ファイバ・チャネル（ＦＣ）ホストに調停ループ上の静的予約アドレス（典型的には、ゼロのアドレス）が割り当てられる。かかるＦＣホストは、ループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ＦＣプリミティブ・シーケンスを利用して、個々の装置をイネーブルにするか、またはバイパスするシステム・エージェントとして働く。ループ・トポロジにおいてバイパスされた装置は、ループ・トポロジを介して交換されるトランザクションに参加しない。バイパスされたかかるデバイスは、ループ・トポロジ内に物理的に常駐してはいるが、論理的にはパッシブであり、ファイバ・チャネル・トランザクションの大部分を無視する。

典型的なＦＣ−ＡＬトポロジでは、ループ上の各装置は、単一のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）を表す。ＬＰＥまたはＬＰＢ ＦＣプリミティブ・シーケンスを用いたループ・ポートのイネーブル化（装置を非バイパス状態にセットする）またはバイパス化によって、プリミティブ・シーケンス中のＴ−ＡＬＰＡアドレスに対応する単一の装置をイネーブルまたはバイパスする。コスト効果および簡易化のために、ＳＡＳまたはＳＡＴＡ記憶装置を既存のＦＣ−ＡＬトポロジに結合可能とする今日のブリッジ装置は、ブリッジ装置に結合されたＳＡＳまたはＳＡＴＡ記憶装置の物理的な数にかかわらず、ループ・トポロジ内の単一のＴ−ＡＬＰＡを利用している。ブリッジ装置を介して特定のＳＡＳまたはＳＡＴＡ装置を選択するために、他の高層アドレシング機構が利用されているが、ＬＰＥ／ＬＰＢ ＦＣプリミティブ・シーケンスの最低層では、単一のＴ−ＡＬＰＡを有するブリッジ装置と結合された装置は全て、イネーブルまたはバイパスされることになる。

ブリッジと結合された個々の記憶装置を個別にイネーブルまたはバイパスすることが可能となるように、従来のいくつかのソリューションによって、ブリッジ装置内のプロセッサ上で実行するようにプログラムされたソフトウェア／ファームウェア能力が提供されてきており、ここでは、ループ・ポート・イネーブル、およびループ・ポート・バイパス・プリミティブ・シーケンスを受信し、より複雑なソフトウェア分析によって、ブリッジと結合された個々の記憶装置をイネーブルおよびバイパスするように試みる。しかし、この最低レベルで交換されるＦＣプリミティブ・シーケンス（「順序セット（ｏｒｄｅｒｅｄ ｓｅｔ）」としても知られる）は、ＦＣ仕様に従って迅速に連続して繰り返される（例えば、ＦＣ−ＡＬ仕様では、少なくとも３つの連続するＬＰＢ／ＬＰＥプリミティブ・シーケンスを送信する必要があり、その後、受信側が、その受信したプリミティブ・シーケンスに対して作用することになる）。かかるソフトウェア／ファームウェアによるソリューションでは、一般に、ＦＣ−ＡＬ仕様に従って、このように迅速に連続して受信されるバイパス・プリミティブ・シーケンスを適切に処理し、それに応答するのに必要な性能が得られない。したがって、従来のソフトウェアによるソリューションでは、ＦＣ−ＡＬ仕様に完全に対応する（ｃｏｍｐｌｙ）ことができない。現況のブリッジ装置に適用される様々な試験、および実際のアプリケーション・シナリオでは、ＦＣ−ＡＬ仕様に対応することができず、例えば、ブリッジ装置にソフトウェア／ファームウェアを用いてループ・ポート・バイパス／イネーブル・シーケンスを処理しようとしても、適切な性能で処理することができない。

例として挙げると、例示的な従来技術によるソフトウェア／ファームウェアを実装した例示的なブリッジ・ソリューションの１つでは、ブリッジのＦＣ回路が、ＬＰＢプリミティブ・シーケンスの受信を検出し、ブリッジ装置の汎用プロセッサに割込みを生じて、受信したＬＰＢプリミティブ・シーケンスを分析し、処理する。プロセッサが受信したプリミティブ・シーケンスを分析し、処理する間、ブリッジ装置のＦＣ回路は、ＦＣ−ＡＬ媒体に対して「フィル（ｆｉｌｌ）」ワードを強制して、ブリッジ装置が受信したプリミティブ・シーケンスを処理する間、休止期間を示す。例示的な一試験では、ＬＰＢプリミティブ・シーケンスを試験中のＦＣ−ＡＬ装置に送信し、その直後にバイパスしたばかりの同じ装置をアドレシングしたプリミティブ・シーケンスを送信する。例えば、ＬＰＢプリミティブ・シーケンスの直後にＯＰＥＮプリミティブ・シーケンスを送信することができる。ＦＣ−ＡＬ標準によれば、この装置は、ＦＣホストが、ＯＰＥＮプリミティブ・シーケンスを、アドレシングされた装置によって処理されていないとして（その装置はうまくバイパスされているので）、ＦＣ−ＡＬトポロジから戻されて受信するように、ＬＰＢおよびＯＰＥＮの両方を処理しなければならない。（この装置が適切にバイパスされたとして）現況のブリッジ装置のソフトウェア／ファームウェア割込み処理によって、そのループ・ポート・ステート・マシン（ＬＰＳＭ）を更新するのに十分な形で適時ＬＰＢを処理し、ＯＰＥＮプリミティブ・シーケンスを受信し、転送するのに間に合わせることができない場合、このブリッジ装置は、ＯＰＥＮプリミティブ・シーケンスを適切に処理することができず、したがって、明らかにエラー状態となり得る。かかる試験シナリオは極端であり、実際には稀であろうが、こうしたシナリオは、ＦＣ−ＡＬアーキテクチャの仕様の範囲内である。したがって、現況のＦＣ対ＳＡＳ／ＳＡＴＡブリッジ装置には、ブリッジ装置と結合された個々のＳＡＳ／ＳＡＴＡ装置をイネーブルまたはバイパスすることができる有効な能力がない。

したがって、ブリッジ装置を介してＦＣ−ＡＬ通信媒体と結合された複数の非ＦＣ記憶装置のそれぞれをイネーブルにし、バイパスする融通性を高めることが目下の課題である。

本発明は、複数の記憶装置の個々のものを、ブリッジ装置を介してＦＣ−ＡＬループと結合された他の記憶装置の状態にかかわらず、バイパスまたは非バイパス状態にするように、複数の記憶装置をＦＣ−ＡＬループと結合させるブリッジ装置用の装置および方法を提供することによって、上記およびその他の課題を解決し、それによって現況技術を進歩させるものである。

本発明の一態様では、ファイバ・チャネル・ブリッジ装置が提供される。このブリッジ装置は、ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）と結合するファイバ・チャネル・インターフェイス回路を含む。このインターフェイスは、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）に応答するように適合される。このブリッジ装置はまた、複数の記憶装置と結合するように適合されたバックエンド・インターフェイス回路を含む。これらの複数の記憶装置は、ＦＣ−ＡＬ記憶装置ではない。このブリッジ装置は、ファイバ・チャネル・インターフェイス回路と結合され、かつバックエンド・インターフェイス回路と結合されたバイパス制御論理回路をさらに含む。このバイパス制御論理回路は、複数のＴ−ＡＬＰＡの１つを、複数の記憶装置のそれぞれにマッピングするように適合される。このバイパス制御論理回路は、複数の記憶装置の個々のものを、複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、複数のＴ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ファイバ・チャネル・プリミティブ・シーケンスを処理するようにさらに適合される。

本発明の別の態様は、複数の非ＦＣ−ＡＬ記憶装置をＦＣ−ＡＬ通信媒体に結合させるように適合されたＦＣ−ＡＬブリッジ装置のファイバ・チャネル調停ループ（ＦＣ−ＡＬ）インターフェイス回路において動作可能な方法を提供する。本方法は、ブリッジ装置が、ＦＣ−ＡＬ通信媒体から、特定の記憶装置を識別したループ・ポート・イネーブル（ＬＰＥ）・プリミティブ・シーケンスを受信することに応答して、ブリッジ装置と結合されたその特定の記憶装置を非バイパス状態にすることを含む。その特定の記憶装置は、ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらず、非バイパス状態になる。本方法はまた、ブリッジ装置が、ＦＣ−ＡＬ通信媒体から、特定の記憶装置を識別したループ・ポート・バイパス（ＬＰＢ）・プリミティブ・シーケンスを受信することに応答して、ブリッジ装置と結合されたその特定の記憶装置をバイパス状態にすることを含む。その特定の記憶装置は、ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらず、バイパス状態になる。

本発明のさらに別の態様は、複数のシリアル・アタッチドＳＣＳＩ（ＳＡＳ）記憶装置および／またはシリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ）記憶装置を、ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）通信媒体に結合させるブリッジ装置を提供する。このブリッジ装置は、複数のＳＡＳ／ＳＡＴＡ記憶装置と結合するように適合されたバックエンド・インターフェイス回路を含む。このブリッジ装置はまた、バックエンド・インターフェイスと結合され、かつＦＣ−ＡＬ通信媒体と結合するように適合されたファイバ・チャネル・インターフェイス回路を含む。このファイバ・チャネル・インターフェイス回路は、ファイバ・チャネル・プロトコルのＦＣ０、ＦＣ１、ＦＣ２、ＳＣＳＩ−ＦＣＰ、およびＦＣ−ＡＬ層を実装するように適合された論理回路を含む。このＦＣ−ＡＬ層論理回路は、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）を、複数の記憶装置うちの対応する記憶装置にマッピングするように適合されたバイパス制御論理回路を含む。このバイパス制御論理回路は、複数の記憶装置の個々のものを、複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、複数のＴ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）、およびループ・ポート・バイパス（ＬＰＢ）・ファイバ・チャネル・プリミティブ・シーケンスを処理するようにさらに適合される。

本発明の特徴および態様による、複数の記憶装置をＦＣ−ＡＬループに結合させる強化型（ｅｎｈａｎｃｅｄ）ブリッジ装置の例示的な実施形態を含むシステムのブロック図である。 本発明の特徴および態様による、図１のバイパス制御論理回路の例示的な機能の詳細を示すブロック図である。 本発明の特徴および態様による、複数の記憶装置をＦＣ−ＡＬループに結合させる強化ブリッジ装置の例示的な実施形態を含む別のシステムのブロック図である。 本発明の特徴および態様に従ってＦＣ−ＡＬ層論理回路に組み込まれた例示的なバイパス制御論理回路のブロック図である。 本発明の特徴および態様に従って、複数の記憶装置をＦＣ−ＡＬループに結合させるように強化型ブリッジ装置を動作させる例示的方法を示す流れ図である。 本発明の特徴および態様に従って、複数の記憶装置をＦＣ−ＡＬループに結合させるように強化型ブリッジ装置を動作させる例示的方法を示す流れ図である。 本発明の特徴および態様に従って、複数の記憶装置をＦＣ−ＡＬループに結合させるように強化型ブリッジ装置を動作させる例示的方法を示す流れ図である。 本発明の特徴および態様に従って、複数の記憶装置をＦＣ−ＡＬループに結合させるように強化型ブリッジ装置を動作させる例示的方法を示す流れ図である。

図１は、本発明の特徴および態様に従って、バイパス制御論理回路１０４を含めるように強化されたブリッジ装置回路１００のブロック図である。上述の通り、従来技術では、複数の記憶装置をＦＣ−ＡＬループに結合させた場合、ブリッジと結合された個々の装置を個別にバイパスすることも、またはブリッジ装置内に実装されたソフトウェアだけに依存して、ループ・ポート・ステート・マシン（ＬＰＳＭ）バイパス論理を扱うことも可能ではなかった。一方、バイパス制御論理回路１０４は、ブリッジ装置回路１００を介してＦＣ−ＡＬループ１５０と結合された記憶装置１１０．１〜１１０．ｎのそれぞれについて、ループ・ポート・バイパス機構、およびプリミティブ・シーケンスを処理するカスタム論理回路となっている。

バイパス制御論理回路１０４は、ＦＣ−ＡＬインターフェイス回路１０２と結合させて、バイパス制御論理回路１０４の処理を、大部分の市販のＦＣ−ＡＬインターフェイス回路１０２内のＬＰＳＭ回路標準と組み合わせることできる。例示的な一実施形態では、本明細書の以下でさらに論じるように、バイパス制御論理回路１０４は、ＦＣ−ＡＬインターフェイス回路１０２内に組み込むことができる。他の実施形態では、バイパス制御論理回路１０４は、ＦＣ−ＡＬインターフェイス回路１０２とは別個の構成部品として実装することができるが、それらの回路間では、バイパス制御論理回路機能を、強化型ブリッジ装置回路１００のＬＰＳＭ処理の回路機能と論理的に組み合わせることできるように、インターフェイス信号の密な結合が求められる。

本明細書のバイパス制御機構は、カスタム論理回路（１０４）として実装されるが、強化型ブリッジ装置１００は、ブリッジ装置回路１００の全体的な構成および管理を制御するプロセッサおよびメモリ１０８をさらに含むことができる。バックエンド・インターフェイス回路１０６が、非ファイバ・チャネル記憶装置１１０．１〜１１０．ｎに対する所望のインターフェイスとなっている。例示的な一実施形態では、バックエンド・インターフェイス回路１０６は、ＳＡＳ／ＳＡＴＡ記憶装置を強化型ブリッジ装置回路１００に結合させるシリアル・アタッチドＳＣＳＩ（ＳＡＳ）および／またはシリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ）インターフェイス論理を提供することができる。

本明細書の以下でより詳細に論じるように、バイパス制御論理１０４は、（ＦＣ−ＡＬインターフェイス論理１０２と連動して）ＦＣ−ＡＬループ１５０上の個々の記憶装置を、ブリッジ１００と結合された他の記憶装置の状態にかかわらずバイパスすることを可能とする。言い換えれば、強化型ブリッジ装置１００は、あるＴ−ＡＬＰＡを含むプリミティブ・シーケンスによってアドレシングされたＦＣ−ＡＬループ１５０上の複数のＴ−ＡＬＰＡに応答し、ブリッジ装置１００によって管理される他の全てのＴ−ＡＬＰＡのバイパス／非バイパス状態にかかわらず、各Ｔ−ＡＬＰＡを個別にバイパスすることを可能とする。

図２は、図１のバイパス制御論理回路１０４によって実施される機能の例示的な追加の詳細を示すブロック図である。バイパス制御論理回路１０４は、ＦＣ−ＡＬ通信媒体からループ・ポート・バイパス（ＬＰＢ）、およびループ・ポート・イネーブル（ＬＰＥ）プリミティブ・シーケンスを受信する（ＦＣ−ＡＬプリミティブ・シーケンスを受信し、処理するＬＰＳＭ２００と並行して受信する）ＦＣプリミティブ・シーケンス・バイパス／イネーブル処理機能２０４を含む。言い換えれば、ＬＰＳＭ２００は、標準のファイバ・チャネル調停ループ処理技術に従ってファイバ・チャネル・プリミティブ・シーケンスを処理するが、要素２０４の機能を組み込むことによって、ループ・ポート・バイパスおよびループ・ポート・イネーブル用に強化された処理を組み込んでいる。

上記のように、（通常は、ファイバ・チャネル・インターフェイス回路内に実装される）ＬＰＳＭ２００は、バイパス制御論理回路１０４と密に結合させることができる。本明細書の以下でさらに論じるように、ＦＣ−ＡＬインターフェイス回路とバイパス制御論理回路とは、単一の特定用途向け集積回路として一体化するか、または周知の設計選択に従ったカスタム設計回路とすることができる。バイパス制御論理回路１０４は、履歴ビット２０２（例えば、典型的にはファイバ・チャネル標準仕様に従ってＬＰＳＭ２００内に組み込まれ、ＬＰＳＭ２００によって利用されるＢＹＰＡＳＳおよびＰＡＲＴＩＣＩＰＡＴＥＤ履歴ビット）を含む。ＬＰＳＭ２００によって利用されるＢＹＰＡＳＳおよびＰＡＲＴＩＣＩＰＡＴＥ履歴ビットは、ＦＣ−ＡＬ仕様によって設けられるＬＰＳＭ標準処理機構に従ってセットおよびリセットすることができるが、バイパス制御論理回路１０４の有効ビット・ベクトル２０８およびバイパス・ビット・ベクトル２１０を利用することによって強化することができる。例示的な一実施形態では、有効ビット・ベクトル２０８、およびバイパス・ビット・ベクトル２１０はそれぞれ、ビットのアレイを含み、各ビットは、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）のうちの１つと対応している。

マッピング要素２０６が、ループ・ポート・バイパス、およびループ・ポート・イネーブル・プリミティブ・シーケンスをＬＰＳＭ２００と共に処理する際に、特定のＴ−ＡＬＰＡを、有効ビット・ベクトル２０８内の対応するビット、およびバイパス・ビット・ベクトル２１０内の対応するビットにマッピングして、適切なビットを識別する機能を実現する。例示的な一実施形態では、Ｔ−ＡＬＰＡを、有効ビット・ベクトル２０８またはバイパス・ビット・ベクトル２１０のいずれかのうちの対応するビットにマッピングさせることによって、Ｔ−ＡＬＰＡ値を各ビット・ベクトルに対するインデックスとして簡単に利用することができる。数多くの他のデータ構造、および複数のＴ−ＡＬＰＡのそれぞれをそのＴ−ＡＬＰＡが現在有効であるか（すなわち、対応する記憶装置と関連付けられているか）、また、対応するＴ−ＡＬＰＡが現在バイパス状態にあるかを示す対応情報にマッピングするマッピング技術が、当業者には容易に認識されよう。

有効ビット・ベクトル２０８およびバイパス・ビット・ベクトル２１０は、バイパス制御論理回路１０４内の適当な任意のメモリ構造を用いて実装することができる。例えば、簡単なレジスタ構成を用いて、バイパス制御論理回路１０４によって処理される、実現可能な１２７個のＴ−ＡＬＰＡのそれぞれに対応する記憶ビットを表すことができる。他の適当なメモリ構造には、例えば、ＤＲＡＭ、スタティックＲＡＭ、ビデオＲＡＭ、不揮発性ＲＡＭ、ＳＤＲＡＭなどを含めた様々な種類のランダム・アクセス・メモリ（ＲＡＭ）が含まれ得る。ＦＣプリミティブ・シーケンス・バイパス／イネーブル処理要素２０４、およびＴ−ＡＬＰＡマッピング要素２０６によって行われるいかなる必須マッピング処理も、所望の論理機能を実現するカスタム特定用途向け集積回路として実装することができ、その論理機能について本明細書の以下でさらに説明する。

図３は、複数の非ファイバ・チャネル記憶装置１１０．１〜１１０．ｎをＦＣ−ＡＬループ通信媒体１５０に結合させる強化型ブリッジ装置回路３００の例示的な別の実施形態を示すブロック図である。図１に関して上記で説明したのと同様に、図３の強化型ブリッジ装置回路３００も、プロセッサおよびメモリ１０８と、バックエンド・インターフェイス回路１０６（例えばＳＡＳ／ＳＡＴＡインターフェイス回路）とを組み込むことができる。強化型ブリッジ装置回路３００はまた、バイパス制御論理回路１０４を組み込むように、本発明による特徴および態様に従って強化されたファイバ・チャネル・インターフェイス回路３０２を含むことができる。具体的には、ファイバ・チャネル・インターフェイス回路３０２は、ＦＣ２／ＳＣＳＩ−ＦＣＰ（３０４）、ＦＣ１（３０８）、およびＦＣ０（３１０）、ならびにバイパス制御論理回路１０４を組み込むことができるＦＣ−ＡＬ論理回路（３０６）を含むファイバ・チャネル層を実装した論理回路を含むことができる。

図４は、図３に関して上記で説明したＦＣ−ＡＬ層論理回路３０６の例示的な追加の詳細を示すブロック図である。ＦＣ−ＡＬ層論理回路３０６は、上記で論じたように、バイパス制御論理を組み込むことができる。ＦＣ−ＡＬ層論理回路３０６は、下位レベルのＦＣ１およびＦＣ０層回路それぞれ３０８および３１０と結合し、また、ＦＣ２層回路３０４とも結合する。図４に示されるように、ＦＣ２層回路３０４は、ＳＣＳＩ−ＦＣＰ層プロトコルを含むことができる。こうした層は、実際には、別個の異なる論理構成部品として実装することができるが、本論を簡単にするために、それらの層を単一の高層論理要素として示している。したがって、本明細書では、「ＦＣ２」（要素３０４）は、ＦＣ２層論理、ＳＣＳＩ−ＦＣＰ層論理、および他の任意の高層ファイバ・チャネル・プロトコルおよびアプリケーション回路、ならびに工程を表す。下位レベルのＦＣ１およびＦＣ０層回路３０８および３１０から受信されるファイバ・チャネル・データは、経路４２０に印加され、ＦＣ−ＡＬ層論理回路３０６を通過して、ＦＣ２層回路３０４に向かう。その工程で、順序セット復号論理４０８が、経路４２０に印加されたファイバ・チャネル受信データを監視またはスヌープ（ｓｎｏｏｐ）して、ＦＣ−ＡＬ層論理回路３０６によって処理すべき関連する順序セット（ファイバ・チャネル調停ループ・プリミティブ・シーケンス）を探す。当業者には周知のように、ある順序セット（プリミティブ・シーケンス）だけが、ループ・ポート・ステート・マシン（図４のＬＰＳＭ処理回路４００）内の本発明による強化された特徴および態様に関連する。具体的には、例えば、本発明の強化された特徴および態様に関しては、ループ・ポート・バイパス（ＬＰＢ）、ループ・ポート・イネーブル（ＬＰＥ）、ならびにループ初期化プロトコル（ＬＩＰ）・プリミティブ・シーケンスおよびオープン（ＯＰＮ）・プリミティブが、ＦＣ−ＡＬ回路４００内のＬＰＳＭ処理の対象となる。ＦＣ−ＡＬ標準に従いＬＰＳＭによって処理される様々な他のプリミティブ・シーケンスが当業者には認識されよう。

順序セット復号４０８によってかかる関連するプリミティブ・シーケンスが検出されると、Ｔ−ＡＬＰＡ復号論理回路４０６が、受信した順序セット内のＴ−ＡＬＰＡアドレスを復号して、強化型ブリッジ回路によって管理される複数のＴ−ＡＬＰＡに伴う状態処理のインデックスとして使用すべきＴ−ＡＬＰＡ値を決定する。次いで、復号されたＴ−ＡＬＰＡを、ＦＣ−ＡＬ ＬＰＳＭ回路４００、ならびに装置状態および履歴ビット・パラメータ４０２に印加し、強化型ブリッジ装置によって管理される複数のＴ−ＡＬＰＡのそれぞれに関する情報を記憶するために使用される様々な状態テーブルまたはマップ（例えば、ビット・ベクトル）に対するインデックスとして使用することができる。装置状態および履歴ビット・パラメータ４０２は、有効およびバイパス・マップ４０４（例えば、ビット・ベクトル）から適当な有効情報およびバイパス情報を検索する回路を表す。例えば、復号されたＴ−ＡＬＰＡインデックス値を用いて、Ｔ−ＡＬＰＡが現在有効である（すなわち、非ＦＣ記憶装置のうちの１つと現在関連付けられている）と認知されているか、また、その特定のＴ−ＡＬＰＡが有効である場合、現在バイパス状態にあるかを示す適当な情報ビットを選択することができる。次いで、復号されたＴ−ＡＬＰＡアドレス・インデックスの現在の状態を表す有効ビットおよびバイパス・ビットは、ＦＣ−ＡＬ ＬＰＳＭ４００に印加されて、さらに処理される。さらに、履歴ビット・パラメータ４０２内の装置状態は、マップ４０４から検索された有効情報およびバイパス情報を用いて、ＦＣ−ＡＬ ＬＰＳＭ４００のＬＰＳＭ４１０内に維持された様々な履歴ビットを調整する（例えば、適宜、セットまたはクリアする）ことができる。ＬＰＳＭ履歴ビットを記憶する実際の物理的位置は、ＦＣ−ＡＬ ＬＰＳＭ４００用の回路内に実装する、または、履歴ビット・パラメータ４０２の装置状態内など、ＬＰＳＭ回路の外部に記憶し、ＬＰＳＭ４００回路によって利用可能なようにすることができるという点で、設計選択の問題である。かかる設計選択は、バイパス制御論理を標準のＬＰＳＭ回路と組み合わせる所望のレベルに基づいて、当業者には容易に明白となろう。

ＦＣ−ＡＬ ＬＰＳＭ４００は、ＬＰＳＭ履歴ビット４１０を用いてＲＥＰＥＡＴ履歴ビットの現状を判定し、その結果をマルチプレクサ４１２（「Ａ」で示す）に印加して、２つのソースのうちの一方から、ファイバ・チャネル送信データ経路４３０に印加すべきデータを選択する。マルチプレクサ４１２は、ファイバ・チャネル受信データ経路４２０からの第１の入力と、経路４３２を介した高位レベルＦＣ２層回路３０４からの第２の入力とを受信する。選択論理（「Ａ」）は、受信データ信号経路４２０上で受信されたファイバ・チャネル伝送を繰り返し、ファイバ・チャネル送信経路４３０に印加すべきことを示すＲＥＰＥＡＴ履歴ビットの計算を表す。ＲＥＰＥＡＴ履歴ビットが現在セットされていない場合、ＦＣ２層回路３０４から経路４３２に対して、マルチプレクサ４１２への入力として印加された伝送が、ファイバ・チャネル送信経路４３０に印加されて、下位レベルＦＣ１（３０８）およびＦＣ０（３１０）層に適用されることになる。このように、要素４０２によって判定される装置状態および履歴ビットを用いて、ＦＣ−ＡＬ ＬＰＳＭを制御する。しかし、ＬＰＳＭが単一のＴ−ＡＬＰＡしか処理しない従来技術、またはソフトウェアに依存してバイパス論理を制御する従来の他のブリッジ装置技術とは異なり、バイパス制御を備えたこの強化型ＦＣ−ＡＬ回路３０６は、論理回路４００〜４１２を利用して、単一のブリッジ装置の制御下で複数のＴ−ＡＬＰＡに必要なバイパス論理を実施する。

具体的には、強化型ＦＣ−ＡＬ層回路（３０６）によって処理される複数のＴ−ＡＬＰＡはそれぞれ、各Ｔ−ＡＬＰＡに対応する有効ビットおよびバイパス・ビットに基づいて以下の４つの状態のうちの１つとすることができる。

各Ｔ−ＡＬＰＡについて有効ビットおよびバイパス・ビットによって表される状態に加えて、本発明の特徴および態様による強化（ｅｎｈａｎｃｅｍｅｎｔ）によって、ＬＰＳＭがＦＣ−ＡＬ層回路のバイパス論理を制御するために使用する様々な履歴ビットを制御する。具体的には、例示的な一実施形態では、ＦＣ−ＡＬ ＬＰＳＭ標準によって指定されるように、ＬＰＳＭのＢＹＰＡＳＳ、ＰＡＲＴＩＣＩＰＡＴＥ、ＲＥＰＥＡＴ、およびＲＥＰＬＩＣＡＴＥ履歴ビットを以下のように決定することができる。

さらに、ブリッジ装置のＬＰＳＭのバイパス状態に関する個々のプリミティブ・シーケンスを、以下のように処理することができる。

図５は、複数の記憶装置をＦＣ−ＡＬ通信媒体に結合させるＦＣ−ＡＬブリッジ装置内の強化型バイパス制御回路を提供する、本発明の特徴および態様による例示的方法を説明する流れ図である。図５の方法は、例えば、上述のような、ＦＣ−ＡＬ層回路のＬＰＳＭ処理と組み合わせたカスタム回路において動作可能とすることができる。

ステップ５００で、ＦＣ−ＡＬ受信データ経路から次のプリミティブ・シーケンスの受信を待つ。かかるプリミティブ・シーケンスを受信した後、ステップ５０２で、受信したプリミティブ・シーケンスが、ループ・ポート・バイパス（ＬＰＢ）プリミティブ・シーケンスであるか判定する。そうである場合、ステップ５０４で、そのＬＰＢによって識別された１つまたは複数のＴ−ＡＬＰＡに対応する１つまたは複数の記憶装置を、ブリッジ装置と結合された他の記憶装置の状態にかかわらず、バイパス状態にする。より具体的には、有効ビット・ベクトルに従って有効と識別されている、受信ＬＰＢで指定された任意の１つまたは複数のＴ−ＡＬＰＡを、バイパス・ビット・ベクトル内の対応するビットをセットすることによってバイパス状態にする。その後、処理は、ステップ５００で、次のＦＣ−ＡＬプリミティブ・シーケンスの受信を待つことに続く。

ステップ５０２で、受信したプリミティブ・シーケンスがＬＰＢでないと判定された場合、ステップ５０６で、受信したプリミティブ・シーケンスが、ループ・ポート・イネーブル（ＬＰＥ）・プリミティブ・シーケンスであるか判定する。そうである場合、ステップ５０８で、受信したＬＰＥで識別された１つまたは複数のＴ−ＡＬＰＡに対応する１つまたは複数の記憶装置を、ブリッジ装置と結合された他の記憶装置および対応するＴ−ＡＬＰＡの状態にかかわらず、非バイパス状態にする。より具体的には、有効ビット・ベクトルに従って現在有効状態にある、受信ＬＰＥで識別された各Ｔ−ＡＬＰＡについて、バイパス・ビット・ベクトル内の対応するバイパス・ビットをクリアして、その装置がバイパス状態にないことを示す。その後、処理は、ステップ５００で、次のＦＣ−ＡＬプリミティブ・シーケンスの受信を待つことに続く。

ステップ５０６で、受信したプリミティブ・シーケンスがＬＰＥでないと判定された場合、次にステップ５１０で、受信したプリミティブ・シーケンスが、ループ初期化プロトコル（ＬＩＰ）・プリミティブ・シーケンスであるか判定する。そうである場合、ステップ５１２で、有効ビット・ベクトル内の全てのビットを条件付きでクリアして、無効状態を示す（すなわち、Ｔ−ＡＬＰＡは、再初期化されるまで、いかなる記憶装置とももはや関連付けられない）。上記の表に示されるように、ＬＩＰの処理は、バイパス履歴ビットが現在セットされている場合、ＬＩＰプリミティブ・シーケンスは、ＬＰＳＭによって単に無視される（ＦＣ−ＡＬ仕様において標準）という意味で、条件付きである。

ステップ５１０で、受信したプリミティブ・シーケンスがＬＩＰプリミティブ・シーケンスでないと判定された場合、次にステップ５１４で、受信したプリミティブがオープン（ＯＰＮ）・プリミティブであるか判定する。そうである場合、ステップ５１６で、そのＯＰＮプリミティブを条件付きで処理する。具体的には、（有効ビット・ベクトル内の対応するビットによって示されるように）識別されたＴ−ＡＬＰＡが有効であり、かつ（バイパス・ビット・ベクトル内の対応するビットによって示されるように）現在バイパスされていない場合、ＯＰＮが処理される。そうでない場合は、このＯＰＮプリミティブは無視される。その後、処理は、ステップ５００で、次のＦＣ−ＡＬプリミティブ・シーケンスの受信を待つことに続く。

ステップ５１４で、受信したプリミティブ・シーケンスがＯＰＮプリミティブでなかったと判定された場合、他のプリミティブ・シーケンスは全て、ステップ５１８で、ＦＣ−ＡＬ標準に指定された標準のＬＰＳＭ処理に従って処理される。その後、処理は、ステップ５００で、次のＦＣ−ＡＬプリミティブ・シーケンスの受信を待つことに続く。

このように、図５の例示的方法は、強化型ブリッジ装置によって処理される複数のＴ−ＡＬＰＡについて、ＦＣ−ＡＬプリミティブ・シーケンス（具体的には、ＬＰＢおよびＬＰＥプリミティブ・シーケンス）を、有効ビット・ベクトルおよびバイパス・ビット・ベクトル内の情報に基づいて処理する。さらに、図５の例示的方法は、有効マップおよびバイパス・マップ（例えば、有効ビット・ベクトルおよびバイパス・ビット・ベクトル）内の情報を維持／更新して、ＬＰＳＭの処理を制御し、強化型ブリッジ装置によって管理されるＴ−ＡＬＰＡに対応する複数の記憶装置それぞれの状態を更新する。さらに、図５の方法は、強化型ブリッジ装置によって管理される複数のＴ−ＡＬＰＡそれぞれの有効情報およびバイパス情報に基づいて、ＬＰＳＭ履歴ビットを維持する。上記のように、ＬＰＳＭ履歴ビットは、ＢＹＰＡＳＳ、ＰＡＲＴＩＣＩＰＡＴＥ、ＲＥＰＥＡＴ、およびＲＥＰＬＩＣＡＴＥ履歴ビットを含むことができる。

図６は、図５のステップ５０４の処理の例示的な追加の詳細を示す流れ図である。ステップ５０４は、ＬＰＢプリミティブ・シーケンスで識別された１つまたは複数のＴ−ＡＬＰＡをバイパス状態にする、ＬＰＢプリミティブ・シーケンスの処理を表す。まずステップ６００で、受信したＬＰＢによって識別されたＴ−ＡＬＰＡのいずれかが有効であるか判定する。識別されたＴ−ＡＬＰＡのいずれも、有効ビット・ベクトルによって有効であるとは示されなかった場合、ステップ５０４の処理は完了する。ＬＰＢで識別されたＴ−ＡＬＰＡの１つまたは複数が有効である場合、ステップ６０２で、バイパス・ビット・ベクトル内の対応するビットをセットして、対応する有効Ｔ−ＡＬＰＡが今やバイパスされることを示す。

次いで、ステップ６０４で、ブリッジ装置によって処理される有効Ｔ−ＡＬＰＡが全て、現在バイパス状態にあるか判定する。このステップでは、その判定を行うために有効ビット・ベクトルおよびバイパス・ビット・ベクトルを調べる。少なくとも１つの有効Ｔ−ＡＬＰＡがバイパス状態にない場合、ステップ５０４の処理は完了する。全ての有効Ｔ−ＡＬＰＡが現在バイパス状態にある場合、ステップ６０６で、ＢＹＰＡＳＳ履歴ビットをセットして、ＦＣ−ＡＬ ＬＰＳＭ論理回路が、受信したいかなるＦＣデータの処理もバイパスし、その受信データを送信データ経路に単に送るように強制する。ステップ６０６後、ステップ５０４の処理は完了する。

図７は、図５のステップ５０８の処理の例示的な追加の詳細を示す流れ図である。ステップ５０８は、ＬＰＥプリミティブ・シーケンスで識別された１つまたは複数のＴ−ＡＬＰＡを非バイパス状態にする、ＬＰＥプリミティブ・シーケンスの処理を表す。まずステップ７００で、受信したＬＰＥによって識別されたＴ−ＡＬＰＡのいずれかが有効であるか判定する。識別されたＴ−ＡＬＰＡのいずれも、有効ビット・ベクトルによって有効であるとは示されなかった場合、ステップ５０８の処理は完了する。ＬＰＥで識別されたＴ−ＡＬＰＡの１つまたは複数が有効である場合、ステップ７０２で、バイパス・ビット・ベクトル内の対応するビットをクリアして、その対応する有効Ｔ−ＡＬＰＡが今やバイパス状態にないことを示す。次いで、ステップ７０４で、ブリッジ装置によって処理される少なくとも１つの有効Ｔ−ＡＬＰＡが今やバイパス状態にないため、ＢＹＰＡＳＳ履歴ビットをクリアする。ＢＹＰＡＳＳ履歴ビットをクリアすることによって、ＦＣ−ＡＬ ＬＰＳＭ回路が、ＦＣ−ＡＬループ受信経路から受信したデータをそれぞれ分析して、受信したプリミティブ・シーケンスのそれぞれで識別された特定のＴ−ＡＬＰＡが現在バイパス状態にあるか否か、したがって、ＦＣ−ＡＬループ送信経路上のデータを繰り返すのか、または受信したプリミティブ・シーケンスを処理するのかを判定することが可能となる。

図８は、本発明の特徴および態様による強化型ブリッジ装置内で動作可能な別の例示的方法を示す。ブリッジ装置が標準のＦＣ−ＡＬプロトコルに従って初期化（または再初期化）される場合、全てのＴ−ＡＬＰＡは無効であると考えられ、すなわち、各ベクトル内の有効ビットおよびバイパス・ビットがクリアされる。ステップ８００は、ＦＣ−ＡＬプロトコルによる標準の処理を表し、ここでは、ＦＣ−ＡＬループ上のエージェントによって、Ｔ−ＡＬＰＡがループに認知された各装置と関連付けられる。強化型ブリッジ装置は、例えば、ＳＡＳ／ＳＡＴＡインターフェイス標準で周知のものなどの発見工程（ｄｉｓｃｏｖｅｒ ｐｒｏｃｅｓｓ）によって、そのバックエンド・インターフェイスを介して結合された全ての記憶装置を認知することになる。ブリッジ装置（したがって、ＦＣ−ＡＬループ構造）に認知された各記憶装置が、対応するＴ−ＡＬＰＡに関連付けられると、ステップ８００でもやはり、有効ビット・ベクトル内の対応する有効ビットがセットされて、Ｔ−ＡＬＰＡ（したがって、その対応する記憶装置）が今や有効（すなわち、参加）であることを示す。

機能が十分強化されたブリッジ装置、およびそれに伴う動作方法において、数多くの追加および等価の回路、ならびに追加および等価のステップが当業者には認識されよう。かかる追加および等価の要素は、本論を簡単かつ簡潔にするために、本明細書では省略する。さらに、ブリッジ装置によって処理される各Ｔ−ＡＬＰＡに関する有効情報およびバイパス情報を記憶するために使用できる様々なメモリ構造が、当業者には容易に認識されよう。現在のＦＣ−ＡＬ標準は、いかなるＦＣ−ＡＬループ上でも、かかるＴ−ＡＬＰＡを最大１２７個供給するので、選択されるメモリ構造は、現時点では、最大１２７個のＴ−ＡＬＰＡに関する有効情報およびバイパス情報を記憶する必要がある。したがって、こうした所望の機能を実現するには簡単なレジスタメモリ構造が適切であるが、設計選択に応じて、適当ないかなるメモリ構造も使用することができる。

本発明を図面および前述の説明に例示し、説明してきたが、かかる例示および説明は、特徴を例示するものであり、特徴を限定するものではないとみなされたい。本発明の一実施形態、およびその軽微な変形形態について示し、説明してきた。本発明の趣旨に含まれる全ての変更および改変の保護が求められる。本発明の範囲内に含まれる上述の実施形態の変形形態が当業者には理解されよう。したがって、本発明は、上記で論じた具体例および例示に限られるものではなく、以下の特許請求の範囲およびそれらの均等物によってのみ限定される。

Claims (17)

1. ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）と結合するファイバ・チャネル・インターフェイス回路であって、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）に応答するファイバ・チャネル・インターフェイス回路と、
   ＦＣ−ＡＬ記憶装置ではない複数の記憶装置と結合するバックエンド・インターフェイス回路と、
   前記ファイバ・チャネル・インターフェイス回路と結合され、かつ前記バックエンド・インターフェイス回路と結合されたバイパス制御論理回路であって、前記複数のＴ−ＡＬＰＡの１つを、前記複数の記憶装置のそれぞれにマッピングし、かつ、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数Ｔ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ファイバ・チャネル・プリミティブ・シーケンスを処理するバイパス制御論理回路とを備える、ファイバ・チャネル・ブリッジ装置。
2. 前記バックエンド・インターフェイス回路が、複数のＳＡＳ記憶装置に結合するためのシリアル・アタッチド・スモールコンピュータシステムインターフェイス（ＳＡＳ）インターフェイス回路である、請求項１に記載のブリッジ装置。
3. 前記バックエンド・インターフェイス回路が、複数のＳＡＴＡ記憶装置に結合するためのシリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ）インターフェイス回路である、請求項１に記載のブリッジ装置。
4. 前記バイパス制御論理回路が、
   複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各バイパス・ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
   複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各有効ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項１に記載のブリッジ装置。
5. 前記バイパス制御論理回路が、前記対応する記憶装置が有効Ｔ−ＡＬＰＡを獲得することに応答して、前記有効ビット・ベクトル内の有効ビットをセットする、請求項４に記載のブリッジ装置。
6. 前記バイパス制御論理回路が、
   前記複数のＴ−ＡＬＰＡのそれぞれについて、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて、ＬＰＢおよびＬＰＥプリミティブ・シーケンスを処理するループ・ポート・ステート・マシン（ＬＰＳＭ）回路をさらに備える、請求項４に記載のブリッジ装置。
7. 前記ＬＰＳＭが、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持し、
   前記履歴ビットが、ＢＹＰＡＳＳ履歴ビットおよびＰＡＲＴＩＣＩＰＡＴＥ履歴ビットを含む、請求項６に記載のブリッジ装置。
8. ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置がバイパスされる場合に、前記ＬＰＳＭが、前記ＢＹＰＡＳＳ履歴ビットをセットする、請求項７に記載のブリッジ装置。
9. 前記有効ビット・ベクトルによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在前記参加状態にある場合に、前記ＬＰＳＭが、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットする、請求項７に記載のブリッジ装置。
10. 複数の非ＦＣ−ＡＬ記憶装置をＦＣ−ＡＬ通信媒体に結合させるＦＣ−ＡＬブリッジ装置のファイバ・チャネル調停ループ（ＦＣ−ＡＬ）インターフェイス回路において動作可能な方法であって、
    前記ブリッジ装置が、特定の記憶装置を識別するループ・ポート・イネーブル（ＬＰＥ）・プリミティブ・シーケンスを前記ＦＣ−ＡＬ通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置を非バイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらず非バイパス状態になる、ステップと、
    前記ブリッジ装置が、特定の記憶装置を識別したループ・ポート・バイパス（ＬＰＢ）・プリミティブ・シーケンスを前記ＦＣ−ＡＬ通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置をバイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらずバイパス状態になるステップとを具備する、方法。
11. 有効ビット・ベクトルを維持するステップであって、前記有効ビット・ベクトルの各有効ビットは、対応するターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）が前記ブリッジ装置と結合された記憶装置と関連付けられているか否かを示す、ステップと、
    バイパス・ビット・ベクトルを維持するステップであって、前記バイパス・ビット・ベクトルの各バイパス・ビットは、前記対応するＴ−ＡＬＰＡと関連付けられた前記記憶装置がバイパス状態にあるか又は非バイパス状態にあるかを示す、ステップとをさらに具備する、請求項１０に記載の方法。
12. 前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持するステップをさらに具備し、
    前記履歴ビットは、ＢＹＰＡＳＳ履歴ビットおよびＰＡＲＴＩＣＩＰＡＴＥ履歴ビットを含む、請求項１１に記載の方法。
13. 履歴ビットを維持する前記ステップは、
    ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記ＢＹＰＡＳＳ履歴ビットをセットするステップをさらに具備する、請求項１２に記載の方法。
14. 履歴ビットを維持する前記ステップは、
    対応するＴ−ＡＬＰＡが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットするステップをさらに具備する、請求項１２に記載の方法。
15. 複数のシリアル・アタッチド・スモールコンピュータシステムインターフェイス（ＳＡＳ）記憶装置及び複数のシリアル・アドバンスト・テクノロジ・アッタチメント（ＳＡＴＡ）記憶装置を、ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）通信媒体へ結合するためのブリッジ装置であって、
    複数のＳＡＳ／ＳＡＴＡ記憶装置と結合するバックエンド・インターフェイス回路と、
    前記ＦＣ−ＡＬ通信媒体と結合するための前記バックエンド・インターフェイスと結合するファイバ・チャネル・インターフェイス回路とを備え、
    前記ファイバ・チャネル・インターフェイス回路は、ファイバ・チャネル・プロトコルのＦＣ０層、ＦＣ１層、ＦＣ２層、スモール・コンピュータ・システム・インターフェイス・ファイバ・チャネル・プロトコル（ＳＣＳＩ ＦＣＰ）層、及びＦＣ−ＡＬ層を実装するための論理回路を含み、
    前記ＦＣ−ＡＬ層論理回路は、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡｓ）を、前記複数の記憶装置の対応する記憶装置にマッピングするバイパス制御論理回路を含み、
    前記バイパス制御論理回路は、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数Ｔ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ファイバ・チャネル・プリミティブ・シーケンスを処理する、ブリッジ装置。
16. 前記バイパス制御論理回路は、
    複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各バイパス・ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
    複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各有効ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項１５に記載のブリッジ装置。
17. 前記バイパス制御論理回路は、
    ファイバ・チャネル標準に従って動作するループ・ポート・ステート・マシン（ＬＰＳＭ）と、
    前記ＦＣ−ＡＬ通信媒体を制御するために、前記ＬＰＳＭにより使用されるＢＹＰＡＳＳ履歴ビットと、
    前記ＦＣ−ＡＬ通信媒体を制御するために、前記ＬＰＳＭにより使用されるＰＡＲＴＩＣＩＰＡＴＥ履歴ビットとをさらに含み、
    前記バイパス制御論理回路は、ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記ＢＹＰＡＳＳ履歴ビットをセットし、
    前記バイパス制御論理回路は、対応するＴ−ＡＬＰＡが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットする、請求項１６に記載のブリッジ装置。

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