JP2010273058A - Amplitude limit amplifying circuit - Google Patents
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Abstract
Description
本発明は、光通信システムの受信機等に使用されるオフセット補正回路を含む振幅制限増幅回路に関するものである。 The present invention relates to an amplitude limiting amplifier circuit including an offset correction circuit used in a receiver or the like of an optical communication system.
PON(Passive Optical Network)に代表されるような光通信システムのフロントエンド受信回路では、受信した光信号をフォトダイオードで電流信号に変換し、これをTIA(Trans-Impedance Amplifier)により電圧信号に変換した後、振幅制限増幅回路によって一定の振幅まで増幅する。TIAや振幅制限増幅回路では、高感度、高速動作等の面から差動回路が用いられるのが一般的であるが、TIAの初段では1個のフォトダイオードからの電流を電圧に変換するために単相増幅回路構成となっている。初段で得られた電圧信号は、次段で単相信号から差動信号に変換されるが、差動変換された後も、TIA出力信号には正相、逆相間の直流レベル差(オフセット電圧)が残存しており、振幅制限増幅回路へは、この直流レベル差が存在した信号が入力される。 In a front-end receiving circuit of an optical communication system represented by PON (Passive Optical Network), a received optical signal is converted into a current signal by a photodiode, and this is converted into a voltage signal by a TIA (Trans-Impedance Amplifier). After that, the signal is amplified to a certain amplitude by the amplitude limiting amplifier circuit. In TIA and amplitude limiting amplifier circuits, a differential circuit is generally used in terms of high sensitivity, high speed operation, etc., but in order to convert the current from one photodiode into a voltage in the first stage of TIA. It has a single-phase amplifier circuit configuration. The voltage signal obtained in the first stage is converted from a single-phase signal to a differential signal in the next stage. However, even after the differential conversion, the TIA output signal has a DC level difference (offset voltage) between the positive and negative phases. ) Remains, and the signal having the DC level difference is input to the amplitude limiting amplifier circuit.
このように、振幅制限増幅回路への入力信号に正相と逆相間の直流レベル差が存在する場合、正相信号と逆相信号のクロスポイントが信号振幅の中心電位から外れるので、そのまま差動回路で増幅すると出力信号のデューティが非常に悪化する。増幅により直流レベル差が振幅制限電圧を超える場合には、振幅制限増幅回路の出力は最大、最小電圧に固定された直流信号しか出力されなくなってしまう。 In this way, if there is a DC level difference between the positive and negative phases in the input signal to the amplitude limiting amplifier circuit, the cross point between the positive and negative phase signals deviates from the center potential of the signal amplitude. When amplified by the circuit, the duty of the output signal is greatly deteriorated. When the direct current level difference exceeds the amplitude limit voltage due to amplification, the output of the amplitude limit amplifier circuit only outputs a direct current signal fixed at the maximum and minimum voltages.
これを避けるために、振幅制限増幅回路には信号の平均値電圧を検出して補正することで両相の平均値電圧を一致させるオフセット補正回路が備えられている。これは、ローパスフィルタにより入力信号または出力信号の正相信号と逆相信号の平均値電圧を検出し、これをフィードフォワードまたはフィードバックで反対の位相の入力信号に加算することで、直流レベル差をキャンセルしてオフセットを補正するものである。この動作により、振幅制限増幅回路には、正相信号と逆相信号のクロスポイントが信号振幅の中心電位に一致する信号が入力されるので、振幅制限増幅回路の出力にはデューティが100%の信号が得られる。例として、フィードバックを用いてオフセット補正を行なう回路を非特許文献1に見ることができる。
In order to avoid this, the amplitude limiting amplifier circuit is provided with an offset correction circuit that detects and corrects the average value voltage of the signals so as to match the average value voltages of both phases. This is because the low-pass filter detects the average voltage of the positive and negative signals of the input signal or output signal, and adds this to the input signal of the opposite phase by feedforward or feedback, thereby reducing the DC level difference. Cancel and correct the offset. By this operation, a signal whose cross-point between the positive phase signal and the negative phase signal coincides with the center potential of the signal amplitude is input to the amplitude limiting amplifier circuit, and therefore, the output of the amplitude limiting amplifier circuit has a duty of 100%. A signal is obtained. As an example, a circuit that performs offset correction using feedback can be seen in Non-Patent
ところが、オフセット補正回路に同符号連続を含む信号、すなわち、複数ビットにわたって同じ電圧が続く区間を含むデータ信号が入力されると、同符号区間ではローパスフィルタの出力電圧は入力信号の平均電圧から外れ、固定値となっている入力信号の電圧に向かってに徐々に変化する。このローパスフィルタの出力が反対位相の入力信号と加算されると、加算された正相信号、逆相信号の各々の直流レベルは徐々にずれていく。同符号連続が終了し信号変化が再開した時点では、ローパスフィルタの出力は平均値電圧から外れた電圧になっており、それと加算された正相信号と逆相信号の直流レベルは違った値になっている。この状態では、正相信号と逆相信号のクロスポイントが信号振幅の中心電位ではなくなっているので、同符号連続直後の振幅制限増幅回路の出力のデューティは100%からずれた値になる。 However, when a signal including the same sign continuity, that is, a data signal including a section where the same voltage continues over a plurality of bits, is input to the offset correction circuit, the output voltage of the low pass filter deviates from the average voltage of the input signal in the same sign section. , And gradually change toward the voltage of the input signal that is a fixed value. When the output of the low-pass filter is added to the input signal having the opposite phase, the direct current levels of the added positive phase signal and negative phase signal are gradually shifted. When the same sign continuation ends and the signal change resumes, the output of the low-pass filter is a voltage that deviates from the average value voltage, and the DC level of the positive-phase signal and the negative-phase signal added to it is different. It has become. In this state, since the cross point between the positive phase signal and the negative phase signal is no longer the center potential of the signal amplitude, the duty of the output of the amplitude limiting amplifier circuit immediately after the continuation of the same sign becomes a value deviated from 100%.
そこで、入力が連続信号であれば、ローパスフィルタの時定数を同符号連続時間よりも充分長く設定すれば、同符号連続期間内でのローパスフィルタ出力の変化を小さく抑えることができるので、上述のデューティずれはほとんど起こらない。しかし、PONシステムのように入力信号がバーストの場合には、バースト先頭での応答時間を考慮する必要があり、ローパスフィルタの時定数をある程度以上大きくすることが出来ない。 Therefore, if the input is a continuous signal, if the time constant of the low-pass filter is set sufficiently longer than the same sign continuous time, the change in the low-pass filter output within the same sign continuous period can be suppressed, so that the above-mentioned There is almost no duty shift. However, when the input signal is a burst as in the PON system, it is necessary to consider the response time at the beginning of the burst, and the time constant of the low-pass filter cannot be increased to some extent.
このようなシステムにおけるバーストパケットには、バースト信号の先頭にプリアンブルと呼ばれる、初期同期のための信号が付加されており、データ信号部分で良好なデューティの波形を得るためには、プリアンブル信号期間内にデューティ補正を行なわなければならない。 A burst packet in such a system has a signal for initial synchronization called a preamble added to the head of the burst signal, and in order to obtain a good duty waveform in the data signal portion, it is within the preamble signal period. Duty correction must be performed.
ローパスフィルタの時定数を大きくすると、同符号連続時の問題は軽減されるが、プリアンブル時にデューティが正常になるまでの時間がかかるようになり、長いプリアンブルが必要になってしまう。プリアンブル時間を長くすると、データを送る時間が相対的に短くなって伝送効率の低下を招く。 Increasing the time constant of the low-pass filter alleviates the problem when the same sign is continued, but it takes time until the duty becomes normal at the time of preamble, and a long preamble is required. When the preamble time is lengthened, the data transmission time is relatively shortened, resulting in a decrease in transmission efficiency.
このように、バースト信号を受信する場合には、プリアンブル時の応答性と、同符号連続時の応答性にはトレードオフの関係があり、両者の応答性を考慮して最適なローパスフィルタ時定数を選ぶこととなる。 In this way, when receiving a burst signal, there is a trade-off relationship between the response at the time of preamble and the response at the time of the same sign continuation, and the optimum low-pass filter time constant considering both responsiveness Will be selected.
以上述べたように、プリアンブル時の応答性を考慮して、ローパスフィルタの時定数を充分に大きく出来ない場合には、同符号連続直後のデューティが幾分悪くなることが避けられない。デューティが悪い信号は、本来の幅より細いパルスを含んでおり、高い周波数成分を持っているため、振幅制限増幅回路の帯域が充分に広く取れない場合にはビットエラーを生じる可能性がある。また、振幅制限増幅回路の後に接続されるCDR(Clock Data Recovery:クロックデータ再生回路)においても、フリップ・フロップでのタイミングエラーが生じ、エラーレートの増大につながる可能性がある。 As described above, if the time constant of the low-pass filter cannot be sufficiently increased in consideration of the response at the time of the preamble, it is inevitable that the duty immediately after the continuation of the same sign is somewhat deteriorated. A signal with a low duty includes a pulse narrower than the original width and has a high frequency component. Therefore, if the bandwidth of the amplitude limiting amplifier circuit cannot be sufficiently wide, a bit error may occur. Also, in a CDR (Clock Data Recovery) connected after the amplitude limiting amplifier circuit, a timing error in the flip-flop may occur, leading to an increase in error rate.
以下に図を用いてこれを説明する。図4(a)に、フィードフォワード型の従来のオフセット補正回路10Aを振幅制限増幅回路本体20の前段にもった従来の振幅制限増幅回路を示す。オフセット補正回路10Aでは、正相入力端子11と逆相入力端子12に入力された差動信号は、逆相用ローパスフィルタ13と正相用ローパスフィルタ14に各々入力され、そこで平均電圧が検出される。検出された平均電圧は出力ノード15,16から出力し、図4(b)に示す構成の加算回路17Bによって各々反対位相の入力信号と加算される。これにより、差動入力信号の直流レベル差はキャンセルされ、後段の振幅制限増幅回路本体20で振幅制限値まで増幅される。
This will be described below with reference to the drawings. FIG. 4 (a) shows a conventional amplitude limit amplifier circuit in which a feedforward type conventional
加算回路17Bは、トランジスタQ1,Q2および電流源I1からなる差動回路と、トランジスタQ3,Q4および電流源I2からなる差動回路と、共通の負荷抵抗R1,R2で構成される。そして、一方の負荷抵抗R1において正相入力端子11に入力する正相信号V11とローパスフィルタ13から出力する逆相平均信号V15が加算され、他方の負荷抵抗R2において逆相入力端子12に入力する逆相信号V12とローパスフィルタ14から出力する正相平均信号V16が加算される。
The
なお、図4では、フィードフォワード型のオフセット補正回路10Aの構成を例として説明したが、フィードバック等、他の構成であっても、連続的にオフセット補正を行う回路であれば下記で説明する現象は同様に生じる。
In FIG. 4, the configuration of the feedforward type
図5は、図4の回路に同符号連続を含み、立ち上り時間Tr、立下り時間Tfの大きな、すなわち、立上り、立下りの鈍った波形のバースト信号が入力された時の応答を示す波形図である。正相入力端子11、逆相入力端子12に差動のバースト信号V11,V12が入力されると、逆相用ローパスフィルタ13の出力信号V15、正相用ローパスフィルタ14からの出力信号V16は、徐々に信号の平均値に近づく。加算回路17Bで、それらローパスフィルタ13,14の出力信号V15,V16は、各々反対の位相の入力信号V11,V12と加算されるので、加算後の信号の直流レベル差は徐々にキャンセルされ、オフセット補正回路10Aの出力端子18,19での信号V18,V19は、直流レベルが一致する方向に電圧が変化し、正相信号と逆相信号のクロスポイントが徐々に振幅中心電圧に近づく。このため、振幅制限増幅回路本体20の出力端子21,22の信号V21,V22のデューティは100%に近づいていく。
FIG. 5 is a waveform diagram showing a response when a burst signal having a waveform having the same sign continuation in the circuit of FIG. 4 and having a large rise time Tr and fall time Tf, that is, a rise and fall waveform that is dull. It is. When differential burst signals V11 and V12 are input to the positive
しかし、同符号連続時には、ローパスフィルタ13,14の出力ノード15,16の信号V15,V16は、入力信号V11,V12の平均値から外れ、各々同符号電位の入力信号電圧値に近づく。したがって、同符号連続区間では、加算後の信号V18,V19の直流レベル差が徐々に大きくなっていき、同符号連続後に信号変化が再開した時点では、信号V18,V19間のレベルの重なりが少なくなっている。振幅制限増幅回路本体20は差動回路構成なので、正相信号V18と逆相信号V19のクロスポイントで論理が反転する。
However, when the same sign is continued, the signals V15 and V16 of the
ここでの信号は立上り、立下りが鈍っているので、重なりが少ないビットでは、クロスポイントからクロスポイントまでの時間が短く、振幅制限増幅回路本体20の出力信号V21,V22のパルス幅が細くなる。逆に、クロスポイント間が長い部分ではパルス幅が太くなる。その結果、振幅制限増幅回路本体20の出力でのデューティ歪みとなって現れる。また、1ビットの信号幅が細くなると高周波成分を多く含むため、振幅制限増幅回路本体20やクロックデータ再生回路等の後続の回路で充分に増幅できず振幅が小さくなったり、タイミングのずれによってフリップ・フロップでの同期間違いが生じたりし、ビットエラーを生じる。この現象は、入力信号の立ち上がり時間Tr、立下りの時間Tfが大きいほど正相、逆相間重なりが少なくなるために顕著に現れ、エラーレートを増大させる要因の1つとなる。
Since the signal here rises and falls slowly, in a bit with little overlap, the time from the cross point to the cross point is short, and the pulse widths of the output signals V21 and V22 of the amplitude limiting
本発明の目的は、バースト先頭でオフセット電圧補正に要するプリアンブル信号を短縮可能としてデータの伝送効率の向上を図るとともに、データ信号波形のデューティを改善可能としてエラーレートの減少を図った振幅制限増幅回路を提供することである。 An object of the present invention is to reduce the error rate by reducing the error rate by improving the data transmission efficiency by reducing the preamble signal required for offset voltage correction at the beginning of the burst and by improving the duty of the data signal waveform. Is to provide.
上記目的を達成するために、請求項1にかかる発明は入力する正相信号と逆相信号の間の直流レベル差を補正するオフセット補正回路を含む振幅制限増幅回路において、前記オフセット補正回路は、高周波領域のゲインにピークを持たせるピーキング回路を備えることを特徴とする。
In order to achieve the above object, the invention according to
請求項2にかかる発明は、請求項1に記載の振幅制限増幅回路において、前記ピーキング回路のピーキング特性は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近にゲインのピークを持つことを特徴とする。 According to a second aspect of the present invention, in the amplitude limiting amplifier circuit according to the first aspect, the peaking characteristic of the peaking circuit has a gain peak in the vicinity of a frequency component corresponding to the rise and fall times of the input signal waveform. It is characterized by.
請求項3にかかる発明は、請求項1又は2に記載の振幅制限増幅回路において、オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、前記第1の差動回路のトランジスタのエミッタ又はソースにデジェネレーション抵抗とピーキング用キャパシタを接続したことを特徴とする。 According to a third aspect of the present invention, in the amplitude limiting amplifier circuit according to the first or second aspect, the offset correction circuit includes a positive-phase low-pass filter that inputs the positive-phase signal and a negative-phase signal that inputs the negative-phase signal. Low-pass filter, and an addition circuit that adds the positive-phase signal and the output signal of the negative-phase low-pass filter, and adds the negative-phase signal and the output signal of the positive-phase low-pass filter. A first differential circuit for inputting the positive phase signal and the negative phase signal; a second differential circuit for inputting the output signal of the positive phase low pass filter and the output signal of the negative phase low pass filter; A load resistor for adding the differential outputs of the first and second differential circuits, and a degeneration resistor and a peaking capacitor at the emitter or source of the transistor of the first differential circuit. Characterized in that to connect the motor.
請求項4にかかる発明は、請求項1又は2に記載の振幅制限増幅回路において、オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、該各負荷抵抗に直列に各々ピーキング用インダクタを接続したことを特徴とする。 According to a fourth aspect of the present invention, in the amplitude limiting amplifier circuit according to the first or second aspect, the offset correction circuit includes a positive-phase low-pass filter that inputs the positive-phase signal and a negative-phase signal that inputs the negative-phase signal. Low-pass filter, and an addition circuit that adds the positive-phase signal and the output signal of the negative-phase low-pass filter, and adds the negative-phase signal and the output signal of the positive-phase low-pass filter. A first differential circuit for inputting the positive phase signal and the negative phase signal; a second differential circuit for inputting the output signal of the positive phase low pass filter and the output signal of the negative phase low pass filter; It comprises two load resistors for adding the differential outputs of the first and second differential circuits, and a peaking inductor is connected in series with each load resistor.
本発明によれば、バーストデータ受信回路に適用することでプリアンブル時間の短縮と同符号連続耐性の向上を得ることができ、バーストデータ伝送において伝送効率の向上と、エラーレートの低減を図ることができる。より具体的には、入力する差動信号間の直流レベル差を検出して補正することでオフセット電圧を減少させ、さらに、デューティずれを検出して補正するバーストデータ受信回路に適用することで、バースト先頭での応答時間の短縮と、同符号連続後のデューティ補正時間の短縮を同時に実現できる。その結果として、バースト先頭でオフセット電圧補正に要するプリアンブル信号を短縮できるためデータの伝送効率の向上が図れるとともに、データ信号波形のデューティを改善できるためエラーレートの減少につながる。 According to the present invention, when applied to a burst data receiving circuit, the preamble time can be shortened and the same code continuity tolerance can be improved, and transmission efficiency can be improved and the error rate can be reduced in burst data transmission. it can. More specifically, the offset voltage is reduced by detecting and correcting the DC level difference between the input differential signals, and further applied to a burst data receiving circuit that detects and corrects the duty deviation. It is possible to simultaneously reduce the response time at the beginning of the burst and the duty correction time after the same code continues. As a result, the preamble signal required for offset voltage correction at the beginning of the burst can be shortened, so that the data transmission efficiency can be improved and the duty of the data signal waveform can be improved, leading to a reduction in error rate.
上記した問題点は、オフセット補正回路の出力信号の立ち上がり時間Tr、立下り時間Tfを小さくすること、すなわち、振幅制限回路本体への入力信号波形の立上り、立下りを鋭くすることで改善することができる。エラーレートが増大する原因は、上述したように、同符号連続直後に両相の信号の直流レベルがずれたときに、正相信号と逆相信号の信号波形の重なりが少なくなり、このときの信号波形のTr,Tfが大きいとクロスポイントの間隔が一定でなくなることが原因であるが、Tf,Tfが小さければ、信号波形の重なりが少なくなってもそのクロスポイントはほとんど移動せず、後段の振幅制限増幅回路で増幅されるときのデューティは良好に保たれたままにできる。また、Tr,Tfを小さくすることは、プリアンブルに必要な時間の短縮にもつながる。プリアンブル時には、オフセット補正回路で正相信号、逆相信号の直流レベルを徐々に一致させるが、このとき、Tr,Tfが小さければ、上記、同符号連続後の場合と同じ理由で、信号波形の重なりが小さい時点からデューティが良くなるので短いプリアンブルですむ。 The above problems can be improved by reducing the rise time Tr and fall time Tf of the output signal of the offset correction circuit, that is, sharpening the rise and fall of the input signal waveform to the amplitude limiting circuit body. Can do. As described above, the error rate is increased when the DC level of both-phase signals is shifted immediately after the same sign is continued, and the overlap of the signal waveforms of the positive-phase signal and the negative-phase signal is reduced. This is because if the signal waveform Tr and Tf are large, the interval between the cross points is not constant, but if Tf and Tf are small, the cross points hardly move even if the overlap of the signal waveforms is reduced, and the subsequent stage. The duty when amplified by the amplitude limiting amplifier circuit can be kept good. Also, reducing Tr and Tf leads to a reduction in the time required for the preamble. At the time of preamble, the DC level of the positive phase signal and the negative phase signal is gradually matched by the offset correction circuit. At this time, if Tr and Tf are small, the signal waveform is Since the duty is improved from the time when the overlap is small, a short preamble is sufficient.
オフセット補正回路の出力信号のTr,Tfを小さくするためには、オフセット補正回路のゲインに高周波ピーキング特性を持たせることが効果的である。信号の立上り、立下りは高い周波数成分を含むので、増幅回路の周波数特性が図6のように高周波領域においてピークゲインを持つようにすることでより増幅され、Tr、Tfが小さくなる。 In order to reduce Tr and Tf of the output signal of the offset correction circuit, it is effective to give the gain of the offset correction circuit high frequency peaking characteristics. Since the rise and fall of the signal include high frequency components, the frequency characteristics of the amplifier circuit are amplified by having a peak gain in the high frequency region as shown in FIG. 6, and Tr and Tf are reduced.
<第1の実施例>
図1(a)に、本発明の第1の実施例の振幅制限増幅回路を示す。10はオフセット補正回路であり、正相および逆相の入力端子11,12、それら入力端子11,12に接続された逆相および正相用のローパスフィルタ13,14、それらローパスフィルタ13,14の出力ノード15,16に現れる平均信号を入力信号と逆相関係で加算する加算回路17、および加算回路17の加算結果を出力する出力端子18,19からなる。振幅制限増幅回路本体20は、出力端子18,19の出力信号を入力して一定振幅まで増幅し、出力端子21,22に振幅制限された正相信号、逆相信号を出力する。
<First embodiment>
FIG. 1A shows an amplitude limiting amplifier circuit according to the first embodiment of the present invention.
加算回路17は、図1(b)に示すように、トランジスタQ1,Q2、エミッタデジェネレーション抵抗R3,R4、ピーキング用キャパシタC1、電流源I1からなる第1の差動回路と、トランジスタQ3,Q4、電流源I2からなる第2の差動回路と、共通の負荷抵抗R1,R2で構成される。エミッタデジェネレーション抵抗R3,R4とピーキング用キャパシタC1がピーキング回路を構成する。そして、一方の負荷抵抗R1において正相入力端子11に入力する正相信号V11とローパスフィルタ13から出力する逆相平均信号V15が加算され、他方の負荷抵抗R2において逆相入力端子12に入力する逆相信号V12とローパスフィルタ16から出力する正相平均信号V16が加算される。
As shown in FIG. 1B, the
加算回路17では、低域周波数においては、キャパシタC1のインピーダンスが大きいため、回路は負荷抵抗R1,R2とエミッタデジェネレーション抵抗R3,R4で決まるゲインを持つ。一方、周波数が高い領域では、キャパシタC1のインピーダンスが小さいため、トランジスタQ1,Q2のエミッタの対接地インピーダンスは小さくなり、ゲインは低周波領域よりも増加する。さらに高い周波数においては、回路素子の寄生キャパシタ等によりゲインは低下していく。以上のことより、加算回路17のゲインの周波数特性は、高周波領域でピークを持つ。これにより、ゲインの全体の周波数特性は、上述の図6に示す特性となる。
In the
図2にピーキング特性を持たせた加算回路17を使用した場合の信号波形を示す。ピーキング特性を持たせない場合の波形(図5)と比較して、オフセット補正回路10の出力信号V18,V19、すなわち、振幅制限増幅回路本体20への入力信号波形の立上り、立下りが急峻になっている。このため、同符号連続後において、正相信号、逆相信号間の直流レベルのずれが図5と同じであっても、クロスポイントの時間的ずれは図5の場合より小さく、振幅制限増幅回路本体20の出力信号V21,V22でのデューティのずれを小さくできる。同様の効果はバースト先頭でも生じ、デューティが100%になるまでの時間が図5に比べて短くてすむ。
FIG. 2 shows signal waveforms when the
次に、本発明の効果を得るために必要なピーキング特性の条件について、図7を用いて説明する。図7は、図2または図5における同符号連続部分付近を拡大したものである。信号の1ビットの時間をT、同符号連続期間をTCDI、信号の最小電圧から最大電圧までの立上り時間、立下り時間をTr、信号の振幅をVinとする。また、簡単化のために信号の立上り、立下りは直線的とする。 Next, the conditions of peaking characteristics necessary for obtaining the effects of the present invention will be described with reference to FIG. FIG. 7 is an enlarged view of the vicinity of the same symbol continuous portion in FIG. 2 or FIG. The time of 1 bit of the signal is T, the continuous period of the same sign is T CDI , the rise time from the minimum voltage to the maximum voltage of the signal, the fall time is Tr, and the amplitude of the signal is Vin. For the sake of simplicity, the signal rise and fall are assumed to be linear.
オフセット補正回路10のローパスフィルタ13,14の時定数をτとすると、同符号連続期間にオフセット補正回路10の働きにより信号V18,V19の直流レベルがずれる量ΔVは、以下で表される。
直流レベルがΔVずれることによる差動信号のクロスポイントの時間的ずれをΔTとすると、
となる。したがって、
となる。(1)式を(3)式に代入すると、
となる。
Assuming that the time constant of the low-
If the time shift of the cross point of the differential signal due to the deviation of the DC level by ΔV is ΔT,
It becomes. Therefore,
It becomes. Substituting equation (1) into equation (3)
It becomes.
よって、同符号連続直後のクロスポイント間隔は、
となる。このとき、デューティdutyは以下で表される。
上式より、Trが小さいほどdutyは1に近づくことがわかる。
デューティ変動Δdutyは
となり、許容される最大のデューティ変動をΔduty(max)、そのときのTrをTr(max)とすると、
となる。よって、
となる。
Therefore, the cross point interval immediately after the same sign is
It becomes. At this time, the duty duty is expressed as follows.
From the above equation, it can be seen that the smaller Tr is, the closer the duty is to 1.
Duty fluctuation Δduty is
If the maximum allowable duty variation is Δduty (max) and Tr at that time is Tr (max),
It becomes. Therefore,
It becomes.
許容される最大のデューティ変動Δduty(max)が与えられたとき、(9)式から、許容される最大の立上り時間Tr(max)を求めることができ、このTr(max)以下になるようにピーキング回路によるピーキング量を調整すればよい。 When the maximum allowable duty variation Δduty (max) is given, the maximum allowable rise time Tr (max) can be obtained from Equation (9), so that it is below this Tr (max). The amount of peaking by the peaking circuit may be adjusted.
<第2の実施例>
図3に本発明の第2の実施例の振幅制限増幅回路の加算回路17Aを示す。本実施例では、加算回路17Aにおいて、トランジスタQ1,Q2のコレクタ側の負荷抵抗R1,R2に直列にピーキング回路を構成するインダクタL1,L2を接続することでピーキング特性を実現する。これにより、加算回路17Aのゲインの周波数特性は、高周波領域でピークを持つ。これにより、ゲインの全体の周波数特性は、上述の図6に示す特性となる。
<Second embodiment>
FIG. 3 shows an adding
<その他の実施例>
なお、以上説明した第1および第2の実施例においては、能動素子にバイポーラトランジスタを用いたが、MOSトランジスタ等を用いても同様の効果を得ることができる。この場合、ベースがゲートに、コレクタがドレインに、エミッタがソースに置き換わる。
<Other examples>
In the first and second embodiments described above, a bipolar transistor is used as an active element, but the same effect can be obtained even if a MOS transistor or the like is used. In this case, the base replaces the gate, the collector replaces the drain, and the emitter replaces the source.
10,10A:オフセット補正回路、11:正相入力端子、12:逆相入力端子、13:正相用ローパスフィルタ、14:逆相用ローパスフィルタ、15:ローパスフィルタ13の出力ノード、16:ローパスフィルタ14の出力ノード、17,17A,17B:加算回路、18:正相出力端子、19:逆相出力端子
20:振幅制限増幅回路本体、21:正相出力端子、22:逆相出力端子
Q1,Q2,Q3,Q4:トランジスタ、R1,R2:負荷抵抗、R3,R4:エミッタデジェネレーション抵抗、C1:ピーキング用キャパシタ、L1,L2:ピーキング用インダクタ、I1,I2:電流源
10, 10A: Offset correction circuit, 11: Normal phase input terminal, 12: Reverse phase input terminal, 13: Low pass filter for normal phase, 14: Low pass filter for negative phase, 15: Output node of
Claims (4)
前記オフセット補正回路は、高周波領域のゲインにピークを持たせるピーキング回路を備えることを特徴とする振幅制限増幅回路。 In an amplitude limiting amplifier circuit including an offset correction circuit that corrects a DC level difference between an input positive phase signal and a negative phase signal,
The offset correction circuit is provided with a peaking circuit for giving a peak to a gain in a high frequency region.
前記ピーキング回路のピーキング特性は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近にゲインのピークを持つことを特徴とする振幅制限増幅回路。 The amplitude limiting amplifier circuit according to claim 1,
The peaking characteristic of the peaking circuit is an amplitude limiting amplifier circuit having a gain peak in the vicinity of a frequency component corresponding to the rise and fall times of the input signal waveform.
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、前記第1の差動回路のトランジスタのエミッタ又はソースにデジェネレーション抵抗とピーキング用キャパシタを接続したことを特徴とする振幅制限増幅回路。 The amplitude limiting amplifier circuit according to claim 1 or 2,
The offset correction circuit adds the positive-phase low-pass filter for inputting the positive-phase signal, the negative-phase low-pass filter for inputting the negative-phase signal, and the output signals of the positive-phase signal and the negative-phase low-pass filter. An addition circuit for adding the negative phase signal and the output signal of the positive phase low pass filter,
The adder circuit receives a first differential circuit for inputting the positive phase signal and the negative phase signal, a second differential circuit for inputting the output signal of the positive phase low pass filter and the output signal of the negative phase low pass filter. A differential circuit and two load resistors for adding the differential outputs of the first and second differential circuits, and a degeneration resistor and peaking at the emitter or source of the transistor of the first differential circuit An amplitude limiting amplifier circuit characterized in that a capacitor is connected.
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、該各負荷抵抗に直列に各々ピーキング用インダクタを接続したことを特徴とする振幅制限増幅回路。 The amplitude limiting amplifier circuit according to claim 1 or 2,
The offset correction circuit adds the positive-phase low-pass filter for inputting the positive-phase signal, the negative-phase low-pass filter for inputting the negative-phase signal, and the output signals of the positive-phase signal and the negative-phase low-pass filter. An addition circuit for adding the negative phase signal and the output signal of the positive phase low pass filter,
The adder circuit receives a first differential circuit for inputting the positive phase signal and the negative phase signal, a second differential circuit for inputting the output signal of the positive phase low pass filter and the output signal of the negative phase low pass filter. It comprises a differential circuit and two load resistors for adding the differential outputs of the first and second differential circuits, and a peaking inductor is connected in series to each load resistor. Amplitude limiting amplifier circuit.
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CN107251421A (en) * | 2014-10-15 | 2017-10-13 | 株式会社藤仓 | The control method of optical receiver, active optical cable and optical receiver |
CN115776763A (en) * | 2023-02-13 | 2023-03-10 | 四川斯艾普电子科技有限公司 | Balanced type amplitude limiting field amplifier of thick-film circuit substrate |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5927612A (en) * | 1982-08-09 | 1984-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Amplifying circuit |
JP2000040925A (en) * | 1998-07-24 | 2000-02-08 | Nec Corp | Differential electronic circuit |
JP2000106509A (en) * | 1998-09-28 | 2000-04-11 | Matsushita Electric Ind Co Ltd | Compensation device |
JP2003168933A (en) * | 2001-11-30 | 2003-06-13 | Nef:Kk | Photoreceiving circuit |
JP2003264437A (en) * | 2002-03-12 | 2003-09-19 | Oki Electric Ind Co Ltd | Analog adding and subtracting circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier circuit, automatic frequency characteristic compensation amplifier circuit, and limit amplifier circuit |
JP2004186842A (en) * | 2002-12-02 | 2004-07-02 | Nec Engineering Ltd | Differential amplifier circuit |
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2009
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5927612A (en) * | 1982-08-09 | 1984-02-14 | Nippon Telegr & Teleph Corp <Ntt> | Amplifying circuit |
JP2000040925A (en) * | 1998-07-24 | 2000-02-08 | Nec Corp | Differential electronic circuit |
JP2000106509A (en) * | 1998-09-28 | 2000-04-11 | Matsushita Electric Ind Co Ltd | Compensation device |
JP2003168933A (en) * | 2001-11-30 | 2003-06-13 | Nef:Kk | Photoreceiving circuit |
JP2003264437A (en) * | 2002-03-12 | 2003-09-19 | Oki Electric Ind Co Ltd | Analog adding and subtracting circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier circuit, automatic frequency characteristic compensation amplifier circuit, and limit amplifier circuit |
JP2004186842A (en) * | 2002-12-02 | 2004-07-02 | Nec Engineering Ltd | Differential amplifier circuit |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107251421A (en) * | 2014-10-15 | 2017-10-13 | 株式会社藤仓 | The control method of optical receiver, active optical cable and optical receiver |
CN107251421B (en) * | 2014-10-15 | 2020-07-03 | 株式会社藤仓 | Optical receiver, active optical cable, and method for controlling optical receiver |
CN115776763A (en) * | 2023-02-13 | 2023-03-10 | 四川斯艾普电子科技有限公司 | Balanced type amplitude limiting field amplifier of thick-film circuit substrate |
CN115776763B (en) * | 2023-02-13 | 2023-05-05 | 四川斯艾普电子科技有限公司 | Balanced type amplitude limiting field amplifier for thick film circuit substrate |
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