JP2010272896A

JP2010272896A - Printed wiring board

Info

Publication number: JP2010272896A
Application number: JP2010200529A
Authority: JP
Inventors: Fumiko Watabe; 文子渡部; Takeshi Sato; 剛佐藤; Tadashi Morofushi; 正諸伏
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2010-12-02
Anticipated expiration: 2025-05-12
Also published as: JP5051800B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a printed wiring board providing objective and correct evaluation of a skill level concerning manual soldering of a worker. <P>SOLUTION: The printed wiring board includes a plurality of patterns for electronic components, pitches of which differ from one another. The plurality of patterns for electronic components has a plurality of component patterns corresponding to five kinds of skill levels (fourth grade to special grade). The plurality of component patterns corresponding to the third grade level include: a component pattern TP1 to which a diffusion pattern for diffusing heat supplied from a soldering iron to a part to be soldered during soldering; and a component pattern LED2 that impedes the insertion of the soldering iron from a +X side and a -X side when components LED1 and FIL1 corresponding to the fourth grade level are already mounted. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、プリント配線板に係り、更に詳しくは、こてを用いた手作業によって電子部品のはんだ付けを行う作業者の到達レベルの評価に好適なプリント配線板に関する。 The present invention relates to a printed wiring board, and more particularly, to a printed wiring board suitable for evaluation of an achievement level of an operator who solders an electronic component by a manual operation using a trowel.

現在、プリント配線板（Ｐrinted Ｗiring Ｂoard、以下「ＰＷＢ」ともいう。）への電子部品の実装は、大部分が自動化されている（例えば特許文献１参照）。しかしながら、電子部品の耐熱性や、回路設計上の制約により完全に自動化できない場合がある。このような場合には、例えば、自動化が可能な電子部品が実装された後に、未実装の電子部品を作業者がこて（はんだごて）を用いて手作業ではんだ付けを行っている。なお、作業者がこてを用いて手作業で行うはんだ付けは「手はんだ付け」とも呼ばれている。 At present, the mounting of electronic components on a printed wiring board (hereinafter also referred to as “PWB”) is largely automated (see, for example, Patent Document 1). However, there are cases where it cannot be completely automated due to the heat resistance of electronic components and circuit design constraints. In such a case, for example, after an electronic component that can be automated is mounted, an unmounted electronic component is manually soldered using a trowel (soldering iron). Note that the soldering performed manually by an operator using a trowel is also referred to as “hand soldering”.

ところで、近年、電気・電子機器の小型化に伴い、それらに搭載されるプリント回路板（Printed Circuit Board、以下「ＰＣＢ」ともいう。）も小型化され、ＰＣＢにおける各電子部品の間隔が狭くなってきている。また、電子部品そのものについても、小型化の傾向にあり、それに伴って、端子の間隔（ピッチ）が狭くなってきている。例えば、電子部品によっては、いわゆる１６０８サイズ（１．６ｍｍ×０．８ｍｍ）から１００５サイズ（１．０ｍｍ×０．５ｍｍ）へのシフトが精力的に行われているものもある。 In recent years, with the miniaturization of electric and electronic devices, printed circuit boards (hereinafter also referred to as “PCBs”) mounted thereon are also miniaturized, and the intervals between electronic components on the PCB are narrowed. It is coming. In addition, electronic components themselves are also becoming smaller, and accordingly, the interval (pitch) between terminals is becoming narrower. For example, some electronic components are vigorously shifted from a so-called 1608 size (1.6 mm × 0.8 mm) to a 1005 size (1.0 mm × 0.5 mm).

これらのことから、手はんだ付けは、例えば、こての姿勢や挿入方向などが既に実装されている電子部品によって制限されたり、隣接する端子との距離が短くなり、難しくなっている。 For these reasons, manual soldering is difficult because, for example, the position of the trowel and the insertion direction are limited by already mounted electronic components, and the distance between adjacent terminals is shortened.

手はんだ付けに関する作業者の技術レベルについて、公的あるいは私的な検定制度が設けられているが、前述した技術の進歩に対応できていないのが現状である。 There is a public or private certification system for the skill level of workers related to manual soldering, but the current situation is that they cannot cope with the above-mentioned technological advances.

さらに、手はんだ付けの難易度は、製品によって異なっており、高い技術レベルの作業者が難易度の低い製品の手はんだ付けに従事することがあった。今後は、製造コストの観点からも、作業の難易度に応じて適切な作業者を配置することが重要となってくる。 Furthermore, the difficulty of manual soldering varies depending on the product, and workers with high technical levels sometimes engage in manual soldering of products with low difficulty. In the future, from the viewpoint of manufacturing cost, it will be important to arrange appropriate workers according to the difficulty of work.

本発明は、かかる事情の下になされたもので、その目的は、作業者の手はんだ付けに関する技術レベルを客観的に正しく評価することが可能なプリント配線板を提供することにある。 The present invention has been made under such circumstances, and an object of the present invention is to provide a printed wiring board capable of objectively and accurately evaluating a technical level related to manual soldering of an operator.

本発明は、導体パターンが絶縁基板上に形成され、こてを用いた手作業によるはんだ付けに関する作業者の技術評価に用いられるプリント配線板において、前記導体パターンは、第１の技術レベルと該第１の技術レベルよりも上位の第２の技術レベルを含む複数の技術レベルに対応する複数の部品用パターンを個別に有し、前記第２の技術レベルに対応する複数の部品用パターンは、はんだ付けの際に前記こてからはんだ付け部に供給される熱を分散させる分散用パターンが付加された部品用パターン、及び前記第１の技術レベルに対応する複数の部品用パターンに部品が既に実装されていると、少なくとも一の方向の少なくとも一側からの前記こての挿入が阻害される部品用パターンを含むことを特徴とするプリント配線板である。 The present invention provides a printed wiring board in which a conductor pattern is formed on an insulating substrate and used for technical evaluation of an operator regarding manual soldering using a trowel. Individually having a plurality of component patterns corresponding to a plurality of technology levels including a second technology level higher than the first technology level, and the plurality of component patterns corresponding to the second technology level are: Components have already been added to a component pattern to which a dispersion pattern for dispersing heat supplied from the trowel to the soldering part during soldering is added, and a plurality of component patterns corresponding to the first technical level. A printed wiring board comprising a component pattern that, when mounted, impedes insertion of the iron from at least one side in at least one direction.

なお、本明細書では、「電子部品」は、抵抗器、コンデンサ、フィルタなどの単機能の部品だけでなく、集積回路のように複数の機能を有する部品なども含む。 In this specification, the “electronic component” includes not only a single-function component such as a resistor, a capacitor, and a filter but also a component having a plurality of functions such as an integrated circuit.

これによれば、作業者の手はんだ付けに関する技術レベルを客観的に正しく評価することが可能となる。 According to this, it becomes possible to objectively and correctly evaluate the technical level related to the manual soldering of the worker.

本発明の一実施形態に係るプリント配線板を説明するための図である。It is a figure for demonstrating the printed wiring board which concerns on one Embodiment of this invention. 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その１）である。FIG. 2 is a diagram (No. 1) for explaining a component pattern formed on a test board unit in FIG. 1; 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その２）である。FIG. 3 is a diagram (No. 2) for explaining a component pattern formed on the test board in FIG. 1; 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その３）である。FIG. 4 is a third diagram for explaining a component pattern formed on the test board portion in FIG. 1; 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その４）である。FIG. 6 is a diagram (No. 4) for explaining a component pattern formed on the test board portion in FIG. 1; 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その５）である。FIG. 8 is a diagram (No. 5) for explaining a component pattern formed on the test board portion in FIG. 1; 図１におけるテスト用ボード部に形成された部品用パターンを説明するための図（その６）である。FIG. 6 is a diagram (No. 6) for explaining a component pattern formed on the test board portion in FIG. 1; 図８（Ａ）〜図８（Ｅ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１）である。FIGS. 8A to 8E are views (No. 1) for explaining details of the component patterns in the test board unit, respectively. 図９（Ａ）及び図９（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その２）である。FIGS. 9A and 9B are diagrams (part 2) for explaining details of the component patterns in the test board unit, respectively. 図１０（Ａ）及び図１０（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その３）である。FIGS. 10A and 10B are views (No. 3) for explaining details of the component patterns in the test board unit, respectively. 図１１（Ａ）及び図１１（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その４）である。FIGS. 11A and 11B are diagrams (part 4) for explaining details of the component patterns in the test board unit, respectively. 図１２（Ａ）〜図１２（Ｃ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その５）である。FIGS. 12A to 12C are views (No. 5) for explaining details of the component patterns in the test board unit, respectively. 図１３（Ａ）及び図１３（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その６）である。FIGS. 13A and 13B are views (No. 6) for explaining details of the component patterns in the test board unit, respectively. テスト用ボード部における部品用パターンの詳細を説明するための図（その７）である。FIG. 14 is a view (No. 7) for explaining details of the component pattern in the test board portion; 図１５（Ａ）及び図１５（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その８）である。FIGS. 15A and 15B are views (No. 8) for explaining details of the component patterns in the test board unit, respectively. 図１６（Ａ）〜図１６（Ｃ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その９）である。FIGS. 16A to 16C are views (No. 9) for explaining details of the component patterns in the test board unit, respectively. 図１７（Ａ）及び図１７（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１０）である。FIGS. 17A and 17B are views (No. 10) for explaining details of the component patterns in the test board unit, respectively. テスト用ボード部における部品用パターンの詳細を説明するための図（その１１）である。It is FIG. (11) for demonstrating the detail of the pattern for components in the board part for a test. 図１９（Ａ）〜図１９（Ｃ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１２）である。FIGS. 19A to 19C are views (part 12) for explaining details of the component patterns in the test board unit, respectively. 図２０（Ａ）及び図２０（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１３）である。20A and 20B are views (No. 13) for explaining details of the component patterns in the test board unit, respectively. テスト用ボード部における部品用パターンの詳細を説明するための図（その１４）である。It is FIG. (14) for demonstrating the detail of the pattern for components in the board part for a test. 図２２（Ａ）及び図２２（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１５）である。22A and 22B are views (No. 15) for explaining details of the component patterns in the test board unit, respectively. 図２３（Ａ）及び図２３（Ｂ）は、それぞれテスト用ボード部における部品用パターンの詳細を説明するための図（その１６）である。FIGS. 23A and 23B are views (No. 16) for explaining details of the component patterns in the test board unit, respectively. 図１におけるトレーニング用ボード部に形成された部品用パターンを説明するための図である。It is a figure for demonstrating the pattern for components formed in the board part for training in FIG. 図２５（Ａ）〜図２５（Ｃ）は、それぞれトレーニング用ボード部における部品用パターンの詳細を説明するための図（その１）である。FIG. 25A to FIG. 25C are views (No. 1) for explaining details of the component patterns in the training board portion, respectively. 図２６（Ａ）〜図２６（Ｄ）は、それぞれトレーニング用ボード部における部品用パターンの詳細を説明するための図（その２）である。FIGS. 26A to 26D are diagrams (part 2) for explaining details of the component patterns in the training board unit, respectively. 図２７（Ａ）〜図２７（Ｃ）は、それぞれトレーニング用ボード部における部品用パターンの詳細を説明するための図（その３）である。FIGS. 27A to 27C are diagrams (No. 3) for explaining details of the component patterns in the training board portion, respectively. 図２８（Ａ）及び図２８（Ｂ）は、それぞれトレーニング用ボード部における部品用パターンの詳細を説明するための図（その４）である。FIGS. 28A and 28B are views (No. 4) for explaining details of the component patterns in the training board portion, respectively. 図２９（Ａ）〜図２９（Ｃ）は、それぞれトレーニング用ボード部における貫通孔を説明するための図である。FIG. 29A to FIG. 29C are diagrams for explaining through holes in the training board portion, respectively. テスト用ボード部に設けられた貫通孔を説明するための図である。It is a figure for demonstrating the through-hole provided in the board part for a test. テスト用ボード部における部品用パターンの配置の変形例を説明するための図である。It is a figure for demonstrating the modification of arrangement | positioning of the component pattern in a test board part. 図３２（Ａ）及び図３２（Ｂ）は、それぞれトレーニング用ボード部におけるランドの変形例を説明するための図である。FIG. 32A and FIG. 32B are diagrams for explaining modifications of lands in the training board section.

以下、本発明の一実施形態を図１〜図３０に基づいて説明する。図１には、本発明の一実施形態に係るプリント配線板１０が示されている。 Hereinafter, an embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a printed wiring board 10 according to an embodiment of the present invention.

この図１に示されるプリント配線板１０は、長方形（Ｌｘ＝３００ｍｍ、Ｌｙ＝１４０ｍｍ）の形状を有し、テスト用ボード部１０ａとトレーニング用ボード部１０ｂとから構成されている。テスト用ボード部１０ａ及びトレーニング用ボード部１０ｂは、それぞれ１５０ｍｍ×１４０ｍｍの矩形形状を有している。すなわち、Ｌｘａ＝１５０ｍｍ、Ｌｘｂ＝１５０ｍｍである。そして、プリント配線板１０をテスト用ボード部１０ａとトレーニング用ボード部１０ｂとに容易に分割できるように、プリント配線板１０の長辺の中央にそれぞれ切り欠き（Ｖカット）が形成されている。なお、本実施形態では、プリント配線板１０の長手方向をＸ軸方向、長手方向に直交する方向（短手方向）をＹ軸方向とする。 The printed wiring board 10 shown in FIG. 1 has a rectangular shape (Lx = 300 mm, Ly = 140 mm), and includes a test board unit 10a and a training board unit 10b. Each of the test board unit 10a and the training board unit 10b has a rectangular shape of 150 mm × 140 mm. That is, Lxa = 150 mm and Lxb = 150 mm. A cutout (V cut) is formed in the center of each long side of the printed wiring board 10 so that the printed wiring board 10 can be easily divided into the test board portion 10a and the training board portion 10b. In the present embodiment, the longitudinal direction of the printed wiring board 10 is taken as the X-axis direction, and the direction (short direction) perpendicular to the longitudinal direction is taken as the Y-axis direction.

テスト用ボード部１０ａ及びトレーニング用ボード部１０ｂでは、絶縁基板上に複数の電子部品などをはんだ付けによって実装するための導体パターンが形成されている。また、絶縁基板の両面には、互いに同じ導体パターンが形成されている。そこで、以下では、図１に示されている面（＋Ｚ側の面）を表側の面とし、該表側の面についてのみ説明する。なお、本明細書では、便宜上、プリント配線板１０に実装される電子部品の符号を用いて該電子部品用パターンを示すものとする。 In the test board unit 10a and the training board unit 10b, a conductor pattern for mounting a plurality of electronic components and the like on the insulating substrate by soldering is formed. The same conductor pattern is formed on both surfaces of the insulating substrate. Therefore, in the following, the surface shown in FIG. 1 (the surface on the + Z side) is assumed to be the front side surface, and only the front side surface will be described. In addition, in this specification, the pattern for electronic components shall be shown using the code | symbol of the electronic component mounted in the printed wiring board 10 for convenience.

《テスト用ボード部》
先ず、テスト用ボード部１０ａについて、図２〜図２３（Ｂ）を用いて説明する。《Test board section》
First, the test board unit 10a will be described with reference to FIGS.

このテスト用ボード部１０ａは、手はんだ付けに関する作業者の技術評価に用いられる。 This test board portion 10a is used for technical evaluation of an operator regarding manual soldering.

本実施形態では、一例として作業者の技術評価は５段階で行われ、低いほうから順に、４級レベル、３級レベル、２級レベル、１級レベル、及び特級レベルと呼ぶこととする。 In the present embodiment, as an example, the technical evaluation of the worker is performed in five stages, which are called the fourth level, the third level, the second level, the first level, and the special level in order from the lowest.

テスト用ボード部１０ａには、１６個のＩＣ用パターン（ＩＣ１用パターン〜ＩＣ１６用パターンとする）（図２参照）、５個のコネクタ用パターン（ＣＮ１用パターン〜ＣＮ５用パターンとする）（図３参照）、５２個の抵抗用パターン（Ｒ１用パターン〜Ｒ５２用パターンとする）（図３参照）、１３個の集合抵抗器用パターン（ＲＮ１用パターン〜ＲＮ１３用パターンとする）（図４参照）、２個の可変抵抗器用パターン（ＶＲ１用パターン、ＶＲ２用パターンとする）（図４参照）、４個のコンデンサ用パターン（Ｃ１用パターン〜Ｃ４用パターンとする）（図５参照）、３個の集合コンデンサ用パターン（ＣＡ１用パターン〜ＣＡ３用パターンとする）（図５参照）、６個のトランジスタ用パターン（Ｑ１用パターン〜Ｑ６用パターンとする）（図６参照）、４個のフィルタ用パターン（ＦＩＬ１用パターン〜ＦＩＬ４用パターンとする）（図６参照）、２個のＬＥＤ用パターン（ＬＥＤ１用パターン、ＬＥＤ２用パターンとする）（図７参照）、２個のバッテリ用パターン（ＢＡＴ１用パターン、ＢＡＴ２用パターンとする）（図７参照）、４個のテストピン用パターン（ＴＰ１用パターン〜ＴＰ４用パターンとする）（図７参照）などの複数の部品用パターンが絶縁基板上に形成されている。 The test board unit 10a includes 16 IC patterns (IC1 pattern to IC16 pattern) (see FIG. 2), 5 connector patterns (CN1 pattern to CN5 pattern) (see FIG. 2). 3), 52 resistance patterns (referred to as R1 pattern to R52 pattern) (refer to FIG. 3), 13 collective resistor patterns (referred to as RN1 pattern to RN13 pattern) (refer to FIG. 4) Two variable resistor patterns (VR1 pattern, VR2 pattern) (see FIG. 4), four capacitor patterns (C1 pattern to C4 pattern) (see FIG. 5), three Collective capacitor patterns (CA1 pattern to CA3 pattern) (see FIG. 5), six transistor patterns (Q1 pattern to Q6 pattern) (Refer to FIG. 6) Four filter patterns (FIL1 pattern to FIL4 pattern) (refer to FIG. 6), two LED patterns (LED1 pattern, LED2 pattern) (Refer to FIG. 7) Two battery patterns (referred to as BAT1 pattern and BAT2 pattern) (refer to FIG. 7), four test pin patterns (referred to as TP1 pattern to TP4 pattern) (refer to FIG. 7) A plurality of component patterns such as (see) are formed on the insulating substrate.

《４級レベル用》
前記複数の部品用パターンのうち、ＩＣ１２用パターン、ＢＡＴ１用パターン、ＣＮ１用パターン、ＣＮ４用パターン、ＣＮ５用パターン、ＴＰ３用パターン、ＴＰ４用パターン、Ｃ３用パターン、Ｃ４用パターン、Ｒ５１用パターン、Ｒ５２用パターン、ＬＥＤ１用パターン、ＦＩＬ１用パターン、ＦＩＬ２用パターン、及びＶＲ２用パターンが、４級レベルの評価に用いられる部品用パターンである。この４級レベルで実装される電子部品は、全てピン挿入実装用の電子部品、いわゆるリード部品である。 <For Level 4>
Among the plurality of component patterns, a pattern for IC12, a pattern for BAT1, a pattern for CN1, a pattern for CN4, a pattern for CN5, a pattern for TP3, a pattern for TP4, a pattern for C3, a pattern for C4, a pattern for R51, R52 The pattern for LED, the pattern for LED1, the pattern for FIL1, the pattern for FIL2, and the pattern for VR2 are the patterns for parts used for the fourth-level evaluation. The electronic components mounted at the fourth level are all electronic components for pin insertion mounting, so-called lead components.

前記ＩＣ１２用パターンは、図８（Ａ）に示されるように、１６個のスルーホールからなり、ＤＩＰ（Dual In-line Package）型で１６端子（２．５４ｍｍピッチ）のＩＣが、その長手方向をＸ軸方向にして実装されるパターンである。端子番号９〜端子番号１１に対応するスルーホールのランドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 8A, the IC12 pattern is composed of 16 through-holes, and a DIP (Dual In-line Package) type IC with 16 terminals (2.54 mm pitch) in the longitudinal direction. Is a pattern that is mounted in the X-axis direction. The land of the through hole corresponding to the terminal numbers 9 to 11 is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記ＢＡＴ１用パターンは、図８（Ｂ）に示されるように、２個のスルーホールからなり、バッテリが実装されるパターンである。スルーホールの中心間の距離（Ｄbat1）は２１ｍｍである。そして、一方のスルーホールのランドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。なお、以下では、スルーホールとの距離を示すときには、スルーホールの中心を起点あるいは終点とする。 As shown in FIG. 8B, the BAT1 pattern is formed of two through holes and is a pattern on which a battery is mounted. The distance (Dbat1) between the centers of the through holes is 21 mm. The land of one through hole is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered. In the following, when the distance to the through hole is indicated, the center of the through hole is set as the starting point or the ending point.

前記ＣＮ１用パターンは、図８（Ｃ）に示されるように、１４個のスルーホールからなり、１４端子（１列：２．０ｍｍピッチ）のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。端子番号１に対応するスルーホールのランドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 8C, the CN1 pattern is composed of 14 through-holes, and 14 terminals (one row: 2.0 mm pitch) are mounted with the longitudinal direction set as the X-axis direction. Pattern. The land of the through hole corresponding to the terminal number 1 is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記ＣＮ４用パターンは、図８（Ｄ）に示されるように、８０個のスルーホールからなり、８０端子（４列千鳥：１．２７ｍｍピッチ）のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 8D, the CN4 pattern is composed of 80 through-holes, and an 80-terminal (4-row zigzag: 1.27 mm pitch) connector has its longitudinal direction as the X-axis direction. The pattern to be implemented.

前記ＣＮ５用パターンは、図８（Ｅ）に示されるように、５０個のスルーホールからなり、５０端子（２列：２．５４ｍｍピッチ）のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 8 (E), the CN5 pattern consists of 50 through-holes, and 50 terminals (2 rows: 2.54 mm pitch) of connectors are mounted with the longitudinal direction as the X-axis direction. Pattern.

前記ＴＰ３用パターンは、図９（Ａ）に示されるように、１個のスルーホールからなり、テストピンが実装されるパターンである。 As shown in FIG. 9A, the TP3 pattern is a pattern that includes one through hole and on which test pins are mounted.

前記ＴＰ４用パターンは、図９（Ａ）に示されるように、ＴＰ３用パターンの＋Ｘ側に配置され、１個のスルーホールからなり、テストピンが実装されるパターンである。ＴＰ３用パターンとＴＰ４用パターンとの距離（Ｄtp3_4）は３．０ｍｍである。 As shown in FIG. 9A, the TP4 pattern is arranged on the + X side of the TP3 pattern, is a pattern that includes one through hole, and on which test pins are mounted. The distance (Dtp3_4) between the TP3 pattern and the TP4 pattern is 3.0 mm.

前記Ｃ３用パターンは、図９（Ｂ）に示されるように、Ｘ軸方向に離れている２個のスルーホールからなり、円筒形状（直径６．３ｍｍ以下）のコンデンサが実装されるパターンである。 As shown in FIG. 9B, the C3 pattern is a pattern in which a cylindrical capacitor (diameter of 6.3 mm or less) is mounted, which is composed of two through holes separated in the X-axis direction. .

前記Ｃ４用パターンは、図９（Ｂ）に示されるように、Ｃ３用パターンの−Ｙ側に配置され、Ｘ軸方向に離れている２個のスルーホールからなり、円筒形状（直径８ｍｍ以下）のコンデンサが実装されるパターンである。Ｃ３用パターンとＣ４用パターンとの距離（Ｄc3_4）は９．７ｍｍである。 As shown in FIG. 9B, the C4 pattern is composed of two through-holes arranged on the −Y side of the C3 pattern and separated in the X-axis direction, and has a cylindrical shape (with a diameter of 8 mm or less). This is a pattern in which the capacitor is mounted. The distance (Dc3_4) between the C3 pattern and the C4 pattern is 9.7 mm.

前記Ｒ５１用パターンは、図１０（Ａ）に示されるように、Ｘ軸方向に離れている２個のスルーホールからなり、抵抗器が実装されるパターンである。 As shown in FIG. 10A, the R51 pattern is composed of two through holes separated in the X-axis direction, and is a pattern on which a resistor is mounted.

前記Ｒ５２用パターンは、図１０（Ａ）に示されるように、Ｒ５１用パターンの−Ｙ側に配置され、Ｙ軸方向に離れている２個のスルーホールからなり、抵抗器が実装されるパターンである。 As shown in FIG. 10 (A), the R52 pattern is formed of two through holes that are arranged on the −Y side of the R51 pattern and are separated in the Y-axis direction. It is.

前記ＬＥＤ１用パターンは、図１０（Ｂ）に示されるように、Ｘ軸方向に離れている２個のスルーホールからなり、発光ダイオードが実装されるパターンである。このＬＥＤ１用パターンに隣接して、−Ｘ側にＲＮ９用パターン及びＲＮ１０用パターンがそれぞれ配置され、＋Ｘ側にＬＥＤ２用パターン、ＴＰ１用パターン及びＴＰ２用パターンがそれぞれ配置されている。ＬＥＤ１用パターンとＲＮ９用パターン（あるいはＲＮ１０用パターン）との間隙（Ｄled1_rn9）は３．０ｍｍであり、ＬＥＤ１用パターンとＬＥＤ２用パターンとの間隙（Ｄled1_2）は３．０ｍｍである。 As shown in FIG. 10B, the LED1 pattern is composed of two through holes that are separated in the X-axis direction, and is a pattern on which a light emitting diode is mounted. Adjacent to the LED1 pattern, an RN9 pattern and an RN10 pattern are arranged on the −X side, and an LED2 pattern, a TP1 pattern, and a TP2 pattern are arranged on the + X side. The gap (Dled1_rn9) between the LED1 pattern and the RN9 pattern (or RN10 pattern) is 3.0 mm, and the gap (Dled1_2) between the LED1 pattern and the LED2 pattern is 3.0 mm.

前記ＦＩＬ１用パターンは、図１１（Ａ）に示されるように、３個のスルーホールからなり、３端子（２．５４ｍｍピッチ）のフィルタが、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 11A, the FIL1 pattern is composed of three through-holes, and a three-terminal (2.54 mm pitch) filter is mounted with the longitudinal direction set as the X-axis direction. It is.

前記ＦＩＬ２用パターンは、図１１（Ａ）に示されるように、ＦＩＬ１用パターンの−Ｙ側に配置され、３個のスルーホールからなり、３端子（２．５４ｍｍピッチ）のフィルタが、その長手方向をＸ軸方向にして実装されるパターンである。ＦＩＬ１用パターンとＦＩＬ２用パターンとの距離（Ｄfil1_2）は３．５ｍｍである。 As shown in FIG. 11A, the FIL2 pattern is arranged on the −Y side of the FIL1 pattern, and is composed of three through-holes, and a three-terminal (2.54 mm pitch) filter has its longitudinal length. It is a pattern mounted with the direction set as the X-axis direction. The distance (Dfil1_2) between the FIL1 pattern and the FIL2 pattern is 3.5 mm.

前記ＶＲ２用パターンは、図１１（Ｂ）に示されるように、５個のスルーホールからなり、５端子の可変抵抗器（ボリューム）が実装されるパターンである。 As shown in FIG. 11B, the VR2 pattern is a pattern that includes five through-holes and that is mounted with a five-terminal variable resistor (volume).

《３級レベル用》
前記複数の部品用パターンのうち、ＶＲ１用パターン、ＬＥＤ２用パターン、ＢＡＴ２用パターン、ＦＩＬ３用パターン、ＦＩＬ４用パターン、ＴＰ１用パターン、ＴＰ２用パターン、Ｃ１用パターン、Ｃ２用パターン、Ｒ１用パターン〜Ｒ１０用パターン、Ｒ１１用パターン〜Ｒ２０用パターン、及びＱ１用パターン〜Ｑ６用パターンが、３級レベルの評価に用いられる部品用パターンである。この３級レベルで実装される電子部品は、全て表面実装用の電子部品、すなわちＳＭＤ（Surface Mount Device）である。なお、３級レベルの評価に用いられる部品用パターンに電子部品を実装するときには、すでに４級レベルの評価に用いられる部品用パターンに電子部品が実装されている。《For Level 3》
Among the plurality of component patterns, VR1 pattern, LED2 pattern, BAT2 pattern, FIL3 pattern, FIL4 pattern, TP1 pattern, TP2 pattern, C1 pattern, C2 pattern, R1 pattern to R10. The pattern for R11, the pattern for R11 to R20, and the pattern for Q1 to Q6 are component patterns used for the third level evaluation. All of the electronic components mounted at the third level are electronic components for surface mounting, that is, SMD (Surface Mount Device). When electronic components are mounted on the component pattern used for the third level evaluation, the electronic component is already mounted on the component pattern used for the fourth level evaluation.

前記ＶＲ１用パターンは、図１１（Ｂ）に示されるように、前記ＶＲ２用パターンの＋Ｙ側に配置され、３個のパッドからなり、３端子（端子反対方向）の半固定形可変抵抗器（サイズ：３ｍｍ×４ｍｍ）が実装されるパターンである。図１１（Ｂ）における距離Ｄvr1_2は８ｍｍである。 As shown in FIG. 11B, the VR1 pattern is arranged on the + Y side of the VR2 pattern, is composed of three pads, and is a semi-fixed variable resistor having three terminals (terminal opposite direction). (Size: 3 mm × 4 mm) is a pattern to be mounted. The distance Dvr1_2 in FIG. 11B is 8 mm.

前記ＬＥＤ２用パターンは、図１２（Ａ）に示されるように、前記ＬＥＤ１用パターンとＦＩＬ１用パターンとの間に配置され、２個のパッドからなり、発光ダイオード（サイズ：１．６ｍｍ（Ｌ）×０．８ｍｍ（Ｗ）×０．６ｍｍ（Ｈ））が実装されるパターンである。パッド間の間隙は０．７ｍｍである。また、ＬＥＤ２用パターンとＬＥＤ１用パターンとの間隙（Ｄled1_2）は３．５ｍｍであり、ＬＥＤ２用パターンとＦＩＬ１用パターンとの間隙（Ｄled2_fil1）は３．５ｍｍである。すなわち、ＬＥＤ２用パターンは、はんだ付けの際のこての姿勢が、ＬＥＤ１用パターン及びＦＩＬ１用パターンにすでに実装されているリード部品によって、制限されるように配置されている。 As shown in FIG. 12A, the LED2 pattern is disposed between the LED1 pattern and the FIL1 pattern, and includes two pads, and is a light emitting diode (size: 1.6 mm (L)). × 0.8 mm (W) × 0.6 mm (H)) is a pattern to be mounted. The gap between the pads is 0.7 mm. The gap (Dled1_2) between the LED2 pattern and the LED1 pattern is 3.5 mm, and the gap (Dled2_fil1) between the LED2 pattern and the FIL1 pattern is 3.5 mm. That is, the LED2 pattern is arranged so that the position of the trowel at the time of soldering is limited by the lead parts already mounted on the LED1 pattern and the FIL1 pattern.

前記ＢＡＴ２用パターンは、図１２（Ｂ）に示されるように、２個のパッドからなり、バッテリソケットが実装されるパターンである。パッド中心間の距離（Ｄbat2）は３１．５ｍｍである。また、一方のパッドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 12B, the BAT2 pattern is composed of two pads and a battery socket is mounted thereon. The distance between the pad centers (Dbat2) is 31.5 mm. One pad is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記ＦＩＬ３用パターンは、図１２（Ｃ）に示されるように、４個のパッドからなり、４端子のフィルタ（サイズ：３ｍｍ×１．０５ｍｍ）が、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 12C, the FIL3 pattern is composed of four pads, and a four-terminal filter (size: 3 mm × 1.05 mm) is mounted with the longitudinal direction set as the X-axis direction. Pattern.

前記ＦＩＬ４用パターンは、図１２（Ｃ）に示されるように、ＦＩＬ３用パターンの−Ｙ側に配置され、４個のパッドからなり、４端子のフィルタ（サイズ：１．８ｍｍ×１．０５ｍｍ）が、その長手方向をＸ軸方向にして実装されるパターンである。なお、ＦＩＬ３用パターンとＦＩＬ４用パターンとの間隙（Ｄfil3_4）は０．７ｍｍである。 As shown in FIG. 12C, the FIL4 pattern is arranged on the −Y side of the FIL3 pattern, and is composed of four pads and a four-terminal filter (size: 1.8 mm × 1.05 mm). Is a pattern that is mounted with its longitudinal direction as the X-axis direction. The gap (Dfil3_4) between the FIL3 pattern and the FIL4 pattern is 0.7 mm.

前記ＴＰ１用パターンは、図１１（Ａ）に示されるように、ＬＥＤ２用パターンの−Ｙ側であって、かつＦＩＬ１用パターン及びＦＩＬ２用パターンの−Ｘ側に配置され、１個のパッドからなり、テストピンが実装されるパターンである。また、図１０（Ｂ）に示されるように、ＴＰ１用パターンは、ＬＥＤ１用パターンの＋Ｘ側に位置することとなる。すなわち、ＴＰ１用パターンは、はんだ付けの際のこての姿勢が、ＬＥＤ１用パターン、ＦＩＬ１用パターン及びＦＩＬ２用パターンにすでに実装されているリード部品によって、制限されるように配置されている。 As shown in FIG. 11A, the TP1 pattern is arranged on the −Y side of the LED2 pattern and on the −X side of the FIL1 pattern and the FIL2 pattern, and is composed of one pad. This is a pattern in which test pins are mounted. As shown in FIG. 10B, the TP1 pattern is located on the + X side of the LED1 pattern. That is, the pattern for TP1 is arranged so that the position of the trowel at the time of soldering is limited by the lead parts already mounted on the pattern for LED1, the pattern for FIL1, and the pattern for FIL2.

前記ＴＰ２用パターンは、図１１（Ａ）に示されるように、ＴＰ１用パターンの−Ｙ側であって、かつＦＩＬ２用パターンの−Ｘ側に配置され、１個のパッドからなり、テストピンが実装されるパターンである。ＴＰ１用パターンとＴＰ２用パターンとの間隙（Ｄtp1_2）は１ｍｍである。また、図１０（Ｂ）に示されるように、ＴＰ２用パターンは、ＬＥＤ１用パターンの＋Ｘ側に位置することとなる。すなわち、ＴＰ２用パターンは、はんだ付けの際のこての姿勢が、ＬＥＤ１用パターン、ＦＩＬ１用パターン及びＦＩＬ２用パターンにすでに実装されているリード部品によって、制限されるように配置されている。 As shown in FIG. 11A, the TP2 pattern is arranged on the −Y side of the TP1 pattern and on the −X side of the FIL2 pattern. The pattern to be implemented. The gap (Dtp1_2) between the TP1 pattern and the TP2 pattern is 1 mm. As shown in FIG. 10B, the TP2 pattern is located on the + X side of the LED1 pattern. In other words, the TP2 pattern is arranged such that the position of the trowel during soldering is limited by the lead parts already mounted on the LED1 pattern, the FIL1 pattern, and the FIL2 pattern.

前記Ｃ１用パターンは、図１３（Ａ）に示されるように、ＣＮ４用パターンの＋Ｘ側に配置され、２個のパッドからなり、円筒形状（直径３．５ｍｍ）のコンデンサが実装されるパターンである。 As shown in FIG. 13 (A), the C1 pattern is arranged on the + X side of the CN4 pattern, and is a pattern in which a cylindrical capacitor (diameter 3.5 mm) is mounted. is there.

前記Ｃ２用パターンは、図１３（Ａ）に示されるように、Ｃ１用パターンの−Ｙ側に配置され、２個のパッドからなり、円筒形状（直径１０ｍｍ）のコンデンサが実装されるパターンである。Ｃ１用パターンとＣ２用パターンとの間隙（Ｄc1_2）は５．５ｍｍである。各パッドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。また、Ｃ２用パターンの−Ｙ側の端部からＣ３用パターンのスルーホールまでの距離（Ｄc2_3）は８．５ｍｍである。そして、Ｃ２用パターンに実装されるコンデンサとＣ３用パターンに実装されるコンデンサとの間隙は０．５ｍｍとなる。 As shown in FIG. 13A, the C2 pattern is arranged on the −Y side of the C1 pattern, and is a pattern that includes two pads and is mounted with a cylindrical capacitor (diameter 10 mm). . The gap (Dc1_2) between the C1 pattern and the C2 pattern is 5.5 mm. Each pad is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered. The distance (Dc2_3) from the end portion on the -Y side of the C2 pattern to the through hole of the C3 pattern is 8.5 mm. The gap between the capacitor mounted on the C2 pattern and the capacitor mounted on the C3 pattern is 0.5 mm.

前記Ｒ１用パターン〜Ｒ１０用パターンは、図１３（Ｂ）に示されるように、それぞれ２個のパッドからなり、抵抗器（サイズコード：１６０８）が、その長手方向をＹ軸方向にして実装されるパターンである。各パターンは、Ｘ軸方向に等間隔（Ｄr1_10＝０．３ｍｍ）に配置されている。 As shown in FIG. 13B, each of the R1 pattern to R10 pattern is composed of two pads, and a resistor (size code: 1608) is mounted with its longitudinal direction as the Y-axis direction. Pattern. Each pattern is arranged at equal intervals (Dr1_10 = 0.3 mm) in the X-axis direction.

前記Ｒ１１用パターン〜Ｒ２０用パターンは、図１３（Ｂ）に示されるように、それぞれ２個のパッドからなり、抵抗器（サイズコード：１００５）が、その長手方向をＹ軸方向にして実装されるパターンである。各パターンは、Ｘ軸方向に等間隔（Ｄr11_30＝０．３ｍｍ）に配置されている。 As shown in FIG. 13B, each of the R11 pattern to R20 pattern is composed of two pads, and a resistor (size code: 1005) is mounted with its longitudinal direction as the Y-axis direction. Pattern. Each pattern is arranged at equal intervals (Dr11_30 = 0.3 mm) in the X-axis direction.

前記Ｑ１用パターン〜Ｑ４用パターンは、図１４に示されるように、それぞれ３個のパッドからなり、３端子のトランジスタが実装されるパターンである。Ｑ１用パターン及びＱ２用パターンの大きさは、いずれも２．１ｍｍ×２．２ｍｍである。Ｑ３用パターン及びＱ４用パターンの大きさは、いずれも２．９ｍｍ×２．８ｍｍである。Ｑ２用パターンはＱ１用パターンの−Ｙ側に配置されている。Ｑ３用パターンはＱ１用パターンの＋Ｘ側に配置されている。Ｑ４用パターンはＱ２用パターンの＋Ｘ側に配置されている。Ｑ１用パターンとＱ２用パターンとの間隙（Ｄq1_2）は０．７ｍｍである。Ｑ３用パターンとＱ４用パターンとの間隙（Ｄq3_4）は０．９ｍｍである。また、Ｑ１用パターンとＱ３用パターンとの間隙（Ｄq1_3）は１．０ｍｍである。Ｑ２用パターンとＱ４用パターンとの間隙は、Ｑ１用パターンとＱ３用パターンとの間隙（Ｄq1_3）と同じである。 As shown in FIG. 14, the Q1 pattern to Q4 pattern are patterns each including three pads and mounting a three-terminal transistor. The sizes of the pattern for Q1 and the pattern for Q2 are both 2.1 mm × 2.2 mm. The sizes of the pattern for Q3 and the pattern for Q4 are both 2.9 mm × 2.8 mm. The Q2 pattern is disposed on the -Y side of the Q1 pattern. The pattern for Q3 is arranged on the + X side of the pattern for Q1. The Q4 pattern is arranged on the + X side of the Q2 pattern. The gap (Dq1_2) between the Q1 pattern and the Q2 pattern is 0.7 mm. The gap (Dq3_4) between the Q3 pattern and the Q4 pattern is 0.9 mm. The gap (Dq1_3) between the Q1 pattern and the Q3 pattern is 1.0 mm. The gap between the Q2 pattern and the Q4 pattern is the same as the gap (Dq1_3) between the Q1 pattern and the Q3 pattern.

前記Ｑ５用パターンは、図１４に示されるように、Ｑ３用パターンの＋Ｘ側に配置され、６個のパッドからなり、６端子のトランジスタが実装されるパターンである。Ｑ５用パターンとＱ３用パターンとの間隙（Ｄq3_5）は０．６ｍｍである。Ｑ５用パターンの大きさは３．１ｍｍ×３．３ｍｍである。 As shown in FIG. 14, the Q5 pattern is arranged on the + X side of the Q3 pattern, is composed of six pads, and is a pattern on which a six-terminal transistor is mounted. The gap (Dq3_5) between the Q5 pattern and the Q3 pattern is 0.6 mm. The size of the pattern for Q5 is 3.1 mm × 3.3 mm.

前記Ｑ６用パターンは、図１４に示されるように、Ｑ４用パターンの＋Ｘ側に配置され、６個のパッドからなり、６端子のトランジスタが実装されるパターンである。Ｑ６用パターンとＱ４用パターンとの間隙はＱ５用パターンとＱ３用パターンとの間隙（Ｄq3_5）と同じである。Ｑ６用パターンとＱ５用パターンとの間隙（Ｄq5_6）は２．１ｍｍである。Ｑ６用パターンの大きさは３．１ｍｍ×３．３ｍｍである。 As shown in FIG. 14, the Q6 pattern is arranged on the + X side of the Q4 pattern, is composed of six pads, and is a pattern on which a six-terminal transistor is mounted. The gap between the Q6 pattern and the Q4 pattern is the same as the gap (Dq3_5) between the Q5 pattern and the Q3 pattern. The gap (Dq5_6) between the Q6 pattern and the Q5 pattern is 2.1 mm. The size of the pattern for Q6 is 3.1 mm × 3.3 mm.

《２級レベル用》
前記複数の部品用パターンのうち、ＩＣ４用パターン〜ＩＣ９用パターン、ＩＣ１３用パターン、ＲＮ５用パターン〜ＲＮ８用パターン、ＲＮ１１用パターン〜ＲＮ１３用パターン、ＣＡ１用パターン〜ＣＡ３用パターン、ＣＮ２用パターン、Ｒ２１用パターン〜Ｒ２５用パターン、Ｒ３１用パターン、Ｒ３２用パターン、Ｒ３９用パターン〜Ｒ４４用パターン、Ｒ４９用パターン、及びＲ５０用パターンが、２級レベルの評価に用いられる部品用パターンである。なお、２級レベルの評価に用いられる部品用パターンに電子部品を実装するときには、すでに３級レベル及び４級レベルの評価に用いられる部品用パターンに電子部品が実装されている。《For Level 2》
Among the plurality of component patterns, IC4 pattern to IC9 pattern, IC13 pattern, RN5 pattern to RN8 pattern, RN11 pattern to RN13 pattern, CA1 pattern to CA3 pattern, CN2 pattern, R21 The pattern for R25, the pattern for R31, the pattern for R32, the pattern for R39 to the pattern for R44, the pattern for R49, and the pattern for R50 are the patterns for components used for the second level evaluation. When electronic components are mounted on the component pattern used for the second-level evaluation, the electronic component is already mounted on the component pattern used for the third-level and fourth-level evaluation.

前記ＩＣ４用パターンは、図１５（Ａ）に示されるように、１４個のパッドからなり、１４端子（１．２７ｍｍピッチ）のＳＯＰ（Small Outline Package）型のＩＣが実装されるパターンである。 As shown in FIG. 15A, the IC4 pattern is composed of 14 pads, and a 14 terminal (1.27 mm pitch) SOP (Small Outline Package) type IC is mounted thereon.

前記ＩＣ５用パターンは、図１５（Ａ）に示されるように、８個のパッドからなり、８端子（１．２７ｍｍピッチ）のＳＯＰ型のＩＣが実装されるパターンである。各パッドの周囲にベタパターンが形成されている。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 15A, the IC5 pattern is composed of 8 pads, and an SOP type IC having 8 terminals (1.27 mm pitch) is mounted thereon. A solid pattern is formed around each pad. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記ＩＣ６用パターンは、図１５（Ａ）に示されるように、ＩＣ５用パターンの＋Ｘ側に配置され、８個のパッドからなり、８端子（１．２７ｍｍピッチ）のＳＯＰ型のＩＣが実装されるパターンである。 As shown in FIG. 15A, the IC6 pattern is arranged on the + X side of the IC5 pattern, is composed of 8 pads, and an SOP type IC with 8 terminals (1.27 mm pitch) is mounted. Pattern.

前記ＩＣ７用パターンは、図１５（Ａ）に示されるように、ＩＣ４用パターンの＋Ｘ側に配置され、２０個のパッドからなり、２０端子（０．６５ｍｍピッチ）のＳＳＯＰ（Shrink Small Outline Package）型のＩＣが実装されるパターンである。端子番号２０に対応するパッドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 15A, the IC7 pattern is arranged on the + X side of the IC4 pattern, is composed of 20 pads, and has 20 terminals (0.65 mm pitch) SSOP (Shrink Small Outline Package). This is a pattern on which a type IC is mounted. The pad corresponding to the terminal number 20 is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記ＩＣ８用パターンは、図１５（Ａ）に示されるように、ＩＣ７用パターンの−Ｙ側に配置され、２０個のパッドからなり、２０端子（０．６５ｍｍピッチ）のＳＳＯＰ型のＩＣが実装されるパターンである。 As shown in FIG. 15A, the IC8 pattern is arranged on the -Y side of the IC7 pattern, and is composed of 20 pads, and an SSOP IC with 20 terminals (0.65 mm pitch) is mounted. Pattern.

前記ＩＣ１３用パターンは、ＩＣ１２用パターンの＋Ｘ側に配置され（図２参照）、１６個のスルーホールからなり、ＩＣ１２用パターンと同様に、１６端子（２．５１ｍｍピッチ）のＤＩＰ型のＩＣが実装されるパターンである。 The IC 13 pattern is arranged on the + X side of the IC 12 pattern (see FIG. 2), and is composed of 16 through holes. Like the IC 12 pattern, a 16-terminal (2.51 mm pitch) DIP IC is formed. The pattern to be implemented.

前記ＲＮ５〜ＲＮ８用パターンは、図１５（Ｂ）に示されるように、それぞれ、ＣＮ４用パターンの−Ｙ側に配置され、８個のパッドからなり、いわゆる４連チップ抵抗器が実装されるパターンである。隣り合う各パターンの間隙（Ｄrn6_7）は１．０ｍｍである。 As shown in FIG. 15B, the RN5 to RN8 patterns are each arranged on the −Y side of the CN4 pattern, and are composed of eight pads. A pattern in which a so-called quad chip resistor is mounted. It is. The gap (Drn6_7) between adjacent patterns is 1.0 mm.

前記ＲＮ１１〜ＲＮ１３用パターンは、図１６（Ａ）に示されるように、それぞれ、８個のパッドからなり、４連チップ抵抗器が実装されるパターンである。隣り合う各パターンの間隙（Ｄrn11_12）は１．０ｍｍである。また、ＲＮ１３用パターンとＱ１用パターンとの間隙（Ｄrn13_q1）は１．０ｍｍである。 As shown in FIG. 16A, each of the patterns for RN11 to RN13 is composed of eight pads and is a pattern on which a quadruple chip resistor is mounted. The gap (Drn11_12) between adjacent patterns is 1.0 mm. The gap (Drn13_q1) between the RN13 pattern and the Q1 pattern is 1.0 mm.

前記ＣＡ１〜ＣＡ３用パターンは、図１６（Ａ）に示されるように、それぞれ８個のパッドからなり、ＲＮ１１〜ＲＮ１３用パターンの−Ｙ側に配置され、いわゆる４連チップコンデンサが実装されるパターンである。隣り合う各パターンの間隙は、上記Ｄrn11_12と同じである。また、ＣＡ１〜ＣＡ３用パターンと、ＲＮ１１〜ＲＮ１３用パターンとの間隙（Ｄca_rn）は１．２ｍｍである。さらに、ＣＡ３用パターンとＱ２用パターンとの間隙は、ＲＮ１３用パターンとＱ１用パターンとの間隙（Ｄrn13_q1）と同じである。 As shown in FIG. 16A, the CA1 to CA3 patterns are each composed of eight pads, arranged on the −Y side of the RN11 to RN13 patterns, and a pattern on which a so-called quadruple chip capacitor is mounted. It is. The gap between adjacent patterns is the same as Drn11_12. The gap (Dca_rn) between the CA1 to CA3 pattern and the RN11 to RN13 pattern is 1.2 mm. Further, the gap between the CA3 pattern and the Q2 pattern is the same as the gap (Drn13_q1) between the RN13 pattern and the Q1 pattern.

前記ＣＮ２用パターンは、図１６（Ｂ）に示されるように、２２個のパッドからなり、２２端子（０．８ｍｍピッチ）のＳＭＤ型のコネクタが実装される導体パターンである。端子番号１に対応するパッドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。 As shown in FIG. 16B, the CN2 pattern is a conductor pattern composed of 22 pads and mounted with 22 terminals (0.8 mm pitch) SMD type connectors. The pad corresponding to terminal number 1 is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered.

前記Ｒ２１〜Ｒ２５用パターンは、図１３（Ｂ）に示されるように、それぞれ２個のパッドからなり、チップ抵抗器（サイズコード：１００５）が、その長手方向をＹ軸方向にして実装されるパターンである。各パターンは、Ｘ軸方向に等間隔（Ｄr11_30＝０．３ｍｍ）に配置されている。 As shown in FIG. 13B, each of the patterns for R21 to R25 is composed of two pads, and a chip resistor (size code: 1005) is mounted with its longitudinal direction as the Y-axis direction. It is a pattern. Each pattern is arranged at equal intervals (Dr11_30 = 0.3 mm) in the X-axis direction.

前記Ｒ３１用パターンは、図１６（Ｃ）に示されるように、ＩＣ１用パターンとＩＣ９用パターンとの間（間隙Ｄic1_9は６．３ｍｍ）に配置され、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。 As shown in FIG. 16C, the R31 pattern is arranged between the IC1 pattern and the IC9 pattern (the gap Dic1_9 is 6.3 mm), and is composed of two pads. Size code: 0603) is a pattern to be mounted.

前記Ｒ３２用パターンは、図１６（Ｃ）に示されるように、Ｒ３１用パターンの−Ｙ側に配置され、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。Ｒ３１用パターンとＲ３２用パターンとの間隙（Ｄr31_32）は０．６５ｍｍである。 As shown in FIG. 16C, the R32 pattern is a pattern in which a chip resistor (size code: 0603) is mounted, which is arranged on the −Y side of the R31 pattern and is composed of two pads. is there. The gap (Dr31_32) between the R31 pattern and the R32 pattern is 0.65 mm.

前記Ｒ３９用パターン〜Ｒ４２用パターンは、図１５（Ｂ）に示されるように、それぞれ２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンは、Ｘ軸方向に等間隔（Ｄr39_40＝０．３ｍｍ）に配置されている。 As shown in FIG. 15B, each of the R39 pattern to R42 pattern is composed of two pads, and is a pattern on which a chip resistor (size code: 0603) is mounted. Each pattern is arranged at equal intervals (Dr39_40 = 0.3 mm) in the X-axis direction.

前記Ｒ４３用パターン及びＲ４４用パターンは、図１７（Ａ）に示されるように、それぞれ、ＩＣ１５用パターンの＋Ｙ側に配置され、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンとＩＣ１５用パターンとの間隙（Ｄic15_r43）は０．３ｍｍである。 As shown in FIG. 17A, each of the R43 pattern and the R44 pattern is arranged on the + Y side of the IC15 pattern, and is composed of two pads. A chip resistor (size code: 0603) is provided. The pattern to be implemented. A gap (Dic15_r43) between each pattern and the IC15 pattern is 0.3 mm.

前記Ｒ４９用パターン及びＲ５０用パターンは、図１７（Ｂ）に示されるように、それぞれ、ＩＣ１６用パターンの＋Ｙ側に配置され、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンとＩＣ１６用パターンとの間隙（Ｄic16_r49）は０．３ｍｍである。 As shown in FIG. 17B, each of the R49 pattern and the R50 pattern is arranged on the + Y side of the IC16 pattern, and is composed of two pads. A chip resistor (size code: 0603) is provided. The pattern to be implemented. A gap (Dic16_r49) between each pattern and the IC16 pattern is 0.3 mm.

前記ＩＣ９用パターンは、図１８に示されるように、８０個のパッドからなり、８０端子（０．６５ｍｍピッチ）のＱＦＰ（Quad Flat Package）型のＩＣが実装されるパターンである。端子番号１に対応するパッドはベタパターンである。これにより、はんだ付けの際にこてから供給される熱が分散し、作業性が低下するようになっている。端子番号９０〜９４に対応するパッドには、ラインパターンが接続されており、該ラインパターン間の距離（Ｄline）は０．４ｍｍである。これらのラインパターンはパターンカットに用いられる。ＩＣ９用パターンの−Ｘ側に隣接して、Ｒ３１〜Ｒ３４用パターン、ＲＮ１用パターン及びＲＮ２用パターンが配置されている。 As shown in FIG. 18, the IC9 pattern is a pattern in which a QFP (Quad Flat Package) type IC composed of 80 pads and having 80 terminals (0.65 mm pitch) is mounted. The pad corresponding to terminal number 1 is a solid pattern. Thereby, the heat supplied from the trowel during soldering is dispersed, and workability is lowered. Line patterns are connected to the pads corresponding to the terminal numbers 90 to 94, and the distance (Dline) between the line patterns is 0.4 mm. These line patterns are used for pattern cutting. A pattern for R31 to R34, a pattern for RN1, and a pattern for RN2 are arranged adjacent to the −X side of the IC9 pattern.

《１級レベル用》
前記複数の部品用パターンのうち、ＩＣ２用パターン、ＩＣ１０用パターン、ＩＣ１４用パターン、ＩＣ１６用パターン、ＣＮ３用パターン、Ｒ２６〜Ｒ３０用パターン、ＲＮ１〜ＲＮ４用パターン、ＲＮ９用パターン、及びＲＮ１０用パターンが、１級レベルの評価に用いられる部品用パターンである。なお、１級レベルの評価に用いられる部品用パターンに電子部品を実装するときには、すでに４級レベル〜２級レベルの評価に用いられる部品用パターンに電子部品が実装されている。 << For Level 1 >>
Among the plurality of component patterns, there are an IC2 pattern, an IC10 pattern, an IC14 pattern, an IC16 pattern, a CN3 pattern, an R26 to R30 pattern, an RN1 to RN4 pattern, an RN9 pattern, and an RN10 pattern. This is a component pattern used for the first level evaluation. When electronic components are mounted on the component pattern used for the first-level evaluation, the electronic component is already mounted on the component pattern used for the fourth-level to second-level evaluation.

前記ＩＣ２用パターンは、図１９（Ａ）に示されるように、１７６個のパッドからなり、１７６端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 19A, the IC2 pattern is composed of 176 pads on which a QFP type IC having 176 terminals (0.5 mm pitch) is mounted.

前記ＩＣ１０用パターンは、ＩＣ２用パターンの＋Ｘ側に配置され、図１９（Ｂ）に示されるように、３２個のパッドからなり、３２端子（１．２７ｍｍピッチ）のＰＬＣＣ（Plastic Leaded Chip Carrier）型のＩＣが実装されるパターンである。 The IC10 pattern is arranged on the + X side of the IC2 pattern. As shown in FIG. 19B, the IC10 pattern is composed of 32 pads and has 32 terminals (1.27 mm pitch) PLCC (Plastic Leaded Chip Carrier). This is a pattern on which a type IC is mounted.

前記ＩＣ１４は、ＣＮ２用パターンの＋Ｘ側に配置され、図１９（Ｃ）に示されるように、１４４個のパッドからなり、１４４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 14 is arranged on the + X side of the CN2 pattern. As shown in FIG. 19C, the IC 14 is composed of 144 pads and is a pattern on which a QFP type IC having 144 terminals (0.5 mm pitch) is mounted. It is.

前記ＩＣ１６用パターンは、テスト用ボード部１０ａのほぼ中央部に配置され、図２０（Ａ）に示されるように、６４個のパッドからなり、６４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。このＩＣ１６用パターンに隣接して、−Ｘ側にＲ４７用パターン及びＲ４８用パターンが配置され、＋Ｙ側にＲ４９用パターン及びＲ５０用パターンが配置され、＋Ｘ側にＲＮ９用パターン及びＲＮ１０用パターンが配置されている。 The IC 16 pattern is arranged at substantially the center of the test board 10a. As shown in FIG. 20A, the IC 16 pattern is composed of 64 pads and is a QFP type IC having 64 terminals (0.5 mm pitch). Is a pattern to be implemented. Adjacent to this IC16 pattern, the R47 pattern and R48 pattern are arranged on the -X side, the R49 pattern and R50 pattern are arranged on the + Y side, and the RN9 pattern and RN10 pattern are arranged on the + X side. Has been.

前記ＣＮ３用パターンは、図２０（Ｂ）に示されるように、５０個のパッドからなり、５０端子（０．５ｍｍピッチ）のＳＭＤ型のコネクタが実装されるパターンである。 As shown in FIG. 20B, the CN3 pattern is composed of 50 pads, and is a pattern on which 50 terminals (0.5 mm pitch) SMD type connectors are mounted.

前記Ｒ２６用パターン〜Ｒ３０用パターンは、図１３（Ｂ）に示されるように、それぞれ２個のパッドからなり、チップ抵抗器（サイズコード：１００５）が、その長手方向をＹ軸方向にして実装されるパターンである。各パターンは、Ｘ軸方向に等間隔（Ｄr11_30＝０．３ｍｍ）に配置されている。 As shown in FIG. 13B, each of the R26 pattern to R30 pattern is composed of two pads, and a chip resistor (size code: 1005) is mounted with its longitudinal direction set as the Y-axis direction. Pattern. Each pattern is arranged at equal intervals (Dr11_30 = 0.3 mm) in the X-axis direction.

前記ＲＮ１用パターン及びＲＮ２用パターンは、図１８に示されるように、それぞれ、８個のパッドからなり、４連のチップ抵抗器が実装されるパターンである。各パターンとＩＣ９用パターンとの間隙（Ｄic9_rn1）は１．８ｍｍである。また、ＲＮ１用パターンとＲＮ２用パターンとの間隙（Ｄrn1_2）は１．２ｍｍである。 As shown in FIG. 18, the RN1 pattern and the RN2 pattern are each composed of eight pads, and are a pattern in which four chip resistors are mounted. The gap (Dic9_rn1) between each pattern and the IC9 pattern is 1.8 mm. The gap (Drn1_2) between the RN1 pattern and the RN2 pattern is 1.2 mm.

前記ＲＮ３用パターン及びＲＮ４用パターンは、図１７（Ａ）に示されるように、それぞれ、８個のパッドからなり、４連のチップ抵抗器が実装されるパターンである。各パターンとＩＣ１５用パターンとの間隙は前記Ｄic15_r43と同じである。また、Ｒ４６用パターンとＲＮ３用パターンとの間隙（Ｄr46_rn3）は０．３ｍｍであり、ＲＮ３用パターンとＲＮ４用パターンとの間隙（Ｄrn3_4）は１．２ｍｍである。 As shown in FIG. 17A, each of the RN3 pattern and the RN4 pattern is composed of eight pads, and is a pattern on which four chip resistors are mounted. The gap between each pattern and the IC15 pattern is the same as that of Dic15_r43. The gap (Dr46_rn3) between the R46 pattern and the RN3 pattern is 0.3 mm, and the gap (Drn3_4) between the RN3 pattern and the RN4 pattern is 1.2 mm.

前記ＲＮ９用パターン及びＲＮ１０用パターンは、図２１に示されるように、それぞれ、８個のパッドからなり、４連のチップ抵抗器が実装されるパターンである。各パターンとＩＣ１６用パターンとの間隙（Ｄic16_rn9）は０．３ｍｍである。また、図１０（Ｂ）に示されるように、ＲＮ９用パターン及びＲＮ１０用パターンの＋Ｘ側にはＬＥＤ１用パターンが配置されている。換言すれば、ＲＮ９用パターン及びＲＮ１０用パターンは、それぞれＩＣ１６用パターンとＬＥＤ１用パターンとの間に配置されている。これにより、ＬＥＤ１用パターンにすでに実装されているリード部品によって、はんだ付けの作業性が低下する。 As shown in FIG. 21, each of the RN9 pattern and the RN10 pattern is composed of eight pads, and is a pattern on which four chip resistors are mounted. A gap (Dic16_rn9) between each pattern and the IC16 pattern is 0.3 mm. Further, as shown in FIG. 10B, the LED1 pattern is arranged on the + X side of the RN9 pattern and the RN10 pattern. In other words, the RN9 pattern and the RN10 pattern are disposed between the IC16 pattern and the LED1 pattern, respectively. Thereby, workability | operativity of soldering falls by the lead component already mounted in the pattern for LED1.

《特級レベル用》
前記複数の部品用パターンのうち、ＩＣ１用パターン、ＩＣ３用パターン、ＩＣ１１用パターン、ＩＣ１５用パターン、Ｒ３３用パターン〜Ｒ３８用パターン、及びＲ４５用パターン〜Ｒ４８用パターンが、特級レベルの評価に用いられる部品用パターンである。なお、特級レベルの評価に用いられる部品用パターンに電子部品を実装するときには、すでに４級レベル〜１級レベルの評価に用いられる部品用パターンに電子部品が実装されている。《For special level》
Among the plurality of component patterns, an IC1 pattern, an IC3 pattern, an IC11 pattern, an IC15 pattern, an R33 pattern to an R38 pattern, and an R45 pattern to an R48 pattern are used for evaluation of special grades. This is a part pattern. When electronic components are mounted on a component pattern used for evaluation at a special grade level, the electronic components are already mounted on a component pattern used for evaluation at a fourth level to a first level.

前記ＩＣ１用パターンは、図２２（Ａ）に示されるように、２０８個のパッドからなり、２０８端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。このＩＣ１用パターンに隣接して、＋Ｘ側には、ＲＮ１用パターン、ＲＮ２用パターン、及びＲ３１用パターン〜Ｒ３４用パターンが配置されている。端子番号１に対応するパッドはベタパターンである。 As shown in FIG. 22A, the IC1 pattern is composed of 208 pads, and is a pattern on which a 208-terminal (0.5 mm pitch) QFP-type IC is mounted. Adjacent to the IC1 pattern, on the + X side, an RN1 pattern, an RN2 pattern, and R31 to R34 patterns are arranged. The pad corresponding to terminal number 1 is a solid pattern.

前記ＩＣ３用パターンは、図１５（Ａ）に示されるように、前記ＩＣ４用パターンの−Ｘ側に配置され、ＩＣ４用パターンと同様に１４個のパッドからなり、１４端子（１．２ｍｍピッチ）のＳＯＰ型のＩＣが実装されるパターンである。端子番号８及び端子番号１４に対応するパッドはベタパターンである。 As shown in FIG. 15A, the IC3 pattern is arranged on the −X side of the IC4 pattern, and is composed of 14 pads like the IC4 pattern, and has 14 terminals (1.2 mm pitch). The SOP type IC is mounted on the pattern. The pads corresponding to the terminal numbers 8 and 14 are solid patterns.

前記ＩＣ１１用パターンは、前記ＩＣ１０用パターンの＋Ｘ側に配置され（図２参照）、ＩＣ１０用パターンと同様に３２個のパッドからなり、３２端子（１．２７ｍｍピッチ）のＰＬＣＣ型のＩＣが実装されるパターンである。 The IC11 pattern is arranged on the + X side of the IC10 pattern (see FIG. 2), and is composed of 32 pads like the IC10 pattern, and a 32-terminal (1.27 mm pitch) PLCC type IC is mounted. Pattern.

前記ＩＣ１５用パターンは、図２２（Ｂ）に示されるように、１４４個のパッドからなり、１４４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 22B, the IC 15 pattern is composed of 144 pads, and is a pattern on which a QFP type IC having 144 terminals (0.5 mm pitch) is mounted.

前記Ｒ３３用パターン及びＲ３４用パターンは、図２３（Ａ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンは、それぞれＩＣ１用パターンとＩＣ９用パターンとの間に配置されている。Ｒ３２用パターンとＲ３３用パターンとの間隙（Ｄr32_33）は０．７ｍｍであり、Ｒ３４用パターンとＲＮ１用パターンとの間隙（Ｄr34_rn1）は１．５ｍｍである。また、Ｒ３３用パターンとＲ３４用パターンとの間隙（Ｄr33_34）は０．７ｍｍである。 As shown in FIG. 23A, the R33 pattern and the R34 pattern are each composed of two pads and mounted with a chip resistor (size code: 0603). Each pattern is disposed between the IC1 pattern and the IC9 pattern. The gap (Dr32_33) between the R32 pattern and the R33 pattern is 0.7 mm, and the gap (Dr34_rn1) between the R34 pattern and the RN1 pattern is 1.5 mm. The gap (Dr33_34) between the R33 pattern and the R34 pattern is 0.7 mm.

前記Ｒ３５用パターン〜Ｒ３８用パターンは、図１５（Ｂ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンの間隙（Ｄr35_36）は１．０ｍｍである。 As shown in FIG. 15B, each of the R35 pattern to R38 pattern is composed of two pads, and a chip resistor (size code: 0603) is mounted thereon. The gap (Dr35_36) of each pattern is 1.0 mm.

前記Ｒ４５用パターン及びＲ４６用パターンは、図１７（Ａ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンとＩＣ１５用パターンとの間隙は前記Ｄic15_r43と同じである。Ｒ４４用パターンとＲ４５用パターンとの間隙（Ｄr44_45）は０．６ｍｍであり、Ｒ４６用パターンとＲＮ３用パターンとの間隙（Ｄr46_rn3）は０．９ｍｍである。また、Ｒ４５用パターンとＲ４６用パターンとの間隙（Ｄr45_46）は０．７ｍｍである。 As shown in FIG. 17A, each of the R45 pattern and the R46 pattern is composed of two pads, and a chip resistor (size code: 0603) is mounted. The gap between each pattern and the IC15 pattern is the same as that of Dic15_r43. The gap (Dr44_45) between the R44 pattern and the R45 pattern is 0.6 mm, and the gap (Dr46_rn3) between the R46 pattern and the RN3 pattern is 0.9 mm. The gap (Dr45_46) between the R45 pattern and the R46 pattern is 0.7 mm.

前記Ｒ４７用パターン及びＲ４８用パターンは、図２３（Ｂ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：０６０３）が実装されるパターンである。各パターンとＩＣ１６用パターンとの間隙（Ｄic16_r47）は０．３ｍｍである。また、Ｒ４７用パターンとＲ４８用パターンとの間隙（Ｄr47_48）は０．７ｍｍである。 As shown in FIG. 23B, each of the R47 pattern and the R48 pattern is composed of two pads, and a chip resistor (size code: 0603) is mounted. A gap (Dic16_r47) between each pattern and the IC16 pattern is 0.3 mm. The gap (Dr47_48) between the R47 pattern and the R48 pattern is 0.7 mm.

《トレーニング用ボード部》
次に、トレーニング用ボード部１０ｂについて、図２４〜図２８（Ｂ）を用いて説明する。《Training board part》
Next, the training board unit 10b will be described with reference to FIGS.

このトレーニング用ボード部１０ｂは、目標とする技術レベルに応じた手はんだ付けの練習に用いられる。 This training board portion 10b is used for hand soldering practice according to a target technical level.

トレーニング用ボード部１０ｂには、図２４に示されるように、２３個のＩＣ用パターン（ＩＣ１０１用パターン〜ＩＣ１２３用パターンとする）、５個のコネクタ用パターン（ＣＮ１０１用パターン〜ＣＮ１０５用パターンとする）、５８個の抵抗用パターン（Ｒ１０１用パターン〜Ｒ１５８用パターンとする）、１０個の集合抵抗器用パターン（ＲＮ１０１用パターン〜ＲＮ１１０用パターンとする）、７個のコンデンサ用パターン（Ｃ１０１用パターン〜Ｃ１０７用パターンとする）、１０個の集合コンデンサ用パターン（ＣＡ１０１用パターン〜ＣＡ１１０用パターンとする）、１個のＬＥＤ用パターン（ＬＥＤ１０１用パターンとする）、及び１６個のテストピン用パターン（ＴＰ１０１用パターン〜ＴＰ１１６用パターンとする）、などの複数の部品用パターンが絶縁基板上に形成されている。また、トレーニング用ボード部１０ｂには、リード部品のはんだ付けを練習するためのランドを伴う複数の貫通孔が形成されている。 As shown in FIG. 24, the training board unit 10b has 23 IC patterns (IC101 pattern to IC123 pattern) and 5 connector patterns (CN101 pattern to CN105 pattern). ), 58 resistor patterns (R101 pattern to R158 pattern), 10 collective resistor patterns (RN101 pattern to RN110 pattern), 7 capacitor patterns (C101 pattern to C107 pattern), 10 collective capacitor patterns (CA101 pattern to CA110 pattern), 1 LED pattern (LED101 pattern), and 16 test pin patterns (TP101) Pattern for TP116 , A plurality of component patterns, such as are formed on an insulating substrate. The training board portion 10b is formed with a plurality of through holes with lands for practicing the soldering of the lead parts.

前記ＩＣ１０１用パターンは、図２５（Ａ）に示されるように、１６０個のパッドからなり、１６０端子（０．６５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 25A, the IC 101 pattern is composed of 160 pads, and is a pattern on which a QFP type IC having 160 terminals (0.65 mm pitch) is mounted.

前記ＩＣ１０２用パターンは、図２５（Ａ）に示されるように、ＩＣ１０１用パターンの内部に配置され、１４４個のパッドからなり、１４４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 25A, the IC 102 pattern is arranged inside the IC 101 pattern, and is composed of 144 pads on which a QFP type IC having 144 terminals (0.5 mm pitch) is mounted. It is a pattern.

前記ＩＣ１０３用パターンは、図２５（Ａ）に示されるように、ＩＣ１０２用パターンの内部に配置され、６４個のパッドからなり、６４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 25 (A), the IC 103 pattern is arranged inside the IC 102 pattern, is composed of 64 pads, and is mounted with a QFP type IC having 64 terminals (0.5 mm pitch). It is a pattern.

前記ＩＣ１０４用パターンは、ＩＣ１０１用パターンの＋Ｘ側に配置され、１６０個のパッドからなり、１６０端子（０．６５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 104 pattern is arranged on the + X side of the IC 101 pattern, is composed of 160 pads, and is a pattern on which a QFP type IC having 160 terminals (0.65 mm pitch) is mounted.

前記ＩＣ１０５用パターンは、ＩＣ１０４用パターンの内部に配置され、１４４個のパッドからなり、１４４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 105 pattern is a pattern that is arranged inside the IC 104 pattern, is composed of 144 pads, and is mounted with a 144-terminal (0.5 mm pitch) QFP-type IC.

前記ＩＣ１０６用パターンは、ＩＣ１０５用パターンの内部に配置され、６４個のパッドからなり、６４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 106 pattern is a pattern that is arranged inside the IC 105 pattern, is composed of 64 pads, and is mounted with a QFP type IC having 64 terminals (0.5 mm pitch).

前記ＩＣ１０７用パターンは、ＩＣ１０１用パターンの−Ｙ側に配置され、図２５（Ｂ）に示されるように、１７６個のパッドからなり、１７６端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 107 pattern is arranged on the −Y side of the IC 101 pattern, and as shown in FIG. 25 (B), is composed of 176 pads and is mounted with a 176 terminal (0.5 mm pitch) QFP type IC. Pattern.

前記ＩＣ１０８用パターンは、図２５（Ｂ）に示されるように、ＩＣ１０７用パターンの内部に配置され、３２個のパッドからなり、３２端子（１．２７ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 25 (B), the IC 108 pattern is arranged inside the IC 107 pattern, is composed of 32 pads, and is mounted with a 32 terminal (1.27 mm pitch) QFP type IC. It is a pattern.

前記ＩＣ１０９用パターンは、ＩＣ１０７用パターンの−Ｙ側に配置され、図２５（Ｃ）に示されるように、１４４個のパッドからなり、１４４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 The IC 109 pattern is arranged on the −Y side of the IC 107 pattern, and is composed of 144 pads as shown in FIG. 25C. A QFP type IC with 144 terminals (0.5 mm pitch) is mounted. Pattern.

前記ＩＣ１１０用パターンは、図２５（Ｃ）に示されるように、ＩＣ１０９用パターンの内部に配置され、６４個のパッドからなり、６４端子（０．５ｍｍピッチ）のＱＦＰ型のＩＣが実装されるパターンである。 As shown in FIG. 25 (C), the IC 110 pattern is arranged inside the IC 109 pattern, is composed of 64 pads, and is mounted with a QFP type IC having 64 terminals (0.5 mm pitch). It is a pattern.

前記ＩＣ１１１用パターン〜ＩＣ１１６用パターンは、図２６（Ａ）に示されるように、それぞれ、１４個のパッドからなり、１４端子（１．２７ｍｍピッチ）のＳＯＰ型のＩＣが実装されるパターンである。 As shown in FIG. 26A, each of the IC 111 pattern to the IC 116 pattern is composed of 14 pads, and is a pattern on which a 14-terminal (1.27 mm pitch) SOP type IC is mounted. .

前記ＩＣ１１７用パターン〜ＩＣ１２３用パターンは、図２６（Ａ）に示されるように、それぞれ、ＩＣ１１１用パターン〜ＩＣ１１６用パターンの−Ｙ側に配置され、２０個のパッドからなり、２０端子（０．６５ｍｍピッチ）のＳＳＯＰ型のＩＣが実装されるパターンである。 As shown in FIG. 26A, the IC117 pattern to IC123 pattern are arranged on the −Y side of the IC111 pattern to IC116 pattern, respectively, and are composed of 20 pads and 20 terminals (0. This is a pattern in which an SSOP type IC with a 65 mm pitch) is mounted.

前記ＣＮ１０１用パターンは、図２６（Ｂ）に示されるように、５０個のパッドからなり、５０端子（１列：０．５ｍｍピッチ）のＳＭＤ型のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 26 (B), the CN101 pattern is composed of 50 pads, and an SMD type connector with 50 terminals (1 row: 0.5 mm pitch) has its longitudinal direction as the X-axis direction. It is a pattern to be implemented.

前記ＣＮ１０２用パターンは、ＣＮ１０１用パターンの＋Ｘ側に配置され、ＣＮ１０１用パターンと同様に、５０個のパッドからなり、５０端子（１列：０．５ｍｍピッチ）のＳＭＤ型のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 The CN102 pattern is arranged on the + X side of the CN101 pattern. Like the CN101 pattern, the CN102 pattern is composed of 50 pads, and 50 terminals (one row: 0.5 mm pitch) of SMD connectors are arranged in the longitudinal direction. It is a pattern mounted with the direction set as the X-axis direction.

前記ＣＮ１０３用パターンは、ＣＮ１０１用パターンの−Ｙ側に配置され、図２６（Ｃ）に示されるように、２２個のパッドからなり、２２端子（１列：１．０ｍｍピッチ）のＳＭＤ型のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 The CN103 pattern is arranged on the -Y side of the CN101 pattern, and is composed of 22 pads, as shown in FIG. 26C, and 22 terminals (1 row: 1.0 mm pitch) SMD type. The connector is a pattern that is mounted with its longitudinal direction as the X-axis direction.

前記ＣＮ１０４用パターンは、ＣＮ１０３用パターンの＋Ｘ側に配置され、ＣＮ１０３用パターンと同様に、２２個のパッドからなり、２２端子（１列：１．０ｍｍピッチ）のＳＭＤ型のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 The CN104 pattern is arranged on the + X side of the CN103 pattern. Like the CN103 pattern, the CN104 pattern is composed of 22 pads, and 22 terminals (1 row: 1.0 mm pitch) of SMD connectors are arranged in the longitudinal direction. It is a pattern that is mounted with the direction as the X-axis direction.

前記ＣＮ１０５用パターンは、図２６（Ｄ）に示されるように、８０個のスルーホールからなり、８０端子（４列千鳥：２．５４ｍｍピッチ）のコネクタが、その長手方向をＸ軸方向にして実装されるパターンである。 As shown in FIG. 26 (D), the CN105 pattern is composed of 80 through-holes, and an 80-terminal (4-row zigzag: 2.54 mm pitch) connector has its longitudinal direction as the X-axis direction. The pattern to be implemented.

前記Ｒ１０１〜Ｒ１２１用パターンは、図２７（Ａ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：１６０８）が実装されるパターンである。 As shown in FIG. 27A, each of the R101 to R121 patterns is composed of two pads, and a chip resistor (size code: 1608) is mounted thereon.

前記Ｒ１２２〜Ｒ１５８用パターンは、Ｒ１０１〜Ｒ１２１用パターンの−Ｙ側に配置され、図２７（Ａ）に示されるように、それぞれ、２個のパッドからなり、チップ抵抗器（サイズコード：１００５）が実装されるパターンである。 The patterns for R122 to R158 are arranged on the −Y side of the patterns for R101 to R121, and as shown in FIG. 27A, each of the patterns is composed of two pads, and is a chip resistor (size code: 1005). Is a pattern to be implemented.

前記ＬＥＤ１０１は、Ｒ１２１用パターンの＋Ｘ側に配置され、図２７（Ａ）に示されるように、２個のパッドからなり、ＳＭＤ型のＬＥＤ（サイズコード：１６０８）が実装されるパターンである。 The LED 101 is arranged on the + X side of the R121 pattern, and as shown in FIG. 27A, is composed of two pads and is a pattern on which an SMD type LED (size code: 1608) is mounted.

前記ＲＮ１０１〜ＲＮ１１０用パターンは、Ｒ１０１用パターンの−Ｘ側に配置され、図２７（Ｂ）に示されるように、それぞれ、８個のパッドからなり、４連チップ抵抗器が実装されるパターンである。 The patterns for RN101 to RN110 are arranged on the −X side of the pattern for R101, and as shown in FIG. 27 (B), each pattern is composed of 8 pads and is a pattern in which a quadruple chip resistor is mounted. is there.

前記ＣＡ１０１〜ＣＡ１１０用パターンは、ＲＮ１０１〜ＲＮ１１０用パターンの−Ｙ側に配置され、図２７（Ｂ）に示されるように、それぞれ、８個のパッドからなり、４連チップコンデンサが実装されるパターンである。 The CA101 to CA110 patterns are arranged on the −Y side of the RN101 to RN110 patterns. As shown in FIG. 27B, each pattern is composed of 8 pads and a pattern in which a quadruple chip capacitor is mounted. It is.

前記Ｃ１０１用パターン〜Ｃ１０４用パターンは、図２７（Ｃ）に示されるように、それぞれ、２個のパッドからなり、円筒形状（直径４ｍｍ）のコンデンサが実装されるパターンである。 As shown in FIG. 27C, each of the C101 pattern to C104 pattern is composed of two pads and is a pattern on which a cylindrical capacitor (diameter 4 mm) is mounted.

前記Ｃ１０５用パターン〜Ｃ１０７用パターンは、図２８（Ａ）に示されるように、それぞれ、２個のパッドからなり、円筒形状（直径４ｍｍ）のコンデンサが実装されるパターンである。Ｃ１０６用パターン及びＣ１０７用パターンでは、各パッドはベタパターンである。 As shown in FIG. 28A, the C105 pattern to the C107 pattern are patterns each including two pads and mounting a cylindrical capacitor (diameter 4 mm). In the pattern for C106 and the pattern for C107, each pad is a solid pattern.

前記ＴＰ１０１〜ＴＰ１１６用パターンは、Ｃ１０４用パターンの＋Ｘ側に配置され、図２８（Ｂ）に示されるように、それぞれ、１個のパッドからなり、ＳＭＤ型のテストピンが実装されるパターンである。 The patterns for TP101 to TP116 are arranged on the + X side of the pattern for C104, and as shown in FIG. 28B, each pattern is composed of one pad and is mounted with SMD type test pins. .

前記複数の貫通孔は、図２９（Ａ）に示されるように、Ｘ軸方向に延びる２本の分割線によって３つの領域（Ｈ１、Ｈ２、Ｈ３）に分割されている。領域Ｈ１では、図２９（Ｂ）に示されるように、各貫通孔の内面はめっきされてなく、はんだ付けの際にこてからランドに供給される熱の放熱は少ない。領域Ｈ２では、図２９（Ｃ）に示されるように、各貫通孔の内面はめっきされており（すなわち、各貫通孔はスルーホールであり）、はんだ付けの際にこてからランドに供給される熱は、めっき層を介して裏側の面のランドにも伝わることとなる。これにより、領域Ｈ１に比べて、はんだ付けの作業性が若干低下する。領域Ｈ３では、ベタパターンが形成されている。これにより、はんだ付け部の温度上昇が大きく阻害され、領域Ｈ２に比べて、はんだ付けの作業性が更に低下する。 As shown in FIG. 29A, the plurality of through holes are divided into three regions (H1, H2, H3) by two dividing lines extending in the X-axis direction. In the region H1, as shown in FIG. 29B, the inner surface of each through-hole is not plated, and the heat radiated from the iron to the land during soldering is little. In the region H2, as shown in FIG. 29C, the inner surface of each through hole is plated (that is, each through hole is a through hole), and is supplied from the trowel to the land during soldering. This heat is also transmitted to the land on the back side through the plating layer. Thereby, compared with the area | region H1, the workability | operativity of soldering falls a little. In the region H3, a solid pattern is formed. Thereby, the temperature rise of a soldering part is inhibited greatly and the workability | operativity of soldering falls further compared with the area | region H2.

また、テスト用ボード部１０ａには、図３０に示されるように、直径３ｍｍの複数（ここでは４個）の貫通孔ＪＨが設けられている。これにより、この貫通孔ＪＨに例えばＵＬ規格のリード線を通し、該リード線と表側の部品パターン、及びリード線と裏側の部品パターンを、それぞれはんだ付けすることができる。 Further, as shown in FIG. 30, the test board portion 10a is provided with a plurality of (here, four) through holes JH having a diameter of 3 mm. Thereby, for example, a UL standard lead wire can be passed through the through hole JH, and the lead wire and the front side component pattern, and the lead wire and the back side component pattern can be soldered, respectively.

さらに、テスト用ボード部１０ａの四隅には、図３０に示されるように、直径４ｍｍの貫通孔ＣＨが設けられている。また、トレーニング用ボード部１０ｂの四隅には、図２４に示されるように、直径４ｍｍの貫通孔ＣＨが設けられている。これにより、テスト用ボード部１０ａ及びトレーニング用ボード部１０ｂを、それぞれスペーサ等を用いた所定のジグにセットすることができ、ろう付けの位置決めが容易となる。当然、プリント配線板１０を所定のジグにセットすることもできる。 Further, as shown in FIG. 30, through holes CH having a diameter of 4 mm are provided at the four corners of the test board portion 10a. Further, as shown in FIG. 24, through holes CH having a diameter of 4 mm are provided at the four corners of the training board portion 10b. Thereby, the test board part 10a and the training board part 10b can be set on predetermined jigs using spacers or the like, respectively, and positioning of brazing becomes easy. Of course, the printed wiring board 10 can also be set to a predetermined jig.

以上説明したように、本実施形態に係るプリント配線板１０によると、テスト用ボード部１０ａには、互いにピッチが異なる複数の電子部品用のパターンを含み、予め設定されている５段階の技術レベルに対応する複数の部品用パターンが形成されている。そして、複数の部品用パターンの少なくとも一部の複数の部品用パターンは、はんだ付けの際にこてからはんだ付け部に供給される熱の分散を促進する分散用パターンが付加された部品用パターン、及びはんだ付けの際のこての姿勢が既に実装されている電子部品によって制限されるように配置された部品用パターンである。これにより、作業者の手はんだ付けに関する技術レベルを客観的に正しく評価することが可能となる。 As described above, according to the printed wiring board 10 according to the present embodiment, the test board unit 10a includes patterns for a plurality of electronic components having different pitches from each other, and has five preset technical levels. A plurality of component patterns corresponding to is formed. A plurality of component patterns, at least a part of the plurality of component patterns, is a component pattern to which a dispersion pattern that promotes dispersion of heat supplied from the trowel to the soldering portion is added. , And a component pattern arranged so that the posture of the trowel at the time of soldering is limited by the already mounted electronic component. Thereby, it becomes possible to objectively and correctly evaluate the technical level related to the manual soldering of the operator.

また、プリント配線板１０は、各技術レベルに対応する複数の部品用パターンが形成されているトレーニング用ボード部１０ｂを有している。これにより、作業者は、目標とする技術レベルに応じた練習を行うことができる。換言すれば、必要な技術を効果的に習得することが可能となる。 The printed wiring board 10 has a training board portion 10b in which a plurality of component patterns corresponding to each technical level are formed. Thereby, the operator can practice according to the target technical level. In other words, it becomes possible to effectively acquire the necessary technology.

また、プリント配線板１０の長辺の中央にそれぞれ切り欠き（Ｖカット）が形成されているので、プリント配線板１０をテスト用ボード部１０ａとトレーニング用ボード部１０ｂとに容易に分割することができる。 Further, since a notch (V cut) is formed in the center of the long side of the printed wiring board 10, the printed wiring board 10 can be easily divided into the test board portion 10a and the training board portion 10b. it can.

また、トレーニング用ボード部１０ｂでは、大きな電子部品用のパターンの内側に、小さな電子部品用のパターンが配置されているため、領域を広くすることなく、多くの種類のパターンを形成することが可能となる。 Further, in the training board portion 10b, since the pattern for the small electronic component is arranged inside the pattern for the large electronic component, it is possible to form many types of patterns without increasing the area. It becomes.

また、トレーニング用ボード部１０ｂには、ランドを伴う複数の貫通孔が形成され、その一部はスルーホールである。また、トレーニング用ボード部１０ｂにはベタパターンが形成され、複数の貫通孔の少なくとも一部が、ベタパターンの領域に形成されている。これにより、目標とする技術レベルに応じたリード部品の手はんだ付けの練習を行うことができる。 The training board portion 10b is formed with a plurality of through holes with lands, some of which are through holes. In addition, a solid pattern is formed on the training board portion 10b, and at least a part of the plurality of through holes is formed in the region of the solid pattern. As a result, it is possible to practice manual soldering of lead components according to the target technical level.

また、上記実施形態における各寸法の公差は±０．１ｍｍである。 Moreover, the tolerance of each dimension in the said embodiment is +/- 0.1mm.

なお、上記実施形態において、一例として図３１に示されるように、Ｒ４３用パターン及びＲ４４用パターンは、それぞれに実装される抵抗器の向きが互いに直交するように配置されても良い。 In the above-described embodiment, as shown in FIG. 31 as an example, the R43 pattern and the R44 pattern may be arranged so that the directions of the resistors mounted on them are orthogonal to each other.

また、上記実施形態において、一例として図３１に示されるように、Ｒ４５用パターン及びＲ４６用パターンは、それぞれに実装される抵抗器の向きが互いに直交するように配置されても良い。 Moreover, in the said embodiment, as FIG. 31 shows as an example, the pattern for R45 and the pattern for R46 may be arrange | positioned so that the direction of the resistor mounted in each may orthogonally cross.

また、上記実施形態において、一例として図３１に示されるように、ＲＮ３用パターン及びＲＮ４用パターンは、それぞれに実装される４連チップ抵抗器の向きが互いに直交するように配置されても良い。 Moreover, in the said embodiment, as FIG. 31 shows as an example, the pattern for RN3 and the pattern for RN4 may be arrange | positioned so that the direction of the quadruple chip resistor mounted in each may orthogonally cross.

また、前記トレーニング用ボード部１０ｂの領域Ｈ１及びＨ２において、一例として図３２（Ａ）に示されるように、ランド同士が１つの方向（図３２（Ａ）ではＸ軸方向）に互いに導体接続されていても良い。これにより、それぞれの領域での作業性を低下させることができる。さらに、一例として図３２（Ｂ）に示されるように、ランド同士が２つの方向（図３２（Ｂ）ではＸ軸方向及びＹ軸方向）に互いに導体接続されていても良い。これにより、それぞれの領域での作業性をさらに低下させることができる。 Further, in the areas H1 and H2 of the training board portion 10b, as shown in FIG. 32A as an example, the lands are connected to each other in one direction (X-axis direction in FIG. 32A). May be. Thereby, workability | operativity in each area | region can be reduced. Furthermore, as an example, as illustrated in FIG. 32B, the lands may be connected to each other in two directions (the X-axis direction and the Y-axis direction in FIG. 32B). Thereby, workability | operativity in each area | region can further be reduced.

また、上記実施形態では、技術レベルを５段階で評価する場合について説明したが、これに限定するものではない。 Moreover, although the said embodiment demonstrated the case where a technical level was evaluated in five steps, it is not limited to this.

また、上記実施形態では、プリント配線板１０をテスト用ボード部１０ａとトレーニング用ボード部１０ｂとに容易に分割できるように、プリント配線板１０の長辺の中央にそれぞれ切り欠き（Ｖカット）が形成されている場合について説明したが、前記切り欠きに代えてあるいは前記切り欠きとともに、Ｙ軸方向に延びるミシン目がプリント配線板１０の中央に形成されても良い。 Moreover, in the said embodiment, a notch (V cut) is each provided in the center of the long side of the printed wiring board 10 so that the printed wiring board 10 can be divided | segmented into the test board part 10a and the training board part 10b easily. Although the case where it is formed has been described, a perforation extending in the Y-axis direction may be formed at the center of the printed wiring board 10 instead of or together with the notch.

また、上記実施形態において、前記各部品用パターンの近傍に、前記５段階の技術レベルのうち対応する技術レベルを示す情報が印刷されていても良い。そして、この場合に、技術レベルを示す情報を技術レベル毎に互いに異なる色で印刷しても良い。 In the above embodiment, information indicating a corresponding technical level among the five technical levels may be printed in the vicinity of each component pattern. In this case, information indicating the technical level may be printed in different colors for each technical level.

また、上記実施形態において、対応する技術レベルが互いに異なる部品用パターンの間にミシン目を形成しても良い。 In the above embodiment, perforations may be formed between component patterns having different technical levels.

また、上記実施形態における各寸法は一例であり、これらに限定されるものではない。要するに、技術レベルに応じた難易度を有していれば良い。 Moreover, each dimension in the said embodiment is an example, and is not limited to these. In short, what is necessary is just to have the difficulty according to a technical level.

また、上記実施形態における各部品パターンは一例であり、例えばテスト時間が短い場合には、各部品パターンの一部が含まれなくても良い。さらに、上記実施形態における各部品パターンの一部を上記実施形態と異なる部品パターンと置き換えても良い。 Moreover, each component pattern in the said embodiment is an example, For example, when test time is short, a part of each component pattern does not need to be included. Furthermore, a part of each component pattern in the above embodiment may be replaced with a component pattern different from that in the above embodiment.

また、上記実施形態では、プリント配線板の大きさが３００ｍｍ×１４０ｍｍの場合について説明したが、これに限定されるものではない。 Moreover, although the said embodiment demonstrated the case where the magnitude | size of a printed wiring board was 300 mm x 140 mm, it is not limited to this.

また、上記実施形態では、テスト用ボード部１０ａ及びトレーニング用ボード部１０ｂが、互いに同じ大きさである場合について説明したが、これに限定されるものではない。 Moreover, although the said embodiment demonstrated the case where the board part 10a for a test and the board part 10b for training were mutually the same magnitude | sizes, it is not limited to this.

以上説明したように、本発明のプリント配線板によれば、作業者の手はんだ付けに関する技術レベルを客観的に正しく評価するのに適している。 As described above, according to the printed wiring board of the present invention, it is suitable for objectively and correctly evaluating the technical level related to the manual soldering of the operator.

１０…プリント配線板、１０ａ…テスト用ボード部、１０ｂ…トレーニング用ボード部（練習領域）。 10 ... printed wiring board, 10a ... test board, 10b ... training board (practice area).

特開２００４−１７１０２号公報JP 2004-17102 A

Claims

In the printed wiring board used for the technical evaluation of workers related to soldering by hand using a trowel, the conductor pattern is formed on the insulating substrate,
The conductor pattern individually has a plurality of component patterns corresponding to a plurality of technology levels including a first technology level and a second technology level higher than the first technology level,
The plurality of component patterns corresponding to the second technical level include a component pattern to which a dispersion pattern for dispersing heat supplied from the trowel to the soldering portion during soldering is added, and the first pattern Including a component pattern that prevents insertion of the iron from at least one side in at least one direction when the component is already mounted on a plurality of component patterns corresponding to one technical level. Printed wiring board.

The plurality of component patterns corresponding to the first technical level are component patterns on which lead components are mounted, and the plurality of component patterns corresponding to the second technical level are mounted with surface mount components. The printed wiring board according to claim 1, wherein the printed wiring board is a component pattern.

The plurality of component patterns corresponding to the second technical level have at least one component pattern corresponding to the first technical level with soldering portions at intervals of about 3.5 mm in the one direction. The printed wiring board according to claim 1, further comprising a component pattern adjacent to the printed circuit board.

The plurality of component patterns corresponding to the second technical level are arranged in a region where the soldering portion is sandwiched by at least two component patterns corresponding to the first technical level with respect to the one direction. The printed wiring board according to claim 1, further comprising a part pattern.

The plurality of component patterns corresponding to the second technical level are arranged in a region where the soldering portion is sandwiched between at least two component patterns corresponding to the first technical level in the first direction. The printed wiring board according to claim 1, further comprising at least two component patterns arranged along a second direction orthogonal to the first direction.

The at least two component patterns arranged along the second direction are three component patterns, and the dispersion pattern is added to the central component pattern of the three component patterns. The printed wiring board according to claim 5.

The plurality of technology levels includes a third technology level higher than the second technology level,
The plurality of component patterns corresponding to the third technical level include a component pattern to which a dispersion pattern for dispersing heat supplied from the trowel to the soldering portion is added during soldering, and soldering The portion includes a component pattern disposed at a distance of approximately 1 mm in at least one component pattern corresponding to at least one of the first technical level and the second technical level with respect to one direction. The printed wiring board as described in any one of Claims 1-6 to do.

The plurality of technology levels includes a fourth technology level higher than the third technology level,
The plurality of component patterns corresponding to the fourth technical level include a component pattern on which a QFP-type component having a plurality of terminals with a pitch of 0.5 mm is mounted. Printed wiring board.

The plurality of technology levels includes a fifth technology level higher than the fourth technology level,
The plurality of component patterns corresponding to the fifth technical level include a component pattern to which a dispersion pattern for dispersing heat supplied from the trowel to the soldering portion during soldering is added, and soldering The component includes a component pattern arranged approximately 0.3 mm away from at least one component pattern corresponding to at least one of the first technical level to the fourth technical level with respect to one direction. The printed wiring board according to claim 8, wherein

The printed wiring board according to claim 1, wherein the same conductor pattern is formed on both surfaces of the insulating substrate.

The printed wiring board according to any one of claims 1 to 10, wherein information indicating a corresponding technical level among the plurality of technical levels is printed in the vicinity of each of the component patterns.

12. The printed wiring board according to claim 11, wherein the information indicating the technical level is printed in a different color for each technical level.

The printed wiring board according to any one of claims 1 to 12, wherein perforations are formed between component patterns having different technical levels.

The printed wiring according to any one of claims 1 to 13, further comprising a practice area on the insulating substrate where a manual soldering practice using a trowel is possible. Board.

The printed wiring board according to claim 14, wherein a V-cut or a perforation that allows the practice area to be separated is formed on the insulating substrate.

A plurality of component patterns for mounting a plurality of electronic components of different sizes by soldering are formed in the practice area, and a pattern for small electronic components is arranged inside the pattern for large electronic components The printed wiring board according to claim 14, wherein the printed wiring board is formed.

The printed wiring board according to claim 14, wherein a plurality of through holes each having a land are formed in the practice area.

The printed wiring board according to claim 17, wherein at least some of the plurality of through holes are through holes.

19. The printed wiring board according to claim 17, wherein at least some of the plurality of through-holes are conductively connected to each other in one direction on at least one surface of the insulating substrate.

19. The printed wiring according to claim 17, wherein at least a part of the plurality of through-holes are conductor-connected to lands in two different directions on at least one surface of the insulating substrate. Board.

A solid pattern is further formed in the practice area,
The printed wiring board according to claim 19 or 20, wherein at least some of the plurality of through holes are formed in a region of the solid pattern.