JP2010268406A - デシリアライザ - Google Patents

Abstract

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。
【選択図】図１

Description

本発明は、デシリアライザに関する。

近年、ディスプレイ、カメラ、複写機、プリンタ、医療機器、通信機器などの様々な機器において大容量のデータが扱われるようになり、パラレルデータによるデータ転送方式が採用されるようになった。もっとも、パラレルデータによるデータ転送方式は、多ビットのデータをパラレルに処理するものであり、転送効率が向上する一方で、信号ラインを増やさなければならないといった制約もある。このため、一般的には、パラレルデータをシリアルデータに変換し、あるいはシリアルデータをパラレルデータに変換して送受信するＳＥＲＤＥＳ（SERializer／DESerializer）が併用される。

ＳＥＲＤＥＳによるデータ転送方式には、クロックに関する方式として主に３つの方式がある。データとは別にクロックを併走させる「チャネルリンクＳＥＲＤＥＳ」、クロックをシリアルデータに埋め込む「エンベデット・クロックＳＥＲＤＥＳ」、８ビットのパラレルデータを１０ビットのシリアルデータにコード変換する「８ｂ１０ｂＳＥＲＤＥＳ」である。「８ｂ１０ｂＳＥＲＤＥＳ」は、コード変換によって特定回数の信号遷移を保障することでクロックを復元する。

上記した３つの方式の内、「エンベデット・クロックＳＥＲＤＥＳ」および「８ｂ１０ｂＳＥＲＤＥＳ」のデシリアライザは、クロックの復元同期を行うＣＤＲ（Clock Data Recovery）回路として、ＰＬＬ（Phase Locked Loop）回路を用いている（例えば、図５の「ＰＬＬ部」を参照）。また、ＰＬＬ回路は、図６や図７に示すように、クロックを復元する。図５〜図７は、従来技術を説明するための図である。

なお、従来、ＳＥＲＤＥＳによるデータ転送方式に関連して、差動クロック位相の正負信号を調整する技術や、パラレルデータへの変換後に遅延量を調整する技術などが開示されている。

特開２００４−２９７４０４号公報 特開２００５−３３７０１号公報

しかしながら、上記した従来の技術では、クロックの同期のためにＰＬＬ回路を用いなければならず、実装上の制約が大きくなってしまうという課題があった。

具体的には、例えば、装置が多数のＳＥＲＤＥＳ回線を備えたとする。ＦＰＧＡ（Field Programmable Gate Array）などのＡＳＩＣ（Application Specific Integrated Circuit）内にデシリアライザを搭載しようとしても、ＰＬＬ回路の数は有限であり、ＰＬＬ回路が足りないといったリソース不足が発生する。すると、例えば図８に示すように、専用ＩＣ（Integrated Circuit）や専用ＬＳＩ（Large Scale Integration）をＳＥＲＤＥＳ回線の回線数に応じて搭載することになるが、消費電力が増大し、実装面積も増大してしまう。

また、パラレルデータを受信する側となるＡＳＩＣにおいて、パラレルインタフェースを圧迫することにもなり、パラレルインタフェースの多い部品を採用するとなれば、コストにも影響がある。さらに、パラレルインタフェースのパターンがプリント板に多く配線されることになり、プリント板の配線層数も増大してしまう。なお、差動クロック位相の正負信号を調整する技術や遅延量を調整する技術は、上記した課題を解決するものではない。

開示の技術は、上記に鑑みてなされたものであって、ＰＬＬ回路を用いずにクロックを同期させることが可能なデシリアライザを提供することを目的とする。

本願の開示するデシリアライザは、一つの態様において、入力されたシリアルデータを段階的に遅延させることで異なる位相のシリアルデータを複数生成する異位相データ生成部を備えたことを特徴とする。また、デシリアライザは、前記異位相データ生成部によって生成された複数のシリアルデータそれぞれの位相と、発振器によって発振されたクロックの位相とを比較する位相比較部を備えたことを特徴とする。また、デシリアライザは、前記位相比較部による比較結果に基づいて、前記発振器によって発振されたクロックとの同期に適したシリアルデータを選択するデータ選択部を備えたことを特徴とする。

本願の開示するデシリアライザの一つの態様によれば、ＰＬＬ回路を用いずにクロックを同期させることが可能になるという効果を奏する。

図１は、実施例１に係るデシリアライザの構成を示すブロック図である。 図２は、実施例１におけるクロック同期部の構成を示すブロック図である。 図３は、データ位相コントロール部を説明するための図である。 図４は、実施例１におけるデータ位相コントロール処理を示すフローチャートである。 図５は、従来技術を説明するための図である。 図６は、従来技術を説明するための図である。 図７は、従来技術を説明するための図である。 図８は、従来技術を説明するための図である。

以下に、本願の開示するデシリアライザの実施例を図面に基づいて詳細に説明する。なお、本実施例により本発明が限定されるものではない。

［実施例１に係るデシリアライザの構成］
まず、図１〜図３を用いて、実施例１に係るデシリアライザの構成を説明する。図１は、実施例１に係るデシリアライザの構成を示すブロック図である。なお、実施例１においては、装置が多数のＳＥＲＤＥＳ回線を備えた場合を説明するが、これに限られるものではなく、ＳＥＲＤＥＳ回線が単数である場合にも同様に適用することができる。

実施例１に係るデシリアライザは、後述するように、ＰＬＬ回路を用いずにクロックを同期させるものである。このため、実施例１におけるＡＳＩＣは、図１に示すように、クロック同期の機能を有するデシリアライザ部１をＡＳＩＣ内に搭載する。このように、ＡＳＩＣ内にデシリアライザ部１を搭載する場合には、専用ＩＣや専用ＬＳＩをＳＥＲＤＥＳ回線の回線数に応じて搭載する必要がなくなるので、消費電力や実装面積、インタフェース、コスト、プリント板の配線層数などの増大が解消される。もっとも、ＡＳＩＣの外部にＬＶＤＳ（Low Voltage Differential Signaling）変換部３とクロック同期部１０、ならびに発振器２を搭載する構成を採用することもできる。

また、図８に示した従来技術のデシリアライザと比較すると明らかなように、実施例１におけるデシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。なお、実施例１における発振器２は、デシリアライザ部１に外付けされている。本図では、発振器２を外付けしているが、デシリアライザ部１内に搭載する構成を採用することもできる。

以下、図１に示す各部の機能を説明する。

発振器２は、クロック同期部１０と接続され、クロックを発振する。

ＬＶＤＳ変換部３は、シリアライザ側の伝送路とクロック同期部１０と接続される。ＬＶＤＳ変換部３は、ＬＶＤＳレベルに変換されたシリアルデータの入力を伝送路から受け付け、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルもしくはＴＴＬ（Transistor Transistor Logic）レベルに変換し、クロック同期部１０に出力する。

シリアルパラレル変換部４は、クロック同期部１０とデータラッチ部５とシリアルパラレル制御部６と接続される。シリアルパラレル変換部４は、クロックと同期されたシリアルデータの入力をクロック同期部１０から受け付け、シリアルデータと同期されたクロックの入力をシリアルパラレル制御部６から受け付ける。また、シリアルパラレル変換部４は、シリアルデータをクロックによってシフトレジスタにラッチし、シリアルパラレル制御部６の制御によってパラレルデータへ変換し、データラッチ部５に出力する。

データラッチ部５は、シリアルパラレル変換部４とシリアルパラレル制御部６と接続され、パラレルデータの入力をシリアルパラレル変換部４から受け付け、シリアルパラレル制御部６からの制御によってパラレルデータをラッチし、出力する。

シリアルパラレル制御部６は、クロックデータリカバリ部７とシリアルパラレル変換部４とデータラッチ部５と接続される。シリアルパラレル制御部６は、クロックデータリカバリ部７と合わせ、シリアルパラレル変換部４のシフトレジスタに展開されたデータから先頭データを確認し、パラレルデータに変換する制御をシリアルパラレル変換部４に対しておこなう。また、データラッチ部５に送られたパラレルデータのラッチタイミングを生成し、データラッチ部５に出力する。

クロックデータリカバリ部７は、クロック同期部１０とシリアルパラレル制御部６と接続される。クロックデータリカバリ部７は、シリアルパラレル制御部６経由で、シリアルパラレル変換部４のシフトレジスタにラッチされたデータより先頭データを見つけ出し、データの復号化を行う。

クロック同期部１０は、発振器２とＬＶＤＳ変換部３とクロックデータリカバリ部７とシリアルパラレル変換部４と接続される。クロック同期部１０は、ＣＭＯＳレベルもしくはＴＴＬレベルに変換されたシリアルデータの入力をＬＶＤＳ変換部３から受け付ける。また、クロック同期部１０は、クロックを発振器２から受け付け、シリアルデータと同期されたクロックをクロックデータリカバリ部７に出力するとともに、クロックと同期されたシリアルデータをシリアルパラレル変換部４に出力する。

ここで、図２および図３を用いて、クロック同期部１０の構成を詳細に説明する。図２は、実施例１におけるクロック同期部の構成を説明するための図であり、図３は、データ位相コントロール部を説明するための図である。

図２に示すように、クロック同期部１０は、シリアルデータ遅延部１１と、１：８セレクタ部１２と、データ位相コントロール部１３と、１：２セレクタ部１４と、Ｄ−ＦＦ（Delay−FlipFlop）部１５とを備える。

シリアルデータ遅延部１１は、ＬＶＤＳ変換部３と１：８セレクタ部１２とデータ位相コントロール部１３と接続される。具体的には、シリアルデータ遅延部１１は、ＣＭＯＳレベルもしくはＴＴＬレベルに変換されたシリアルデータの入力をＬＶＤＳ変換部３から受け付け、シリアルデータを段階的に遅延させることで異なる位相のシリアルデータを複数生成する。また、シリアルデータ遅延部１１は、生成した複数のシリアルデータを１：８セレクタ部１２とデータ位相コントロール部１３とに出力する。

具体的には、シリアルデータ遅延部１１は、遅延させないシリアルデータをそのまま伝送する線と幾種類かの遅延線とによって、シリアルデータの１ビット分を例えば８分割し、位相の異なる８つのデータ（Ｄ０、Ｄ１、・・・、Ｄ７）を生成する。なお、実施例１においては、遅延線によってシリアルデータを段階的に遅延させる手法を説明したが、これに限られるものではなく、例えばバッファなどの半導体素子を用いることで遅延させてもよい。

また、実施例１においては、分割比として８分割を例に説明する。これは、データの同期を取るために、データの送信周波数の８倍以上周波数でサンプリングを行って同期をとるという考え方から採用するものであるが、これに限られるものではなく、８分割よりも少ない分割比であっても、あるいは多い分割比であってもよい。少ない分割比である場合、例えば４分割である場合には、１／４位相分ずれない限り同期外れと判定されないため、精度は低下してしまう。一方、多い分割比である場合には、その分、精度は向上する。

１：８セレクタ部１２は、シリアルデータ遅延部１１とデータ位相コントロール部１３とＤ−ＦＦ部１５と接続される。具体的には、１：８セレクタ部１２は、位相の異なる８つのデータの入力をシリアルデータ遅延部１１から受け付け、また、どの位相のシリアルデータを選択すべきであるかを指示する１：８セレクト信号の入力をデータ位相コントロール部１３から受け付ける。また、１：８セレクタ部１２は、１：８セレクト信号によって指示された位相のシリアルデータを選択し、Ｄ−ＦＦ部１５に出力する。

データ位相コントロール部１３は、発振器２とシリアルデータ遅延部１１と１：８セレクタ部１２と１：２セレクタ部１４と接続される。具体的には、データ位相コントロール部１３は、クロックの入力を発振器２から受け付け、位相の異なる８つのシリアルデータの入力をシリアルデータ遅延部１１から受け付ける。また、データ位相コントロール部１３は、位相の異なる８つのシリアルデータの内、どの位相のシリアルデータを選択すべきであるかを指示する１：８セレクト信号を生成し、１：８セレクタ部１２に出力する。また、データ位相コントロール部１３は、正位相のクロックと正位相のクロックを反転させた逆位相のクロックとのどちらのクロックを選択すべきであるかを指示するクロックセレクト信号を生成し、１：２セレクタ部１４に出力する。

ここで、データ位相コントロール部１３による処理について、図３を用いて説明する。まず、図３の（Ａ）は、シリアルデータ遅延部１１によって生成された位相の異なる８つのシリアルデータ（Ｄ０、Ｄ１、・・・、Ｄ７）を例示するものである。また、図３の（Ｂ）は、正位相のクロック（受信クロック）を点線で例示し、逆位相のクロック（反転クロック）を実線で例示するものである。

ところで、データ位相コントロール部１３は、シリアルデータ遅延部１１によって生成された８つのシリアルデータそれぞれの位相と、受信クロックあるいは反転クロックそれぞれの位相とを比較し、比較結果に基づいて、クロックの同期に適したシリアルデータを選択する。この時、実施例１におけるデータ位相コントロール部１３は、受信クロックあるいは反転クロックの位相がＬ（Low）からＨ（High）に変位するタイミングがシリアルデータの中心（１ビットの１／２τ程度）になるようなクロックとシリアルデータとの組合せを選択する。すなわち、データ位相コントロール部１３は、どのシリアルデータのところで受信クロックあるいは反転クロックの立ち上がりが入ってくるかをみている。

例えば、図３の（Ｂ）に示すクロックの場合、受信クロックあるいは反転クロックの位相がＬからＨに変位するタイミング（位相変化点）は、「２」および「６」である。

また、（Ｃ）に示す組合せでは、反転クロックとシリアルデータＤ２との組合せを選択している。この組合せにおいては、図３の（Ｃ）に示すように、シリアルデータＤ２の中心あたりに反転クロックの位相変化点が位置している。また、（Ｄ）に示す組合せでは、受信クロックとシリアルデータＤ０との組合せを選択している。この組合せにおいては、図３の（Ｄ）に示すように、シリアルデータＤ０の中心あたりに受信クロックの位相変化点が位置している。

なお、実施例１においては、受信クロックあるいは反転クロックの位相がＬからＨに変位するタイミングがシリアルデータの中心になるようなクロックとシリアルデータとの組合せを選択する手法を説明したが、これに限られるものではない。対象となるデバイスのＳＥＴＵＰ／ＨＯＬＤのタイミングに問題がなければ、必ずしも中心を選択する手法でなくてもよい。すなわち、Ｄ−ＦＦ部１５が所定のシリアルデータを所定のクロックにてラッチし、クロック同期を行ってクロックに同期されたシリアルデータを出力するタイミングに十分なマージンを持てるのであれば、必ずしも中心を選択する手法でなくてもよいということになる。

１：２セレクタ部１４は、発振器２とＤ−ＦＦ部１５と接続される。具体的には、１：２セレクタ部１４は、クロックの入力を発振器２から受け付け、正位相のクロックと逆位相のクロックとを生成する。また、１：２セレクタ部１４は、正位相のクロックと逆位相のクロックとのどちらのクロックを選択すべきであるかを指示するクロックセレクト信号の入力をデータ位相コントロール部１３から受け付ける。また、１：２セレクタ部１４は、クロックセレクト信号によって指示されたクロックを選択し、シリアルデータと同期されたクロック（同期クロック）としてクロックデータリカバリ部７に出力する。

Ｄ−ＦＦ部１５は、１：８セレクタ部１２と１：２セレクタ部１４とシリアルパラレル変換部４と接続される。具体的には、Ｄ−ＦＦ部１５は、クロックとの同期に適したシリアルデータの入力を１：８セレクタ部１２から受け付け、シリアルデータとの同期に適したクロックの入力を１：２セレクタ部１４から受け付ける。また、Ｄ−ＦＦ部１５は、受け付けたシリアルデータを、受け付けたクロックにてラッチし、クロック同期を行って、クロックに同期されたシリアルデータをシリアルパラレル変換部４に出力する。

［実施例１におけるデータ位相コントロール部による処理手順］
さて、上記したデータ位相コントロール部１３による処理は、ワイヤードロジックによるハードウェアとして実現してもよいし、ＣＰＵ（Central Processing Unit）にて解析実行されるプログラムとして実行してもよい。図４を用いて、データ位相コントロール部１３による処理がプログラムとして実行される場合について説明する。図４は、実施例１におけるデータ位相コントロール処理を示すフローチャートである。

図４に示すように、データ位相コントロール部１３は、発振器２から入力を受け付けたクロック（受信クロック）について、位相変化点を検出したか否かを判定している（ステップＳ１０１）。

例えば、データ位相コントロール部１３は、シリアルデータ遅延部１１から受け付けた位相の異なる８つのデータのエッジを用い、位相変化点を検出する。例えば、データ位相コントロール部１３は、シリアルデータＤ１のエッジでクロックを確認した場合に位相が「Ｌ」で、シリアルデータＤ２のエッジで確認した場合に「Ｈ」であれば、シリアルデータＤ１とシリアルデータＤ２との間に位相変化点を検出する。なお、データ位相コントロール部１３は、受信クロックのみを用いて反転クロックの位相変化点も検出するので、「Ｌ」から「Ｈ」に変位する場合のみならず、「Ｈ」から「Ｌ」に変位する場合も検出する。

位相変化点を検出していない場合には（ステップＳ１０１否定）、データ位相コントロール部１３は、位相変化点を検出したか否かを判定する処理に戻る。一方、位相変化点を検出した場合には（ステップＳ１０１肯定）、データ位相コントロール部１３は、受信クロックあるいは反転クロックの位相変化点がシリアルデータの中心になるようなシリアルデータおよびクロックの組合せを選択する（ステップＳ１０２）。

そして、データ位相コントロール部１３は、ステップＳ１０２において選択したシリアルデータおよびクロックの組合せについて、セレクト信号を生成し、１：８セレクタ部１２に出力する（ステップＳ１０３）。具体的には、データ位相コントロール部１３は、どの位相のシリアルデータを選択すべきであるかを指示する１：８セレクト信号を生成し、受信クロックと反転クロックとのどちらのクロックを選択すべきであるかを指示するクロックセレクト信号を生成する。データ位相コントロール部１３は、シリアルデータに対して受信クロックの立ち下がり（「Ｈ」から「Ｌ」への変位）が最適な場合は反転クロックを選択するクロックセレクト信号を生成し、受信クロックの立ち上がり（「Ｌ」から「Ｈ」への変位）が最適な場合は、受信クロックを選択するクロックセレクト信号を生成する。

ここで、実施例１においては、データ位相コントロール部１３による処理がプログラムとして実行される場合を想定するので、データ位相コントロール部１３は、一旦選択した組合せを維持し、同期外れや位相ずれを検出した場合にのみ、選択をやり直す。

すなわち、データ位相コントロール部１３は、同期外れおよび位相ずれを確認し（ステップＳ１０４）、同期外れを検出した場合には（ステップＳ１０５肯定）、ステップＳ１０１の処理に戻る。同期外れの検出について具体的に説明すると、ＳＥＲＤＥＳの特性上、シリアルデータ内には、クロック復元のため規定数以内にデータレベルの変位が発生するはずである。このため、データ位相コントロール部１３は、シリアルデータが規定数以上「Ｈ」のまま、あるいは「Ｌ」のまま連続して入力され、データレベルの変位がなかった場合に、同期外れを検出する。

一方、検出していない場合には（ステップＳ１０５否定）、続いて、データ位相コントロール部１３は、位相ずれを検出したか否かを判定する（ステップＳ１０６）。位相ずれの検出について具体的に説明すると、データ位相コントロール部１３は、受信クロックの位相変化点とシリアルデータとの関係が変化した（崩れた）か否かで検出する。すなわち、データ位相コントロール部１３は、位相の異なる８つのシリアルデータそれぞれのエッジでクロックを確認する。例えば、それまでシリアルデータＤ１とシリアルデータＤ２との間に位相変化点を検出していたのに、シリアルデータＤ２とシリアルデータＤ３との間で位相変化点を検出するようになった場合に、位相ずれを検出する。

位相ずれを検出した場合には（ステップＳ１０６肯定）、データ位相コントロール部１３は、位相補正のため、シリアルデータを選択し直し、１：８セレクト信号を生成し直して（ステップＳ１０７）、ステップＳ１０４に戻る。また、ステップＳ１０７において位相ずれを検出していない場合には（ステップＳ１０６否定）、データ位相コントロール部１３は、ステップＳ１０４に戻る。

なお、データ位相コントロール部１３による処理がハードウェアとして実現される場合には、データ位相コントロール部１３は、例えば、シリアルデータを受信するごとに、その都度、シリアルデータおよびクロックを選択し、セレクト信号を生成する。

［実施例１の効果］
上記してきたように、実施例１に係るデシリアライザ部１によれば、クロック同期部１０が、入力されたシリアルデータを段階的に遅延させることで異なる位相のシリアルデータを複数生成する。次に、クロック同期部１０は、生成された複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。

このようなことから、実施例１によれば、ＰＬＬ回路を用いずにクロックを同期させることが可能になる。すなわち、従来のデシリアライザは、データから抽出したクロックをＰＬＬ回路で復元する手法を用いていた。言い換えると、デシリアライザは、ＰＬＬ回路を備えることが必須となっていた。この場合には、例えば、装置が多数のＳＥＲＤＥＳ回線を備えると、ＦＰＧＡなどのＡＳＩＣ内にデシリアライザを搭載しようとしても、ＰＬＬ回路の数は有限であり、ＰＬＬ回路が足りないといったリソース不足が発生していた。

一方、実施例１によれば、デシリアライザは、データを段階的に遅延させて異位相データを複数生成し、それぞれを発振器のクロック位相と比較して、同期に適したデータを選択するので、ＰＬＬ回路を用いる必要がない。この結果、例えば、装置が多数のＳＥＲＤＥＳ回線を備えたとしても、ＰＬＬ回路の数といった制約がなくなり、ＦＰＧＡなどのＡＳＩＣ内にデシリアライザを搭載することが可能になる。

また、デシリアライザがＡＳＩＣ内に搭載されると、ＡＳＩＣへのデータ入力はパラレルデータ入力ではなくシリアルデータ入力となる。この結果、専用ＩＣや専用ＬＳＩをＳＥＲＤＥＳ回線の回線数に応じて搭載する必要がなくなるので、消費電力や実装面積、インタフェース、コスト、プリント板の配線層数などの増大も解消される。

また、実施例１におけるクロック同期部１０は、クロックの位相として、発振器２によって発振された正位相のクロックと、正位相のクロックを反転させた逆位相のクロックとを用いる。例えば、正位相のクロックのみを用いる手法では、クロックの位相が合わない場合があり得るが、２種類のクロックを準備し、いずれかを選択する手法をとることで、より効率的にクロックを選択することが可能になる。

［他の実施例］
さて、これまで本発明の実施例１について説明してきたが、本発明は上述した実施例１以外にも、種々の異なる形態にて実施されてよいものである。

具体的には、上記文書中や図面中で示した処理手順（図４など）、具体的名称（図１、図２など）、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示（図１、図２など）の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

以上の各実施例を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）入力されたシリアルデータを段階的に遅延させることで異なる位相のシリアルデータを複数生成する異位相データ生成部と、
前記異位相データ生成部によって生成された複数のシリアルデータそれぞれの位相と、発振器によって発振されたクロックの位相とを比較する位相比較部と、
前記位相比較部による比較結果に基づいて、前記発振器によって発振されたクロックとの同期に適したシリアルデータを選択するデータ選択部と
を備えたことを特徴とするデシリアライザ。

（付記２）前記位相比較部は、前記クロックの位相として、前記発振器によって発振された正位相のクロックと、当該正位相のクロックを反転させた逆位相のクロックとを用いることを特徴とする付記１に記載のデシリアライザ。

（付記３）前記異位相データ生成部は、遅延器もしくはバッファを用いることで、前記シリアルデータを段階的に遅延させることを特徴とする付記１または２に記載のデシリアライザ。

（付記４）前記異位相データ生成部と前記位相比較部と前記データ選択部とが、ＡＳＩＣ内に搭載されることを特徴とする付記１〜３のいずれか一つに記載のデシリアライザ。

（付記５）前記発振器が、前記デシリアライザに外付けされることを特徴とする付記１〜４のいずれか一つに記載のデシリアライザ。

１ デシリアライザ部
２ 発振器
３ ＬＶＤＳ変換部
４ シリアルパラレル変換部
５ データラッチ部
６ シリアルパラレル制御部
７ クロックデータリカバリ部
１０ クロック同期部
１１ シリアルデータ遅延部
１２ １：８セレクタ部
１３ データ位相コントロール部
１４ １：２セレクタ部
１５ Ｄ−ＦＦ部

Claims (3)

1. 入力されたシリアルデータを段階的に遅延させることで異なる位相のシリアルデータを複数生成する異位相データ生成部と、
   前記異位相データ生成部によって生成された複数のシリアルデータそれぞれの位相と、発振器によって発振されたクロックの位相とを比較する位相比較部と、
   前記位相比較部による比較結果に基づいて、前記発振器によって発振されたクロックとの同期に適したシリアルデータを選択するデータ選択部と
   を備えたことを特徴とするデシリアライザ。
2. 前記位相比較部は、前記クロックの位相として、前記発振器によって発振された正位相のクロックと、当該正位相のクロックを反転させた逆位相のクロックとを用いることを特徴とする請求項１に記載のデシリアライザ。
3. 前記異位相データ生成部は、遅延器もしくはバッファを用いることで、前記シリアルデータを段階的に遅延させることを特徴とする請求項１または２に記載のデシリアライザ。

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