JP2010225745A

JP2010225745A - Wafer level package structure

Info

Publication number: JP2010225745A
Application number: JP2009069867A
Authority: JP
Inventors: Hironori Kami; 浩則上
Original assignee: Panasonic Electric Works Co Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2009-03-23
Filing date: 2009-03-23
Publication date: 2010-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To detect defect caused by attachment on a surface of a semiconductor substrate of a micro device chip at the chip level. <P>SOLUTION: A wafer level package structure having a lamination structure is formed by making a cover glass 2 adhere to one surface side of the semiconductor substrate 1 and making a base glass 3 adhere to the other surface side of the semiconductor substrate opposite to the one surface side. The wafer level package structure is formed by assembling a plurality of micro device chips of lamination structures. At least one of the plurality of micro device chips has a structure for separating the cover glass 2 adhering to the one surface side of the semiconductor substrate, and is a micro device chip T to be inspected wherein the one surface side of the semiconductor substrate 1 is to be inspected. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本願発明は、複数の微小デバイスチップからなるウェハレベルパッケージ構造体に関するものである。 The present invention relates to a wafer level package structure composed of a plurality of micro device chips.

従来から、ベースガラスと半導体基板とカバーガラスを順に接着させて形成されたウェハレベルパッケージ構造体は知られている。このウェハレベルパッケージ構造体は複数の微小デバイスチップから構成され、ウェハレベルパッケージ構造体がダイシングにより分断され個々の微小デバイスチップが形成される。
上述の微小デバイスチップの半導体基板には、微小な物理的変化を検知するために、複雑で微小な構造が形成されおり、この半導体基板の表面に付着物が存在すると、微小デバイスチップの不良の原因となる可能性があった。このため、従来から微小デバイスチップの信頼性を確保するために、ウェハ形態において半導体基板の表面に付着物が存在するか否かの検査が行われていた。
なお、特開２００７−３３２１４号公報（特許文献１）は微小デバイスの一つである加速度センサの検査方法が開示されているが、この発明はガラス基板と半導体基板の接着状態を検査する方法である。 Conventionally, a wafer level package structure formed by sequentially bonding a base glass, a semiconductor substrate, and a cover glass is known. This wafer level package structure is composed of a plurality of micro device chips, and the wafer level package structure is divided by dicing to form individual micro device chips.
In the semiconductor substrate of the above-mentioned micro device chip, a complicated and minute structure is formed in order to detect a micro physical change, and if there are deposits on the surface of the semiconductor substrate, the micro device chip is defective. It could be the cause. For this reason, conventionally, in order to ensure the reliability of the micro device chip, it has been inspected whether or not deposits are present on the surface of the semiconductor substrate in the wafer form.
Japanese Patent Laid-Open No. 2007-33214 (Patent Document 1) discloses a method for inspecting an acceleration sensor, which is one of micro devices, but this invention is a method for inspecting the adhesion state between a glass substrate and a semiconductor substrate. is there.

特開２００７−３３２１４号公報JP 2007-33214 A

しかしながら、上記従来例のウェハ形態において検査する方法では、不十分であり、製品形態である微小デバイスチップ形態において検査を実行する必要があった。また、ガラス基板と半導体基板の接着状態を検査する方法では、半導体基板表面の付着物を検知することができず、半導体基板表面の付着物による微小デバイスチップの不良を検知できないものであった。 However, the method for inspecting the wafer in the conventional example is insufficient, and it is necessary to perform the inspection in the form of a micro device chip that is a product form. Further, in the method for inspecting the adhesion state between the glass substrate and the semiconductor substrate, the deposit on the surface of the semiconductor substrate cannot be detected, and the defect of the micro device chip due to the deposit on the surface of the semiconductor substrate cannot be detected.

本願発明は、上記背景技術に鑑みて発明されたものであり、その課題は、チップレベルで半導体基板表面の付着物による不良を検知できるようにすることである。 The present invention has been invented in view of the above-described background art, and an object of the present invention is to be able to detect defects due to deposits on the surface of a semiconductor substrate at a chip level.

上記課題を解決するために、本願請求項１記載の発明では、半導体基板の一表面側にカバーガラスが接着され、前記半導体基板の前記一表面側とは反対側の他表面側にベースガラスが接着されてなる積層構造状のウェハレベルパッケージ構造体であって、前記積層構造状の複数の微小デバイスチップが集合してなり、複数の微小デバイスチップのうちの少なくとも一つの微小デバイスチップは、半導体基板の前記一表面側に接着されたカバーガラスを分離し得る構造を備え、半導体基板の前記一表面側が検査対象とされる検査対象用微小デバイスチップであることを特徴とした。 In order to solve the above problems, in the invention according to claim 1 of the present application, a cover glass is bonded to one surface side of a semiconductor substrate, and a base glass is disposed on the other surface side opposite to the one surface side of the semiconductor substrate. A wafer level package structure having a laminated structure formed by bonding, wherein a plurality of micro device chips having the laminated structure are assembled, and at least one of the plurality of micro device chips is a semiconductor. It has a structure capable of separating the cover glass bonded to the one surface side of the substrate, and the one surface side of the semiconductor substrate is a micro device chip for inspection object to be inspected.

又、本願請求項２記載の発明では、上記請求項１記載のウェハレベルパッケージ構造体において、検査対象用微小デバイスチップは、半導体基板の前記一表面側における、カバーガラスとの接着面積が、半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、他の微小デバイスチップに比べて小さいことを特徴とした。
又、本願請求項３記載の発明では、上記請求項１又は２記載のウェハレベルパッケージ構造体において、各微小デバイスチップの半導体基板には、フレーム部とこのフレーム部の内側に形成される開口に配置されるおもり部と前記フレーム部とおもり部とを接続する薄肉部が形成され、薄肉部は前記一表面側に形成され、検査対象用微小デバイスチップは半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、他の微小デバイスチップに比べてこの薄肉部の厚みが厚く形成されていることを特徴とした。 Further, in the invention according to claim 2 of the present application, in the wafer level package structure according to claim 1, the inspection target micro device chip has a bonding area with the cover glass on the one surface side of the semiconductor substrate. It is characterized by being smaller than other micro device chips so that the cover glass bonded to the one surface side of the substrate can be separated.
Further, in the invention according to claim 3 of the present application, in the wafer level package structure according to claim 1 or 2, the semiconductor substrate of each micro device chip has a frame portion and an opening formed inside the frame portion. A thin portion that connects the weight portion to be arranged, the frame portion, and the weight portion is formed, the thin portion is formed on the one surface side, and the micro device chip for inspection is bonded to the one surface side of the semiconductor substrate. The thin-walled portion is formed thicker than other microdevice chips so that the cover glass can be separated.

又、本願請求項４記載の発明では、上記請求項１又は３記載のウェハレベルパッケージ構造体において、検査対象用微小デバイスチップの半導体基板は、前記一表面側において、カバーガラスと接着されておらず、隣接する他の微小デバイスチップの半導体基板と同他の微小デバイスチップのカバーガラスとが接着されており、隣接する他の微小デバイスチップのカバーガラスと検査対象用微小デバイスチップのカバーガラスとが接着され、隣接する他の微小デバイスチップの半導体基板と検査対象用微小デバイスチップの半導体基板とが接着されていることにより、前記検査対象用微小デバイスチップの半導体基板の一表面側にカバーガラスが位置するように固定されていることを特徴とした。 In the invention according to claim 4 of the present application, in the wafer level package structure according to claim 1 or 3, the semiconductor substrate of the microdevice chip for inspection is bonded to the cover glass on the one surface side. First, the semiconductor substrate of another adjacent micro device chip and the cover glass of the other micro device chip are bonded, and the cover glass of the other adjacent micro device chip and the cover glass of the micro device chip for inspection are Is attached, and the semiconductor substrate of the other adjacent micro device chip and the semiconductor substrate of the micro device chip for inspection are bonded, so that a cover glass is formed on one surface side of the semiconductor substrate of the micro device chip for inspection It is characterized by being fixed so as to be positioned.

又、本願請求項５記載の発明では、上記請求項１乃至４のいずれか一項に記載のウェハレベルパッケージ構造体において、前記一表面側において、検査対象用微小デバイスチップの半導体基板とカバーガラスとの間には、半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、間隙が形成されていることを特徴とした。 Further, in the invention according to claim 5 of the present application, in the wafer level package structure according to any one of claims 1 to 4, the semiconductor substrate and the cover glass of the microdevice chip for inspection on the one surface side. A gap is formed between them so that the cover glass bonded to the one surface side of the semiconductor substrate can be separated.

又、本願請求項６記載の発明では、上記請求項１乃至５のいずれか一項に記載のウェハレベルパッケージ構造体において、検査対象用微小デバイスチップは、ウェハレベルパッケージ構造体の中央部とこの中央部を中心とする同心円上に等間隔に配置されていることを特徴とした。
又、本願請求項７記載の発明では、上記請求項１乃至６のいずれか一項に記載のウェハレベルパッケージ構造体において、微小デバイスチップは、加速度センサであることを特徴とした。 Further, in the invention described in claim 6 of the present application, in the wafer level package structure according to any one of claims 1 to 5, the micro device chip to be inspected includes the central portion of the wafer level package structure and the center portion of the wafer level package structure. It is characterized by being arranged at equal intervals on a concentric circle centering on the central part.
The invention according to claim 7 of the present application is characterized in that, in the wafer level package structure according to any one of claims 1 to 6, the micro device chip is an acceleration sensor.

本願請求項１記載の発明のウェハレベルパッケージ構造体においては、積層構造状の複数の微小デバイスチップが集合してなり、複数の微小デバイスチップのうちの少なくとも一つの微小デバイスチップは、半導体基板の前記一表面側に接着されたカバーガラスを分離し得る構造を備え、半導体基板の前記一表面が検査対象とされる検査対象用微小デバイスチップであるので、検査対象用微小デバイスチップの検査対象である半導体基板の前記一表面側を検査することによって、ウェハレベルパッケージ構造体の良、不良を検査することができる。 In the wafer level package structure according to the first aspect of the present invention, a plurality of micro device chips in a stacked structure are assembled, and at least one micro device chip of the plurality of micro device chips is a semiconductor substrate. Since it has a structure capable of separating the cover glass bonded to the one surface side, and the one surface of the semiconductor substrate is a micro device chip for an inspection object to be inspected, By inspecting the one surface side of a certain semiconductor substrate, it is possible to inspect whether the wafer level package structure is good or bad.

又、本願請求項２記載の発明のウェハレベルパッケージ構造体においては、特に、検査対象用微小デバイスチップは、半導体基板の前記一表面側における、カバーガラスとの接着面積が、半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、他の微小デバイスチップに比べて小さいので、半導体基板とカバーガラスとの接着力が小さく、半導体基板とカバーガラスを容易に分離することができる。 In the wafer level package structure according to the second aspect of the present invention, in particular, the inspection target micro device chip has a bonding area with the cover glass on the one surface side of the semiconductor substrate. Since it is smaller than other micro device chips so that the cover glass bonded to the surface side can be separated, the adhesive force between the semiconductor substrate and the cover glass is small, and the semiconductor substrate and the cover glass can be easily separated. it can.

又、本願請求項３記載の発明のウェハレベルパッケージ構造体においては、特に、各微小デバイスチップの半導体基板には、フレーム部とこのフレーム部の内側に形成される開口に配置されるおもり部と前記フレーム部とおもり部とを接続する薄肉部が形成され、薄肉部は前記一表面側に形成され、検査対象用微小デバイスチップは半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、他の微小デバイスチップに比べてこの薄肉部の厚みが厚く形成されているので、薄肉部を破壊することなく半導体基板とカバーガラスとを分離することができる。 In the wafer level package structure according to the third aspect of the present invention, in particular, the semiconductor substrate of each micro device chip has a frame portion and a weight portion disposed in an opening formed inside the frame portion. A thin portion connecting the frame portion and the weight portion is formed, the thin portion is formed on the one surface side, and the micro device chip for inspection separates the cover glass adhered to the one surface side of the semiconductor substrate. Since the thickness of this thin part is formed thicker than other micro device chips as can be obtained, the semiconductor substrate and the cover glass can be separated without destroying the thin part.

又、本願請求項４記載の発明のウェハレベルパッケージ構造体においては、特に、検査対象用微小デバイスチップの半導体基板は、前記一表面側において、カバーガラスと接着されておらず、隣接する他の微小デバイスチップの半導体基板とがバーガラスとが接着されており、隣接する他の微小デバイスチップのカバーガラスと検査対象用微小デバイスチップのカバーガラスとが接着され、隣接する他の微小デバイスチップの半導体基板と検査対象用微小デバイスチップの半導体基板とが接着されていることにより、前記検査対象用微小デバイスチップの半導体基板の一表面側にカバーガラスが位置するように固定されているので、微小デバイスチップを個々に分断すれば、検査対象用微小デバイスチップの半導体基板とカバーガラスを分離することができる。 Moreover, in the wafer level package structure of the invention according to claim 4 of the present application, in particular, the semiconductor substrate of the micro device chip for inspection is not bonded to the cover glass on the one surface side, and is adjacent to the other Bar glass is bonded to the semiconductor substrate of the micro device chip, and the cover glass of another adjacent micro device chip and the cover glass of the micro device chip for inspection are bonded to each other. Since the semiconductor substrate and the semiconductor substrate of the micro device chip for inspection are bonded, the cover glass is fixed so as to be positioned on one surface side of the semiconductor substrate of the micro device chip for inspection. If device chips are divided individually, the semiconductor substrate and cover glass of the micro device chip for inspection are separated Rukoto can.

又、本願請求項５記載の発明のウェハレベルパッケージ構造体においては、特に、前記一表面側において、検査対象用微小デバイスチップの半導体基板とカバーガラスとの間には、半導体基板の前記一表面側に接着されたカバーガラスを分離し得るように、間隙が形成されているので、この間隙を利用して半導体基板とカバーガラスの分離作業を行えば容易に、半導体基板とカバーガラスの分離することができる。 In the wafer level package structure of the invention according to claim 5 of the present invention, the one surface of the semiconductor substrate is located between the semiconductor substrate of the microdevice chip for inspection and the cover glass, particularly on the one surface side. Since the gap is formed so that the cover glass bonded to the side can be separated, the semiconductor substrate and the cover glass can be easily separated by separating the semiconductor substrate and the cover glass using this gap. be able to.

又、本願請求項６記載の発明のウェハレベルパッケージ構造体においては、特に、検査対象用微小デバイスチップは、ウェハレベルパッケージ構造体の中央部とこの中央部を中心とする同心円上に等間隔に配置されているので、検査対象用微小デバイスチップをウェハ全体にまんべんなく配置することができ、精度よく微小デバイスチップの良、不良を検査することができる。 In the wafer level package structure according to the sixth aspect of the present invention, in particular, the microdevice chips for inspection are equidistantly arranged on a central portion of the wafer level package structure and a concentric circle centering on the central portion. Since they are arranged, the microdevice chips for inspection can be arranged evenly over the entire wafer, and the good and defective microdevice chips can be inspected with high accuracy.

又、本願請求項７記載の発明のウェハレベルパッケージ構造体においては、特に、微小デバイスチップは、加速度センサであるので、加速度センサ用のウェハレベルパッケージ構造体の良、不良を検査することができる。 In the wafer level package structure according to the seventh aspect of the present invention, in particular, since the micro device chip is an acceleration sensor, the wafer level package structure for the acceleration sensor can be inspected for quality. .

（ａ）は本願発明の製品用微小デバイスチップ上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。(A) is a micro device chip top view for products of the present invention, and (b) is an AA cross-sectional view of (a). 本願発明の実施形態１の検査対象用微小デバイスチップの上面図である。It is a top view of the micro device chip for inspection objects of Embodiment 1 of this invention. （ａ）は本願発明の実施形態２における検査対象用微小デバイスチップ上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。(A) is a micro device chip top view for test | inspection in Embodiment 2 of this invention, (b) is AA sectional drawing of (a). （ａ）は本願発明の実施形態２における別の検査対象用微小デバイスチップ上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。(A) is another microdevice chip | tip for inspection object in Embodiment 2 of this invention, (b) is AA sectional drawing of (a). 本願発明の実施形態３の検査対象用微小デバイスチップの上面図である。It is a top view of the micro device chip for inspection objects of Embodiment 3 of this invention. （ａ）は本願発明の実施形態４における別の検査対象用微小デバイスチップ上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図であり、（ｃ）は（ａ）のＢ−Ｂ断面図である。(A) is another micro device chip | tip for inspection object in Embodiment 4 of this invention, (b) is AA sectional drawing of (a), (c) is B- of (a). It is B sectional drawing. 本願発明の実施形態５のウェハレベルパッケージ構造体の構成図である。It is a block diagram of the wafer level package structure of Embodiment 5 of this invention.

以下の各実施形態で説明するウェハレベルパッケージ構造体は、半導体基板（シリコン基板）１の一表面側にカバーガラス２が接着され、半導体基板１の前記一表面側とは反対側の他表面側にベースガラス３が接着されてなる積層構造を有している。また、このウェハレベルパッケージ構造体はそれぞれが積層構造状の複数の微小デバイスチップが集合して構成されている。
複数の微小デバイスチップには、少なくとも一つの検査対象用微小デバイスチップＴが含まれており、この検査対象用微小デバイスチップＴは、検査対象用微小デバイスチップＴ以外の微小デバイスチップである製品用微小デバイスチップと異なる構造を備えている。ここでは、製品用微小デバイスチップの構造について図１を参照し説明する。なお、微小デバイスとして加速度センサを用いて説明する。
製品用微小デバイスチップは、半導体基板１の一表面側（図１（ｂ）における上面側）に接着されるカバーガラス２と前記一表面側とは反対側の他表面側（図１（ｂ）における下面側）に接着されるベースガラス３とによって概略構成されている。半導体基板１は矩形状に形成されており、枠状のフレーム部１１と、このフレーム部１１の内側に形成された開口１２に配置されたおもり部１３と、フレーム部１１とおもり部１３とを接続する薄肉部１４とを備えるように形成されている。前記一表面側において、薄肉部１４は枠状のフレーム部１１の一辺において２箇所設けられており、この２つの薄肉部１４によってフレーム部１１におもり部１３が支持され、開口１２内におもり部１３が位置している。
この薄肉部１４の前記一表面側には４つ（１つの薄肉部１４に２つ）のピエゾ抵抗１５が形成され、これら４つのピエゾ抵抗１５を用いてホイートストンブリッジ回路が構成され、加速度検出が行われる。また、半導体基板１の前記一表面側には長手方向を半導体基板１の長手方向と同じくする、直線矩形状に配線抵抗１６が形成され、その一端部がピエゾ抵抗１５と接触し、ピエゾ抵抗１５と接触した一端部とは、反対側の一端部が半導体基板１の長手方向の端部まで形成されている。
また、半導体基板１の前記一表面側には開口１２を除いて、その全面に、保護膜および内部応力コントロールのためにシリコン酸化膜１７、シリコン窒化膜１８が形成されている。ここで、シリコン酸化膜１７が半導体基板１の前記一表面側に配置され、シリコン窒化膜１８が前記シリコン酸化膜１７における半導体基板１とは反対側に形成されている。また、このシリコン酸化膜１７およびシリコン窒化膜１８の長手方向の端部には貫通孔が形成されており、この貫通孔と略同じ外形の凸部を備える電極１９が貫通孔に挿入され、その凸部の先端が前記半導体基板１の前記一表面側に形成された前記配線抵抗１６のピエゾ抵抗１５と接触した一端部とは、反対側の一端部と接触しており、電極１９の凸部と反対側の端部がシリコン窒化膜１８から露出している。
さらに半導体基板１の前記一表面側において、シリコン窒化膜１８上には接続用金属層１０が２つ形成されている。接続用金属層１０はその外形が矩形状に形成されており、半導体基板１の短手方向の端部に、それぞれ、その長手方向が半導体基板１の長手方向と一致するように形成される。
カバーガラス２は、半導体基板１の前記一表面側に接着され、半導体基板１に形成された開口１２を封着する。また、カバーガラス２は接続用金属層１０を介して半導体基板１に陽極接合される。
ベースガラス３は、その外形サイズが半導体基板１と等しく形成されており、その外形が重なるように半導体基板１に封着される。
上述の加速度センサである微小デバイスチップに加速度が印加されると、薄肉部１４が撓み応力が発生し、薄肉部１４の前記一表面側に形成されたピエゾ抵抗１５のピエゾ効果により応力に伴った抵抗値の変化が生じる。その結果、ホイートストンブリッジ回路には加速度に比例した電位差が出力され、この電位差出力を検出することにより加速度を検出する。
（実施形態１）
本実施形態のウェハレベルパッケージ構造体は、以下、図２を参照して説明する検査対象用微小デバイスチップＴを備えている。なお、本実施形態の検査対象用微小デバイスチップＴの構成において、上述した製品用微小デバイスチップと同様の構成については同一の符号を付してその説明を省略する。
本実施形態の検査対象用微小デバイスチップＴは、半導体基板１の前記一表面側において、シリコン窒化膜１８上に形成される接続用金属層１０の形状が製品用微小デバイスチップの接続用金属層１０と異なっている。接続用金属層１０はその外形が矩形状に形成されており、半導体基板１の短手方向の端部に、それぞれ、その長手方向が半導体基板１の長手方向と一致するように形成される。ただし、接続用金属層１０の短手方向の長さは上述の製品用微小デバイスチップの接続用金属層１０より短くなるように形成されており、カバーガラス２を、接続用金属層１０を介して半導体基板１に陽極接合する際にその接着面積が製品用微小デバイスの接着面積より小さくなる。
したがって、本実施形態のウェハレベルパッケージ構造体は、ダイシングを行うことによって、検査対象用微小デバイスチップＴを得れば、この検査対象用微小デバイスチップＴの半導体基板１の前記一表面側におけるカバーガラス２との接着面積が小さいので、容易にカバーガラス２を半導体基板１から取り外すことが可能であり、取り外した半導体基板１の一表面側、特に薄肉部１４付近の付着物を、例えば、ＥＳＣＡやＴＯＦ−ＳＩＭＳなどの分析方法によって分析することによって、ウェハレベルパッケージの良、不良を判断することができる。
（実施形態２）
本実施形態のウェハレベルパッケージ構造体は、以下、図３、図４を参照して説明する検査対象用微小デバイスチップＴを備えている。なお、本実施形態の検査対象用微小デバイスチップＴの構成において、上述した製品用微小デバイスチップと同様の構成については同一の符号を付してその説明を省略する。
本実施形態の検査対象用微小デバイスチップＴは、半導体基板１に形成された薄肉部１４において製品用微小デバイスチップの形状と異なっている。本実施形態の薄肉部１４は図３に示すように、製品用微小デバイスチップに比べてその厚みが厚く形成されている。また、図４に示すように、半導体基板１に開口１２を設けない（したがって薄肉部１４やおもり部１３やフレーム部１１が存在しない）構成としてもよい。なお、この場合でも、ピエゾ抵抗１５、配線抵抗１６、シリコン酸化膜１７、シリコン窒化膜１８、電極１９は製品用微小デバイスチップと同様に形成されている。
したがって、本実施形態のウェハレベルパッケージ構造体は、ダイシングを行うことによって、検査対象用微小デバイスチップＴを得れば、この検査対象用微小デバイスチップＴの半導体基板１の薄肉部１４の厚みが厚いまたは薄肉部１４が形成されていないので、薄肉部１４を破壊することなく、カバーガラス２を半導体基板１から取り外すことが可能であり、取り外した半導体基板１の一表面側、特に薄肉部１４付近の付着物を、例えば、ＥＳＣＡやＴＯＦ−ＳＩＭＳなどの分析方法によって分析することによって、ウェハレベルパッケージの構造体の良、不良を判断することができる。
（実施形態３）
本実施形態のウェハレベルパッケージ構造体は、以下、図５を参照して説明する検査対象用微小デバイスチップＴを備えている。なお、本実施形態の検査対象用微小デバイスチップＴの構成において、上述した製品用微小デバイスチップと同様の構成については同一の符号を付してその説明を省略する。
本実施形態の検査対象用微小デバイスチップＴは、半導体基板１の前記一表面側において、シリコン窒化膜１８上に接続用金属層１０が形成されていない。したがって、本実施形態の検査対象用微小デバイスチップＴは、半導体基板１とカバーガラス２が接着されていない構成となっている。ただし、検査対象用微小デバイスチップＴに隣接する製品用微小デバイスチップは上述したように、カバーガラス２は接続用金属層１０を介して半導体基板１に陽極接合されており、カバーガラス２と半導体基板１は接着された構成となっている。
また、ウェハレベルパッケージ構造体では、検査対象用微小デバイスチップＴのカバーガラス２と検査対象用微小デバイスチップＴに隣接する製品用微小デバイスチップのカバーガラス２とが接合されており、また検査対象用微小デバイスチップＴの半導体基板１と検査対象用微小デバイスチップＴに隣接する製品用微小デバイスチップの半導体基板１がと接合されている。したがって、検査対象用微小デバイスチップＴの半導体基板１の前記一表面側にはカバーガラス２が位置し、固定されている構成となっている。
したがって、本実施形態のウェハレベルパッケージ構造体は、ダイシングを行うことによって、検査対象用微小デバイスチップＴを得れば、この検査対象用微小デバイスチップＴの半導体基板１とカバーガラス２とは接着されていないので、カバーガラス２を半導体基板１から取り外すことが可能であり、取り外した半導体基板１の一表面側、特に薄肉部１４付近の付着物を、例えば、ＥＳＣＡやＴＯＦ−ＳＩＭＳなどの分析方法によって分析することによって、ウェハレベルパッケージの構造体の良、不良を判断することができる。
（実施形態４）
本実施形態のウェハレベルパッケージ構造体は、以下、図６を参照して説明する検査対象用微小デバイスチップＴを備えている。なお、本実施形態の検査対象用微小デバイスチップＴの構成において、上述した製品用微小デバイスチップと同様の構成については同一の符号を付してその説明を省略する。
本実施形態の検査対象用微小デバイスチップＴにおいて、カバーガラス２はその下端縁部が一辺にわたって切り欠いた形状を有しており、カバーガラス２を半導体基板１に接着させると、カバーガラス２と半導体基板１に間隙２０が形成された構成となっている。
したがって、本実施形態のウェハレベルパッケージ構造体は、ダイシングを行うことによって、検査対象用微小デバイスチップＴを得れば、この検査対象用微小デバイスチップＴの半導体基板１とカバーガラス２との間には、間隙２０が形成されているので、例えば工具をこの間隙に差し込み、間隙を利用すれば、容易にカバーガラス２を半導体基板１から取り外すことが可能であり、取り外した半導体基板１の一表面側、特に薄肉部１４付近の付着物を、例えば、ＥＳＣＡやＴＯＦ−ＳＩＭＳなどの分析方法によって分析することによって、ウェハレベルパッケージの構造体の良、不良を判断することができる。
（実施形態５）
本実施形態のウェハレベルパッケージ構造体は、図７に示されるように、上記実施形態１乃至４の検査対象用微小デバイスチップＴが、ウェハレベルパッケージ構造体の中央部と、この中央部を中心とする同心円状に等間隔に配置されている。
したがって、本実施形態のウェハレベルパッケージ構造体は検査対象用微小デバイスチップＴをウェハレベルパッケージ構造体の全体にまんべんなく配置できるので、精度よくウェハレベルパッケージの構造体の良、不良を検査することができる。 In a wafer level package structure described in the following embodiments, a cover glass 2 is bonded to one surface side of a semiconductor substrate (silicon substrate) 1, and the other surface side of the semiconductor substrate 1 opposite to the one surface side is provided. The base glass 3 is bonded to each other. Further, this wafer level package structure is constituted by a collection of a plurality of micro device chips each having a laminated structure.
The plurality of micro device chips include at least one micro device chip for inspection T. The micro device chip for inspection T is for a product that is a micro device chip other than the micro device chip for inspection T. It has a different structure from the micro device chip. Here, the structure of the microdevice chip for a product will be described with reference to FIG. A description will be given using an acceleration sensor as a micro device.
The micro device chip for a product includes a cover glass 2 bonded to one surface side of the semiconductor substrate 1 (upper surface side in FIG. 1B) and the other surface side opposite to the one surface side (FIG. 1B). And a base glass 3 bonded to the lower surface side). The semiconductor substrate 1 is formed in a rectangular shape, and includes a frame-shaped frame portion 11, a weight portion 13 disposed in an opening 12 formed inside the frame portion 11, a frame portion 11, and a weight portion 13. It forms so that the thin part 14 to connect may be provided. On the one surface side, two thin portions 14 are provided on one side of the frame-shaped frame portion 11, and the weight portion 13 is supported by the frame portion 11 by the two thin portions 14, and the weight portion is formed in the opening 12. 13 is located.
Four piezoresistors 15 are formed on the one surface side of the thin portion 14 (two in one thin portion 14), and a Wheatstone bridge circuit is configured by using these four piezoresistors 15 to detect acceleration. Done. Further, a wiring resistor 16 is formed in a straight rectangular shape whose longitudinal direction is the same as the longitudinal direction of the semiconductor substrate 1 on the one surface side of the semiconductor substrate 1, one end of which is in contact with the piezoresistor 15, and the piezoresistor 15 One end portion opposite to the one end portion in contact with is formed to the end portion in the longitudinal direction of the semiconductor substrate 1.
Further, a protective film and a silicon oxide film 17 and a silicon nitride film 18 are formed on the entire surface of the semiconductor substrate 1 except for the opening 12 for controlling the internal stress. Here, the silicon oxide film 17 is disposed on the one surface side of the semiconductor substrate 1, and the silicon nitride film 18 is formed on the opposite side of the silicon oxide film 17 from the semiconductor substrate 1. A through hole is formed at the longitudinal end of each of the silicon oxide film 17 and the silicon nitride film 18, and an electrode 19 having a convex portion having substantially the same outer shape as the through hole is inserted into the through hole. The tip of the convex portion is in contact with the one end portion on the opposite side to the one end portion of the wiring resistor 16 that is formed on the one surface side of the semiconductor substrate 1, and the convex portion of the electrode 19. The opposite end of the silicon nitride film 18 is exposed.
Further, two connecting metal layers 10 are formed on the silicon nitride film 18 on the one surface side of the semiconductor substrate 1. The connecting metal layer 10 has a rectangular outer shape, and is formed at the end of the semiconductor substrate 1 in the short direction so that the longitudinal direction thereof coincides with the longitudinal direction of the semiconductor substrate 1.
The cover glass 2 is bonded to the one surface side of the semiconductor substrate 1 and seals the opening 12 formed in the semiconductor substrate 1. Further, the cover glass 2 is anodically bonded to the semiconductor substrate 1 through the connection metal layer 10.
The base glass 3 is formed to have the same outer size as the semiconductor substrate 1 and is sealed to the semiconductor substrate 1 so that the outer shapes overlap.
When acceleration is applied to the micro device chip that is the above-described acceleration sensor, the thin portion 14 is bent and stress is generated, which is accompanied by the piezo effect of the piezoresistor 15 formed on the one surface side of the thin portion 14. The resistance value changes. As a result, a potential difference proportional to the acceleration is output to the Wheatstone bridge circuit, and the acceleration is detected by detecting this potential difference output.
(Embodiment 1)
The wafer level package structure of the present embodiment includes a micro device chip T for inspection that will be described below with reference to FIG. Note that, in the configuration of the inspection target micro device chip T of the present embodiment, the same configuration as the above-described product micro device chip is denoted by the same reference numeral, and the description thereof is omitted.
In the microdevice chip for inspection T of this embodiment, the shape of the connection metal layer 10 formed on the silicon nitride film 18 on the one surface side of the semiconductor substrate 1 is the connection metal layer of the microdevice chip for products. 10 and different. The connecting metal layer 10 has a rectangular outer shape, and is formed at the end of the semiconductor substrate 1 in the short direction so that the longitudinal direction thereof coincides with the longitudinal direction of the semiconductor substrate 1. However, the length in the short direction of the connecting metal layer 10 is formed so as to be shorter than the connecting metal layer 10 of the above-mentioned microdevice chip for products, and the cover glass 2 is interposed through the connecting metal layer 10. Thus, when anodic bonding is performed to the semiconductor substrate 1, the bonding area becomes smaller than the bonding area of the microdevice for product.
Therefore, in the wafer level package structure of the present embodiment, if the inspection target micro device chip T is obtained by dicing, the cover on the one surface side of the semiconductor substrate 1 of the inspection target micro device chip T is obtained. Since the bonding area with the glass 2 is small, the cover glass 2 can be easily removed from the semiconductor substrate 1, and the deposit on one surface side of the removed semiconductor substrate 1, particularly in the vicinity of the thin-walled portion 14, for example, ESCA By analyzing by an analysis method such as TOF-SIMS, it is possible to determine whether the wafer level package is good or bad.
(Embodiment 2)
The wafer level package structure according to the present embodiment includes a microdevice chip for inspection T described below with reference to FIGS. Note that, in the configuration of the inspection target micro device chip T of the present embodiment, the same configuration as the above-described product micro device chip is denoted by the same reference numeral, and the description thereof is omitted.
The inspection target micro device chip T of the present embodiment differs from the shape of the product micro device chip in the thin portion 14 formed on the semiconductor substrate 1. As shown in FIG. 3, the thin-walled portion 14 of the present embodiment is formed thicker than the product microdevice chip. Moreover, as shown in FIG. 4, it is good also as a structure which does not provide the opening 12 in the semiconductor substrate 1 (Therefore, the thin part 14, the weight part 13, and the frame part 11 do not exist). Even in this case, the piezoresistor 15, the wiring resistor 16, the silicon oxide film 17, the silicon nitride film 18, and the electrode 19 are formed in the same manner as the micro device chip for products.
Therefore, in the wafer level package structure of the present embodiment, if the inspection target micro device chip T is obtained by dicing, the thickness of the thin portion 14 of the semiconductor substrate 1 of the inspection target micro device chip T is reduced. Since the thick or thin portion 14 is not formed, the cover glass 2 can be removed from the semiconductor substrate 1 without destroying the thin portion 14, and one surface side of the removed semiconductor substrate 1, particularly the thin portion 14. By analyzing the deposits in the vicinity by an analysis method such as ESCA or TOF-SIMS, it is possible to determine whether the structure of the wafer level package is good or bad.
(Embodiment 3)
The wafer level package structure of the present embodiment includes a micro device chip T for inspection that will be described below with reference to FIG. Note that, in the configuration of the inspection target micro device chip T of the present embodiment, the same configuration as the above-described product micro device chip is denoted by the same reference numeral, and the description thereof is omitted.
In the microdevice chip for inspection T according to this embodiment, the connection metal layer 10 is not formed on the silicon nitride film 18 on the one surface side of the semiconductor substrate 1. Therefore, the inspection target micro device chip T of the present embodiment has a configuration in which the semiconductor substrate 1 and the cover glass 2 are not bonded. However, as described above, the micro device chip for product adjacent to the micro device chip for inspection T has the cover glass 2 anodically bonded to the semiconductor substrate 1 through the connecting metal layer 10, and the cover glass 2 and the semiconductor The substrate 1 is bonded.
Further, in the wafer level package structure, the cover glass 2 of the micro device chip T for inspection and the cover glass 2 of the micro device chip for product adjacent to the micro device chip T for inspection are joined, and the inspection target The semiconductor substrate 1 of the micro device chip T for use and the semiconductor substrate 1 of the micro device chip for products adjacent to the micro device chip T for inspection are joined to each other. Therefore, the cover glass 2 is positioned and fixed on the one surface side of the semiconductor substrate 1 of the inspection target micro device chip T.
Therefore, in the wafer level package structure according to the present embodiment, if the microdevice chip for inspection target T is obtained by dicing, the semiconductor substrate 1 and the cover glass 2 of the microdevice chip for inspection target T are bonded. Since the cover glass 2 can be removed from the semiconductor substrate 1, the attached matter on one surface side of the removed semiconductor substrate 1, particularly in the vicinity of the thin portion 14, is analyzed by, for example, ESCA or TOF-SIMS. By analyzing by the method, it is possible to determine whether the structure of the wafer level package is good or bad.
(Embodiment 4)
The wafer level package structure according to the present embodiment includes a micro device chip T to be inspected described below with reference to FIG. Note that, in the configuration of the inspection target micro device chip T of the present embodiment, the same configuration as the above-described product micro device chip is denoted by the same reference numeral, and the description thereof is omitted.
In the microdevice chip for inspection T of the present embodiment, the cover glass 2 has a shape in which the lower edge is cut out over one side. When the cover glass 2 is bonded to the semiconductor substrate 1, the cover glass 2 The gap 20 is formed in the semiconductor substrate 1.
Therefore, in the wafer level package structure of the present embodiment, if the inspection target micro device chip T is obtained by dicing, the space between the semiconductor substrate 1 of the inspection target micro device chip T and the cover glass 2 is obtained. Since the gap 20 is formed, the cover glass 2 can be easily removed from the semiconductor substrate 1 by inserting a tool into the gap and utilizing the gap, for example. By analyzing the deposit on the surface side, particularly in the vicinity of the thin-walled portion 14, by an analysis method such as ESCA or TOF-SIMS, it is possible to determine whether the structure of the wafer level package is good or bad.
(Embodiment 5)
As shown in FIG. 7, in the wafer level package structure of this embodiment, the microdevice chip for inspection T of the above embodiments 1 to 4 is centered on the center of the wafer level package structure. Are arranged at equal intervals in concentric circles.
Therefore, the wafer level package structure according to the present embodiment can arrange the inspection target micro device chips T evenly over the entire wafer level package structure, so that the wafer level package structure can be accurately inspected for good or defective. it can.

Ｔ検査対象用微小デバイスチップ
１半導体基板
２カバーガラス
３ベースガラス
１０接続用金属層
１１フレーム部
１２開口
１３おもり部
１４薄肉部
１５ピエゾ抵抗
１６配線抵抗
１７シリコン酸化膜
１８シリコン窒化膜
１９電極 T Microdevice chip for inspection 1 Semiconductor substrate 2 Cover glass 3 Base glass 10 Metal layer for connection 11 Frame part 12 Opening 13 Weight part 14 Thin part 15 Piezoresistor 16 Wiring resistance 17 Silicon oxide film 18 Silicon nitride film 19 Electrode

Claims

A wafer level package structure having a laminated structure in which a cover glass is bonded to one surface side of a semiconductor substrate and a base glass is bonded to the other surface side opposite to the one surface side of the semiconductor substrate,
A structure in which a plurality of microdevice chips having the stacked structure are assembled, and at least one microdevice chip among the plurality of microdevice chips can separate a cover glass bonded to the one surface side of a semiconductor substrate. A wafer level package structure, wherein the one surface side of the semiconductor substrate is a micro device chip for inspection to be inspected.

The inspection target micro device chip is separated from the cover glass bonded to the one surface side of the semiconductor substrate so that the bonding area with the cover glass on the one surface side of the semiconductor substrate can be separated. 2. The wafer level package structure according to claim 1, which is smaller than the wafer level package structure.

The semiconductor substrate of each micro device chip is formed with a frame portion, a weight portion disposed in an opening formed inside the frame portion, and a thin portion connecting the frame portion and the weight portion, Formed on one surface side,
The micro device chip for inspection is characterized in that the thin portion is formed thicker than other micro device chips so that the cover glass bonded to the one surface side of the semiconductor substrate can be separated. The wafer level package structure according to claim 1 or 2.

The semiconductor substrate of the micro device chip for inspection is not bonded to the cover glass on the one surface side, and the semiconductor substrate of another adjacent micro device chip and the cover glass of the other micro device chip are bonded to each other. The cover glass of the other adjacent micro device chip and the cover glass of the micro device chip for inspection are bonded together, and the semiconductor substrate of the other micro device chip adjacent to the semiconductor substrate of the micro device chip for inspection 4. The wafer level package structure according to claim 1, wherein a cover glass is fixed so as to be positioned on one surface side of the semiconductor substrate of the micro device chip for inspection by being bonded. body.

On the one surface side, a gap is formed between the semiconductor substrate of the micro device chip for inspection and the cover glass so that the cover glass bonded to the one surface side of the semiconductor substrate can be separated. The wafer level package structure according to any one of claims 1 to 4, wherein the wafer level package structure is provided.

6. The inspection target micro device chips are arranged at equal intervals on a central portion of a wafer level package structure and a concentric circle centering on the central portion. A wafer level package structure as described.

The wafer level package structure according to claim 1, wherein the micro device chip is an acceleration sensor.