JP2010220360A - Ｄｃｄｃコンバータ - Google Patents

Abstract

【課題】小さい負荷領域から大きな負荷領域で効率の低下を防止し、リップルの影響を防止すること。
【解決手段】本実施例にかかるＤＣ−ＤＣコンバータ１００は、複数のインダクタ１０３、１０３−１〜１０３−ｎを並列に配置し、抵抗１０４の入力電流と出力電流の差分に基づいて、ＳＷ制御回路１０６がＳＷ１０７−１〜１０７−ｎのオンオフ制御を行ってインダクタンスを調整する。また、抵抗１０４の入力電流と出力電流の差分に基づいて、ＰＷＭ制御回路１０１が、発振周波数を調整する。
【選択図】図１

Description

本発明は、ＤＣＤＣコンバータに関する。

近年、直流電力を別の直流電力に変換する各種のＤＣ−ＤＣコンバータが利用されている（例えば、特許文献１，２，３参照）。図４は、従来のＤＣ−ＤＣコンバータの一例を示す図である。図４に示すように、このＤＣ−ＤＣコンバータ１０は、ＰＷＭ制御回路１１と、ＦＥＴ（Field Effect Transistor）１２ａ，１２ｂと、インダクタ１３と、抵抗１４と、コンデンサ１５とを有する。

このうち、ＰＷＭ制御回路１１は、発振周波数にあわせてＦＥＴ１２ａまたはＦＥＴ１２ｂをオン／オフ（スイッチング）し、Ｖｉｎまたはアースを信号線に接続させる回路である。ＰＷＭ制御回路１１が、発振周波数にあわせてスイッチング制御することで、Ｖｏｕｔから一定の出力電圧が出力される。

図４に示したＤＣ−ＤＣコンバータ１０の効率は発振周波数に依存しており、例えば、発振周波数を下げることで、スイッチングによる損失を低減し、効率を向上させることが出来る。しかし、発振周波数を下げると、リップル（電圧の変動）が増加し、出力電圧にノイズが含まれることとなる。

図５は、従来のＤＣ−ＤＣコンバータ１０におけるスイッチ波形と出力電圧との関係を示す図である。図５の上段に示すように、発振周波数（スイッチング波形の周波数）が高い場合には、リップルは小さくなる。

しかし、図５の下段に示すように、発振周波数（スイッチング波形の周波数）が低い場合には、スイッチングによる損失を低減する代わりに、リップルが大きくなる。このようにリップルが大きくなった場合には、インダクタ１３のインダクタンスを大きくすることで、リップルを小さくし、ノイズの影響を低減させる方法がある（図５下段の破線参照）。

特開平１１−１９１９５８号公報 特開２００２−２８１７４４号公報 特開２０００−３４１９４９号公報

上述したように、リップルを小さくするべく、インダクタ１３のインダクタンスを大きくすると、ＤＣ−ＤＣコンバータ１０の電流容量が小さくなる。更に、インダクタの直流等価抵抗も大きくなるため、電流容量の大きな電源で、ＤＣ−ＤＣコンバータ１０を使用することが出来ないという問題があった。また、直流等価抵抗が大きい状態で、電流を増加させると、直流等価抵抗での損失が大きくなり効率が悪化してしまう。

すなわち、小さな電流容量から大きな電流容量まで幅広く利用可能で、ＤＣ−ＤＣコンバータの効率を損なうことなく、リップルの影響を防止することが重要な課題となっている。

開示の技術は、上記に鑑みてなされたものであって、小さな電流容量から大きな電流容量まで幅広く利用可能で、効率を損なうことなく、リップルの影響を防止することが出来るＤＣＤＣコンバータを提供することを目的とする。

本願の開示するＤＣＤＣコンバータは、一つの態様において、インダクタと抵抗器とコンデンサと電圧の出力端子に接続される信号線と、前記抵抗器の入力電流と出力電流との差分に基づいて周波数を調整し、調整した周波数に基づいて、前記信号線に電圧の入力端子とアースの端子を交互に接続する制御回路と、前記抵抗器の入力電流と出力電流との差分に基づいて前記インダクタのインダクタンスを調整する調整回路を有することを要件とする。

本願の開示するＤＣＤＣコンバータの一つの態様によれば、小さな電流容量から大きな電流容量まで幅広く利用可能で、効率を損なうことなく、リップルの影響を防止することが出来る。

図１は、本実施例にかかるＤＣ−ＤＣコンバータの構成を示す図である。 図２は、ＤＣ−ＤＣコンバータの効率特性のイメージ図である。 図３は、本実施例にかかるＤＣ−ＤＣコンバータの処理手順を示すフローチャートである。 図４は、従来のＤＣ−ＤＣコンバータの一例を示す図である。 図５は、従来のＤＣ−ＤＣコンバータにおけるスイッチ波形と出力電圧との関係を示す図である。

以下に、本願の開示するＤＣＤＣコンバータの実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。

図１は、本実施例にかかるＤＣ−ＤＣコンバータ１００の構成を示す図である。図１に示すように、このＤＣ−ＤＣコンバータ１００は、ＰＷＭ制御回路１０１と、ＦＥＴ１０２ａ，１０２ｂと、インダクタ１０３，１０３−１〜１０３−ｎと、抵抗（電流検出部）１０４と、コンデンサ１０５と、ＳＷ制御回路１０６と、ＳＷ１０７−１〜１０７−ｎとを有する。なお、ここでは一例として、インダクタ１０３、１０３−１〜１０３−ｎ、ＳＷ１０７−１〜１０７−ｎを示すが、この他にも、インダクタ、ＳＷを接続させても良い。

このうち、ＰＷＭ制御回路１０１は、発振周波数にあわせてＦＥＴ１０２ａまたはＦＥＴ１０２ｂをオン／オフ（スイッチング）し、Ｖｉｎまたはアースを信号線に接続させる回路である。

また、ＰＷＭ制御回路１０１は、抵抗１０４の入力側と出力側に接続されており、抵抗１０４に対する入力電流と出力電流との差分に基づいて発振周波数を切り替える。ＰＷＭ制御回路１０１は、入力電流と出力電流との差分と閾値とを比較して、発振周波数を切り替えても良い。

例えば、入力電流と出力電流との差分が第１の閾値以上の場合は、第１の発振周波数に切り替える。また、入力電流と出力電流との差分が第１の閾値未満、第２の閾値以上の場合には、第２の発振周波数に切り替える。また、入力電流と出力電流との差分が第２の閾値未満の場合には、第３の発振周波数に切り替える。ただし、第１の閾値＞第２の閾値＞第３の閾値とし、第１の周波数＞第２の周波数＞第３の周波数とする。

すなわち、ＰＷＭ制御回路１０１は、入力電流と出力電流との差分が小さい領域（負荷電流の低い領域）では、発振周波数を下げ、差分が大きい領域（負荷電流の大きい領域）では、発振周波数を上げる。なお、ＰＷＭ制御回路１０１は、ＦＥＴ１０２ａまたはＦＥＴ１０２ｂをオン／オフすることにより、信号線に入力される信号（スイッチ波形）を取得し、取得した信号が設定された周波数となるように、オン／オフのタイミングを調整する。

ＦＥＴ１０２ａは、ＰＷＭ制御回路からのオン／オフ制御に応答して、Ｖｉｎを信号線に接続／切断する回路である。ＦＥＴ１０２ｂは、ＰＷＭ制御回路からのオン／オフ制御に応答して、アースを信号線に接続／切断する回路である。

インダクタ１０３、１０３−１〜１０３−ｎ（ｎは正の整数）は、所定のインダクタンスを利用するための受動素子であり、抵抗１０４は、インダクタ１０３、１０３−１〜１０３−ｎから出力される電流に所定の電気抵抗を与える素子である。また、コンデンサ１０５は、所定の静電容量により電荷を蓄えたり、放出したりする受動素子である。

ＳＷ制御回路１０６は、抵抗１０４の入力側と出力側に接続されており、抵抗１０４に対する入力電流と出力電流との差分に基づいて、ＳＷ１０７−１〜１０７−ｎをオン／オフ制御する回路である。ＳＷ制御回路１０６は、入力電流と出力電流との差分と閾値とを比較して、ＳＷのオン／オフ制御を行っても良い。

例えば、入力電流と出力電流との差分が第１の閾値以上の場合は、ＳＷ１０７−１〜１０７−ｎをオンにする。また、入力電流と出力電流との差分が第１の閾値未満、第２の閾値以上の場合には、ＳＷ１０７−１をオンにし、ＳＷ１０７−ｎをオフにする。また、入力電流と出力電流との差分が第２の閾値未満の場合には、ＳＷ１０７−１〜１０７−ｎをオフにする。

複数のインダクタを並列に接続すると、単体のインダクタを接続した場合と比較して、回路全体のインダクタンスが小さくなる。従って、差分が大きい領域（負荷電流の大きい領域）ではＳＷをオンにして、インダクタンスを小さくする。また、差分が小さい領域（負荷電流の小さい領域）ではＳＷをオフにして、インダクタンスを大きくする。

例えば、各インダクタのインダクタンスを３．２ｕＨとすると、インダクタ１０３のみが接続されている場合には、回路全体のインダクタンスは３．２ｕＨとなる（１０Ａの電流まで利用可能）。また、インダクタ１０３、１０３−１が並列に接続されている場合には、回路全体のインダクタンスは、１．６ｕＨとなる（２０Ａの電流まで利用可能）。

このように、負荷電流の大きさに応じて、ＰＷＭ制御回路１０１が発振周波数を調整し、ＳＷ制御回路１０６が、インダクタンスの大きさを調整することで、広い負荷領域でＤＣ−ＤＣコンバータ１００の効率低下を防止し、リップルの影響を防止することが出来る。

すなわち、負荷電流が大きくなると、ＰＷＭ制御回路１０１が発振周波数を高周波にするので、リップルが小さくなり、ＳＷ制御回路１０６がインダクタンスを小さくしても、リップルの影響を受けにくくなる。また、インダクタンスが小さいので、電流を増加させても、直流等価抵抗での損失を抑えることが出来る。

一方、負荷電流が小さくなると、ＰＷＭ制御回路１０１が発振周波数を低周波にするので、リップルが大きくなるが、ＳＷ制御回路１０６がインダクタンスを大きくするので、リップルの影響を抑えることが出来る。また、電流自体小さいものとなるので、インダクタンスが大きくても、直流等価抵抗での損失を抑えることが出来る。

次に、ＳＷ制御回路１０６の具体的な構成について説明する。図１に示すように、ＳＷ制御回路１０６は、ＥＡ１０６ａと、ＣＯＭＰ１０６ｂ−１〜１０６ｂ−ｎと、ＤＶ１０６ｃ−１〜１０６ｃ−ｎを有する。

このうち、ＥＡ１０６ａは、抵抗１０４の入力側と出力側に接続されており、抵抗１０４に対する入力電流と出力電流との差分をとり、差分をＣＯＭＰ１０６ｎ−１〜１０６ｎ−ｎに出力する回路である。

ＣＯＭＰ１０６ｂ−１は、ＥＡ１０６ａから入力電流と出力電流との差分を取得し、取得した差分が第２の閾値以上の場合に、制御信号をＤＶ１０６ｃ−１に出力する回路である。ＣＯＭＰ１０６ｂ−ｎは、ＥＡ１０６ａから入力電流と出力電流との差分を取得し、取得した差分が第１の閾値以上の場合に、制御信号をＤＶ１０６ｃ−ｎに出力する回路である。

ＤＶ１０６ｃ−１は、ＣＯＭＰ１０６ｃ−１から制御信号が出力されている間、ＳＷ１０７−１をオンにする回路である。また、ＤＶ１０６ｃ−ｎは、ＣＯＭＰ１０６ｃ−ｎから制御信号が出力されている間、ＳＷ１０７−ｎをオンにする回路である。

次に、ＤＣ−ＤＣコンバータ１００の効率特性について説明する。図２は、ＤＣ−ＤＣコンバータ１００の効率特性のイメージ図である。なお、図中のｌｔｈ１〜３は、インダクタンスを示し、インダクタンスの大小関係を、ｌｔｈ１＞ｌｔｈ２＞ｌｔｈ３とする。

図２に示すように、負荷電流が大きい場合には、発振周波数を高周波数にすると共に、インダクタンスを小さくすることで、ＤＣ−ＤＣコンバータの効率を一定の水準以上に保つことが出来る。また、負荷電流が小さい場合には、発振周波数を低周波数にすると共に、インダクタンスを大きくすることで、ＤＣ−ＤＣコンバータの効率を一定の水準に保つことが出来る。

次に、本実施例にかかるＤＣ−ＤＣコンバータ１０の処理手順について説明する。図３は、本実施例にかかるＤＣ−ＤＣコンバータ１００の処理手順を示すフローチャートである。図３に示すように、ＰＷＭ制御回路１０１およびＳＷ制御回路１０６は、抵抗１０４の入力電流と出力電流の差分を算出し（ステップＳ１０１）、差分が第１の閾値以上であるか否かを判定する（ステップＳ１０２）。

差分が第１の閾値以上の場合には（ステップＳ１０３，Ｙｅｓ）、ＰＷＭ制御回路１０１が発振周波数を第１の周波数に切り替え（ステップＳ１０４）、ＳＷ制御回路１０６がＳＷ１０７−１〜１０７−ｎをオンにし（ステップＳ１０５）、ステップＳ１０１に移行する。

一方、差分が第１の閾値未満の場合には（ステップＳ１０３，Ｎｏ）、差分が第２の閾値以上であるか否かを判定する（ステップＳ１０６）。差分が第２の閾値以上の場合には（ステップＳ１０７，Ｙｅｓ）、ＰＷＭ制御回路１０１が発振周波数を第２の周波数に切り替え（ステップＳ１０８）、ＳＷ制御回路１０６がＳＷ１０７−１をオン、ＳＷ１０７−ｎをオフにし（ステップＳ１０９）、ステップｓ１０１に移行する。

一方、差分が第２の閾値未満の場合には（ステップＳ１０７，Ｎｏ）、ＰＷＭ制御回路１０１が発振周波数を第３の周波数に切り替え（ステップＳ１１０）、ＳＷ１０７−１〜１０７−ｎをオフにし（ステップＳ１１１）、ステップＳ１０１に移行する。

上述してきたように、本実施例にかかるＤＣ−ＤＣコンバータ１００は、複数のインダクタ１０３、１０３−１〜１０３−ｎを並列に配置し、抵抗１０４の入力電流と出力電流の差分に基づいて、ＳＷ制御回路１０６がＳＷ１０７−１〜１０７−ｎのオンオフ制御を行ってインダクタンスを調整する。また、抵抗１０４の入力電流と出力電流の差分に基づいて、ＰＷＭ制御回路１０１が、発振周波数を調整するので、小さい負荷領域から大きな負荷領域で効率の低下を防止し、リップルの影響を防止することが出来る。

以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）インダクタと抵抗器とコンデンサと電圧の出力端子に接続される信号線と、
前記抵抗器の入力電流と出力電流との差分に基づいて周波数を調整し、調整した周波数に基づいて、前記信号線に電圧の入力端子とアースの端子を交互に接続する制御回路と、
前記抵抗器の入力電流と出力電流との差分に基づいて前記インダクタのインダクタンスを調整する調整回路
を有することを特徴とするＤＣＤＣコンバータ。

（付記２）前記インダクタは、並列に複数配置されており、前記調整回路は、前記抵抗器の入力電流と出力電流との差分に応じた数のインダクタを前記信号線に接続することを特徴とする付記１に記載のＤＣＤＣコンバータ。

（付記３）前記制御回路は、前記抵抗器の入力電流と出力電流との差分が閾値以上の場合には、前記周波数を所定値以上に調整し、前記差分が閾値未満の場合には、前記周波数を所定値未満に調整することを特徴とする付記１または２に記載のＤＣＤＣコンバータ。

（付記４）前記調整回路は、前記抵抗器の入力電流と出力電流との差分が閾値以上の場合には、所定数以上のインダクタを前記信号線に接続し、前記差分が閾値未満の場合には、所定数未満のインダクタを前記信号線に接続することを特徴とする付記１、２または３に記載のＤＣＤＣコンバータ。

（付記５）インダクタと抵抗器とコンデンサと電圧の出力端子に接続される信号線を有するＤＣＤＣコンバータが、
前記抵抗器の入力電流と出力電流との差分に基づいて周波数を調整し、調整した周波数に基づいて、前記信号線に電圧の入力端子とアースの端子を交互に接続するステップと、
前記抵抗器の入力電流と出力電流との差分に基づいて前記インダクタのインダクタンスを調整するステップ
を含んだことを特徴とする制御方法。

１０，１００ ＤＣ−ＤＣコンバータ
１１，１０１ ＰＷＭ制御回路
１２ａ，１２ｂ，１０２ａ，１０２ｂ ＦＥＴ
１３，１０３，１０３−１，１０３−ｎ インダクタ
１４，１０４ 抵抗
１５，１０５ コンデンサ
１０６ ＳＷ制御回路
１０６ａ ＥＡ
１０６ｂ−１，１０６ｂ−ｎ ＣＯＭＰ
１０６ｃ−１，１０６ｃ−ｎ ＤＶ

Claims (3)

1. インダクタと抵抗器とコンデンサと電圧の出力端子に接続される信号線と、
   前記抵抗器の入力電流と出力電流との差分に基づいて周波数を調整し、調整した周波数に基づいて、前記信号線に電圧の入力端子とアースの端子を交互に接続する制御回路と、
   前記抵抗器の入力電流と出力電流との差分に基づいて前記インダクタのインダクタンスを調整する調整回路
   を有することを特徴とするＤＣＤＣコンバータ。
2. 前記インダクタは、並列に複数配置されており、前記調整回路は、前記抵抗器の入力電流と出力電流との差分に応じた数のインダクタを前記信号線に接続することを特徴とする請求項１に記載のＤＣＤＣコンバータ。
3. 前記制御回路は、前記抵抗器の入力電流と出力電流との差分が閾値以上の場合には、前記周波数を所定値以上に調整し、前記差分が閾値未満の場合には、前記周波数を所定値未満に調整することを特徴とする請求項１または２に記載のＤＣＤＣコンバータ。

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