JP2010219239A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体ウェハの上に半導体集積回路（以下、「半導体チップ」と称す）が形成された半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor integrated circuit (hereinafter referred to as “semiconductor chip”) is formed on a semiconductor wafer.
近年、情報通信機器、及び事務用電子機器等の小型化、及び高性能化が進められるに伴い、これらの機器の実装基板に実装される半導体装置に含まれる外部接続端子の数を増加することが要求されている。 In recent years, with the progress of miniaturization and higher performance of information communication devices and office electronic devices, the number of external connection terminals included in the semiconductor device mounted on the mounting board of these devices is increased. Is required.
図１０(a) 〜(b) に示すように、半導体チップ１００の周縁部に形成された電極パッド１０１と、実装基板１０２の上に形成された電極パッド１０３とを、Ａｕ、Ａｌ、又はＣｕからなる金属線１０４を介して接続するワイヤボンディンク方式の場合、外部接続端子の数に制限があり、上記の要求を満たすことは困難である。
As shown in FIGS. 10A to 10B, the
そのため、近年、図１１(a) 〜(b) に示すように、半導体チップ１００の能動領域に形成された電極パッド１０１と、実装基板１０２の上に形成された電極パッド１０３とを、バンプ（外部接続端子）１０５を介して接続するフリップチップ方式が採用されている。
Therefore, in recent years, as shown in FIGS. 11A to 11B, the
一方、半導体製造技術の著しい進化に伴い、半導体チップの微細化、及び高集積化が進められ、近年、半導体チップに含まれる層間絶縁膜の材料として、Ｌｏｗ−ｋ材料が採用されている。 On the other hand, with the remarkable progress of semiconductor manufacturing technology, miniaturization and high integration of semiconductor chips have been promoted, and in recent years, Low-k materials have been adopted as materials for interlayer insulating films included in semiconductor chips.
Ｌｏｗ−ｋ膜について、次に説明する。配線として、抵抗の低い銅配線を採用するに伴い、銅配線を覆う層間絶縁膜として、銅配線の銅が、内部に浸透しない層間絶縁膜を採用する必要が生じた。しかしながら、銅を、内部に浸透させない層間絶縁膜の多くは、誘電率が高い。そのため、銅配線の利用によって、配線抵抗を低くしても、銅配線を覆う層間絶縁膜の誘電率が高いため、配線容量が増加するので、配線遅延を解消することができなかった。そこで、銅を、内部に浸透させず、且つ誘電率の低い層間絶縁膜として、Ｌｏｗ−ｋ膜が開発された。 Next, the low-k film will be described. With the adoption of copper wiring having low resistance as wiring, it has become necessary to employ an interlayer insulating film that does not allow copper in the copper wiring to penetrate into the inside as an interlayer insulating film covering the copper wiring. However, many of the interlayer insulating films that do not allow copper to permeate therein have a high dielectric constant. For this reason, even if the wiring resistance is lowered by using copper wiring, the dielectric constant of the interlayer insulating film covering the copper wiring is high, so that the wiring capacity increases, so that the wiring delay cannot be eliminated. Therefore, a low-k film has been developed as an interlayer insulating film that does not penetrate copper inside and has a low dielectric constant.
Ｌｏｗ−ｋ膜は、従来の層間絶縁膜に比べて、物理的強度が弱い。そのため、銅配線を覆う層間絶縁膜として、Ｌｏｗ−ｋ膜を採用した場合、Ｌｏｗ−ｋ膜にクラックが発生し、銅配線の断線が顕在化するという問題がある。 The low-k film has a lower physical strength than the conventional interlayer insulating film. For this reason, when a low-k film is employed as an interlayer insulating film covering the copper wiring, there is a problem that a crack occurs in the low-k film and disconnection of the copper wiring becomes obvious.
ところで、はんだバンプの形成方法は、２つに大別される。 By the way, the method of forming solder bumps is roughly divided into two.
１つは、電気めっき法である。電気めっき法は、次に示す通りである。まず、半導体ウェハの上に形成された半導体チップの上に、電極パッドを形成する。次に、半導体チップの上に、電極パッドの上面を露出する開口部を有する絶縁膜を形成する。次に、絶縁膜の上に、シードメタル、及びバリアメタルからなる金属層を形成する。次に、金属層の上に、電極パッドの上方に開口部を有するレジストパターンを形成する。次に、電気めっき法により、レジストパターンの開口部内に、はんだめっきを形成した後、レジストパターンを除去する。次に、エッチングにより、金属層におけるはんだめっきの下に形成された部分以外の部分を除去し、アンダーバンプメタル（ＵＢＭ）を形成する。次に、熱処理により、はんだめっきを溶融し、はんだバンプを形成する。 One is electroplating. The electroplating method is as follows. First, electrode pads are formed on a semiconductor chip formed on a semiconductor wafer. Next, an insulating film having an opening exposing the upper surface of the electrode pad is formed on the semiconductor chip. Next, a metal layer made of a seed metal and a barrier metal is formed on the insulating film. Next, a resist pattern having an opening above the electrode pad is formed on the metal layer. Next, solder plating is formed in the openings of the resist pattern by electroplating, and then the resist pattern is removed. Next, portions other than the portion formed under the solder plating in the metal layer are removed by etching to form an under bump metal (UBM). Next, the solder plating is melted by heat treatment to form solder bumps.
もう１つは、ボール搭載法（図１２(a) 〜(e) 参照）、又はスクリーン印刷法（図１３(a) 〜(e) 参照）である。 The other is a ball mounting method (see FIGS. 12 (a) to (e)) or a screen printing method (see FIGS. 13 (a) to (e)).
ボール搭載法は、次に示す通りである。まず、図１２(a) に示すように、半導体ウェハの上に形成された半導体チップ２００の上に、電極パッド２０１を形成する。次に、半導体チップ２００の上に、電極パッド２０１の上面を露出する開口部を有する絶縁膜２０２を形成する。次に、図１２(b) に示すように、無電解めっき法により、電極パッド２０１の上に、ＵＢＭ２０３を形成する。次に、図１２(c) に示すように、フラックス印刷用開口部を設けたマスク（図示せず）を用いて、ＵＢＭ２０３の上に、フラックス２０４をスクリーン印刷した後、はんだボール搭載用開口部を設けたマスクＭａを用いて、フラックス２０４の上に、はんだボール２０５を搭載する。次に、図１２(d) に示すように、はんだボール２０５に対し、リフロー、又はオーブン等の熱処理を行う。これにより、図１２(e) に示すように、はんだボール２０５を溶融し、はんだバンプ２０６を形成する。
The ball mounting method is as follows. First, as shown in FIG. 12A, an
スクリーン印刷法は、次に示す通りである。まず、図１３(a) に示すように、半導体ウェハの上に形成された半導体チップ２００の上に、電極パッド２０１を形成する。次に、半導体チップ２００の上に、電極パッド２０１の上面を露出する開口部を有する絶縁膜２０２を形成する。次に、図１３(b) に示すように、無電解めっき法により、電極パッド２０１の上に、ＵＢＭ２０３を形成する。次に、図１３(c) に示すように、はんだペースト印刷用開口部を設けたマスクＭａを用いて、スキージ２０７により、ＵＢＭ２０３の上に、はんだペースト２０８を印刷する。次に、図１３(d) に示すように、はんだペースト２０８に対し、リフロー、又はオーブン等の熱処理を行う。これにより、図１３(e) に示すように、はんだペースト２０８を溶融し、はんだバンプ２０９を形成する。
The screen printing method is as follows. First, as shown in FIG. 13A, an
ところで、複数の半導体チップが形成された半導体ウェハを、各半導体チップ毎に分離することで、半導体装置に個別化される。そのため、半導体ウェハの上に形成された複数の半導体チップの各々に対し、高い信頼性が要求されている。そこで、複数の半導体チップの各々に対し、電気特性検査、及びバーンイン検査が行われる。 By the way, a semiconductor wafer on which a plurality of semiconductor chips are formed is separated into each semiconductor chip to be individualized into a semiconductor device. Therefore, high reliability is required for each of the plurality of semiconductor chips formed on the semiconductor wafer. Therefore, electrical characteristic inspection and burn-in inspection are performed on each of the plurality of semiconductor chips.
しかしながら、電気特性検査の際に、電極パッド領域への電気特性検査用プローブ針の接触により、電極パッド領域に応力が印加されるため、電極パッド領域下の層間絶縁膜にクラックが発生するという問題がある。同様に、バーンイン検査の際に、電極パッド領域へのバーンイン検査用プローブ針の接触により、電極パッド領域に応力が印加されるため、電極パッド領域下の層間絶縁膜にクラックが発生するという問題がある。特に、この問題は、電極パッドが能動領域に形成された半導体チップ（図１１(a) 〜(b) 参照）の場合、又は層間絶縁膜としてＬｏｗ−ｋ膜が採用された半導体チップの場合、顕著に発生する。 However, during the electrical property inspection, stress is applied to the electrode pad region due to the contact of the probe needle for electrical property inspection with the electrode pad region, so that a crack occurs in the interlayer insulating film under the electrode pad region. There is. Similarly, during the burn-in inspection, stress is applied to the electrode pad region due to the contact of the probe needle for burn-in inspection with the electrode pad region, so that there is a problem that a crack occurs in the interlayer insulating film below the electrode pad region. is there. In particular, this problem occurs in the case of a semiconductor chip in which electrode pads are formed in an active region (see FIGS. 11A to 11B), or in the case of a semiconductor chip in which a Low-k film is employed as an interlayer insulating film. It occurs remarkably.
そのため、電気特性検査、及びバーンイン検査において、バンプが形成される電極パッドへの検査負担の軽減が要求されている。 For this reason, in the electrical characteristic inspection and the burn-in inspection, it is required to reduce the inspection burden on the electrode pad on which the bump is formed.
バンプが形成される電極パッドへの検査負担を軽減する対策として、バンプ形成用領域（即ち、バンプが形成される電極パッドを含む領域）３００とダイソートテスト用領域（即ち、ダイソートテストに用いられる電極パッドを含む領域）３０１とを、図１４に示すように、同一の領域に設けるのではなく、バンプ形成用領域３００とダイソートテスト用領域３０１とを、図１５に示すように、相異なる領域に設け、バンプ形成用領域３００とダイソートテスト用領域３０１とを、配線３０２を介して、電気的に接続する方法が提案されている（例えば、特許文献１参照）。
As a measure to reduce the inspection burden on the electrode pads on which the bumps are formed, the bump formation region (that is, the region including the electrode pads on which the bumps are formed) 300 and the die sort test region (that is, used for the die sort test). 14 is not provided in the same region as shown in FIG. 14, but the
これにより、ダイソートテスト時に、ダイソートテスト用プローブ針が、バンプ形成用領域３００に接触することがないため、バンプ形成用領域３００にプローブ痕３０３が形成されることがない。そのため、バンプ形成用領域３００に、ダイソートテスト用プローブ針の接触による応力が印加されることがないため、バンプが形成される電極パッドへの検査負担を軽減することができる。
Thus, the
また、電気特性検査、及びバーンイン検査において、検査コストの削減が要求されている。 In addition, reduction of inspection cost is required in electrical characteristic inspection and burn-in inspection.
検査コストを削減する対策として、バーンイン検査を、半導体ウェハの上に形成された複数の半導体チップのうち、バーンイン検査の前に行う電気特性検査において良品と判定された半導体チップにのみ行う方法が提案されている（例えば、特許文献２参照）。 As a measure to reduce inspection costs, a method is proposed in which burn-in inspection is performed only on semiconductor chips that are determined as non-defective products in the electrical characteristic inspection that is performed before the burn-in inspection among a plurality of semiconductor chips formed on the semiconductor wafer. (For example, refer to Patent Document 2).
まず、図１６(a) に示すように、半導体ウェハの上に形成された半導体チップ４００の上に、電極パッド４０１ａ，４０１ｂを形成する。次に、半導体チップ４００の上に、電極パッド４０１ａ，４０１ｂの上面を露出する開口部を有する絶縁膜４０２を形成する。
First, as shown in FIG. 16A,
次に、半導体ウェハの上に形成された複数の半導体チップの各々に対し、電気特性検査を行い、不良と判定された半導体チップにおいて、図１６(b) に示すように、電極パッド４０１ａの上に、不導体被膜４０３を形成する。
Next, an electrical characteristic inspection is performed on each of the plurality of semiconductor chips formed on the semiconductor wafer, and the semiconductor chip determined to be defective is placed on the
次に、半導体ウェハの上に形成された複数の半導体チップのうち、電気特性検査において良品と判定された半導体チップにおいて、図１６(c) に示すように、電極パッド４０１ｂに、バーンイン検査用プローブ針４０４ｂを接触させ、良品と判定された半導体チップに対し、バーンイン検査を行う。一方、半導体ウェハの上に形成された複数の半導体チップのうち、電気特性検査において不良品と判定された半導体チップにおいて、図１６(c) に示すように、電極パッド４０１ａに、バーンイン検査用プローブ針４０４ａを接触させず、不良品と判定された半導体チップに対し、バーンイン検査を行わない。
Next, among the plurality of semiconductor chips formed on the semiconductor wafer, in the semiconductor chip determined to be non-defective in the electrical characteristic inspection, as shown in FIG. 16C, the burn-in inspection probe is applied to the
これにより、バーンイン検査時に、電気特性検査において良品と判定された半導体チップにのみ、電力を供給することができるため、消費電力を削減することができるので、検査コストを削減することができる。
半導体装置の更なる小型化、微細化、及び高集積化に伴い、電極パッド間のピッチが、更に狭くなる。そのため、不導体被膜４０３の形成の際における樹脂の塗布時に、樹脂の塗布量を、精度良く制御することが非常に困難である。
As semiconductor devices are further miniaturized, miniaturized, and highly integrated, the pitch between electrode pads is further narrowed. For this reason, it is very difficult to accurately control the amount of resin applied during application of the resin during formation of the
そのため、例えば、樹脂の塗布量が少ない場合、図１７に示すように、不導体被膜５０３により、電極パッド４０１ａの上面を覆うことができないため、バーンイン検査時に、電極パッド４０１ａに、バーンイン検査用プローブ針４０４ａが接触するという問題がある。
Therefore, for example, when the amount of resin applied is small, the upper surface of the
一方、例えば、樹脂の塗布量が多い場合、図１８(a) に示すように、不導体被膜６０３が、バーンイン検査用電極パッド６０１ａの上にだけでなく、バンプ形成用電極パッド６０１ｂの上にも、形成される（なお、バーンイン検査用電極パッド６０１ａ、及びバンプ形成用電極パッド６０１ｂは、半導体チップ６００の上に形成され、半導体チップ６００に形成された配線６００ｃにより、バーンイン検査用電極パッド６０１ａと、バンプ形成用電極パッド６０１ｂとの間を電気的に接続している）。
On the other hand, for example, when the amount of resin applied is large, as shown in FIG. 18A, the
そのため、図１８(b) に示すように、不導体被膜６０３の上に、フラックス６０４、及びはんだボール６０５が順次形成され、バンプ形成用電極パッド６０１ｂの上に、フラックス６０４、及びはんだボール６０５を順次形成することができない。
Therefore, as shown in FIG. 18B, the
さらに、図１８(c) に示すように、熱処理によるはんだボール６０５の溶融時に、はんだボール６０５が飛散し、良品と判定された半導体チップに、異形バンプが形成される虞がある。
Further, as shown in FIG. 18 (c), when the
前記に鑑み、本発明の目的は、不導体被膜が、バンプ形成用領域に形成されることを防止することである。 In view of the above, an object of the present invention is to prevent the nonconductive film from being formed in the bump forming region.
前記の目的を達成するために、本発明に係る半導体装置は、半導体チップの上に形成された第１の電極パッドと、半導体チップの上に形成された第２の電極パッドと、半導体チップの上に形成され、第１の電極パッドの上面を露出する第１の開口部、及び第２の電極パッドの上面を露出する第２の開口部を有する絶縁膜と、第１の電極パッドの上に形成された第１のアンダーバンプメタルと、第２の電極パッドの上に形成された第２のアンダーバンプメタルと、第１のアンダーバンプメタルの上に形成された不導体被膜と、第２のアンダーバンプメタルの上に形成されたバンプとを備え、絶縁膜における第１の電極パッドと第２の電極パッドとの間に形成された部分には、第１の溝が形成され、第１の電極パッド側に位置する第１の溝により段差部が形成されていることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a first electrode pad formed on a semiconductor chip, a second electrode pad formed on the semiconductor chip, and a semiconductor chip. An insulating film having a first opening exposing the top surface of the first electrode pad and a second opening exposing the top surface of the second electrode pad; A first under bump metal formed on the second electrode pad, a second under bump metal formed on the second electrode pad, a non-conductive film formed on the first under bump metal, and a second And a bump formed on the under bump metal, and a first groove is formed in a portion of the insulating film formed between the first electrode pad and the second electrode pad. By the first groove located on the electrode pad side of Wherein the difference portion is formed.
本発明に係る半導体装置によると、不導体被膜の形成の際における樹脂の塗布時に、第１のアンダーバンプメタル（第１のＵＢＭ）の上に塗布された樹脂が、塗れ広がることがあっても、樹脂を、第１の溝内に流し込み、段差部により、樹脂を塞き止めて、樹脂が第２のアンダーバンプメタル（第２のＵＢＭ）の上に塗れ広がることを防止することができる。 According to the semiconductor device of the present invention, even when the resin applied on the first under bump metal (first UBM) may be spread when the resin is applied during the formation of the non-conductive film. The resin can be poured into the first groove and the resin can be blocked by the stepped portion to prevent the resin from spreading on the second under bump metal (second UBM).
従って、半導体装置の更なる小型化、微細化、及び高集積化に伴い、第１の電極パッドと第２の電極パッドとの間隔が狭くなることがあっても、第２のＵＢＭの上に不導体被膜が形成されることはなく、バンプ形成用領域（第２のＵＢＭを介してバンプが形成される第２の電極パッドを含む領域）に、不導体被膜が形成されることを防止することができる。 Therefore, even if the distance between the first electrode pad and the second electrode pad is narrowed as the semiconductor device is further miniaturized, miniaturized, and highly integrated, it is formed on the second UBM. A non-conductive film is not formed, and a non-conductive film is prevented from being formed in a bump forming region (a region including a second electrode pad where a bump is formed via the second UBM). be able to.
本発明に係る半導体装置において、絶縁膜における第１の電極パッドと第２の電極パッドとの間に形成された部分には、第１の溝と段差部を挟んで隣り合う第２の溝が形成され、段差部の断面形状は、凸状であることが好ましい。 In the semiconductor device according to the present invention, a portion of the insulating film formed between the first electrode pad and the second electrode pad has a second groove adjacent to the first groove and the stepped portion. The formed cross-sectional shape of the stepped portion is preferably convex.
このようにすると、樹脂が、第１の溝内から溢れることがあっても、樹脂を、第２の溝内に流し込み、樹脂が、第２のＵＢＭの上に塗れ広がることを防止することができる。 In this way, even if the resin may overflow from the first groove, the resin can be poured into the second groove to prevent the resin from spreading on the second UBM. it can.
本発明に係る半導体装置において、半導体チップの上に形成された第３の電極パッドと、第３の電極パッドの上に形成された第３のアンダーバンプメタルとをさらに備え、絶縁膜には、第３の電極パッドの上面を露出する第３の開口部が形成されていることが好ましい。 The semiconductor device according to the present invention further includes a third electrode pad formed on the semiconductor chip and a third under bump metal formed on the third electrode pad, and the insulating film includes: It is preferable that a third opening that exposes the upper surface of the third electrode pad is formed.
本発明に係る半導体装置において、第１の溝の一端及び他端の各々は、絶縁膜の端に到達していることが好ましい。 In the semiconductor device according to the present invention, it is preferable that one end and the other end of the first groove reach the end of the insulating film.
このようにすると、第１の溝内に流し込まれた樹脂を、第１の溝内に整流させ、半導体チップ外に誘導して排出することができる。 In this way, the resin poured into the first groove can be rectified into the first groove, guided out of the semiconductor chip, and discharged.
本発明に係る半導体装置において、第１の溝は、複数の第１の電極パッドが形成された領域を囲うように形成され、第１の溝の平面形状は、環状であることが好ましい。 In the semiconductor device according to the present invention, it is preferable that the first groove is formed so as to surround a region where the plurality of first electrode pads are formed, and the planar shape of the first groove is annular.
本発明に係る半導体装置において、第１の溝には、排出用溝が連結され、排出用溝は、第１の溝と絶縁膜の端とを、第２の開口部を通して結ぶように形成されていることが好ましい。 In the semiconductor device according to the present invention, a discharge groove is connected to the first groove, and the discharge groove is formed to connect the first groove and the end of the insulating film through the second opening. It is preferable.
このようにすると、第１の溝内に流し込まれた樹脂を、第１の溝、及び排出用溝内に整流させ、半導体チップ外に誘導して排出することができる。 In this way, the resin poured into the first groove can be rectified into the first groove and the discharge groove, and can be guided out of the semiconductor chip and discharged.
本発明に係る半導体装置において、排出用溝は、第１の溝と第２の開口部とを結ぶ第１の凹部と、隣り合う第２の開口部同士の間を結ぶ第２の凹部と、第２の開口部と絶縁膜の端とを結ぶ第３の凹部とを有していることが好ましい。 In the semiconductor device according to the present invention, the discharge groove includes a first recess that connects the first groove and the second opening, a second recess that connects between the adjacent second openings, and It is preferable to have a third recess that connects the second opening and the end of the insulating film.
本発明に係る半導体装置において、絶縁膜の材料は、ポリイミド、ポリベンゾオキサゾール、又はシリコン系の絶縁材料であることが好ましい。 In the semiconductor device according to the present invention, the material of the insulating film is preferably polyimide, polybenzoxazole, or a silicon-based insulating material.
本発明に係る半導体装置において、段差部の上面高さは、バンプの上面高さよりも低いことが好ましい。 In the semiconductor device according to the present invention, the upper surface height of the stepped portion is preferably lower than the upper surface height of the bump.
本発明に係る半導体装置によると、不導体被膜の形成の際における樹脂の塗布時に、第１のＵＢＭの上に塗布された樹脂が、塗れ広がることがあっても、樹脂を、第１の溝内に流し込み、段差部により、樹脂を塞き止めて、樹脂が第２のＵＢＭの上に塗れ広がることを防止することができる。 According to the semiconductor device of the present invention, even when the resin applied on the first UBM may spread out when the resin is applied during the formation of the non-conductive coating, the resin is removed from the first groove. The resin can be poured in and blocked by the stepped portion to prevent the resin from spreading on the second UBM.
従って、半導体装置の更なる小型化、微細化、及び高集積化に伴い、第１の電極パッドと第２の電極パッドとの間隔が狭くなることがあっても、第２のＵＢＭの上に不導体被膜が形成されることはなく、バンプ形成用領域（第２のＵＢＭを介してバンプが形成される第２の電極パッドを含む領域）に、不導体被膜が形成されることを防止することができる。 Therefore, even if the distance between the first electrode pad and the second electrode pad is narrowed as the semiconductor device is further miniaturized, miniaturized, and highly integrated, it is formed on the second UBM. A non-conductive film is not formed, and a non-conductive film is prevented from being formed in a bump forming region (a region including a second electrode pad where a bump is formed via the second UBM). be able to.
以下に、本発明の実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置について、図１、図２(a) 〜(b) 、図３(a) 〜(c) 、図４(a) 〜(d) 、図５、図６、図７、図８(a) 〜(c) 、及び図９を参照しながら説明する。
(One embodiment)
Hereinafter, the semiconductor device according to the embodiment of the present invention will be described with reference to FIGS. 1, 2 (a) to (b), FIGS. 3 (a) to (c), FIGS. 4 (a) to (d), FIG. 6, FIG. 7, FIG. 8A to FIG. 8C, and FIG.
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の製造方法のフローチャートである。 A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a flowchart of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
まず、図１に示すように、半導体ウェハの上に形成された複数の半導体チップの各々の上に、例えば、アルミニウム、又は銅等からなる電気特性検査用電極パッド、バーンイン検査用電極パッド、及びバンプ形成用電極パッドを形成する。ここで、「電気特性検査用電極パッド」とは、電気特性検査に用いられる電極パッドである。「バーンイン検査用電極パッド」とは、バーンイン検査に用いられる電極パッドである。「バンプ形成用電極パッド」とは、その上にＵＢＭ（アンダーバンプメタル）を介してバンプが形成される電極パッドである。 First, as shown in FIG. 1, on each of a plurality of semiconductor chips formed on a semiconductor wafer, for example, an electrical property inspection electrode pad made of aluminum or copper, a burn-in inspection electrode pad, and A bump forming electrode pad is formed. Here, the “electrode pad for electrical property inspection” is an electrode pad used for electrical property inspection. The “burn-in inspection electrode pad” is an electrode pad used for burn-in inspection. The “bump forming electrode pad” is an electrode pad on which a bump is formed via UBM (under bump metal).
次に、図１に示すように、バーンイン検査用電極パッドと、バンプ形成用電極パッドとの間に、段差部を形成する。 Next, as shown in FIG. 1, a stepped portion is formed between the burn-in inspection electrode pad and the bump forming electrode pad.
次に、図１に示すように、電解めっき法、又は無電解めっき法により、電気特性検査用電極パッドの上に、電気特性検査用ＵＢＭを形成し、バーンイン検査用電極パッドの上に、バーンイン検査用ＵＢＭを形成し、バンプ形成用電極パッドの上に、バンプ形成用ＵＢＭを形成する。電気特性検査用ＵＢＭ、バーンイン検査用ＵＢＭ、及びバンプ形成用ＵＢＭは、例えば、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、及び金（Ａｕ）膜等の複数の金属膜が積層して形成される。なお、バンプ形成用ＵＢＭは、その上に形成されるバンプの拡散を防止するバリア機能を有し、その上に形成されるバンプとの濡れ性が高い。 Next, as shown in FIG. 1, an electric characteristic inspection UBM is formed on the electrode pad for electric characteristic inspection by electrolytic plating or electroless plating, and burn-in is performed on the electrode pad for burn-in inspection. An inspection UBM is formed, and a bump forming UBM is formed on the bump forming electrode pad. The electrical property inspection UBM, burn-in inspection UBM, and bump formation UBM are formed by laminating a plurality of metal films such as a nickel (Ni) film, a palladium (Pd) film, and a gold (Au) film, for example. The The bump forming UBM has a barrier function for preventing the diffusion of the bumps formed thereon, and has high wettability with the bumps formed thereon.
次に、図１に示すように、電気特性検査用ＵＢＭに、電気特性検査用プローブ針を接触させ、半導体ウェハの上に形成された複数の半導体チップの各々に対し、電気特性検査を行う。これにより、半導体チップが良品であるか不良品であるかを判定する。このように、電気特性検査用ＵＢＭは、電気特性検査において、電気特性検査用電極の機能を果たす。 Next, as shown in FIG. 1, an electrical property inspection probe needle is brought into contact with the electrical property inspection UBM, and an electrical property inspection is performed on each of a plurality of semiconductor chips formed on the semiconductor wafer. Thereby, it is determined whether the semiconductor chip is a good product or a defective product. In this way, the electrical property inspection UBM functions as an electrical property inspection electrode in electrical property inspection.
次に、図１に示すように、半導体ウェハの上に形成された複数の半導体チップのうち、電気特性検査において不良品と判定された半導体チップにおいて、バーンイン検査用ＵＢＭの上に、例えば、ＵＶ硬化性樹脂、又は熱硬化性樹脂を塗布する。その後、ＵＶ硬化性樹脂の場合、ＵＶ硬化性樹脂に対しＵＶ照射を行い、ＵＶ硬化性樹脂を硬化し、ＵＶ硬化性樹脂からなる不導体被膜を形成する。一方、熱硬化性樹脂の場合、熱硬化性樹脂に対し加熱処理を行い、熱硬化性樹脂を硬化し、熱硬化性樹脂からなる不導体被膜を形成する。 Next, as shown in FIG. 1, among the plurality of semiconductor chips formed on the semiconductor wafer, in the semiconductor chip determined to be defective in the electrical characteristic inspection, on the burn-in inspection UBM, for example, UV A curable resin or a thermosetting resin is applied. Thereafter, in the case of a UV curable resin, UV irradiation is performed on the UV curable resin, the UV curable resin is cured, and a non-conductive film made of the UV curable resin is formed. On the other hand, in the case of a thermosetting resin, a heat treatment is performed on the thermosetting resin, the thermosetting resin is cured, and a nonconductive film made of the thermosetting resin is formed.
次に、図１に示すように、半導体ウェハの上に形成された複数の半導体チップのうち、電気特性検査において良品と判定された半導体チップにおいて、バーンイン検査用ＵＢＭに、バーンイン検査用プローブ針を接触させ、良品と判定された半導体チップに対し、バーンイン検査を行う（即ち、半導体チップに対し、高温環境下での電気特性検査を行う）。これにより、半導体チップが良品であるか不良品であるかを判定する。このように、バーンイン検査用ＵＢＭは、バーンイン検査において、バーンイン検査用電極の機能を果たす。 Next, as shown in FIG. 1, among the semiconductor chips formed on the semiconductor wafer, in the semiconductor chip determined to be non-defective in the electrical characteristic inspection, a burn-in inspection probe needle is attached to the burn-in inspection UBM. A burn-in inspection is performed on a semiconductor chip determined to be non-defective (ie, an electrical characteristic inspection is performed on the semiconductor chip in a high-temperature environment). Thereby, it is determined whether the semiconductor chip is a good product or a defective product. Thus, the burn-in inspection UBM functions as a burn-in inspection electrode in the burn-in inspection.
次に、図１に示すように、例えば、ボール搭載法、又はスクリーン印刷法により、バンプ形成用ＵＢＭの上に、はんだバンプを形成する。具体的には、第１に例えば、はんだバンプの形成方法として、ボール搭載法を用いた場合、フラックス印刷用開口部を設けたマスクを用いて、フラックスを、バンプ形成用ＵＢＭの上にスクリーン印刷した後、はんだボール搭載用開口部を設けたマスクを用いて、はんだボールを、フラックスの上に搭載し、その後、リフロー装置、又はオーブン装置等を用いて、はんだボールに対し加熱処理を行い、はんだバンプを形成する。第２に例えば、はんだバンプの形成方法として、スクリーン印刷法を用いた場合、はんだペースト印刷用開口部を設けたマスクを用いて、はんだペーストを、バンプ形成用ＵＢＭの上に印刷した後、リフロー装置、又はオーブン装置等を用いて、はんだペーストに対し加熱処理を行い、はんだバンプを形成する。 Next, as shown in FIG. 1, solder bumps are formed on the bump forming UBM by, for example, a ball mounting method or a screen printing method. Specifically, for example, when a ball mounting method is used as a method for forming a solder bump, a flux is screen-printed on the bump forming UBM using a mask provided with an opening for flux printing. After that, using a mask provided with a solder ball mounting opening, the solder ball is mounted on the flux, and then the solder ball is heated using a reflow device or an oven device, Form solder bumps. Secondly, for example, when a screen printing method is used as a method for forming a solder bump, the solder paste is printed on the bump forming UBM using a mask provided with an opening for solder paste printing, and then reflowed. Using a device, an oven device, or the like, heat treatment is performed on the solder paste to form solder bumps.
その後、半導体ウェハの裏面を研削する研磨工程等を行う。その後、複数の半導体チップが形成された半導体ウェハを、各半導体チップ毎に分離し、半導体装置に個別化するダイシング工程を行う。 Thereafter, a polishing process for grinding the back surface of the semiconductor wafer is performed. Thereafter, a semiconductor wafer on which a plurality of semiconductor chips are formed is separated for each semiconductor chip and a dicing process for individualizing the semiconductor device is performed.
以上のようにして、本実施形態に係る半導体装置を製造することができる。 As described above, the semiconductor device according to this embodiment can be manufactured.
以下に、本発明の一実施形態に係る半導体装置の構成について、図２(a) 〜(b) を参照しながら説明する。図２(a) 〜(b) は、本発明の一実施形態に係る半導体装置の構成を示す図である。図２(a) は、平面図であり、図２(b) は、断面図であり、具体的には、図２(a) に示すIIb-IIb線における断面図である。 The configuration of the semiconductor device according to one embodiment of the present invention will be described below with reference to FIGS. 2 (a) to 2 (b). 2A to 2B are diagrams showing a configuration of a semiconductor device according to an embodiment of the present invention. 2 (a) is a plan view, FIG. 2 (b) is a cross-sectional view, and specifically, a cross-sectional view taken along the line IIb-IIb shown in FIG. 2 (a).
図２(b) に示すように、半導体装置は、半導体ウェハの上に形成された半導体チップ１と、半導体チップ１の上に形成された電気特性検査用電極パッド（図示せず，第３の電極パッド）と、半導体チップ１の上に形成されたバーンイン検査用電極パッド（第１の電極パッド）２ａと、半導体チップ１の上に形成されたバンプ形成用電極パッド（第２の電極パッド）２ｂと、半導体チップ１の上に形成された第１の絶縁膜３と、第１の絶縁膜３の上に形成された第２の絶縁膜４と、電気特性検査用電極パッドの上に形成された電気特性検査用ＵＢＭ（図示せず，第３のＵＢＭ）と、バーンイン検査用電極パッド２ａの上に形成されたバーンイン検査用ＵＢＭ（第１のＵＢＭ）６ａと、バンプ形成用電極パッド２ｂの上に形成されたバンプ形成用ＵＢＭ（第２のＵＢＭ）６ｂと、バーンイン検査用ＵＢＭ６ａの上に形成された不導体被膜７と、バンプ形成用ＵＢＭ６ｂの上に形成されたバンプ８とを備えている。
As shown in FIG. 2 (b), the semiconductor device includes a
半導体チップ１には、図２(b) に示すように、バーンイン検査用電極パッド２ａとバンプ形成用電極パッド２ｂとの間を電気的に接続する配線１ｃが形成されている。
As shown in FIG. 2B, the
第１の絶縁膜３には、図２(b) に示すように、電気特性検査用電極パッドの上面を露出する開口部（図示せず）、バーンイン検査用電極パッド２ａの上面を露出する開口部３ａ、及びバンプ形成用電極パッド２ｂの上面を露出する開口部３ｂが形成されている。
As shown in FIG. 2B, the first insulating
第２の絶縁膜４には、図２(b) に示すように、電気特性検査用電極パッドの上面を露出する電気特性検査用開口部（図示せず，第３の開口部）、バーンイン検査用電極パッド２ａの上面を露出するバーンイン検査用開口部（第１の開口部）４ａ、及びバンプ形成用電極パッド２ｂの上面を露出するバンプ形成用開口部（第２の開口部）４ｂが形成されている。
As shown in FIG. 2 (b), the second
第２の絶縁膜４におけるバーンイン検査用電極パッド２ａとバンプ形成用電極パッド２ｂとの間に形成された部分には、第１の溝５Ｘ、及び第１の溝５Ｘと隣り合う第２の溝５Ｙが形成されている。バーンイン検査用電極パッド側に位置する第１の溝５Ｘ、及びバンプ形成用電極パッド側に位置する第２の溝５Ｙにより、断面形状が凸状の段差部５が形成されている。
A portion of the second
不導体被膜７の形成の際における樹脂の塗布時に、樹脂を、第１の溝５Ｘ内に流し込み、段差部５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。そのため、図２(b) に示すように、第１の溝５Ｘ内には、不導体被膜７が形成されている。
At the time of application of the resin when forming the
電気特性検査用電極パッド、バーンイン検査用電極パッド２ａ、及びバンプ形成用電極パッド２ｂは、例えば、アルミニウム、又は銅等からなる。
The electrical property inspection electrode pad, the burn-in
第１の絶縁膜３は、例えば、シリコン窒化膜等からなる。
The first
以下に、段差部５の形成方法について、図３(a) 〜(c) 、及び図４(a) 〜(d) を参照しながら説明する。図３(a) 〜(c) は、段差部の形成方法を示す断面図である。図４(a) 〜(d) は、段差部の形成方法を示す拡大断面図である。なお、図３(a) 〜(c) において、簡略的に図示する為に、半導体チップの上に形成される電気特性検査用電極パッド、バーンイン検査用電極パッド（図２(a)：２ａ参照）、バンプ形成用電極パッド（図２(a)：２ｂ参照）、及び第１の絶縁膜（図２(a)：３参照）の図示を省略する。
Below, the formation method of the level | step-
まず、図３(a) に示すように、例えば、ディスペンサーを用いて、複数の半導体チップが形成された半導体ウェハ１Ｘ上の全面に、絶縁性の液体樹脂、又は絶縁性の粘度の低い樹脂からなる樹脂４ｘを塗布する。このとき、樹脂４ｘは、量が不足することのないように、設計量よりも若干多い量が塗布される。またこのとき、樹脂４ｘは、半導体ウェハ１Ｘ上の全面における中央領域に塗布される。
First, as shown in FIG. 3A, for example, using a dispenser, an insulating liquid resin or an insulating low viscosity resin is applied to the entire surface of the
次に、図３(b) に示すように、半導体ウェハ１Ｘの中心を通る中心軸を回転軸として、半導体ウェハ１Ｘを高速回転させる。これにより、樹脂４ｘに遠心力が発生し、遠心力により、中央領域に塗布された樹脂４ｘが塗れ広がって、樹脂４Ｘが、半導体ウェハ１Ｘ上の全面に均一に塗布される。このとき、設計量よりも若干多い量が塗布された樹脂４ｘにおける余剰量は、遠心力により、飛散するため、半導体ウェハ１Ｘ上の全面に、所望の膜厚を有する樹脂４Ｘを塗布することができる。
Next, as shown in FIG. 3B, the
樹脂４Ｘの膜厚は、樹脂４ｘの材料、及び樹脂４ｘの粘度に加えて、半導体ウェハ１Ｘを回転させる回転数、及び回転時間を調整することによって、調整することができる。
The film thickness of the
次に、図３(c) に示すように、例えば、オーブン装置を用いて、熱処理により、樹脂４Ｘを硬化し、半導体ウェハ１Ｘ上の全面に、第２の絶縁膜４を形成する。このとき、オーブン装置として、樹脂４Ｘを均一に硬化する為に、樹脂４Ｘ内を均一に加熱することが可能なオーブン装置を用いる。
Next, as shown in FIG. 3C, the
次に、図４(a) に示すように、第２の絶縁膜４の上に、例えば、ポジティブ型の感光性樹脂からなるレジストＲｅを形成する。ここで、「ポジティブ型の感光性樹脂」とは、ＵＶ光の照射により、現像液に溶け易くなる感光性樹脂をいう。
Next, as shown in FIG. 4A, a resist Re made of, for example, a positive photosensitive resin is formed on the second
その後、レジストＲｅの上に、開口部を有するマスクＭａを形成する。 Thereafter, a mask Ma having an opening is formed on the resist Re.
次に、図４(b) に示すように、ＵＶ光により、レジストＲｅにおけるマスクＭａの開口部内に露出する部分を露光する。その後、現像液により、レジストＲｅにおけるＵＶ光が照射された部分（即ち、レジストＲｅにおける現像液に溶け易くなった部分）を、除去する。これにより、レジストＲｅに、マスクＭａの開口部に対応する開口部を形成し、開口部が形成されたレジストパターンＲｅＰを形成する。その後、マスクＭａを除去する。 Next, as shown in FIG. 4B, the portion exposed in the opening of the mask Ma in the resist Re is exposed with UV light. Thereafter, the portion of the resist Re irradiated with UV light (that is, the portion of the resist Re that is easily dissolved in the developer) is removed by the developer. Thereby, an opening corresponding to the opening of the mask Ma is formed in the resist Re, and a resist pattern ReP in which the opening is formed is formed. Thereafter, the mask Ma is removed.
次に、図４(c) に示すように、レジストパターンＲｅＰをマスクに用いて、エッチングにより、第２の絶縁膜４におけるレジストパターンＲｅＰの開口部内に露出する部分を除去する。これにより、第２の絶縁膜４に、電気特性検査用電極パッドの上面を露出する電気特性検査用開口部（図示せず）、バーンイン検査用電極パッド２ａの上面を露出するバーンイン検査用開口部４ａ、及びバンプ形成用電極パッド２ｂの上面を露出するバンプ形成用開口部４ｂを形成する。それと共に、第２の絶縁膜４におけるバーンイン検査用電極パッド２ａとバンプ形成用電極パッド２ｂとの間に形成された部分に、第１の溝５Ｘ、及び第１の溝５Ｘと隣り合う第２の溝５Ｙを形成し、バーンイン検査用電極パッド側に位置する第１の溝５Ｘ、及びバンプ形成用電極パッド側に位置する第２の溝５Ｙにより、断面形状が凸状の段差部５を形成する。
Next, as shown in FIG. 4 (c), the resist pattern ReP is used as a mask, and the portion exposed in the opening of the resist pattern ReP in the second
次に、図４(d) に示すように、レジストパターンＲｅＰを除去する。 Next, as shown in FIG. 4D, the resist pattern ReP is removed.
以上のようにして、段差部５を形成することができる。
As described above, the
なお、上記の段差部５の形成方法の説明では、ポジティブ型の感光性樹脂からなるレジストＲｅを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ネガティブ型の感光性樹脂からなるレジストを用いてもよい。「ネガティブ型の感光性樹脂」とは、ＵＶ光の照射により、現像液に溶け難くなる感光性樹脂をいう。即ち、レジストＲｅの材料として、ネガティブ型の感光性樹脂、及びポジティブ型の感光性樹脂のうち一方を、段差部（図４(c)：５参照）の形状、又はマスク（図４(a)：Ｍａ）の設計仕様に応じて選択して用いればよい。
In the description of the method for forming the stepped
本実施形態によると、不導体被膜７の形成の際における樹脂の塗布時に、バーンイン検査用ＵＢＭ６ａの上に塗布された樹脂が、塗れ広がることがあっても、樹脂を、第１の溝５Ｘ内に流し込み、段差部５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。
According to the present embodiment, even when the resin applied on the burn-in
さらに、樹脂が、第１の溝５Ｘ内から溢れることがあっても、樹脂を、第２の溝５Ｙ内に流し込み、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。
Furthermore, even if the resin overflows from the inside of the
従って、半導体装置の更なる小型化、微細化、及び高集積化に伴い、バーンイン検査用電極パッド２ａとバンプ形成用電極パッド２ｂとの間隔が狭くなることがあっても、バンプ形成用ＵＢＭ６ｂの上に、不導体被膜７が形成されることはなく、バンプ形成用領域（バンプ形成用ＵＢＭ６ｂを介してバンプ８が形成されるバンプ形成用電極パッド２ｂを含む領域）に、不導体被膜が形成されることを防止することができる。
Therefore, even if the distance between the burn-in
以下に、両側の溝により形成された断面形状が凸状の段差部のレイアウトについて、図５、及び図６を参照しながら説明する。図５は、段差部のレイアウトの第１の例を示す平面図である。図６は、段差部のレイアウトの第２の例を示す平面図である。なお、図５、及び図６において、簡略的に図示するために、第２の絶縁膜４の図示を省略する。
Hereinafter, the layout of the stepped portion having a convex cross section formed by the grooves on both sides will be described with reference to FIGS. 5 and 6. FIG. FIG. 5 is a plan view showing a first example of the layout of the stepped portions. FIG. 6 is a plan view showing a second example of the layout of the stepped portion. In FIGS. 5 and 6, the second
＜第１の例＞
図５に示すように、第２の絶縁膜（図示せず）に、第１の溝１５Ｘ、及び第２の溝１５Ｙが形成されて、第１，第２の溝１５Ｘ，１５Ｙにより断面形状が凸状の段差部１５が形成されている。
<First example>
As shown in FIG. 5, a
段差部１５は、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域と、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域との間に介在し、その一端が、第２の絶縁膜の端に到達するように配置されている。
The
第２の絶縁膜に、第１の誘導用溝１６Ｘ、及び第２の誘導用溝１６Ｙが形成され、第１，第２の誘導用溝１６Ｘ，１６Ｙにより断面形状が凸状の誘導用段差部１６が形成されている。
A
誘導用段差部１６は、段差部１５の他端から、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域以外の領域に延びるように配置されている。
The guiding
第１の溝１５Ｘは、段差部１５のバーンイン検査用電極パッド側に形成されている。第１の溝１５Ｘの一端は、第２の絶縁膜の端に到達している。第１の誘導用溝１６Ｘは、第１の溝１５Ｘの他端から、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域以外の領域に延びるように形成されている。
The
第２の溝１５Ｙは、段差部１５のバンプ形成用電極パッド側に形成されている。第２の溝１５Ｙの一端は、第２の絶縁膜の端に到達している。第２の誘導用溝１６Ｙは、第２の溝１５Ｙの他端から、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域以外の領域に延びるように形成されている。
The
これにより、不導体被膜７の形成の際における樹脂７ｘの塗布時に、バーンイン検査用ＵＢＭ６ａの上に塗布された樹脂７ｘが、放射状に塗れ広がることがあっても、樹脂を、第１の溝１５Ｘ内に流し込み、段差部１５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。それと共に、樹脂を、第１の溝１５Ｘ内に整流させ、半導体チップ外に誘導して排出する、又は樹脂を、第１の溝１５Ｘ、及び第１の誘導用溝１６Ｘ内に整流させ、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域以外の領域に誘導することができる。
As a result, even when the
さらに、樹脂が、第１の溝１５Ｘ内から溢れることがあっても、樹脂を、第２の溝１５Ｙ内に流し込み、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。それと共に、樹脂を、第２の溝１５Ｙ内に整流させ、半導体チップ外に誘導して排出する、又は樹脂を、第２の溝１５Ｙ、及び第２の誘導用溝１６Ｙ内に整流させ、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域以外の領域に誘導することができる。
Further, even if the resin overflows from the inside of the
＜第２の例＞
図６に示すように、第２の絶縁膜（図示せず）に、第１の溝２５Ｘ、及び第２の溝２５Ｙが形成されて、第１，第２の溝２５Ｘ，２５Ｙにより断面形状が凸状の段差部２５が形成されている。
<Second example>
As shown in FIG. 6, a
段差部２５は、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域を囲うように配置され、段差部２５の平面形状は、環状である。
The
第１の溝２５Ｘは、段差部２５のバーンイン検査用電極パッド側に形成され、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域を囲うように形成されている。第２の溝２５Ｙは、段差部２５のバンプ形成用電極パッド側に形成され、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域を囲うように形成されている。
The
これにより、不導体被膜７の形成の際における樹脂７ｘの塗布時に、バーンイン検査用ＵＢＭ６ａの上に塗布された樹脂７ｘが、放射状に塗れ広がることがあっても、樹脂を、第１の溝２５Ｘ内に流し込み、段差部２５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。
As a result, even when the
さらに、樹脂が、第１の溝２５Ｘ内から溢れることがあっても、樹脂を、第２の溝２５Ｙ内に流し込み、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。
Furthermore, even if the resin overflows from the inside of the
−段差部−
なお、本実施形態では、段差部として、両側の溝により形成された断面形状が凸状の段差部５を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、片側（詳細には、バーンイン検査用電極パッド側）の溝により形成された段差部を用いてもよい。
-Step part-
In the present embodiment, the case where the stepped
以下に、片側の溝により形成された段差部のレイアウトについて、図７、及び図８(a) 〜(c) を参照しながら説明する。図７は、段差部のレイアウトの第１の例を示す平面図である。図８(a) 〜(c) は、段差部のレイアウトの第２の例を示す図である。図８(a) は、平面図であり、図８(b) は、断面図であり、具体的には、図８(a) に示すVIIIb-VIIIb線における断面図であり、図８(c) は、拡大断面図であり、具体的には、図８(b) に示す四角に囲まれた部分の拡大断面図である。 Hereinafter, the layout of the stepped portion formed by the groove on one side will be described with reference to FIGS. 7 and 8A to 8C. FIG. 7 is a plan view illustrating a first example of the layout of the stepped portions. FIGS. 8A to 8C are diagrams illustrating a second example of the layout of the stepped portions. 8 (a) is a plan view, FIG. 8 (b) is a sectional view, specifically, a sectional view taken along line VIIIb-VIIIb shown in FIG. 8 (a), and FIG. ) Is an enlarged sectional view, specifically, an enlarged sectional view of a portion surrounded by a square shown in FIG. 8 (b).
＜第１の例＞
図７に示すように、第２の絶縁膜４に、第１の溝３５Ｘが形成されて、バーンイン検査用電極パッド側に位置する第１の溝３５Ｘにより段差部３５が形成されている。第１の溝３５Ｘは、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域と、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域との間に介在するように形成されている。第１の溝３５Ｘの一端及び他端の各々は、第２の絶縁膜４の端に到達している。
<First example>
As shown in FIG. 7, a
これにより、不導体被膜７の形成の際における樹脂７ｘの塗布時に、バーンイン検査用ＵＢＭ６ａの上に塗布された樹脂７ｘが、放射状に塗れ広がることがあっても、樹脂を、第１の溝３５Ｘ内に流し込み、段差部３５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。それと共に、樹脂を、第１の溝３５Ｘ内に整流させ、半導体チップ外に誘導して排出することができる。
As a result, even when the
＜第２の例＞
図８(a) に示すように、第２の絶縁膜４に、第１の溝４５Ｘが形成されて、バーンイン検査用電極パッド側に位置する第１の溝４５Ｘにより段差部４５が形成されている。第１の溝４５Ｘは、複数のバーンイン検査用電極パッド−ＵＢＭ６ａが形成された領域と、複数のバンプ形成用電極パッド−ＵＢＭ６ｂが形成された領域との間に介在するように形成されている。第１の溝４５Ｘの一端及び他端の各々は、第２の絶縁膜４の端に到達している。
<Second example>
As shown in FIG. 8A, the
第１の溝４５Ｘには、第１の排出用溝４６ｘ、及び第２の排出用溝４７ｘが連結されている。
A
第１の排出用溝４６ｘは、第１の溝４５Ｘと第２の絶縁膜４の端とを、バンプ形成用開口部４ｂを通して、結ぶように形成されている。詳細には、第１の排出用溝４６ｘは、第１の溝４５Ｘとバンプ形成用開口部４ｂとを結ぶ第１の凹部４６ｘ１と、隣り合うバンプ形成用開口部４ｂ同士の間を結ぶ第２の凹部４６ｘ２と、バンプ形成用開口部４ｂと絶縁膜４の端とを結ぶ第３の凹部４６ｘ３とを有している。
The
第２の排出用溝４７ｘは、第１の溝４５Ｘと第２の絶縁膜４の端とを結ぶように形成されている。このように、バンプ形成用開口部４ｂ間のピッチＷｗが、比較的広い場合、バンプ形成用開口部４ｂ間に、第２の排出用溝４７ｘを設ける（一方、バンプ形成用開口部４ｂ間のピッチＷｎが、比較的狭い場合、バンプ形成用開口部４ｂ間に、排出用溝を設けない）。
The
これにより、不導体被膜７の形成の際における樹脂７ｘの塗布時に、バーンイン検査用ＵＢＭ６ａの上に塗布された樹脂７ｘが、放射状に塗れ広がることがあっても、樹脂を、第１の溝４５Ｘ内に流し込み、段差部４５により、樹脂を塞き止めて、樹脂が、バンプ形成用ＵＢＭ６ｂの上に塗れ広がることを防止することができる。それと共に、樹脂を、第１の溝４５Ｘ、及び第１の排出用溝４６ｘ内に整流させ、半導体チップ外に誘導して排出する、又は樹脂を、第１の溝４５Ｘ、及び第２の排出用溝４７ｘ内に整流させ、半導体チップ外に誘導して排出することができる。
As a result, even when the
ここで、図８(c) に示すように、バンプ形成用ＵＢＭ６ｂの上面高さは、比較的高い。ここで、「バンプ形成用ＵＢＭの上面高さ」とは、第１の絶縁膜３の上面（言い換えれば、バンプ形成用開口部４ｂの底面）から、バンプ形成用ＵＢＭ６ｂの上面までの高さをいう。そのため、樹脂が、バンプ形成用開口部４ｂ内を通って、第１の排出用溝４６ｘ内を整流することがあっても、樹脂が、バンプ形成用ＵＢＭ６ｂの上面に流れることはない。そのため、バンプ形成用開口部４ｂ内を通って、第１の排出用溝４６ｘ内を整流する樹脂を、バンプ形成用ＵＢＭ６ｂの上面に流すことなく、半導体チップ外に誘導して排出することができる。
Here, as shown in FIG. 8C, the height of the upper surface of the
特に、半導体チップ内に、樹脂を誘導すべき領域（即ち、樹脂が塗れ広がっても悪影響のない領域）が、樹脂の近傍に存在しない場合、図９(a) に示すように、樹脂を、バンプ形成用開口部４ｂを利用した第１の排出用溝４６ｘ内に整流させて、半導体チップ外に誘導すればよい。
In particular, when there is no region in the semiconductor chip where the resin is to be induced (that is, a region where there is no adverse effect even if the resin is spread and spread), as shown in FIG. The rectification may be performed in the
段差部５，１５，２５，３５，４５の材料としては、はんだバンプの形成の際におけるはんだボール（又ははんだペースト）の溶融時に、はんだボール（又ははんだペースト）の溶融時の温度（例えば、２６０℃前後）によって、物性が変化することのない材料を用いる。具体的には例えば、段差部５，１５，２５，３５，４５の材料としては、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）、又はシリコン系の絶縁材料が挙げられる。
As the material of the stepped
段差部５の上面高さＨ5は、図９に示すように、バンプ８の上面高さＨ8よりも低い。その理由は、次に示す通りである。
The upper surface height H5 of the stepped
Ｈ5 ＜ Ｈ8
段差部５の高さが高いほど、樹脂を塞き止める量が増大するものの、段差部５の上面高さＨ5が、バンプ８の上面高さＨ8以上の場合、半導体装置を実装基板に実装する実装時に、半導体装置と実装基板との間に介在する段差部５により、半導体装置を実装基板に実装することができない。そのため、段差部５の上面高さＨ5は、バンプ８の上面高さＨ8よりも低い。ここで、「段差部の上面高さ」とは、第１の絶縁膜３の上面から段差部５の上面までの高さをいう。またここで、「バンプの上面高さ」とは、第１の絶縁膜３の上面からバンプ８の頂点までの高さをいう。
H5 <H8
Although the amount of resin blocking increases as the height of the stepped
本発明は、不導体被膜が、バンプ形成用領域（ＵＢＭを介してバンプが形成される電極パッドを含む領域）に形成されることを防止することができるため、不導体被膜を有する半導体装置に有用である。 The present invention can prevent a nonconductive film from being formed in a bump forming region (a region including an electrode pad on which a bump is formed via a UBM). Useful.
１Ｘ 半導体ウェハ
１ 半導体チップ
１ｃ 配線
２ａ バーンイン検査用電極パッド（第１の電極パッド）
２ｂ バンプ形成用電極パッド（第２の電極パッド）
３ 第１の絶縁膜
３ａ 開口部
３ｂ 開口部
４ 第２の絶縁膜
４ａ バーンイン検査用開口部（第１の開口部）
４ｂ バンプ形成用開口部（第２の開口部）
４ｘ，４Ｘ 樹脂
５ 段差部
５Ｘ 第１の溝
５Ｙ 第２の溝
６ａ バーンイン検査用ＵＢＭ（第１のＵＢＭ）
６ｂ バンプ形成用ＵＢＭ（第２のＵＢＭ）
７ 不導体被膜
８ バンプ
１５ 段差部
１５Ｘ 第１の溝
１５Ｙ 第２の溝
１６ 誘導用段差部
１６Ｘ 第１の誘導用溝
１６Ｙ 第２の誘導用溝
２５ 段差部
２５Ｘ 第１の溝
２５Ｙ 第２の溝
３５ 段差部
３５Ｘ 第１の溝
４５ 段差部
４５Ｘ 第１の溝
４６ｘ 第１の排出用溝
４６ｘ１ 第１の凹部
４６ｘ２ 第２の凹部
４６ｘ３ 第３の凹部
４７ｘ 第２の排出用溝
Ｗｎ，Ｗｗ ピッチ
Ｈ5 段差部の上面高さ
Ｈ8 バンプの上面高さ
2b Bump forming electrode pad (second electrode pad)
3 First Insulating
4b Bump forming opening (second opening)
4x,
6b UBM for bump formation (second UBM)
7 Non-conductive coating 8
Claims (9)
前記半導体チップの上に形成された第２の電極パッドと、
前記半導体チップの上に形成され、前記第１の電極パッドの上面を露出する第１の開口部、及び前記第２の電極パッドの上面を露出する第２の開口部を有する絶縁膜と、
前記第１の電極パッドの上に形成された第１のアンダーバンプメタルと、
前記第２の電極パッドの上に形成された第２のアンダーバンプメタルと、
前記第１のアンダーバンプメタルの上に形成された不導体被膜と、
前記第２のアンダーバンプメタルの上に形成されたバンプとを備え、
前記絶縁膜における前記第１の電極パッドと前記第２の電極パッドとの間に形成された部分には、第１の溝が形成され、第１の電極パッド側に位置する前記第１の溝により段差部が形成されていることを特徴とする半導体装置。 A first electrode pad formed on the semiconductor chip;
A second electrode pad formed on the semiconductor chip;
An insulating film formed on the semiconductor chip and having a first opening exposing an upper surface of the first electrode pad and a second opening exposing an upper surface of the second electrode pad;
A first under bump metal formed on the first electrode pad;
A second under bump metal formed on the second electrode pad;
A non-conductive coating formed on the first under bump metal;
A bump formed on the second under bump metal,
A first groove is formed in a portion of the insulating film formed between the first electrode pad and the second electrode pad, and the first groove located on the first electrode pad side. A step is formed by the semiconductor device.
前記絶縁膜における前記第１の電極パッドと前記第２の電極パッドとの間に形成された部分には、前記第１の溝と前記段差部を挟んで隣り合う第２の溝が形成され、
前記段差部の断面形状は、凸状であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
In the portion of the insulating film formed between the first electrode pad and the second electrode pad, a second groove adjacent to the first groove and the stepped portion is formed,
The semiconductor device according to claim 1, wherein a cross-sectional shape of the step portion is convex.
前記半導体チップの上に形成された第３の電極パッドと、
前記第３の電極パッドの上に形成された第３のアンダーバンプメタルとをさらに備え、
前記絶縁膜には、前記第３の電極パッドの上面を露出する第３の開口部が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A third electrode pad formed on the semiconductor chip;
A third under bump metal formed on the third electrode pad;
The semiconductor device, wherein the insulating film is formed with a third opening that exposes an upper surface of the third electrode pad.
前記第１の溝の一端及び他端の各々は、前記絶縁膜の端に到達していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
Each of the one end and the other end of the first groove reaches the end of the insulating film.
前記第１の溝は、複数の前記第１の電極パッドが形成された領域を囲うように形成され、
前記第１の溝の平面形状は、環状であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first groove is formed so as to surround a region where a plurality of the first electrode pads are formed,
The semiconductor device according to claim 1, wherein the planar shape of the first groove is annular.
前記第１の溝には、排出用溝が連結され、
前記排出用溝は、前記第１の溝と前記絶縁膜の端とを、前記第２の開口部を通して結ぶように形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A discharge groove is connected to the first groove,
The discharge groove is formed so as to connect the first groove and the end of the insulating film through the second opening.
前記排出用溝は、
前記第１の溝と前記第２の開口部とを結ぶ第１の凹部と、
隣り合う前記第２の開口部同士の間を結ぶ第２の凹部と、
前記第２の開口部と前記絶縁膜の端とを結ぶ第３の凹部とを有していることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The discharge groove is
A first recess connecting the first groove and the second opening;
A second recess connecting between the adjacent second openings;
A semiconductor device having a third recess connecting the second opening and an end of the insulating film.
前記絶縁膜の材料は、ポリイミド、ポリベンゾオキサゾール、又はシリコン系の絶縁材料であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is characterized in that the material of the insulating film is polyimide, polybenzoxazole, or a silicon-based insulating material.
前記段差部の上面高さは、前記バンプの上面高さよりも低いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein an upper surface height of the step portion is lower than an upper surface height of the bump.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2009063309A JP2010219239A (en) | 2009-03-16 | 2009-03-16 | Semiconductor device |
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Publications (1)
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