JP2010211436A - Data transmission/reception system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To communication with serial communication devices varied in specifications by using a single controller. <P>SOLUTION: By a tristate gate 202, a clock is supplied from the controller 200 to a serial communication device 102 with an I2C specification only when data transmission is carried out between the serial communication device 102 and the controller 200. A clock supply circuit 202 supplies a clock signal to a first device 102 only when a chip selection signal of the first device 102 is activated for preventing a collision of a data output signal from the first device with a data output signal from the controller 200. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本願発明は、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信するデータ送受信システムに関する。   The present invention relates to a data transmission / reception system that transmits and receives data in a serial format between a controller and a plurality of serial communication devices.

例えば、特許文献１は、同じ種類のシリアルインターフェースを有する複数のデバイスと、単一のインターフェースを用いてデータの伝送を行う装置が開示されている。   For example, Patent Document 1 discloses a plurality of devices having the same type of serial interface and an apparatus that transmits data using a single interface.

特開２００５−１０００１５号公報JP 2005-100015 A

本願発明は、上述した背景からなされたものであって、少ない装置規模で、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信することができるように工夫されたデータ送受信システムを提供することを目的とする。   The present invention is based on the above-mentioned background, and is devised so that data can be transmitted and received in serial format between a controller and a plurality of serial communication devices with a small apparatus scale. An object is to provide a transmission / reception system.

本願発明にかかるデータ送受信システムは、上述した目的を達成するためになされたものであって、クロック信号の供給を受けたときにのみ、前記供給されたクロックに同期して、第１の信号端子を介して、時分割で、コントローラとの間で、シリアル形式のデータの送信および受信を行う１つ以上の第１のデバイス（１０２）と、前記コントローラから、前記クロック信号と、活性化された第２のチップセレクト信号とを受けたときに、前記供給されたクロックに同期して、前記コントローラからシリアル形式のデータを受信する１つ以上の第２のデバイス（１２２）と、前記コントローラから、前記クロック信号と、活性化された第３のチップセレクト信号を受けたときに、前記供給されたクロックに同期して、前記コントローラからのシリアル形式のデータを受信し、前記コントローラに対してシリアル形式のデータを送信する１つ以上の第３のデバイス（１４２）と、クロック信号を出力し、前記第１〜第３のデバイスそれぞれに対応するチップセレクト信号それぞれを出力し、前記クロック信号に同期してデータの出力および受信を行うコントローラ（２００）と、前記コントローラが出力したデータを受けるインバータと、前記インバータの出力をベースに受け、エミッタが接地され、コレクタが、前記コントローラの入力端子、前記第１のデバイスの第１の信号端子および前記第３のデバイスの第４の信号端子に接続され、抵抗を介して正電源に接続されたｎｐｎ形トランジスタとを有し、第１のデバイスからのデータ出力信号が、コントローラからのデータ出力信号と衝突しないようにするために、前記第１のデバイスのチップセレクト信号が活性化したときにのみ、前記クロック信号を、前記第１のデバイスに供給するクロック供給回路（２０２）とを有するデータ送受信システム。   A data transmission / reception system according to the present invention is made to achieve the above-described object, and only when a clock signal is supplied, the first signal terminal is synchronized with the supplied clock. One or more first devices (102) for transmitting and receiving serial format data to and from the controller in a time-sharing manner, and the clock signal from the controller and activated One or more second devices (122) for receiving serial format data from the controller in synchronization with the supplied clock when receiving a second chip select signal; and from the controller, When receiving the clock signal and the activated third chip select signal, the controller supplies the clock signal in synchronization with the supplied clock. One or more third devices (142) that receive real format data and transmit serial format data to the controller, and output a clock signal, corresponding to each of the first to third devices A controller (200) for outputting and receiving data in synchronization with the clock signal, an inverter for receiving data output from the controller, an output from the inverter as a base, and an emitter Is connected to the input terminal of the controller, the first signal terminal of the first device, and the fourth signal terminal of the third device, and is connected to a positive power source through a resistor. npn transistor, and the data output signal from the first device is the data output signal from the controller. Data transmission / reception having a clock supply circuit (202) for supplying the clock signal to the first device only when the chip select signal of the first device is activated so as not to collide with the first device. system.

本願発明にかかるデータ送受信システムによれば、少ない装置規模で、コントローラと、複数の仕様のシリアル通信デバイスとの間でシリアル形式でデータを送受信することができる。   According to the data transmission / reception system of the present invention, data can be transmitted / received in a serial format between a controller and a plurality of serial communication devices having a plurality of specifications with a small apparatus scale.

以下、本願発明の実施形態を説明する。
図１は、第１のデータ送受信システム１０を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図１（ａ）に示すように、第１のデータ送受信システム１０は、ＣＰＵ・ＦＰＧＡなどで構成された第１のコントローラ１００と、第１のシリアル通信デバイス１０２から構成される。
なお、以下、各図において、実質的に同じ構成部分には、同じ符号が付される。
コントローラ１００のＣＬＫ端子からシリアル通信デバイス１０２のＳＣＫ端子には、図１（ｂ）の上段に示すクロック信号が供給される。
コントローラ１００のＤＩＯ端子とシリアル通信デバイス１０２のＳＤＡ端子との間は、プルアップされて接続され、図１（ｂ）の下段に示すタイミングで、データが、データ送受信システムからシリアル通信デバイス１０２にクロック信号が供給されている間だけ、時分割で、これらの間で双方向に伝送される。 Hereinafter, embodiments of the present invention will be described.
FIG. 1 is a diagram showing a first data transmission / reception system 10, where (a) shows the configuration and (b) is a timing chart in the serial communication.
As shown in FIG. 1A, the first data transmission / reception system 10 includes a first controller 100 configured by a CPU / FPGA and a first serial communication device 102.
In the following, in each figure, substantially the same components are denoted by the same reference numerals.
The clock signal shown in the upper part of FIG. 1B is supplied from the CLK terminal of the controller 100 to the SCK terminal of the serial communication device 102.
The DIO terminal of the controller 100 and the SDA terminal of the serial communication device 102 are connected by being pulled up, and data is clocked from the data transmission / reception system to the serial communication device 102 at the timing shown in the lower part of FIG. It is transmitted in both directions in a time division manner only while signals are being supplied.

このようにコントローラ１００とシリアル通信デバイス１０２との間でデータを伝送する仕様は、２線式（Ｉ２Ｃ）と呼ばれる。
この仕様においては、１回に伝送されるデータのビット数は９であり、この仕様の主な特徴は、図１（ｂ）に示すように、通信の開始および終了を示すスタート／ストップコンディションがデータの前後に設けられることであり、１回の伝送ごとに、データ受信が成功したか否かを示すＡＣＫ／ＮＡＣＫビットが、９つめのビットとして付加されることである。 The specification for transmitting data between the controller 100 and the serial communication device 102 in this way is called two-wire (I2C).
In this specification, the number of bits of data transmitted at one time is 9, and the main feature of this specification is that the start / stop condition indicating the start and end of communication is as shown in FIG. It is provided before and after the data, and an ACK / NACK bit indicating whether or not the data reception is successful is added as the ninth bit for each transmission.

図２は、第２のデータ送受信システム１２を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図２（ａ）に示すように、第２のデータ送受信システム１２は、第２のコントローラ１２０と、第２のシリアル通信デバイス１２２から構成される。
コントローラ１２０のＣＬＫ端子からシリアル通信デバイス１２２のＣＬＫ端子には、図２（ｂ）の上段に示すクロック信号が供給される。
コントローラ１２０の＿ＣＳ端子と、シリアル通信デバイス１２２のＬＥ端子とは、プルアップされて接続され、図２（ｂ）の下段に示すタイミングで、チップセレクト信号が、コントローラ１２０からシリアル通信デバイス１２２に対して出力される。 2A and 2B are diagrams showing the second data transmission / reception system 12, wherein FIG. 2A shows the configuration thereof, and FIG. 2B is a timing chart in the serial communication.
As shown in FIG. 2A, the second data transmission / reception system 12 includes a second controller 120 and a second serial communication device 122.
The clock signal shown in the upper part of FIG. 2B is supplied from the CLK terminal of the controller 120 to the CLK terminal of the serial communication device 122.
The _CS terminal of the controller 120 and the LE terminal of the serial communication device 122 are connected by being pulled up, and a chip select signal is sent from the controller 120 to the serial communication device 122 at the timing shown in the lower part of FIG. Is output.

コントローラ１２０のＤＯ端子からシリアル通信デバイス１２２のＤＩ端子に対してデータが出力され、シリアル通信デバイス１２２は、チップセレクト信号が活性化しているときだけデータを受信する。
第２のデータ送受信システム１２においては、コントローラ１２０からシリアル通信デバイス１２２の方向に、図２（ｂ）の中段に示すように、クロック信号に同期した片方向のデータ伝送が行われる。 Data is output from the DO terminal of the controller 120 to the DI terminal of the serial communication device 122, and the serial communication device 122 receives data only when the chip select signal is activated.
In the second data transmission / reception system 12, unidirectional data transmission is performed in the direction from the controller 120 to the serial communication device 122 in synchronization with the clock signal, as shown in the middle part of FIG.

このようにコントローラ１２０とシリアル通信デバイス１２２との間でデータを伝送する仕様は、３線式（ＭＩＣＲＯＷＩＲＥ）と呼ばれ、１回に伝送されるデータのビット数は、システムの仕様とされる。
この仕様においては、図２（ｂ）に示すように、データの伝送の最初のクロック立ち上がりのチップセレクト信号（ＬＥ／ＣＳ）の立ち下がりと、クロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）が必要とされる。 The specification for transmitting data between the controller 120 and the serial communication device 122 in this way is called a three-wire type (MICROWIRE), and the number of bits of data transmitted at one time is the system specification.
In this specification, as shown in FIG. 2B, the setup time (tcss) between the falling edge of the chip select signal (LE / CS) at the first rising edge of data transmission and the rising edge of the clock signal. And a hold time (tcsh) between the last clock rise and data is required.

図３は、第３のデータ送受信システム１４を示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図３（ａ）に示すように、第３のデータ送受信システム１４は、第２のコントローラ１４０と、第２のシリアル通信デバイス１４２から構成される。
コントローラ１４０のＣＬＫ端子からシリアル通信デバイス１４２のＣＬＫ端子には、図３（ｂ）の１段目に示すクロック信号が供給される。
コントローラ１２０の＿ＣＳ端子と、シリアル通信デバイス１２２の＿ＣＳ端子とは、プルアップされて接続され、図２（ｂ）の４段目に示すタイミングで、チップセレクト信号が、コントローラ１２０からシリアル通信デバイス１２２に対して出力される。 3A and 3B are diagrams showing the third data transmission / reception system 14, wherein FIG. 3A shows the configuration thereof, and FIG. 3B is a timing chart in the serial communication.
As shown in FIG. 3A, the third data transmission / reception system 14 includes a second controller 140 and a second serial communication device 142.
The clock signal shown in the first stage of FIG. 3B is supplied from the CLK terminal of the controller 140 to the CLK terminal of the serial communication device 142.
The _CS terminal of the controller 120 and the _CS terminal of the serial communication device 122 are connected by being pulled up, and a chip select signal is sent from the controller 120 to the serial communication device 122 at the timing shown in the fourth stage of FIG. Is output for.

図３（ｂ）の１〜４段目に示すように、コントローラ１４０とシリアル通信デバイス１４２との間のデータの送信および受信は、チップセレクト信号が活性化されたときにのみ、クロック信号に同期して行われる。
コントローラ１４０のＤＯ端子からシリアル通信デバイス１４２のＭＯＳＩ端子に対してデータが出力され、シリアル通信デバイス１４２は、このデータを受信する。
また、シリアル通信デバイス１４２のＭＩＳＯ端子からコントローラ１４０のＤＩ端子に対してデータが出力され、コントローラ１４０は、このデータを受信する。 As shown in the first to fourth stages in FIG. 3B, data transmission and reception between the controller 140 and the serial communication device 142 are synchronized with the clock signal only when the chip select signal is activated. Done.
Data is output from the DO terminal of the controller 140 to the MOSI terminal of the serial communication device 142, and the serial communication device 142 receives this data.
In addition, data is output from the MISO terminal of the serial communication device 142 to the DI terminal of the controller 140, and the controller 140 receives this data.

このようにコントローラ１４０とシリアル通信デバイス１４２との間でデータを伝送する仕様は、４線式（ＳＰＩ）と呼ばれ、１回に伝送されるデータのビット数は８／１６／３２（８が主流）である。
この仕様においても、図３（ｂ）に示すように、データの伝送の最初のクロック立ち上がりのチップセレクト信号（ＬＥ／ＣＳ）の立ち下がりと、クロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）が必要とされる。 The specification for transmitting data between the controller 140 and the serial communication device 142 in this way is called 4-wire (SPI), and the number of bits of data transmitted at one time is 8/16/32 (8 is 8). Mainstream).
Also in this specification, as shown in FIG. 3B, the setup time (tcss) between the falling edge of the chip select signal (LE / CS) at the first rising edge of the data transmission and the rising edge of the clock signal. And a hold time (tcsh) between the last clock rise and data is required.

以下、本発明にかかる第４のデータ送受信システム２を説明する。
図４は、本発明にかかる第４のデータ送受信システム２を示す図であって、（ａ）は、データ送受信システム２の構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。
図４に示すように、データ送受信システム２は、ＣＰＵ・ＦＰＧＡなどから構成される第４のコントローラ２００、第１のシリアル通信デバイス１０２（図１）、第２のシリアル通信デバイス１２２（図２）、第３のシリアル通信デバイス１４２（図３）、トライステートゲート２０２、インバータ２０４、および、そのベースがインバータ２０４の出力に接続され、そのベースが接地され、そのコレクタが抵抗を介して正電源に接続されたｎｐｎトランジスタを用いたスイッチング回路２０６から構成される。 The fourth data transmission / reception system 2 according to the present invention will be described below.
4A and 4B are diagrams showing a fourth data transmission / reception system 2 according to the present invention, in which FIG. 4A shows a configuration of the data transmission / reception system 2 and FIG. 4B is a timing chart in the serial communication. .
As shown in FIG. 4, the data transmission / reception system 2 includes a fourth controller 200 including a CPU / FPGA, a first serial communication device 102 (FIG. 1), and a second serial communication device 122 (FIG. 2). , Third serial communication device 142 (FIG. 3), tri-state gate 202, inverter 204, and its base is connected to the output of inverter 204, its base is grounded, and its collector is connected to a positive power supply through a resistor. The switching circuit 206 includes npn transistors connected to each other.

なお、データ送受信システム２は、適切に変形することにより、複数のシリアル通信デバイス１０２，１２２，１４２を含みうるが、ここでは、説明の具体化・明確化のために、データ送受信システム２が、それぞれ１つのシリアル通信デバイス１０２，１２２，１４２を含む場合を具体例とする。   Note that the data transmission / reception system 2 can include a plurality of serial communication devices 102, 122, 142 by appropriately modifying, but here, for the sake of concreteness and clarification of the description, the data transmission / reception system 2 The case where each includes one serial communication device 102, 122, 142 is taken as a specific example.

データ送受信システム２は、コントローラ２００と、仕様が異なる複数のシリアル通信デバイス１０２，１２２，１４２との間でシリアル形式のデータ伝送が行えるように工夫されている。
つまり、データ送受信システム２には、第２，第３のシリアル通信デバイス１２２，１２４の仕様は似通っているので、これらに、第１のシリアル通信デバイス１０２の仕様を適合させるような工夫がなされている。 The data transmission / reception system 2 is devised so that serial format data transmission can be performed between the controller 200 and a plurality of serial communication devices 102, 122, 142 having different specifications.
That is, since the specifications of the second and third serial communication devices 122 and 124 are similar in the data transmission / reception system 2, the device is adapted so that the specifications of the first serial communication device 102 are adapted to them. Yes.

データ送受信システム２において、コントローラ２００は、図４（ａ）の第１段目に示すように、ＣＬＫ端子からクロック信号を出力し、トライステートゲート２０２、シリアル通信デバイス１２２，１２４のＣＬＫ端子に供給する。
また、コントローラ２００は、図４（ｂ）の第２段目に示すように、ＤＯ端子からデータを出力し、インバータ２０４、シリアル通信デバイス１２２のＤＩ端子およびシリアル通信デバイス１４２のＭＯＳＩ端子に対して出力する。 In the data transmission / reception system 2, the controller 200 outputs a clock signal from the CLK terminal and supplies it to the CLK terminals of the tristate gate 202 and the serial communication devices 122 and 124, as shown in the first stage of FIG. To do.
Further, as shown in the second stage of FIG. 4B, the controller 200 outputs data from the DO terminal, and outputs to the inverter 204, the DI terminal of the serial communication device 122, and the MOSI terminal of the serial communication device 142. Output.

また、コントローラ２００のＤＩ端子は、スイッチング回路２０６のコレクタ、シリアル通信デバイス１０２のＳＤＡ端子、シリアル通信デバイス１４２のＭＩＳＯ端子に接続され、コントローラ２００は、図４（ｂ）の第３段目に示すように、ＤＩ端子から、シリアル通信デバイス１０２，１２２，１４２およびスイッチング回路２０６から入力されるデータを受信する。
また、コントローラ２００は、＿ＣＳ１〜＿ＣＳ３端子それぞれから、図４（ｂ）の４段目に示すチップセレクト信号を出力し、それぞれをトライステートゲート２０２の制御入力端子、プルアップして接続されたシリアル通信デバイス１２２のＬＥ端子およびシリアル通信デバイス１４２の＿ＣＳ端子に供給する。
また、コントローラ２００は、ＭＩＣＲＯＷＩＲＥ方式およびＳＰＩ方式のデータ伝送におけるクロック信号の立ち上がりとの間のセットアップ時間（ｔｃｓｓ）と、最後のクロック立ち上がりとデータとの間のホールド時間（ｔｃｓｈ）とのタイミングをとる。 The DI terminal of the controller 200 is connected to the collector of the switching circuit 206, the SDA terminal of the serial communication device 102, and the MISO terminal of the serial communication device 142. The controller 200 is shown in the third stage of FIG. As described above, data input from the serial communication devices 102, 122, 142 and the switching circuit 206 is received from the DI terminal.
Further, the controller 200 outputs a chip select signal shown in the fourth stage of FIG. 4B from each of the _CS1 to _CS3 terminals, and each of them is connected to the control input terminal of the tristate gate 202 by pulling up. The data is supplied to the LE terminal of the communication device 122 and the _CS terminal of the serial communication device 142.
Further, the controller 200 takes the timing of the setup time (tcss) between the rising edges of the clock signal and the hold time (tcsh) between the last rising edge of the clock and the data in the MICROWIRE and SPI data transmission. .

トライステートゲート２０２の出力は、プルアップされてシリアル通信デバイス１０２のＳＣＫ端子に接続される。
トライステートゲート２０２は、データ送受信システム２の＿ＣＳ１端子から出力されるチップセレクト信号が活性化（Ｌ）したときに、入力されたクロック信号を、シリアル通信デバイス１２２のＳＤＡ端子に供給し、これ以外のときには出力を高抵抗状態とする。 The output of the tristate gate 202 is pulled up and connected to the SCK terminal of the serial communication device 102.
When the chip select signal output from the _CS1 terminal of the data transmission / reception system 2 is activated (L), the tri-state gate 202 supplies the input clock signal to the SDA terminal of the serial communication device 122. In this case, the output is set to a high resistance state.

インバータ２０４は、コントローラ２００のＤＯ端子から入力されたデータのビットを反転し、スイッチング回路２０６に対して出力する。
スイッチング回路２０６は、インバータ２０４から入力された信号を反転して、シリアル通信デバイス１０２のＳＤＡ端子、シリアル通信デバイス１４２のＭＩＳＯ端子に対して出力する。 The inverter 204 inverts the bit of the data input from the DO terminal of the controller 200 and outputs it to the switching circuit 206.
The switching circuit 206 inverts the signal input from the inverter 204 and outputs the inverted signal to the SDA terminal of the serial communication device 102 and the MISO terminal of the serial communication device 142.

［データ送受信システム２におけるＩ２Ｃ方式］
Ｉ２Ｃ方式においては、上述のように、コントローラ１００（図１）とシリアル通信デバイス１０２との間で、１本の信号線の信号の入出力方向を切り替えることにより、１本の信号線を介して、双方向にデータが送受信される。
しかしながら、データ送受信システム２（図４（Ａ））において、他の方式（ＭＩＣＲＯＷＩＲＥ方式ＳＰＩ方式および）とＩ２Ｃ方式とを共存させるためには、シリアル通信デバイス１０２のＳＤＡから出力される信号を、コントローラ２００のＤＩ端子に対して出力し、コントローラ２００のＤＯ端子から入力される信号を、シリアル通信デバイス１０２のＳＤＡ端子に対して出力するという、２線〜１線変換が必要とされる。 [I2C method in data transmission / reception system 2]
In the I2C method, as described above, the signal input / output direction of one signal line is switched between the controller 100 (FIG. 1) and the serial communication device 102 via one signal line. Data is transmitted and received in both directions.
However, in the data transmission / reception system 2 (FIG. 4 (A)), in order to allow other systems (MICROWIRE system SPI system and I2C system) to coexist, a signal output from the SDA of the serial communication device 102 is transmitted to Two-line to one-line conversion is required in which a signal output from the DI terminal of 200 and input from the DO terminal of the controller 200 is output to the SDA terminal of the serial communication device 102.

このような理由から、インバータ２０４およびスイッチング回路２０６は、シリアル通信デバイス１０２からのデータ出力信号と、コントローラ２００からのデータ出力信号とが衝突しないようにするために設けられている。
つまり、シリアル通信デバイス１０２のＳＤＡから信号が出力されるときには、スイッチング回路２０６のコレクタからインバータ２０４の入力方向には、信号が伝わらないので、シリアル通信デバイス１０２の出力信号は、コントローラ２００のＤＩ端子に対して出力される。
一方、コントローラ２００のＤＯ端子からの信号は、インバータ２０４およびスイッチング回路２０６を介して、シリアル通信デバイス１０２のＳＤＡ端子に対して出力され For this reason, the inverter 204 and the switching circuit 206 are provided so that the data output signal from the serial communication device 102 and the data output signal from the controller 200 do not collide.
That is, when a signal is output from the SDA of the serial communication device 102, no signal is transmitted from the collector of the switching circuit 206 to the input direction of the inverter 204, so the output signal of the serial communication device 102 is the DI terminal of the controller 200. Is output for.
On the other hand, a signal from the DO terminal of the controller 200 is output to the SDA terminal of the serial communication device 102 via the inverter 204 and the switching circuit 206.

［データ送受信システム２におけるＭＩＣＲＯＷＩＲＥ方式およびＳＰＩ方式］
データ送受信システム２においては、ＭＩＣＲＯＷＩＲＥ方式のデータ伝送は、コントローラ２００のＤＯ端子から、シリアル伝送デバイス１２２のＤＩ端子に対して、一方向に信号が出力されることにより実現される。
データ送受信システム２においては、ＳＰＩ方式のデータ伝送は、コントローラ２００のＤＯ端子から、シリアル伝送デバイス１４２のＭＯＳＩ端子に対して信号が出力され、反対に、シリアル伝送デバイス１４２のＭＯＳＩ端子から、コントローラ２００のＤＩ端子に対して信号が出力されることにより実現される。 [MICROWIRE system and SPI system in data transmission / reception system 2]
In the data transmission / reception system 2, MICROWIRE data transmission is realized by outputting a signal in one direction from the DO terminal of the controller 200 to the DI terminal of the serial transmission device 122.
In the data transmission / reception system 2, in the SPI data transmission, a signal is output from the DO terminal of the controller 200 to the MOSI terminal of the serial transmission device 142, and conversely from the MOSI terminal of the serial transmission device 142. This is realized by outputting a signal to the DI terminal.

［データ送受信システム２の特徴］
データ送受信システム２において、シリアル通信デバイス１０２，１２２，１４２を１つずつコントローラ２００に接続するためには、何の工夫もなければ、コントローラには、２＋３＋４＝９個の信号端子が必要となるが、データ送受信システム２においては、コントローラ２００の信号端子６個で、同一基板上に、シリアル通信デバイス１０２，１２２，１４２それぞれ１つずつを共存させている。
つまり、データ送受信システム２においては、コントローラ２００の端子数が節約されている。 [Features of data transmission / reception system 2]
In the data transmission / reception system 2, in order to connect the serial communication devices 102, 122, 142 to the controller 200 one by one, the controller requires 2 + 3 + 4 = 9 signal terminals without any contrivance. In the data transmission / reception system 2, one serial communication device 102, 122, 142 is allowed to coexist on the same substrate with six signal terminals of the controller 200.
That is, in the data transmission / reception system 2, the number of terminals of the controller 200 is saved.

ただし、各仕様において１回の伝送で伝送されるデータのビット数が異なるので、使用するシリアル通信デバイスの種類を変更するごとに、１回に伝送するデータのビット数を変更しなければならないが、コントローラ２００をＣＰＵ・ＦＰＧＡなどで構成すれば、この問題は容易に解消されうる。
また、データ送受信システム２においては、複数の仕様のシリアル通信デバイスに対する制御方法を統一できるので、コントローラ２００のリソースおよび基板配線数が少なくて済む。 However, since the number of bits of data transmitted in one transmission is different in each specification, the number of bits of data transmitted at one time must be changed every time the type of serial communication device to be used is changed. If the controller 200 is constituted by a CPU / FPGA or the like, this problem can be easily solved.
Further, in the data transmission / reception system 2, the control method for the serial communication devices having a plurality of specifications can be unified, so that the resources of the controller 200 and the number of board wirings can be reduced.

第１のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。It is a figure which shows a 1st data transmission / reception system, Comprising: (a) shows the structure, (b) is a timing chart figure in the serial communication. 第２のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。It is a figure which shows a 2nd data transmission / reception system, Comprising: (a) shows the structure, (b) is a timing chart figure in the serial communication. 第３のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。It is a figure which shows a 3rd data transmission / reception system, Comprising: (a) shows the structure, (b) is a timing chart figure in the serial communication. 本発明にかかる第４のデータ送受信システムを示す図であって、（ａ）は、その構成を示し、（ｂ）は、そのシリアル通信におけるタイミングチャート図である。It is a figure which shows the 4th data transmission / reception system concerning this invention, Comprising: (a) shows the structure, (b) is a timing chart figure in the serial communication.

１０，１２，１４，２・・・データ送受信システム，１０２，１２２，１４２・・・シリアル通信デバイス，２０２・・・トライステートゲート，２０４・・・インバータ，２０６・・・スイッチング回路２０６， 10, 12, 14, 2 ... data transmission / reception system, 102, 122, 142 ... serial communication device, 202 ... tristate gate, 204 ... inverter, 206 ... switching circuit 206,

Claims (1)

クロック信号の供給を受けたときにのみ、前記供給されたクロックに同期して、第１の信号端子を介して、時分割で、コントローラとの間で、シリアル形式のデータの送信および受信を行う１つ以上の第１のデバイス（１０２）と、
前記コントローラから、前記クロック信号と、活性化された第２のチップセレクト信号とを受けたときに、前記供給されたクロックに同期して、前記コントローラからシリアル形式のデータを受信する１つ以上の第２のデバイス（１２２）と、
前記コントローラから、前記クロック信号と、活性化された第３のチップセレクト信号を受けたときに、前記供給されたクロックに同期して、前記コントローラからのシリアル形式のデータを受信し、前記コントローラに対してシリアル形式のデータを送信する１つ以上の第３のデバイス（１４２）と、
クロック信号を出力し、前記第１〜第３のデバイスそれぞれに対応するチップセレクト信号それぞれを出力し、前記クロック信号に同期してデータの出力および受信を行うコントローラ（２００）と、
前記コントローラが出力したデータを受けるインバータと、
前記インバータの出力をベースに受け、エミッタが接地され、コレクタが、前記コントローラの入力端子、前記第１のデバイスの第１の信号端子および前記第３のデバイスの第４の信号端子に接続され、抵抗を介して正電源に接続されたｎｐｎ形トランジスタと、
前記第１のデバイスのチップセレクト信号が活性化したときにのみ、前記クロック信号を、前記第１のデバイスに供給するクロック供給回路（２０２）と
を有するデータ送受信システム。 Only when a clock signal is received, serial format data is transmitted to and received from the controller in time division via the first signal terminal in synchronization with the supplied clock. One or more first devices (102);
One or more serial data received from the controller in synchronization with the supplied clock when receiving the clock signal and the activated second chip select signal from the controller; A second device (122);
When receiving the clock signal and the activated third chip select signal from the controller, the controller receives serial data from the controller in synchronization with the supplied clock, and sends it to the controller. One or more third devices (142) for transmitting serial data to the device;
A controller (200) that outputs a clock signal, outputs a chip select signal corresponding to each of the first to third devices, and outputs and receives data in synchronization with the clock signal;
An inverter that receives the data output by the controller;
The output of the inverter is received as a base, the emitter is grounded, and the collector is connected to the input terminal of the controller, the first signal terminal of the first device, and the fourth signal terminal of the third device; An npn-type transistor connected to a positive power supply through a resistor;
A data transmission / reception system comprising: a clock supply circuit (202) that supplies the clock signal to the first device only when a chip select signal of the first device is activated.
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