JP2010182233A

JP2010182233A - Layout data verification apparatus, layout data verification method, and layout data verification program

Info

Publication number: JP2010182233A
Application number: JP2009027237A
Authority: JP
Inventors: Hisami Egawa; 久美江川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-02-09
Filing date: 2009-02-09
Publication date: 2010-08-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a layout data verification apparatus, a layout data verification method, and a layout data verification program that can prevent discrepancies at comparative matching. <P>SOLUTION: A matching means includes a virtual device area generation means for identifying areas to be represented as single transistors as virtual device areas by mask data and generating virtual device area data, a layout side circuit information extraction means for extracting connection relationships of a circuit described in a mask layout pattern as layout side circuit information according to the mask data and virtual device area data, a circuit diagram side circuit information extraction means for extracting connection relationships of a circuit described in a circuit diagram as circuit diagram side circuit information according to circuit diagram data, and a comparison means for comparing the layout side circuit information with the circuit diagram side circuit information to determine whether or not the mask layout pattern is equivalent to the circuit diagram. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、レイアウトデータ検証装置、レイアウトデータ検証方法、及びレイアウトデータ検証プログラムに関する。 The present invention relates to a layout data verification device, a layout data verification method, and a layout data verification program.

半導体集積回路の製造時には、レイアウトパターンが設計される。レイアウトパターンの設計時には、まず、回路図が作成される。続いて、この回路図に基づいて、マスクレイアウトパターンが設計される。設計されたマスクレイアウトパターンからは、回路接続情報が抽出され、回路図と対応しているか否かが照合される。 At the time of manufacturing a semiconductor integrated circuit, a layout pattern is designed. When designing a layout pattern, a circuit diagram is first created. Subsequently, a mask layout pattern is designed based on this circuit diagram. Circuit connection information is extracted from the designed mask layout pattern, and it is verified whether or not it corresponds to the circuit diagram.

関連技術が、特許文献１（特開２００１−２９８０８８号公報）に記載されている。 A related technique is described in Patent Document 1 (Japanese Patent Laid-Open No. 2001-298088).

図１は、特許文献１に記載されたレイアウトデータの検証方法を示すフローチャートである。まず、デジタイズが行われ、マスクレイアウトパターンがデジタルデータ（図形データ）としてコンピュータ内に取り込まれる（ステップＳ１０１）。次いで、取り込んだマスクレイアウトパターンのデータに対して階層構造の展開が行われる（ステップＳ１０２）。次いで、展開されたマスクレイアウトパターンに対して回路接続情報の抽出処理が行われる（ステップＳ１０３）。これにより、マスクレイアウトパターンから回路接続情報が抽出される。一方、回路図設計時に作成された回路図からは、階層表現による回路接続情報が抽出される（ステップＳ１０４）。次いで、抽出した回路接続情報の階層構造が展開され、回路図側の回路接続情報が得られる（ステップＳ１０５）。最後に、マスクレイアウトパターンから抽出された回路接続情報と、回路図側の回路接続情報とが比較照合される（ステップＳ１０６）。マスクレイアウトパターンに具現化された回路が回路図上の回路と等価であれば、両者は一致するはずである。したがって、ここで不一致が生じた場合には、その箇所にマスクレイアウトパターンの誤りが存在すると判断することができる。 FIG. 1 is a flowchart showing a layout data verification method described in Patent Document 1. First, digitization is performed, and a mask layout pattern is taken into the computer as digital data (graphic data) (step S101). Next, expansion of the hierarchical structure is performed on the captured mask layout pattern data (step S102). Next, circuit connection information extraction processing is performed on the developed mask layout pattern (step S103). Thereby, circuit connection information is extracted from the mask layout pattern. On the other hand, circuit connection information by hierarchical representation is extracted from the circuit diagram created at the time of circuit diagram design (step S104). Next, the hierarchical structure of the extracted circuit connection information is expanded, and circuit connection information on the circuit diagram side is obtained (step S105). Finally, the circuit connection information extracted from the mask layout pattern is compared with the circuit connection information on the circuit diagram side (step S106). If the circuit embodied in the mask layout pattern is equivalent to the circuit on the circuit diagram, they should match. Therefore, if a mismatch occurs, it can be determined that there is an error in the mask layout pattern at that location.

ところで、回路図内には、バイポーラトランジスタが含まれることがある。バイポーラトランジスタには、一つのベース領域に対して、複数のエミッタ領域が配置される場合がある。このような場合、回路図において一つのトランジスタの回路シンボルとして表現されるパターンが、マスクレイアウトパターンから抽出された回路接続情報中において複数の回路シンボルとして表現されることがある。そのため、照合時に不一致が生じることがあった。 Incidentally, a bipolar transistor may be included in the circuit diagram. A bipolar transistor may have a plurality of emitter regions arranged for one base region. In such a case, a pattern expressed as a circuit symbol of one transistor in the circuit diagram may be expressed as a plurality of circuit symbols in the circuit connection information extracted from the mask layout pattern. For this reason, a mismatch may occur at the time of collation.

そこで、特許文献１に記載されたレイアウトデータの検証方法では、集積回路マスクレアレイアウトパターンにおけるベース層を基に、素子の接続情報が抽出される。 Therefore, in the layout data verification method described in Patent Document 1, element connection information is extracted based on the base layer in the integrated circuit mask rare layout pattern.

図２Ａ乃至図２Ｃは、特許文献１に記載されるレイアウトデータの検証方法を説明するための説明図である。図２Ａには、マスクレイアウトパターン１０１が示されている。マスクレイアウトパターン１０１では、ベース層Ｂ内に、１個のエミッタホールＥＨ及びエミッタ領域Ｅが形成されている。マスクレイアウトパターン１０１からは、ベース層Ｂを基に、素子の接続情報として、１つの回路シンボル１０７が抽出される。図２Ｂには、マスクレイアウトパターン１０２が示されている。マスクレイアウトパターン１０２では、ベース層Ｂ内に、２個のエミッタホールＥＨ及びエミッタ領域が形成されている。ベース層Ｂを基にすることにより、マスクレイアウトパターン１０２からも、素子の接続情報として、１つの回路シンボル１０８が抽出される。図２Ｃには、マスクレイアウトパターン１０３が示されている。マスクレイアウトパターン１０３では、ベース層Ｂ内に、３個のエミッタホールＥＨ及びエミッタ領域が形成されている。ベース層Ｂを基にすることにより、マスクレイアウトパターン１０３からも、素子の接続情報として、１つの回路シンボル１０９が抽出される。一方、図３は、回路図側の回路接続情報を示している。図３に示されるように、回路図側の回路接続情報も、１つの回路シンボル１１０として表現される。 2A to 2C are explanatory diagrams for explaining a layout data verification method described in Patent Document 1. FIG. FIG. 2A shows a mask layout pattern 101. In the mask layout pattern 101, one emitter hole EH and emitter region E are formed in the base layer B. From the mask layout pattern 101, one circuit symbol 107 is extracted as element connection information based on the base layer B. FIG. 2B shows a mask layout pattern 102. In the mask layout pattern 102, two emitter holes EH and an emitter region are formed in the base layer B. Based on the base layer B, one circuit symbol 108 is extracted from the mask layout pattern 102 as element connection information. FIG. 2C shows a mask layout pattern 103. In the mask layout pattern 103, three emitter holes EH and an emitter region are formed in the base layer B. Based on the base layer B, one circuit symbol 109 is extracted from the mask layout pattern 103 as element connection information. On the other hand, FIG. 3 shows circuit connection information on the circuit diagram side. As shown in FIG. 3, circuit connection information on the circuit diagram side is also expressed as one circuit symbol 110.

すなわち、特許文献１に記載されたレイアウトデータの検証方法によれば、ベース層を基に回路接続情報が抽出されるので、抽出される回路シンボル数がエミッタ領域（エミッタホール）の数と関係しなくなる。そのため、回路図側で表現された回路シンボルの数とマスクレイアウトパターンから抽出された回路シンボルの数とが一致するようになる。 That is, according to the layout data verification method described in Patent Document 1, circuit connection information is extracted based on the base layer, and therefore the number of extracted circuit symbols is related to the number of emitter regions (emitter holes). Disappear. Therefore, the number of circuit symbols expressed on the circuit diagram side matches the number of circuit symbols extracted from the mask layout pattern.

特開２００１−２９８０８８号公報JP 2001-298088 A

しかし、同一のベース層上に配置される複数のエミッタ間において、接続情報が異なる場合がある。このようなパターンは、回路図では、複数のエミッタに対応して、別々の回路シンボルとして表現される。しかしながら、マスクレイアウトパターンから抽出される回路接続情報では、ベース層を基に抽出されるため、一つの回路シンボルとして表現されてしまう。その結果、照合時に不一致が生じてしまう。この点について、以下に、図４及び図５を参照して説明する。 However, connection information may be different between a plurality of emitters arranged on the same base layer. Such a pattern is expressed as a separate circuit symbol corresponding to a plurality of emitters in the circuit diagram. However, since the circuit connection information extracted from the mask layout pattern is extracted based on the base layer, it is expressed as one circuit symbol. As a result, mismatch occurs at the time of collation. This point will be described below with reference to FIGS.

図４は、マスクレイアウトパターン１０４の一例を示す概念図である。このマスクレイアウトパターン１０４では、一のベース層（Ｎｗｅｌｌ）内に、２つのリング状のＮｄｉｆｆ層（Ｎ型不純物拡散層）が配置されている。各Ｎｄｉｆｆ層内には、複数のＰｄｉｆｆ層（Ｐ型不純物拡散層）が配置されている。複数のＰｄｉｆｆ層は、エミッタ認識層を有するエミッタ領域と、エミッタ認識層を有さないコレクタ領域とを含んでいる。ベース層（Ｎｗｅｌｌ）は、電位Ｂを保有するものとする。また、一方のＮｄｉｆｆ層中にあるエミッタ領域は電位Ｅ１を保有し、コレクタ領域は電位Ｃ１を保有するものとする。また、他方のＮｄｉｆｆ層中にあるエミッタ領域は電位Ｅ２を保有し、コレクタ領域は電位Ｃ２を保有するものとする。すなわち、二つのＮｄｉｆｆ層間において、エミッタ領域及びコレクタ領域は、接続先が別であるものとする。 FIG. 4 is a conceptual diagram showing an example of the mask layout pattern 104. In this mask layout pattern 104, two ring-shaped Ndiff layers (N-type impurity diffusion layers) are arranged in one base layer (Nwell). A plurality of Pdiff layers (P-type impurity diffusion layers) are disposed in each Ndiff layer. The plurality of Pdiff layers include an emitter region having an emitter recognition layer and a collector region having no emitter recognition layer. The base layer (Nwell) holds the potential B. In addition, the emitter region in one Ndiff layer has the potential E1, and the collector region has the potential C1. In addition, the emitter region in the other Ndiff layer has the potential E2, and the collector region has the potential C2. That is, between the two Ndiff layers, the emitter region and the collector region are connected to different destinations.

図４に示されるマスクレイアウトパターン１０４からは、Ｎｗｅｌｌ層がベース層に指定される。ベース層（Ｎｗｅｌｌ）を基に回路接続情報が抽出される場合、ベース層が共通であるので、一つの回路シンボル１０５として表現されることになる。 From the mask layout pattern 104 shown in FIG. 4, the Nwell layer is designated as the base layer. When circuit connection information is extracted based on the base layer (Nwell), the base layer is common, and therefore, it is expressed as one circuit symbol 105.

一方、図５は、回路図から抽出された回路接続情報を示す図である。一方のＮｄｉｆｆ層内と他方のＮｄｉｆｆ層内とは、電位が異なるため、別々の回路シンボルに区別される。すなわち、回路図側からは、２つの回路シンボルが抽出される。このため、レイアウト側の回路接続情報と回路図側の回路接続情報とを比較照合する際に、バイポーラトランジスタの部分で不一致が生じてしまうことがわかる。このような不一致を防ぐためには、バイポーラトランジスタ部分のマスクレイアウトパターンを変更したり、予めベース層を分割したりする必要がある。 On the other hand, FIG. 5 is a diagram showing circuit connection information extracted from the circuit diagram. Since one Ndiff layer and the other Ndiff layer have different potentials, they are distinguished by different circuit symbols. That is, two circuit symbols are extracted from the circuit diagram side. For this reason, it is understood that when the circuit connection information on the layout side and the circuit connection information on the circuit diagram side are compared and collated, a mismatch occurs in the bipolar transistor portion. In order to prevent such a mismatch, it is necessary to change the mask layout pattern of the bipolar transistor portion or to divide the base layer in advance.

本発明に係るレイアウトデータ検証装置は、回路図を示す回路図データを取得する回路図データ取得手段と、マスクレイアウトパターンを示すマスクデータを取得するマスクデータ取得手段と、前記回路図データと前記マスクデータとに基づいて、前記回路図と前記マスクレイアウトパターンとが等価か否かを照合する照合手段とを具備する。前記照合手段は、前記マスクデータに基づいて、単一のトランジスタとして表現されるべき領域を仮想デバイス領域として識別し、仮想デバイス領域データを生成する、仮想デバイス領域生成手段と、前記マスクデータと前記仮想デバイス領域データとに基づいて、前記マスクレイアウトパターンに記載される回路の接続関係を、レイアウト側回路情報として抽出する、レイアウト側回路情報抽出手段と、前記回路図データに基づいて、前記回路図に記載される回路の接続関係を、回路図側回路情報として抽出する、回路図側回路情報抽出手段と、前記レイアウト側回路情報を前記回路図側回路情報と比較することにより、前記回路図と前記マスクレイアウトパターンとが等価か否かを判定する、比較手段とを備える。 A layout data verification device according to the present invention includes circuit diagram data acquisition means for acquiring circuit diagram data indicating a circuit diagram, mask data acquisition means for acquiring mask data indicating a mask layout pattern, the circuit diagram data, and the mask. Based on the data, there is provided collating means for collating whether or not the circuit diagram and the mask layout pattern are equivalent. The collating unit identifies a region to be expressed as a single transistor based on the mask data as a virtual device region, and generates virtual device region data, virtual device region generating unit, the mask data, and the mask data Layout-side circuit information extracting means for extracting circuit-side connection information described in the mask layout pattern as layout-side circuit information based on the virtual device region data; and the circuit diagram based on the circuit diagram data. The circuit diagram side circuit information extracting means for extracting the circuit connection relationship described in circuit diagram side circuit information, and comparing the layout side circuit information with the circuit diagram side circuit information, Comparing means for determining whether or not the mask layout pattern is equivalent.

上述の発明によれば、仮想デバイス領域生成手段によって、単一のトランジスタとして表現されるべき領域が、仮想デバイス領域として識別される。そのため、比較照合時における不一致を防ぐことができる。 According to the above-described invention, the virtual device region generation unit identifies the region to be expressed as a single transistor as the virtual device region. Therefore, it is possible to prevent mismatch at the time of comparison and collation.

本発明に係るレイアウトデータ検証方法は、コンピュータにより、回路図を示す回路図データを取得するステップと、コンピュータにより、マスクレイアウトパターンを示すマスクデータを取得するステップと、コンピュータにより、前記回路図データと前記マスクデータとに基づいて、前記回路図と前記マスクレイアウトパターンとが等価か否かを照合するステップとを具備する。前記照合するステップは、前記マスクデータに基づいて、単一のトランジスタとして表現されるべき領域を仮想デバイス領域として識別し、仮想デバイス領域データを生成するステップと、前記マスクデータと前記仮想デバイス領域データとに基づいて、前記マスクレイアウトパターンに記載される回路の接続関係を、レイアウト側回路情報として抽出するステップと、前記回路図データに基づいて、前記回路図に記載される回路の接続関係を、回路図側回路情報として抽出するステップと、前記レイアウト側回路情報を前記回路図側回路情報と比較することにより、前記回路図と前記マスクレイアウトパターンとが等価か否かを判定するステップとを備える。 The layout data verification method according to the present invention includes a step of acquiring circuit diagram data indicating a circuit diagram by a computer, a step of acquiring mask data indicating a mask layout pattern by a computer, and the circuit diagram data by a computer Verifying whether the circuit diagram and the mask layout pattern are equivalent based on the mask data. The step of collating identifies a region to be expressed as a single transistor based on the mask data as a virtual device region and generates virtual device region data; and the mask data and the virtual device region data And extracting the circuit connection relationship described in the mask layout pattern as layout side circuit information based on the circuit diagram data, and the circuit connection relationship described in the circuit diagram based on the circuit diagram data. Extracting the circuit diagram side circuit information and comparing the layout side circuit information with the circuit diagram side circuit information to determine whether the circuit diagram and the mask layout pattern are equivalent. .

本発明に係るレイアウトデータ検証プログラムは、上述のレイアウトデータ検証方法を、コンピュータにより実現するための、プログラムである。 A layout data verification program according to the present invention is a program for realizing the above-described layout data verification method by a computer.

本発明によれば、比較照合時における不一致を防ぐことができる、レイアウトデータ検証装置、レイアウトデータ検証方法、及びレイアウトデータ検証プログラムが提供される。 According to the present invention, there are provided a layout data verification device, a layout data verification method, and a layout data verification program that can prevent mismatch at the time of comparison and collation.

レイアウトデータの検証方法を示すフローチャートである。It is a flowchart which shows the verification method of layout data. レイアウトデータの検証方法を説明するための説明図である。It is explanatory drawing for demonstrating the verification method of layout data. レイアウトデータの検証方法を説明するための説明図である。It is explanatory drawing for demonstrating the verification method of layout data. レイアウトデータの検証方法を説明するための説明図である。It is explanatory drawing for demonstrating the verification method of layout data. 回路図側の回路接続情報を示す図である。It is a figure which shows the circuit connection information by the side of a circuit diagram. マスクレイアウトパターンの一例を示す概念図である。It is a conceptual diagram which shows an example of a mask layout pattern. 回路図から抽出された回路接続情報を示す図である。It is a figure which shows the circuit connection information extracted from the circuit diagram. 第１の実施形態に係るレイアウト検証システムを示す概略図である。1 is a schematic diagram showing a layout verification system according to a first embodiment. レイアウト検証装置の概略ブロック図である。It is a schematic block diagram of a layout verification apparatus. 第１の実施形態に係るレイアウト検証方法を示すフローチャートである。It is a flowchart which shows the layout verification method which concerns on 1st Embodiment. マスクレイアウトパターンの一例を示す図である。It is a figure which shows an example of a mask layout pattern. 第２の実施形態におけるマスクレイアウトパターンを示す概念図である。It is a conceptual diagram which shows the mask layout pattern in 2nd Embodiment. 第３の実施形態におけるマスクレイアウトパターンを示す概念図である。It is a conceptual diagram which shows the mask layout pattern in 3rd Embodiment. 第４の実施形態におけるマスクレイアウトパターンを示す概念図である。It is a conceptual diagram which shows the mask layout pattern in 4th Embodiment.

（第１の実施形態）
以下に、図面を参照しつつ、本発明の第１の実施形態について説明する。図６は、本実施形態に係るレイアウト検証システム１を示す概略図である。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a schematic diagram showing the layout verification system 1 according to the present embodiment.

図６に示されるように、レイアウト検証システム１は、キーボード４と、マウス５と、処理装置２と、記憶装置３と、表示装置６とを備えている。キーボード４は、文字キー、数字キー、機能指示キー等を備えている。ユーザは、キーボード４を用いて、各種情報を処理装置２に入力することができる。マウス５は、マウスカーソルの示す位置データ等を処理装置２に入力する。ユーザは、キーボード４及びマウス５等の入力装置によって、レイアウトデータの検証の実行指示を処理装置２に入力することができる。処理装置２は、ＣＰＵ、メモリ（ＲＯＭ及びＲＡＭ）等を備えるコンピュータにより実現される。処理装置２には、レイアウトデータ検証プログラムがインストールされている。処理装置２は、記憶装置３にアクセス可能に接続されている。記憶装置３０は、ＨＤＤ（ハードディスク装置）等により実現される。表示装置３１は、ＣＲＴ、ＬＣＤ等のディスプレイ装置により実現される。表示装置３１により、処理装置２における検証結果が表示される。 As shown in FIG. 6, the layout verification system 1 includes a keyboard 4, a mouse 5, a processing device 2, a storage device 3, and a display device 6. The keyboard 4 includes character keys, numeric keys, function instruction keys, and the like. The user can input various information to the processing device 2 using the keyboard 4. The mouse 5 inputs position data indicated by the mouse cursor to the processing device 2. The user can input an instruction to execute layout data verification to the processing device 2 by using an input device such as the keyboard 4 and the mouse 5. The processing device 2 is realized by a computer including a CPU, a memory (ROM and RAM), and the like. A layout data verification program is installed in the processing device 2. The processing device 2 is connected to the storage device 3 so as to be accessible. The storage device 30 is realized by an HDD (hard disk device) or the like. The display device 31 is realized by a display device such as a CRT or LCD. The verification result in the processing device 2 is displayed on the display device 31.

図７は、レイアウト検証装置の概略ブロック図である。レイアウト検証装置は、記憶装置３と、処理装置２とによって実現される。 FIG. 7 is a schematic block diagram of the layout verification apparatus. The layout verification device is realized by the storage device 3 and the processing device 2.

記憶装置３には、回路図データ８と、マスクレイアウトデータ７とが格納されている。 The storage device 3 stores circuit diagram data 8 and mask layout data 7.

回路図データ８は、所望の機能が果たされるように設計された回路図を示している。この回路図内には、ラテラルＰＮＰ型のバイポーラトランジスタが含まれているものとする。 The circuit diagram data 8 shows a circuit diagram designed to perform a desired function. In this circuit diagram, it is assumed that a lateral PNP type bipolar transistor is included.

マスクレイアウトデータ７は、回路図に基づいて作成された、マスクレイアウトパターンを示すデータである。一般的に、現在の半導体集積回路の設計時には、階層構造をもったデータが用いられる。すなわち、マスクレイアウトデータ７は、一平面上にすべての図形パターンが展開された状態のものではない。マスクレイアウトデータ７は、上位階層と下位階層のデータを含んでいる。上位階層のデータ中には、セルが含まれている。そして、下位階層にはセルの詳細パターンが記載されている。 The mask layout data 7 is data indicating a mask layout pattern created based on a circuit diagram. Generally, data having a hierarchical structure is used when designing a current semiconductor integrated circuit. That is, the mask layout data 7 is not in a state in which all graphic patterns are developed on one plane. The mask layout data 7 includes upper hierarchy data and lower hierarchy data. The upper layer data includes cells. In the lower hierarchy, detailed cell patterns are described.

処理装置２には、デジタイズ部１０と、照合部９と、回路図データ取得部１７とが設けられている。これらは、レイアウトデータ検証プログラムによって実現される。デジタイズ部１０は、マスクレイアウトデータ７を取得し、デジタルデータ（図形データ）として照合部９に通知する。回路図データ取得部１７は、回路図データ８を取得して、照合部９に通知する。 The processing device 2 is provided with a digitizing unit 10, a matching unit 9, and a circuit diagram data acquiring unit 17. These are realized by a layout data verification program. The digitizing unit 10 acquires the mask layout data 7 and notifies the collating unit 9 as digital data (graphic data). The circuit diagram data acquisition unit 17 acquires the circuit diagram data 8 and notifies the verification unit 9 of the circuit diagram data 8.

照合部９は、デジタルデータと回路図データ８とに基づいて、マスクレイアウトパターンが回路図と等価であるか否かを検証する。照合部９は、階層構造展開部１１と、仮想デバイス領域生成部１２と、回路情報抽出部１３と、比較部１４と、階層構造展開部１５と、階層化回路接続情報抽出部１６とを備えている。 The verification unit 9 verifies whether the mask layout pattern is equivalent to the circuit diagram based on the digital data and the circuit diagram data 8. The collation unit 9 includes a hierarchical structure development unit 11, a virtual device region generation unit 12, a circuit information extraction unit 13, a comparison unit 14, a hierarchical structure development unit 15, and a hierarchical circuit connection information extraction unit 16. ing.

図８は、本実施形態に係るレイアウト検証方法を示すフローチャートである。 FIG. 8 is a flowchart showing the layout verification method according to the present embodiment.

まず、デジタイズ部１０により、マスクレイアウトデータ７が処理装置２に取り込まれる。デジタイズ部１０は、マスクレイアウトデータ７を、デジタルデータ（図形データ）として照合部９に通知する（ステップＳ１）。 First, the mask layout data 7 is taken into the processing apparatus 2 by the digitizing unit 10. The digitizing unit 10 notifies the matching unit 9 of the mask layout data 7 as digital data (graphic data) (step S1).

階層構造展開部１１により、階層構造で表現されたデジタルデータが展開され、展開後マスクデータが生成される。展開後マスクデータでは、一平面上に全ての図形パターンが表現されている（ステップＳ２）。 The hierarchical structure expansion unit 11 expands digital data expressed in a hierarchical structure, and generates post-expansion mask data. In the developed mask data, all graphic patterns are expressed on one plane (step S2).

仮想デバイス領域生成部１２が、展開後マスクデータに基づいて、仮想デバイス領域を識別する。そして、仮想デバイス領域を示す仮想デバイス領域データを生成し、回路情報抽出部１３に通知する。ここで、仮想デバイス領域とは、一つのトランジスタとして表現されるべき領域である（ステップＳ３）。 The virtual device area generation unit 12 identifies a virtual device area based on the post-deployment mask data. Then, virtual device region data indicating the virtual device region is generated and notified to the circuit information extraction unit 13. Here, the virtual device region is a region to be expressed as one transistor (step S3).

回路情報抽出部１３が、展開後マスクデータに基づいて、回路接続情報を抽出する。具体的には、回路情報抽出部１３は、各回路素子を認識する演算を行う。例えば、バイポーラトランジスタについては、ベース拡散層の図形パターンとポリシリコン層の図形パターンとの間でＡＮＤ演算を行うことにより得られる図形パターンを、エミッタ層として認識する。このような図形演算により、展開後マスクデータ中における各回路素子を認識する。続いて、回路情報抽出部１３は、各節点について等電位であるか否かの認識を行い、各回路素子同士の接続情報を得る。回路情報抽出部１３は、マスクレイアウトパターンの各層間の位相演算を行うことにより、等電位であるか否かを認識する。例えば、２つの異なる図形パターンとして与えられた２つの配線層が重なる領域において、コンタクトホールの図形パターンが存在すれば、この２つの配線層は等電位であると認識する。 The circuit information extraction unit 13 extracts circuit connection information based on the developed mask data. Specifically, the circuit information extraction unit 13 performs an operation for recognizing each circuit element. For example, for a bipolar transistor, a graphic pattern obtained by performing an AND operation between the graphic pattern of the base diffusion layer and the graphic pattern of the polysilicon layer is recognized as the emitter layer. By such graphic operation, each circuit element in the developed mask data is recognized. Subsequently, the circuit information extraction unit 13 recognizes whether or not each node is equipotential, and obtains connection information between the circuit elements. The circuit information extraction unit 13 recognizes whether or not they are equipotential by performing a phase calculation between each layer of the mask layout pattern. For example, if a contact hole graphic pattern exists in a region where two wiring layers given as two different graphic patterns overlap, it is recognized that the two wiring layers are equipotential.

ここで、回路情報抽出部１３は、仮想デバイス領域データを参照し、一つのバイポーラトランジスタとして表現するべき領域を決定する。回路情報抽出部１３は、抽出した回路接続情報を、レイアウト側回路接続情報として、比較部１４に通知する（ステップＳ４）。 Here, the circuit information extraction unit 13 refers to the virtual device region data and determines a region to be expressed as one bipolar transistor. The circuit information extraction unit 13 notifies the comparison unit 14 of the extracted circuit connection information as layout side circuit connection information (step S4).

一方で、回路図データ取得部１７によって取得された回路図データ８からは、階層化回路接続情報抽出部１６によって、階層化された回路接続情報（階層化回路接続情報）が抽出される。通常、回路図も階層構造をもった形で表現される。また、回路図は、一般的に、コンピュータを利用して作成される。すなわち、階層化回路情報抽出部１６は、回路図データから、階層表現を残したまま、回路接続情報を抽出する。このような抽出処理としては、公知の技術を用いることができる。そのため、ここでは詳しい説明は省略する。抽出された階層化回路接続情報は、階層構造展開部１５に通知される（ステップＳ５）。 On the other hand, hierarchical circuit connection information (hierarchical circuit connection information) is extracted by the hierarchical circuit connection information extraction unit 16 from the circuit diagram data 8 acquired by the circuit diagram data acquisition unit 17. Usually, a circuit diagram is also expressed in a form having a hierarchical structure. The circuit diagram is generally created using a computer. That is, the hierarchical circuit information extraction unit 16 extracts circuit connection information from the circuit diagram data while leaving the hierarchical representation. As such an extraction process, a known technique can be used. Therefore, detailed description is omitted here. The extracted hierarchical circuit connection information is notified to the hierarchical structure developing unit 15 (step S5).

階層構造展開部１５は、階層化回路接続情報を展開し、回路図側回路接続情報として、比較部１４に通知する（ステップＳ６）。 The hierarchical structure development unit 15 expands the hierarchical circuit connection information and notifies the comparison unit 14 as circuit diagram side circuit connection information (step S6).

比較部１４は、レイアウト側回路接続情報と回路図側回路接続情報とを比較することにより、マスクレイアウトデータに記されるマスクレイアウトパターンが、回路図データに記される回路図と等価であるか否かを照合する。このような照合処理は、ＬＶＳ照合処理とも呼ばれる。マスクレイアウトパターンに具現化された回路が、回路図上の回路と等価であれば、両者は一致することになる（ステップＳ７）。 The comparison unit 14 compares the layout side circuit connection information with the circuit diagram side circuit connection information, so that the mask layout pattern described in the mask layout data is equivalent to the circuit diagram described in the circuit diagram data. Check whether or not. Such a collation process is also called an LVS collation process. If the circuit embodied in the mask layout pattern is equivalent to the circuit on the circuit diagram, they coincide with each other (step S7).

上述の方法によれば、仮想デバイス領域生成部１２が、一つのトランジスタとして表現するべき領域を識別するため、レイアウト側回路接続情報と回路図側回路接続情報とを一致させることができる。これにより、本来同一のパターンが異なるパターンと判定されてしまうことが防止される。以下に、仮想デバイス領域生成部１２における動作を詳述する。 According to the above-described method, since the virtual device region generation unit 12 identifies a region to be expressed as one transistor, the layout side circuit connection information and the circuit diagram side circuit connection information can be matched. This prevents the originally identical pattern from being determined as a different pattern. Hereinafter, the operation in the virtual device region generation unit 12 will be described in detail.

一つのベースに対してエミッタ領域が複数存在するバイポーラトランジスタ（マルチエミッタ構造のバイポーラトランジスタ）や、一つのベースに対してコレクタ領域が複数存在するバイポーラトランジスタ（マルチエミッタ構造のバイポーラトランジスタ）では、一つの回路シンボルとして表現されるべきトランジスタ領域は、ガードリング層によって取り囲まれている。ガードリング層は、隣接する回路素子同士の影響を排除するために設けられた領域である。本実施形態ではこの点に着目し、仮想デバイス領域生成部１２が、ガードリング層によって囲まれた領域を仮想デバイス領域として識別する。そして、回路接続情報抽出部１３は、仮想デバイス領域が一つのトランジスタ領域として表現されるように、回路接続情報を抽出する。 In a bipolar transistor (multi-emitter structure bipolar transistor) having a plurality of emitter regions with respect to one base, or a bipolar transistor (multi-emitter structure bipolar transistor) having a plurality of collector regions with respect to one base, one A transistor region to be expressed as a circuit symbol is surrounded by a guard ring layer. The guard ring layer is a region provided in order to eliminate the influence of adjacent circuit elements. In this embodiment, paying attention to this point, the virtual device region generation unit 12 identifies a region surrounded by the guard ring layer as a virtual device region. Then, the circuit connection information extraction unit 13 extracts circuit connection information so that the virtual device region is expressed as one transistor region.

図９を参照して、仮想デバイス領域生成部１２の処理を具体的に説明する。 With reference to FIG. 9, the process of the virtual device region generation unit 12 will be specifically described.

図９には、ラテラルＰＮＰ型のバイポーラトランジスタのマスクレイアウトパターン１８の一例が示されている。マスクレイアウトパターン１８には、矩形状のＮｗｅｌｌ層（ベース層１９）と、Ｎｄｉｆｆ層（ガードリング層２０）と、複数のエミッタ領域２１と、複数のコレクタ領域２６とが含まれている。ガードリング層２０は、幅を有しており、１辺を共有する２つのリング形状に配置されている。ガードリング層２０により囲まれた領域の一方には、複数（３個）のエミッタ領域２１−１と、複数（３個）のコレクタ領域２６−１とが配置されている。ガードリング層２０により囲まれた領域の他方にも、複数（３個）のエミッタ領域２１−２と、複数（３個）のコレクタ領域２６−２とが配置されている。各エミッタ領域２１と各コレクタ領域２６とは、いずれも矩形状のＰｄｉｆｆ層により形成されている。エミッタ領域２１はエミッタ認識層を有しており、コレクタ領域２６にはエミッタ認識層が含まれていない。回路接続情報抽出部１３は、Ｐｄｉｆｆ層のうち、エミッタ認識層を有する層をエミッタ領域２１と識別することができ、エミッタ認識層を有さない層をコレクタ領域２６と識別することができる。 FIG. 9 shows an example of a mask layout pattern 18 of a lateral PNP type bipolar transistor. The mask layout pattern 18 includes a rectangular Nwell layer (base layer 19), an Ndiff layer (guard ring layer 20), a plurality of emitter regions 21, and a plurality of collector regions 26. The guard ring layer 20 has a width and is arranged in two ring shapes sharing one side. In one of the regions surrounded by the guard ring layer 20, a plurality (three) of emitter regions 21-1 and a plurality (three) of collector regions 26-1 are arranged. On the other side of the region surrounded by the guard ring layer 20, a plurality (three) of emitter regions 21-2 and a plurality (three) of collector regions 26-2 are arranged. Each emitter region 21 and each collector region 26 are each formed of a rectangular Pdiff layer. The emitter region 21 has an emitter recognition layer, and the collector region 26 does not include an emitter recognition layer. Of the Pdiff layers, the circuit connection information extraction unit 13 can identify the layer having the emitter recognition layer as the emitter region 21, and can identify the layer not having the emitter recognition layer as the collector region 26.

複数のエミッタ領域２１−１は、いずれも、同じ電位Ｅ１が供給されるように設計されている。一方、複数のエミッタ領域２１−２は、いずれも、同じ電位Ｅ２が供給されるように設計されている。ここで、電位Ｅ１と電位Ｅ２とは異なっている。すなわち、複数のエミッタ領域２１−１と複数のエミッタ領域２１−２とでは、接続先が異なっているものとする。また、複数のコレクタ領域２６−１は、いずれも、同じ電位Ｃ１が供給されるように設計されている。複数のコレクタ領域２６−２は、いずれも、同じ電位Ｃ２が供給されるように設計されている。電位Ｃ１と電位Ｃ２とは異なっている。複数のコレクタ領域２６−１と複数のコレクタ領域２６−２とでは、接続先が異なっているものとする。 The plurality of emitter regions 21-1 are all designed to be supplied with the same potential E1. On the other hand, the plurality of emitter regions 21-2 are all designed to be supplied with the same potential E2. Here, the potential E1 and the potential E2 are different. That is, the connection destinations are different between the plurality of emitter regions 21-1 and the plurality of emitter regions 21-2. The plurality of collector regions 26-1 are all designed to be supplied with the same potential C1. The plurality of collector regions 26-2 are all designed to be supplied with the same potential C2. The potential C1 and the potential C2 are different. It is assumed that the plurality of collector regions 26-1 and the plurality of collector regions 26-2 have different connection destinations.

図９に示されるようなマスクレイアウトパターン１８が与えられた場合、仮想デバイス領域生成部１２は、Ｎｄｉｆｆ層をガードリング層２０として識別する。そして、ガードリング層２０の内側の二つの領域を、それぞれ、仮想デバイス領域２４Ａ及び仮想デバイス領域２４Ｂとして識別する。 When the mask layout pattern 18 as shown in FIG. 9 is given, the virtual device region generation unit 12 identifies the Ndiff layer as the guard ring layer 20. Then, the two regions inside the guard ring layer 20 are identified as a virtual device region 24A and a virtual device region 24B, respectively.

回路接続情報抽出部１３は、マスクレイアウトパターン１８から回路接続情報を抽出する際に、各仮想デバイス領域２４が一つの回路シンボル（１つのトランジスタ）として表現されるように、抽出を行う。すなわち、抽出された回路接続情報において、仮想デバイス領域２４Ａと仮想デバイス領域２４Ｂとは、別々のトランジスタとして表現される。また、各仮想デバイス領域２４は、エミッタ領域２１やコレクタ領域２６が複数配置されていたとしても、一つのトランジスタとして表現される。 When extracting circuit connection information from the mask layout pattern 18, the circuit connection information extraction unit 13 performs extraction so that each virtual device region 24 is expressed as one circuit symbol (one transistor). That is, in the extracted circuit connection information, the virtual device region 24A and the virtual device region 24B are expressed as separate transistors. Each virtual device region 24 is expressed as one transistor even if a plurality of emitter regions 21 and collector regions 26 are arranged.

以上説明したように、本実施形態によれば、仮想デバイス領域生成部１２によって、一つのトランジスタとして表現される領域が識別される。すなわち、同一ベース層上に形成される複数のエミッタ領域（又はコレクタ領域）の接続先が別々であれば、接続先毎に別々のトランジスタとして識別される。また、同一ベース層上に形成される複数のエミッタ領域（又はコレクタ領域）の接続先が同じであれば、同じトランジスタとして識別される。そのため、回路図側から抽出された回路接続情報と、マスクレイアウトパターン側から抽出された回路接続情報とを一致させることができる。 As described above, according to the present embodiment, the virtual device region generation unit 12 identifies a region expressed as one transistor. In other words, if the connection destinations of a plurality of emitter regions (or collector regions) formed on the same base layer are different, each connection destination is identified as a separate transistor. Further, if a plurality of emitter regions (or collector regions) formed on the same base layer have the same connection destination, they are identified as the same transistor. Therefore, the circuit connection information extracted from the circuit diagram side can be matched with the circuit connection information extracted from the mask layout pattern side.

また、特許文献１（特開２００１−２９８０８８号公報）に記載されるように、ベース層を基に回路シンボルを抽出する場合には、同一ベース層上に形成された別の接続先を有する複数のエミッタ（又はコレクタ）を区別するために、ベース層を分割する必要がある。その結果、ベース層の面積が増加してしまうことがある。これに対して、本実施形態によれば、そのようなベース層分割処理を行う必要がない。その結果、バイポーラトランジスタ部分の面積を増加させることなく、照合時の不一致を防止できる。また、レイアウトの修正などの工程を経る必要がないので、検証工程における工数を削減できる。 Further, as described in Patent Document 1 (Japanese Patent Laid-Open No. 2001-298088), when extracting a circuit symbol based on a base layer, a plurality of connection destinations formed on the same base layer are provided. In order to distinguish the emitters (or collectors), the base layer needs to be divided. As a result, the area of the base layer may increase. On the other hand, according to the present embodiment, there is no need to perform such base layer division processing. As a result, it is possible to prevent mismatch at the time of verification without increasing the area of the bipolar transistor portion. Further, since it is not necessary to go through a process such as layout correction, the number of steps in the verification process can be reduced.

尚、本実施形態では、ＰＮＰバイポーラトランジスタを例に挙げて説明した。ただし、ＮＰＮバイポーラトランジスタの場合でも、ベース層、ガードリング層、エミッタ領域、及びコレクタ領域の導電型を逆にすることにより、同様の作用効果を奏することが理解される。 In the present embodiment, the PNP bipolar transistor has been described as an example. However, even in the case of an NPN bipolar transistor, it is understood that the same effect can be obtained by reversing the conductivity types of the base layer, guard ring layer, emitter region, and collector region.

（第２の実施形態）
続いて、第２の実施形態について説明する。本実施形態では、第１の実施形態に対して、マスクレイアウトパターンが異なるものとする。その他の点については、第１の実施形態と同様であるものとする。 (Second Embodiment)
Next, the second embodiment will be described. In the present embodiment, the mask layout pattern is different from that of the first embodiment. The other points are the same as those in the first embodiment.

図１０は、本実施形態で処理が行われるマスクレイアウトパターンを示す概念図である。このマスクレイアウトパターンでは、仮想デバイス領域２４Ａ内に、５つのエミッタ領域２１−１と、１つのコレクタ領域２６−１とが設けられているものとする。また、仮想デバイス領域２４Ｂ内には、１つのエミッタ領域２１−２と、５つのコレクタ領域２６−２とが設けられているものとする。すなわち、各仮想デバイス領域２４内において、エミッタ領域２１とコレクタ領域２６の数とが異なっている。 FIG. 10 is a conceptual diagram showing a mask layout pattern to be processed in this embodiment. In this mask layout pattern, it is assumed that five emitter regions 21-1 and one collector region 26-1 are provided in the virtual device region 24A. Further, it is assumed that one emitter region 21-2 and five collector regions 26-2 are provided in the virtual device region 24B. That is, the number of emitter regions 21 and collector regions 26 in each virtual device region 24 is different.

上述のようなマスクレイアウトパターンに対しても、回路情報抽出部１３は、各仮想デバイス領域２４が一つのバイポーラトランジスタに表現されるように、回路接続情報を抽出する。すなわち、抽出される回路シンボル数は、各仮想デバイス領域２４内に含まれるエミッタ領域２１やコレクタ領域２６の数と関係しない。そのため、マスクレイアウトパターンから抽出される回路接続情報を、回路図側から抽出される回路接続情報に一致させることができる。 Also for the mask layout pattern as described above, the circuit information extraction unit 13 extracts circuit connection information so that each virtual device region 24 is represented by one bipolar transistor. That is, the number of circuit symbols to be extracted is not related to the number of emitter regions 21 and collector regions 26 included in each virtual device region 24. Therefore, the circuit connection information extracted from the mask layout pattern can be matched with the circuit connection information extracted from the circuit diagram side.

（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、第１の実施形態に対して、マスクレイアウトパターンが異なるものとする。その他の点については、第１の実施形態と同様であるものとする。 (Third embodiment)
Subsequently, a third embodiment will be described. In the present embodiment, the mask layout pattern is different from that of the first embodiment. The other points are the same as those in the first embodiment.

図１１は、本実施形態で処理が行われるマスクレイアウトパターンを示す概念図である。既述の実施形態では、各エミッタ領域２１及び各コレクタ領域２６は、矩形状であった。これに対して、本実施形態では、各エミッタ領域２１及び各コレクタ領域２６の形状が、八角形である。 FIG. 11 is a conceptual diagram showing a mask layout pattern to be processed in this embodiment. In the embodiment described above, each emitter region 21 and each collector region 26 have a rectangular shape. On the other hand, in this embodiment, the shape of each emitter region 21 and each collector region 26 is an octagon.

図１１に示されるようなマスクレイアウトパターンに対しても、ガードリング層２０によって囲まれる領域が、仮想デバイス領域２４Ａ及び仮想デバイス領域２４Ｂとして識別される。回路情報抽出部は、各仮想デバイス領域２４が単一のトランジスタ（単一の回路シンボル）として表現されるように、回路接続情報を抽出する。このようにして抽出された回路接続情報は、回路図側の回路接続情報に一致する。 Also for the mask layout pattern as shown in FIG. 11, the regions surrounded by the guard ring layer 20 are identified as the virtual device region 24A and the virtual device region 24B. The circuit information extraction unit extracts circuit connection information so that each virtual device region 24 is expressed as a single transistor (single circuit symbol). The circuit connection information extracted in this way matches the circuit connection information on the circuit diagram side.

すなわち、本実施例のように、各エミッタ領域２１及び各コレクタ領域２６が矩形状ではない場合であっても、仮想デバイス領域２４を識別することにより、照合時の不一致を防止することができる。 That is, as in this embodiment, even when each emitter region 21 and each collector region 26 are not rectangular, by identifying the virtual device region 24, it is possible to prevent mismatch at the time of collation.

（第４の実施形態）
続いて、第４の実施形態について説明する。本実施形態では、第１の実施形態に対して、マスクレイアウトパターンが異なるものとする。その他の点については、第１の実施形態と同様であるものとする。 (Fourth embodiment)
Subsequently, a fourth embodiment will be described. In the present embodiment, the mask layout pattern is different from that of the first embodiment. The other points are the same as those in the first embodiment.

図１２は、本実施形態で処理が行われるマスクレイアウトパターンを示す概念図である。既述の実施形態では、ベース領域１９が矩形状である場合について説明した。これに対して、本実施形態では、ベース領域１９の形状が矩形状ではなく、二つの矩形が一部で重なったような形状となっている。 FIG. 12 is a conceptual diagram showing a mask layout pattern to be processed in this embodiment. In the above-described embodiment, the case where the base region 19 is rectangular has been described. On the other hand, in the present embodiment, the shape of the base region 19 is not a rectangular shape, but a shape in which two rectangles partially overlap each other.

図１２に示されるようなマスクレイアウトパターンに対しても、ガードリング層２０によって囲まれる領域が、仮想デバイス領域２４Ａ及び仮想デバイス領域２４Ｂとして識別される。回路情報抽出部は、各仮想デバイス領域２４が単一のトランジスタ（単一の回路シンボル）として表現されるように、回路接続情報を抽出する。このようにして抽出された回路接続情報は、回路図側の回路接続情報に一致する。 Also for the mask layout pattern as shown in FIG. 12, the regions surrounded by the guard ring layer 20 are identified as the virtual device region 24A and the virtual device region 24B. The circuit information extraction unit extracts circuit connection information so that each virtual device region 24 is expressed as a single transistor (single circuit symbol). The circuit connection information extracted in this way matches the circuit connection information on the circuit diagram side.

すなわち、本実施例のように、ベース領域１９が矩形状ではない場合であっても、仮想デバイス領域２４を識別することにより、照合時の不一致を防止することができる。 That is, even when the base area 19 is not rectangular as in the present embodiment, the virtual device area 24 can be identified to prevent a mismatch at the time of collation.

１レイアウト検証システム
２レイアウト検証装置
３記憶装置
４キーボード
５マウス
６ディスプレイ
７マスクレイアウトデータ
８回路図データ
９照合部
１０デジタイズ部
１１階層構造展開部
１２仮想デバイス領域生成部
１３回路情報抽出部
１４比較部
１５階層構造展開部
１６階層化回路接続情報抽出部
１７回路図データ取得部
１８マスクレイアウトパターン
１９ベース領域
２０ガードリング層
２１エミッタ領域
２２Ｐ型拡散層
２４Ａ仮想デバイス領域
２４Ｂ仮想デバイス領域
２５回路シンボル
２６コレクタ領域
１０１マスクレイアウトパターン
１０２マスクレイアウトパターン
１０３マスクレイアウトパターン
１０４マスクレイアウトパターン
１０５回路シンボル
１０６回路シンボル
１０７回路シンボル
１０８回路シンボル
１０９回路シンボル
１１０回路シンボル DESCRIPTION OF SYMBOLS 1 Layout verification system 2 Layout verification apparatus 3 Memory | storage device 4 Keyboard 5 Mouse 6 Display 7 Mask layout data 8 Circuit diagram data 9 Collation part 10 Digitization part 11 Hierarchical structure expansion part 12 Virtual device area generation part 13 Circuit information extraction part 14 Comparison part DESCRIPTION OF SYMBOLS 15 Hierarchical structure expansion part 16 Hierarchical circuit connection information extraction part 17 Circuit diagram data acquisition part 18 Mask layout pattern 19 Base area 20 Guard ring layer 21 Emitter area 22 P type diffused layer 24A Virtual device area 24B Virtual device area 25 Circuit symbol 26 Collector area 101 Mask layout pattern 102 Mask layout pattern 103 Mask layout pattern 104 Mask layout pattern 105 Circuit symbol 106 Circuit symbol 107 Circuit Symbols 108 circuit symbols 109 circuit symbols 110 circuit symbols

Claims

Circuit diagram data acquisition means for acquiring circuit diagram data indicating a circuit diagram;
Mask data acquisition means for acquiring mask data indicating a mask layout pattern;
Collation means for collating whether or not the circuit diagram and the mask layout pattern are equivalent based on the circuit diagram data and the mask data;
Comprising
The verification means includes
A virtual device region generating means for identifying a region to be expressed as a single transistor based on the mask data as a virtual device region and generating virtual device region data;
Layout-side circuit information extracting means for extracting, as layout-side circuit information, circuit connection relationships described in the mask layout pattern based on the mask data and the virtual device region data;
Circuit diagram side circuit information extraction means for extracting, as circuit diagram side circuit information, connection relations of circuits described in the circuit diagram based on the circuit diagram data;
A layout data verification device comprising: comparing means for determining whether or not the circuit diagram and the mask layout pattern are equivalent by comparing the layout side circuit information with the circuit diagram side circuit information.

The layout data verification device according to claim 1,
The mask data is hierarchical data,
The verification means further includes:
A hierarchical structure expansion means for expanding the layered mask data and generating mask data after expansion;
The virtual device region generation unit is a layout data verification device that generates the virtual device region data based on the developed mask data.

The layout data verification device according to claim 1 or 2,
The mask layout pattern is
A transistor region comprising a single base region and a plurality of emitter regions or a plurality of collector regions;
A guard ring layer disposed so as to surround the transistor region,
The virtual device region generation unit is a layout data verification device that identifies the virtual device region by identifying the position of the guard ring layer.

The layout data verification device according to claim 3,
The transistor region includes at least one emitter region and at least one collector region;
A layout data verification device in which the number of emitter regions and the number of collector regions are different.

The layout data verification device according to claim 3,
The mask layout pattern includes a plurality of the transistor regions,
Each of the plurality of transistor regions includes at least one emitter region and at least one collector region;
A layout data verification device in which the number of emitter regions or collector regions is different between the plurality of transistor regions.

The layout data verification device according to any one of claims 3 to 5,
The virtual device region generation unit is a layout data verification device that generates the virtual device region on the basis of the guard ring layer regardless of the shape of the base region.

Acquiring circuit diagram data indicating a circuit diagram by a computer;
Obtaining mask data indicating a mask layout pattern by a computer;
Checking whether the circuit diagram and the mask layout pattern are equivalent based on the circuit diagram data and the mask data by a computer;
Comprising
The matching step includes
Identifying a region to be represented as a single transistor based on the mask data as a virtual device region and generating virtual device region data;
Extracting circuit connection relationships described in the mask layout pattern as layout-side circuit information based on the mask data and the virtual device region data;
Extracting the connection relation of the circuits described in the circuit diagram as circuit diagram side circuit information based on the circuit diagram data;
A layout data verification method comprising: comparing the layout side circuit information with the circuit diagram side circuit information to determine whether or not the circuit diagram and the mask layout pattern are equivalent.

The layout data verification method according to claim 7,
The mask data is hierarchical data,
The matching step further comprises:
Expanding the layered mask data and generating expanded mask data;
The layout data verification method, wherein the step of generating the virtual device region data includes the step of generating the virtual device region data based on the post-development mask data.

The layout data verification method according to claim 7 or 8,
The mask layout pattern is
A transistor region comprising a single base region and a plurality of emitter regions or a plurality of collector regions;
A guard ring layer disposed so as to surround the transistor region,
The layout data verification method, wherein the step of generating the virtual device region data includes the step of identifying the virtual device region by identifying a position of the guard ring layer.

The layout data verification method according to claim 9,
The transistor region includes at least one emitter region and at least one collector region;
A layout data verification method in which the number of emitter regions and the number of collector regions are different.

The layout data verification method according to claim 9,
The mask layout pattern includes a plurality of the transistor regions,
Each of the plurality of transistor regions includes at least one emitter region and at least one collector region;
A layout data verification method in which the number of emitter regions or collector regions is different between the plurality of transistor regions.

A layout data verification method according to any one of claims 9 to 11,
The method of generating virtual device region data includes a step of generating the virtual device region on the basis of the guard ring layer regardless of the shape of the base region.

A layout data verification program for realizing the layout data verification method according to any one of claims 7 to 12 by a computer.