JP2010139302A

JP2010139302A - Multi-chip device

Info

Publication number: JP2010139302A
Application number: JP2008314132A
Authority: JP
Inventors: Satoshi Aragaki; 聡荒垣
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-12-10
Filing date: 2008-12-10
Publication date: 2010-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To reduce terminals that becomes incapable of being used for testing a chip, without having to use an interposer substrate or a switching mechanism. <P>SOLUTION: A first chip 2 includes a first terminal 11 and a first test circuit 13, connected to the first terminal 11 and including a test function for the first chip 2. A second chip 3 includes a second terminal 21 connected to the first terminal 11; a third terminal 23; an internal connection route 24 connecting the second terminal 21 to the third terminal 23, at all times; and a second test circuit 25, connected to the internal connection route 24 and including a testing function with respect to the second chip 3. The first test circuit 13 includes a first control circuit 14, invalidating the connection between the first terminal 11 and the first test circuit 13, during the execution of the test for the second chip 3, and the second test circuit 25 includes a second control circuit 26, invalidating the connection between the internal connection route 24 and the second test circuit 25, during the non-execution of the test with respect to the second chip 3. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、複数のＩＣ（Integrated Circuit）チップを搭載してなるマルチチップ装置に関し、特にテスト機能を有するチップの端子を効率的に利用するための回路構成に関するものである。 The present invention relates to a multichip device in which a plurality of IC (Integrated Circuit) chips are mounted, and particularly to a circuit configuration for efficiently using terminals of a chip having a test function.

近年、複数のＩＣチップを１つの装置基体に搭載するＳｉＰ（System in Package）に関する技術の向上が進められている。例えば、各種プロセスの微細化に伴い、フラッシュメモリや高速なシリアル転送を行うフィジカル層を１つのチップに集積することが困難となってきているため、それぞれ異なるプロセスを複数のチップで構成し、これらを１パッケージ化することが行われている。 In recent years, technology related to SiP (System in Package) in which a plurality of IC chips are mounted on one device base has been improved. For example, with the miniaturization of various processes, it has become difficult to integrate a flash memory and a physical layer that performs high-speed serial transfer on a single chip. Is packaged as one package.

上記のようなマルチチップ装置に搭載される各チップに対しては、テストを行う必要がある。通常、各チップには、自らの機能をテストするためのテスト回路が備えられている。そして、このテストを実行する際には、チップに設けられた複数の端子の一部に、このテストを制御する所定の回路が接続される。即ち、チップの端子の一部が、テスト用端子として使用される。このため、このチップの通常時の機能を発揮する機能用端子の数が削減されてしまうという問題があった。 It is necessary to test each chip mounted on the multichip device as described above. Usually, each chip is provided with a test circuit for testing its function. When executing this test, a predetermined circuit for controlling this test is connected to some of a plurality of terminals provided on the chip. That is, part of the terminals of the chip are used as test terminals. For this reason, there has been a problem that the number of function terminals that perform the normal function of the chip is reduced.

上記のようなマルチチップ装置に関連する先行技術として、特許文献１及び特許文献２が開示されている。特許文献１において、単一パッケージ内の第１の半導体チップの１つの信号出力端子と半導体装置の第１の外部端子とを独立に内部接続し、第２の半導体チップの１つの信号入力端子と前記半導体装置の第２の外部端子とを独立に内部接続し、前記半導体装置の前記第１及び第２の外部端子が前記半導体装置の外部で接続されることにより、前記信号出力端子と前記信号入力端子との接続が完結される装置が開示されている。 Patent Documents 1 and 2 are disclosed as prior arts related to the multichip device as described above. In Patent Document 1, one signal output terminal of a first semiconductor chip in a single package and a first external terminal of a semiconductor device are internally connected independently, and one signal input terminal of a second semiconductor chip is The second external terminal of the semiconductor device is internally connected independently, and the first and second external terminals of the semiconductor device are connected outside the semiconductor device, whereby the signal output terminal and the signal An apparatus that completes connection with an input terminal is disclosed.

また、特許文献２において、第１の端子と、第２の端子を有している第１の回路チップと、前記第１の端子に接続されている第３の端子と前記第２の端子に接続されている第４の端子と機能回路とを有している第２の回路チップとを有するものであって、前記第２の回路チップは、前記第３の端子が前記機能回路に接続されている第１の接続状態と、前記第３の端子と前記第４の端子とが接続されている第２の接続状態とを切り換える切換部を有する装置が開示されている。
特開２００７−２９４０８９号公報特開２００７−２３２６４４号公報 In Patent Document 2, the first terminal, the first circuit chip having the second terminal, the third terminal connected to the first terminal, and the second terminal A second circuit chip having a connected fourth terminal and a functional circuit, the second circuit chip having the third terminal connected to the functional circuit; An apparatus having a switching unit that switches between a first connection state and a second connection state in which the third terminal and the fourth terminal are connected is disclosed.
JP 2007-294089 A JP 2007-232644 A

上記のように、従来のマルチチップ装置においては、テストを実行するために、チップの機能用端子が削減されるという問題があった。ここで、前記特許文献１に係る装置においては、第１の半導体チップ（コントローラチップ）と第２の半導体チップ（フラッシュメモリチップ）との間では内部接続せず、両者の端子（電極パッド）がそれぞれ独立にパッケージの外部端子と接続する。そして、これら外部端子は、ボード上の配線により接続される。このボードは、一般的にインターポーザ基板と称されるものに相当する。この構成によれば、第１及び第２の半導体チップに対して独立にテストを実行することができるので、テストの非実行時には、それぞれの端子を機能用端子として使用することが可能となる。しかしながら、この特許文献１に係る装置においては、インターポーザ基板が必要となるため、コスト増加等の問題が生ずる。 As described above, the conventional multi-chip device has a problem that the function terminals of the chip are reduced in order to execute the test. Here, in the apparatus according to Patent Document 1, internal connection is not made between the first semiconductor chip (controller chip) and the second semiconductor chip (flash memory chip), and both terminals (electrode pads) are not connected. Connect to the external terminals of the package independently. These external terminals are connected by wiring on the board. This board corresponds to what is generally called an interposer substrate. According to this configuration, since the test can be independently performed on the first and second semiconductor chips, each terminal can be used as a function terminal when the test is not performed. However, since the apparatus according to Patent Document 1 requires an interposer substrate, problems such as increased costs arise.

また、前記特許文献２に係る装置においては、第２の回路チップ（周辺チップ）が、第１の接続状態となる通常モードと第２の接続状態となるテストモードとを切り換える切換部を有する。この切換部は、方向規制回路、信号選択回路等を有して構成されるスイッチ機構である。これにより、通常モード時には、テストモード時にテスト用端子として使用していた端子を、機能用端子として使用することが可能となる。しかしながら、この特許文献２に係る装置においては、スイッチ機構が必要となるため、コスト増加等問題が生ずる。 In the device according to Patent Document 2, the second circuit chip (peripheral chip) includes a switching unit that switches between a normal mode that is in the first connection state and a test mode that is in the second connection state. The switching unit is a switch mechanism that includes a direction regulation circuit, a signal selection circuit, and the like. Thereby, in the normal mode, the terminal used as the test terminal in the test mode can be used as the function terminal. However, the device according to Patent Document 2 requires a switch mechanism, which causes problems such as an increase in cost.

上記課題の解決を図る本発明は、少なくとも第１のチップと第２のチップとを有するマルチチップ装置であって、前記第１のチップは、第１の端子と、前記第１の端子に接続され、前記第１のチップに対するテスト機能を有する第１のテスト回路とを有し、前記第２のチップは、前記第１の端子と接続する第２の端子と、第３の端子と、前記第２の端子と前記第３の端子とを常時接続する内部接続経路と、前記内部接続経路に接続され、前記第２のチップに対するテスト機能を有する第２のテスト回路とを有し、前記第１のテスト回路は、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続を無効にする第１の制御回路を有し、前記第２のテスト回路は、前記第２のチップに対するテストの非実行時に、前記内部接続経路と前記第２のテスト回路との接続を無効にする第２の制御回路を有するものである。 The present invention for solving the above-mentioned problems is a multi-chip device having at least a first chip and a second chip, wherein the first chip is connected to a first terminal and the first terminal. And a first test circuit having a test function for the first chip, wherein the second chip includes a second terminal connected to the first terminal, a third terminal, An internal connection path that always connects the second terminal and the third terminal; and a second test circuit that is connected to the internal connection path and has a test function for the second chip; The first test circuit includes a first control circuit that disables the connection between the first terminal and the first test circuit when the test is performed on the second chip. The circuit does not perform a test on the second chip To, those having a second control circuit to disable the connection between said internal connection routes the second test circuit.

上記構成によれば、前記第２のチップに対するテストの実行時に、前記第１の端子と前記第１のテスト回路との接続が無効（ハイインピーダンス状態）となる。この時、前記第１のテスト回路は、前記内部接続経路（前記第２のチップ）と接続しない状態となり、前記第２のテスト回路が、前記内部接続経路を介して前記第３の端子と接続した状態となる。これにより、前記第３の端子が、前記内部接続経路を介して、前記第２のチップのテスト用端子、又は機能用端子として使用できるようになる。 According to the above configuration, when the test is performed on the second chip, the connection between the first terminal and the first test circuit becomes invalid (high impedance state). At this time, the first test circuit is not connected to the internal connection path (the second chip), and the second test circuit is connected to the third terminal via the internal connection path. It will be in the state. Accordingly, the third terminal can be used as a test terminal or a function terminal of the second chip via the internal connection path.

一方、前記第２のチップに対するテストの非実行時には、前記内部接続経路と前記第２のテスト回路との接続が無効（ハイインピーダンス状態）となる。この時、前記第２のテスト回路は、前記内部接続経路（前記第１のチップ及び前記第３の端子）と接続しない状態となり、前記第１のテスト回路が、前記内部接続経路を介して前記第３の端子と接続した状態となる。これにより、前記第３の端子が、前記内部接続経路を介して、前記第１のチップの機能用端子、又はテスト用端子として使用できるようになる。 On the other hand, when the test on the second chip is not executed, the connection between the internal connection path and the second test circuit becomes invalid (high impedance state). At this time, the second test circuit is not connected to the internal connection path (the first chip and the third terminal), and the first test circuit is connected to the internal connection path via the internal connection path. It will be in the state connected with the 3rd terminal. Thus, the third terminal can be used as a function terminal or a test terminal of the first chip via the internal connection path.

上記本発明によれば、インターポーザ基板やスイッチ機構を用いることなく、チップのテストのために使用できなくなる端子を削減することができる。 According to the present invention, terminals that cannot be used for chip testing can be reduced without using an interposer substrate or a switch mechanism.

発明の実施の形態１．
以下に、添付した図面を参照して、本発明の実施の形態を説明する。図１は、本実施の形態に係るマルチチップ装置１の構成を示すブロック図である。このマルチチップ装置１は、ベースチップ（第１のチップ）２と、キッズチップ（第２のチップ）３とを有して構成される。これらベースチップ２及びキッズチップ３は、絶縁基板等からなる装置基体４上に、１つのパッケージとして搭載される。 Embodiment 1 of the Invention
Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram showing a configuration of a multichip device 1 according to the present embodiment. The multichip device 1 includes a base chip (first chip) 2 and a kids chip (second chip) 3. The base chip 2 and the kids chip 3 are mounted as a single package on a device base 4 made of an insulating substrate or the like.

前記ベースチップ２は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等から構成されるＭＣＵ（Micro Controller Unit）であり、例えばＥｔｈｅｒＭＡＣ（Ethernet Media Access Control）（ＥＴＨＥＲＮＥＴは登録商標）を実現するものである。このベースチップ２は、第１の端子１１と、機能用端子１２と、第１のテスト回路１３とを有する。尚、このベースチップ２には、その他各種機能を実現する回路等が備えられるが、本実施の形態においてはその説明を省略する。また、前記第１の端子１１及び前記機能用端子１２の形成位置や個数は、本発明を限定するものではない。 The base chip 2 is an MCU (Micro Controller Unit) composed of a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), etc., for example, an EtherMAC (Ethernet Media Access Control) (ETHERNET). Is a registered trademark). The base chip 2 includes a first terminal 11, a function terminal 12, and a first test circuit 13. The base chip 2 is provided with other circuits for realizing various functions, but the description thereof is omitted in the present embodiment. Further, the formation positions and the number of the first terminals 11 and the function terminals 12 do not limit the present invention.

前記第１の端子１１及び前記機能用端子１２は、ボンディングワイヤ等を介して前記キッズチップ３と接続し、前記ベースチップ２と前記キッズチップ３との間で信号の送受を可能にする。この例では、前記第１の端子１１は、前記第１のテスト回路１３と接続すると共に、前記キッズチップ３の第２の端子２１と接続する。また、前記機能用端子１２は、前記ベースチップ２の機能用端子２２と接続する。また、実装上では、前記機能用端子１２と同様の機能を有する複数の端子が他にも存在し、これらの端子が前記装置基体４の外部に延設される外部端子に接続することが想定される。 The first terminal 11 and the function terminal 12 are connected to the kids chip 3 via bonding wires or the like, and signals can be transmitted and received between the base chip 2 and the kids chip 3. In this example, the first terminal 11 is connected to the first test circuit 13 and to the second terminal 21 of the kids chip 3. The function terminal 12 is connected to the function terminal 22 of the base chip 2. In addition, it is assumed that there are a plurality of other terminals having functions similar to those of the function terminals 12 in terms of mounting, and these terminals are connected to external terminals extending outside the device base 4. Is done.

前記第１のテスト回路１３は、前記ベースチップ２に対するテスト機能を有する回路である。この第１のテスト回路１３は、第１の制御回路１４を有する。この第１の制御回路１４は、モード設定端子１５に入力される各種モード信号に応じて、前記第１のテスト回路１３を制御する。この第１の制御回路１４による制御については、後に詳述する。 The first test circuit 13 is a circuit having a test function for the base chip 2. The first test circuit 13 has a first control circuit 14. The first control circuit 14 controls the first test circuit 13 in accordance with various mode signals input to the mode setting terminal 15. The control by the first control circuit 14 will be described in detail later.

前記キッズチップ３は、前記ベースチップ２の機能を補完するＩＣ（Integrated Circuit）であり、例えばＥｔｈｅｒＰＨＹ（Ethernet PHYsical layer）等を構成するものである。このキッズチップ３は、前記第２の端子２１と、機能用端子２２、第３の端子２３と、内部接続経路２４と、第２のテスト回路２５とを有する。尚、このキッズチップ３には、その他各種機能を実現する回路等が備えられるが、本実施の形態においてはその説明を省略する。また、前記第２の端子２１、前記機能端子２２、及び前記第３の端子２３の形成位置や個数は、本発明を限定するものではない。 The kids chip 3 is an IC (Integrated Circuit) that complements the functions of the base chip 2, and constitutes, for example, an EtherPHY (Ethernet PHYsical layer). The kids chip 3 includes the second terminal 21, a function terminal 22, a third terminal 23, an internal connection path 24, and a second test circuit 25. The kids chip 3 is provided with other circuits for realizing various functions, but the description thereof is omitted in the present embodiment. Moreover, the formation position and the number of the second terminal 21, the functional terminal 22, and the third terminal 23 do not limit the present invention.

前記第２の端子２１は、ボンディングワイヤ等を介して前記第１の端子１１と接続すると共に、前記内部接続経路２４と接続する。前記機能用端子２２は、前記ベースチップ２の機能用端子１２とボンディングワイヤ等を介して接続する。 The second terminal 21 is connected to the first terminal 11 via a bonding wire or the like, and is connected to the internal connection path 24. The function terminal 22 is connected to the function terminal 12 of the base chip 2 via a bonding wire or the like.

前記第３の端子２３は、図示しない外部回路と接続可能な複数の端子からなり、前記内部接続経路２４と接続している。実装上では、前記装置基体４の外部に延設される外部端子に接続することが想定される。 The third terminal 23 includes a plurality of terminals that can be connected to an external circuit (not shown), and is connected to the internal connection path 24. In mounting, connection to an external terminal extending outside the device base 4 is assumed.

前記内部接続経路２４は、前記第２の端子２１と前記第３の端子２３とを接続するメタルプリント配線である。尚、本実施例においては、この内部接続経路２４が２本設けられているが、本発明はこの本数に限定されるものではない。 The internal connection path 24 is a metal printed wiring that connects the second terminal 21 and the third terminal 23. In the present embodiment, two internal connection paths 24 are provided, but the present invention is not limited to this number.

前記第２のテスト回路２５は、前記キッズチップ３に対するテスト機能を有する回路である。この第２のテスト回路２５は、第２の制御回路２６を有する。この第２の制御回路２６は、モード設定端子２７に入力される各種モード信号に応じて、前記第２のテスト回路２５を制御する。この第２の制御回路２６による制御については、後に詳述する。 The second test circuit 25 is a circuit having a test function for the kids chip 3. The second test circuit 25 has a second control circuit 26. The second control circuit 26 controls the second test circuit 25 in accordance with various mode signals input to the mode setting terminal 27. The control by the second control circuit 26 will be described in detail later.

図２（ａ）は、前記ベースチップ２のより具体的な構成例を示すブロック図であり、図２（ｂ）は、前記キッズチップ３のより具体的な構成例を示すブロック図である。図２（ａ）に示すように、前記第１のテスト回路１３は、前記第１の制御回路１４内にＨｉ−Ｚ制御部１６を有すると共に、このＨｉ−Ｚ制御部１６と前記第１の端子１１とに接続するＨｉ−Ｚドライバ１７を有する。 FIG. 2A is a block diagram showing a more specific configuration example of the base chip 2, and FIG. 2B is a block diagram showing a more specific configuration example of the kids chip 3. As shown in FIG. 2A, the first test circuit 13 includes a Hi-Z control unit 16 in the first control circuit 14, and the Hi-Z control unit 16 and the first test circuit 13 A Hi-Z driver 17 connected to the terminal 11 is included.

図２（ｂ）に示すように、前記第２のテスト回路２５は、前記第２の制御回路２６内にＨｉ−Ｚ制御部２８を有すると共に、このＨｉ−Ｚ制御部２８と前記内部接続経路２４とに接続するＨｉ−Ｚドライバ２９を有する。 As shown in FIG. 2B, the second test circuit 25 has a Hi-Z control unit 28 in the second control circuit 26, and the Hi-Z control unit 28 and the internal connection path. And a Hi-Z driver 29 connected to the H.24.

前記第１及び第２の制御回路１４，２６には、前記モード設定端子１５，２７により各種モード信号が入力される。このモード信号は、例えば図３に示すように、４ビットの信号として、テスト用装置等の外部回路から出力される。前記第１及び第２の制御回路１４，２６は、このモード信号に応じた制御を行う。 Various mode signals are input to the first and second control circuits 14 and 26 through the mode setting terminals 15 and 27. This mode signal is output from an external circuit such as a test apparatus as a 4-bit signal as shown in FIG. 3, for example. The first and second control circuits 14 and 26 perform control according to the mode signal.

本実施の形態に係る第１の制御回路１４は、前記モード設定端子１５，２７に入力されるモード信号が、前記キッズチップ３に対するテストを実行する命令である場合に、前記Ｈｉ−Ｚ制御部１６により、前記Ｈｉ−Ｚドライバ１７に対して前記第１の端子１１と前記第１のテスト回路１３との接続をハイインピーダンス状態にする制御信号を出力する。これにより、前記第１のテスト回路１３と前記内部接続経路２４とが切断された状態となり、前記第２のテスト回路２５と前記第３の端子とが、前記内部経路２４を介して接続された状態となる。そして、この時（前記モード信号が前記キッズチップ３に対するテストを実行する命令である場合）、前記第２のテスト回路２５は、このモード信号の命令内容に応じたテストを、前記キッズチップ３に対して実行する。 The first control circuit 14 according to the present embodiment includes the Hi-Z control unit when the mode signal input to the mode setting terminals 15 and 27 is a command for executing a test for the kids chip 3. 16 outputs a control signal for setting the connection between the first terminal 11 and the first test circuit 13 to the high impedance state to the Hi-Z driver 17. As a result, the first test circuit 13 and the internal connection path 24 are disconnected, and the second test circuit 25 and the third terminal are connected via the internal path 24. It becomes a state. At this time (when the mode signal is an instruction for executing a test for the kids chip 3), the second test circuit 25 performs a test corresponding to the instruction content of the mode signal on the kids chip 3. Run against.

また、本実施の形態に係る第２の制御回路１４は、前記モード設定端子１５，２７に入力されたモード信号が、前記キッズチップ３に対するテストを実行する命令ではない場合に、前記Ｈｉ−ｚ制御部２８により、前記Ｈｉ−ｚドライバ２９に対して前記内部接続経路２４と前記第２のテスト回路２５との接続をハイインピーダンス状態にする制御信号を出力する。これにより、前記第２のテスト回路２５と前記内部接続経路２４とが切断された状態となり、前記第１のテスト回路１３と前記第３の端子２３とが、前記内部接続経路２４を介して接続された状態となる。 In addition, the second control circuit 14 according to the present embodiment, when the mode signal input to the mode setting terminals 15 and 27 is not a command for executing a test for the kids chip 3, the Hi-z The control unit 28 outputs a control signal for setting the connection between the internal connection path 24 and the second test circuit 25 to the Hi-z driver 29 in a high impedance state. As a result, the second test circuit 25 and the internal connection path 24 are disconnected, and the first test circuit 13 and the third terminal 23 are connected via the internal connection path 24. It will be in the state.

図４は、前記第１の制御回路１４及び前記第２の制御回路２６による処理例を示すフローチャートである。先ず、前記モード設定端子１５，２７からモード信号が入力されると（Ｓ１０１）、このモード信号が、前記キッズチップ３に対するテストを実行する命令であるか否かが判定される（Ｓ１０２）。 FIG. 4 is a flowchart showing a processing example by the first control circuit 14 and the second control circuit 26. First, when a mode signal is input from the mode setting terminals 15 and 27 (S101), it is determined whether or not the mode signal is a command for executing a test for the kids chip 3 (S102).

前記ステップＳ１０２において、前記キッズチップ３に対するテストを実行する命令が入力されたと判定された場合（Ｙ）には、前記第１の制御回路１４は、上述のＨｉ−ｚ制御により、前記第１のテスト回路１３と前記第１の端子１１との接続を遮断する（Ｓ１０３）と共に、前記第２の制御回路２６は、前記第２のテスト回路２５によるテストを実行する（Ｓ１０４）。これにより、図５に示すように、前記第１のテスト回路１３と前記内部接続経路２４との接続が切断し、前記第１のテスト回路１３がディスエーブル状態になると共に、前記第２のテスト回路２５が前記内部接続経路２４を介して前記第３の端子２３と接続し、前記第２のテスト回路２５がイネーブル状態となる。即ち、前記第３の端子２３が、前記キッズチップ３のテスト用端子として機能する。 If it is determined in step S102 that an instruction to execute a test on the kids chip 3 is input (Y), the first control circuit 14 performs the first control by the above-described Hi-z control. The connection between the test circuit 13 and the first terminal 11 is cut off (S103), and the second control circuit 26 executes a test by the second test circuit 25 (S104). As a result, as shown in FIG. 5, the connection between the first test circuit 13 and the internal connection path 24 is cut off, the first test circuit 13 is disabled, and the second test circuit The circuit 25 is connected to the third terminal 23 via the internal connection path 24, and the second test circuit 25 is enabled. That is, the third terminal 23 functions as a test terminal for the kids chip 3.

一方、前記ステップＳ１０２において、前記キッズチップ３に対するテストを実行する命令が入力されていないと判定され場合（Ｎ）には、前記第２の制御回路２６は、上述のＨｉ−ｚ制御により、前記第２のテスト回路２５と前記内部接続経路２４との接続を遮断する（Ｓ１０５）。これにより、図６に示すように、前記第２のテスト回路２５と前記内部接続経路２４との接続が切断し、前記第２のテスト回路２５がディスエーブル状態になると共に、前記第１のテスト回路１３が前記内部接続経路２４を介して前記第３の端子２３と接続し、前記第１のテスト回路１３がイネーブル状態となる。即ち、前記第３の端子２３が、前記キッズチップ３の機能用端子として機能すると共に、前記ベースチップ２のテスト用端子又は機能用端子として機能する。 On the other hand, if it is determined in step S102 that an instruction to execute a test on the kids chip 3 has not been input (N), the second control circuit 26 performs the Hi-z control as described above. The connection between the second test circuit 25 and the internal connection path 24 is cut off (S105). As a result, as shown in FIG. 6, the connection between the second test circuit 25 and the internal connection path 24 is cut off, the second test circuit 25 is disabled, and the first test circuit The circuit 13 is connected to the third terminal 23 via the internal connection path 24, and the first test circuit 13 is enabled. That is, the third terminal 23 functions as a function terminal of the kids chip 3 and also functions as a test terminal or a function terminal of the base chip 2.

上記構成によれば、チップに対するテストの実行状態に応じて、前記内部接続経路２４の接続状態を切り換えることができる。即ち、前記キッズチップ３に対するテストの実行時には、前記内部接続経路２４と前記第１のテスト回路１３との接続が無効となる。このため、前記第３の端子２３が前記キッズチップ３のテスト用端子として機能する。また、前記キッズチップ３に対するテストの非実行時には、前記内部接続経路２４と前記第２のテスト回路２５との接続が無効となる。このため、前記第３の端子２３が、前記キッズチップ３の機能用端子として機能すると共に、前記ベースチップ２のテスト用端子又は機能用端子として機能する。 According to the above configuration, the connection state of the internal connection path 24 can be switched according to the test execution state for the chip. That is, when the test for the kids chip 3 is executed, the connection between the internal connection path 24 and the first test circuit 13 becomes invalid. Therefore, the third terminal 23 functions as a test terminal for the kids chip 3. Further, when the test for the kids chip 3 is not executed, the connection between the internal connection path 24 and the second test circuit 25 becomes invalid. Therefore, the third terminal 23 functions as a function terminal of the kids chip 3 and also functions as a test terminal or a function terminal of the base chip 2.

このように、本発明によれば、テスト機能を有するマルチチップ装置において、高価なインターポーザ基板を用いることなく、搭載されるチップの機能用端子を増やすことができる。また、チップ面積の増大等を招くスイッチ機構を用いることなく、前記内部接続経路２４の接続状態を切り換えることができる。 As described above, according to the present invention, in a multichip device having a test function, it is possible to increase the number of function terminals of a mounted chip without using an expensive interposer substrate. In addition, the connection state of the internal connection path 24 can be switched without using a switch mechanism that increases the chip area.

図１は、本発明の実施の形態に係るマルチチップ装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a multichip device according to an embodiment of the present invention. 図２（ａ）は、本発明の実施の形態に係るベースチップの構成を示すブロック図であり、図２（ｂ）は、本発明の実施の形態に係るキッズチップの構成を示すブロック図である。FIG. 2A is a block diagram showing the configuration of the base chip according to the embodiment of the present invention, and FIG. 2B is a block diagram showing the configuration of the kids chip according to the embodiment of the present invention. is there. 図３は、モード信号の例を示す表である。FIG. 3 is a table showing an example of the mode signal. 図４は、本発明の実施の形態に係る第１の制御回路及び第２の制御回路による処理例を示すフローチャートである。FIG. 4 is a flowchart showing an example of processing performed by the first control circuit and the second control circuit according to the embodiment of the present invention. 図５は、キッズチップに対するテストの実行時における本発明の実施の形態に係るマルチチップ装置の状態を示すブロック図である。FIG. 5 is a block diagram showing a state of the multi-chip device according to the embodiment of the present invention at the time of executing the test for the kids chip. 図６は、キッズチップに対するテストの非実行時における本発明の実施の形態に係るマルチチップ装置の状態を示すブロック図である。FIG. 6 is a block diagram showing a state of the multichip device according to the embodiment of the present invention when the test for the kids chip is not executed.

Explanation of symbols

１マルチチップ装置
２ベースチップ（第１のチップ）
３キッズチップ（第２のチップ）
１１第１の端子
１３第１のテスト回路
１４第１の制御回路
２１第２の端子
２２第３の端子
２４内部接続経路
２５第２のテスト回路
２６第２の制御回路 1 Multichip device 2 Base chip (first chip)
3 Kids chip (second chip)
DESCRIPTION OF SYMBOLS 11 1st terminal 13 1st test circuit 14 1st control circuit 21 2nd terminal 22 3rd terminal 24 Internal connection path 25 2nd test circuit 26 2nd control circuit

Claims

A multi-chip device having at least a first chip and a second chip,
The first chip is
A first terminal;
A first test circuit connected to the first terminal and having a test function for the first chip;
The second chip is
A second terminal connected to the first terminal;
A third terminal;
An internal connection path for always connecting the second terminal and the third terminal;
A second test circuit connected to the internal connection path and having a test function for the second chip;
The first test circuit includes a first control circuit that invalidates connection between the first terminal and the first test circuit when a test is performed on the second chip.
The second test circuit includes a second control circuit that invalidates the connection between the internal connection path and the second test circuit when a test is not performed on the second chip.
Multi-chip device.

The first control circuit sets a connection between the first terminal and the first test circuit in a high impedance state when executing a test on the second chip,
The second control circuit sets a connection between the internal connection path and the second test circuit to a high impedance state when a test for the second chip is not executed.
The multichip device according to claim 1.