JP2010130732A

JP2010130732A - 出力ドライバー

Info

Publication number: JP2010130732A
Application number: JP2008300122A
Authority: JP
Inventors: Hidemasa Maedo; 秀巨前戸; Masafumi Tanabe; 雅史田邉; Tsutomu Shimazaki; 努島崎; Akira Sato; 昭佐藤; Hiromichi Tokuhiro; 宏道徳弘; Yasuyuki Hattori; ▲靖▼之服部; Jun Ishikawa; 潤石川
Original assignee: Alps Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd; Alps Alpine Co Ltd
Priority date: 2008-11-25
Filing date: 2008-11-25
Publication date: 2010-06-10

Abstract

【課題】効果的な負荷の接続異常検出を行う。
【解決手段】駆動電源電圧出力は、駆動電源制御信号に応じて変更される。アンプＡＰ１，ＡＰ２は、前記駆動電源電圧にから負荷ＰＺへ供給する交番駆動電流を出力する。電流検出抵抗Ｒ２１には、流れる電流に応じた検出電圧を発生する。コンパレータＣＰ２１は、検出電圧をしきい値と比較し、その比較結果から異常判定を行う。そして、この異常判定を交番駆動電流の特定の位相に限定して行う。
【選択図】図３

Description

本発明は、負荷への駆動電流を出力する出力ドライバーに関する。

従来、圧電素子を利用したダイヤフラムポンプが提案されている。このポンプは、圧電素子への電圧印加の方向を順次変更することで、圧電素子を往復動作させてダイヤフラムを往復動作させる。

このようなダイヤフラムポンプでは、圧電素子に対する高電圧の駆動信号を得る高電圧出力ドライバーが必要であり、ポンプ流量を制御するためには、印加電圧や周期を制御する必要がある。一方、通常のモータなどの負荷の制御においては、供給電流の振幅を制御して駆動制御を行う場合が多く、圧電素子の出力制御においても、振幅制御を行うことが好ましいと考えられる。

特開平６−１０９０６８号公報特開平８−２０５５６３号公報特開２０００−６０８４７号公報

ここで、このような出力ドライバーは、半導体集積回路で構成することが好適であるが、半導体集積回路において圧電素子を駆動する出力における異常対策を講じる必要がある。

本発明は、第１電圧の電源電圧を変圧して第２電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、前記駆動電源電圧を利用し、第１電圧に基づく駆動波形から負荷へ供給する第２電圧に基づく駆動信号を生成して出力する出力回路と、負荷に流れる電流に応じた検出電圧を発生する電流検出部と、前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、を含み、前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする。

また、前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることが好適である。

また、前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することが好適である。

また、前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することが好適である。

本発明によれば、駆動電源電圧が変化しても、好適な異常検出が行える。

以下、本発明の実施形態について、図面に基づいて説明する。

「圧電ポンプの構成」
圧電素子を利用したダイヤフラムポンプ（圧電ポンプ）の構成について、図１を用いて説明する。ポンプケーシング１０内には、周囲がポンプケーシング１０内壁に固定され、中央側が上下動するダイヤフラム１２が配置され、このダイヤフラム１２の一方側にポンプ室１４が形成される。ポンプ室１４には、流入通路１６に接続される流入口１８と、流出通路２０に接続される流出口２２が設けられ、流入通路１６と流入口１８の間には流入側の逆止弁２４、流出通路２０と流出口２２の間には流出側の逆止弁２６が設けられている。

ここで、ダイヤフラム１２は、図２に示すように薄い金属板Ｍの表裏両面に、両面に電極を有する圧電素子ＰＺ１，ＰＺ２を貼り合わせた構造になっている。そして、圧電素子ＰＺ１の上側の電極と、圧電素子ＰＺ２の下側の電極の間に１つの位相の交流電圧（サイン波状の駆動信号）が印加され、圧電素子ＰＺ１，ＰＺ２に挟まれた真ん中の金属板Ｍに位相が反対の（１８０度異なる）交流電圧（位相が反対のサイン波状の駆動信号）が印加される。これによって、２つの圧電素子ＰＺ１，ＰＺ２とも印加電圧が大きいときに大きく反ることになり、図１，２に示すように、ダイヤフラム１２が周辺部を支点とし真ん中を最大振幅として上下に振動することになる。

流入側の逆止弁２４は、ポンプ室１４へ流入する方向の流体の流れを許可し、反対の流れを阻止する。一方、流出側の逆止弁２６は、ポンプ室１４から流出する方向の流体の流れを許可し、反対の流れを阻止する。従って、図１に示すように、ダイヤフラム１２の振動に伴うポンプ室１４の容積変化に伴い、流入通路１６の流体がポンプ室１４を介し流出通路２０に押し出される。

「駆動信号出力回路」
図３には、圧電素子ＰＺへの駆動信号を出力する駆動信号出力回路の構成が示されている。１つの駆動波形（サイン波状の交流波形）であるＲ側入力信号は、バッファアンプＢＦ１の正入力端に入力される。このバッファアンプＢＦ１は、その出力が負入力端に接続されており、Ｒ側入力信号がそのままの波形で出力される。バッファアンプＢＦ１の出力はコンパレータ（エラーアンプ）ＣＰ１の正入力端に入力される。このコンパレータＣＰ１の負入力端には、帰還信号が入力されており、両信号の誤差信号がコンパレータＣＰ１の出力に得られる。得られた誤差信号は、高電源電圧で駆動される出力アンプＡＰ１に供給され、この出力アンプＡＰ１の出力が出力端Ｔ１に供給される。出力端Ｔ１には、圧電素子ＰＺの一方側の電極が接続されているとともに、分圧抵抗Ｒ１，Ｒ２を介しグランドに接続されている。分圧抵抗Ｒ１，Ｒ２の中点は、端子Ｔ２を介し、コンパレータＣＰ１の負入力端に接続され、出力電圧が分圧された電圧がコンパレータＣＰ１に負帰還される。

従って、コンパレータＣＰ１は、その出力が、帰還信号である分圧抵抗Ｒ１，Ｒ２の中点電圧がＲ側入力信号に一致するように動作し、従って出力端Ｔ１からの駆動信号ＲＯＵＴがＲ側入力信号に応じたものになる。

また、Ｆ側入力信号は、Ｒ側入力信号と位相が１８０度異なる信号（相補的な信号）であり、Ｆ側入力信号は、バッファアンプＢＦ２、コンパレータＣＰ２、出力アンプＡＰ２を介し、Ｆ側入力信号に対応した高電圧の駆動信号となり、出力端Ｔ３に供給される。出力端Ｔ３は、圧電素子ＰＺの他方側の電極が接続されているとともに、分圧抵抗Ｒ３，Ｒ４を介しグランドに接続されており、分圧抵抗Ｒ３，Ｒ４の中点電圧がコンパレータＣＰ２に負帰還されている。従って、出力端Ｔ３からの出力である駆動信号ＦＯＵＴが出力端Ｔ１からの駆動信号ＲＯＵＴと反対の極性の信号となり、圧電素子ＰＺの両面の電極に位相が１８０度異なる一対の駆動信号ＲＯＵＴ，ＦＯＵＴが印加されることになる。この圧電素子ＰＺが上述の圧電ポンプのダイヤフラム１２を構成しており、ダイヤフラム１２が往復移動することになる。なお、上述の圧電ポンプは、２つの圧電素子ＰＺ１，ＰＺ２を有しているが、圧電素子ＰＺがそのうちの１つに該当していても良いし、ダイヤフラム１２を１つの圧電素子ＰＺで構成してもよい。

次に、駆動電源制御信号は、コンパレータＣＰ３の正入力端に入力される。コンパレータＣＰ３の負入力端には帰還信号が入力されている。コンパレータＣＰ３の出力は、コンパレータＣＰ４の負入力端に入力される。このコンパレータＣＰ４の正入力端には、予め設定された三角波が供給されている。従って、このコンパレータＣＰ４の出力には、コンパレータＣＰ３の出力の電圧に応じたデューティー比のＰＷＭ信号が得られる。すなわち、駆動電源制御信号がフィードバック信号に比べて高ければ、コンパレータＣＰ３の出力電圧が高くなり、デューティー比（Ｈレベルの期間）が少ないＰＷＭ信号がコンパレータＣＰ４から出力される。なお、駆動電源制御信号は、後述するように、圧電素子ＰＺの駆動を制御するための制御電源電圧ＶＣＣに基づいて発生される。

コンパレータＣＰ４の出力は、ｐチャネルトランジスタＱ１と、ｎチャネルトランジスタＱ２のゲートに供給される。このトランジスタＱ１は、ソースが端子Ｔ５に接続され、ドレインがトランジスタＱ２のドレインに接続されており、トランジスタＱ２のソースはグランドに接続されている。そして、トランジスタＱ１，Ｑ２のドレイン同士の接続点は、端子Ｔ６に接続されている。

端子Ｔ５には、外付けのコイルＬｖｓを介し、外付けのダイオードＤ１のアノードに接続され、このダイオードＤ１のカソードは外付けコンデンサＣ１を介しグランドに接続されている。また、端子Ｔ６には、ｎチャネルトランジスタＱ３のゲートが接続され、このトランジスタＱ３のドレインがコイルＬｖｓとダイオードＤ１の接続点に接続され、ソースがグランドに接続されている。

従って、コンパレータＣＰ４からの出力であるＰＷＭ信号がＨレベルであると、トランジスタＱ２がオンし端子Ｔ６がＬレベルとなりトランジスタＱ３はオフ、ＰＷＭ信号がＬレベルであると、トランジスタＱ２がオフし端子Ｔ６がＨレベルとなりトランジスタＱ３はオンする。このトランジスタＱ３がオンすることで、コイルＬｖｓにエネルギーが蓄積され、トランジスタＱ３がオフすることで、コイルＬｖｓに蓄積されたエネルギーに応じてコンデンサＣ１に充電される。従って、コンパレータＣＰ４からの出力におけるＬレベルの期間が長いほど、コンデンサＣ１への充電量が大きくなり、コンデンサＣ１からの出力である駆動電源電圧が高くなる。なお、ダイオードＤ１に並列してトランジスタを設けると、そのスイッチングにより駆動電源電圧を下げることが容易になる。

コンデンサＣ１の上側（ダイオードＤ１のカソードに接続される電極）は、端子Ｔ７に接続され、この端子Ｔ７が出力アンプＡＰ１，ＡＰ２へ駆動電源電圧として供給される。また、コンデンサＣ１の上側は、外付けの分圧抵抗Ｒ５，Ｒ６を介しグランドに接続されている。分圧抵抗Ｒ５，Ｒ６の中点は、外付けの抵抗Ｒ７、コンデンサＣ２を介し、端子Ｔ８に接続されている。そして、端子Ｔ８は、コンパレータＣＰ４の負入力端に接続されている。抵抗Ｒ７、コンデンサＣ２は、ハイパスフィルタを構成しており、これによって駆動電源電圧出力の高周波成分が除去される。さらに、分圧抵抗Ｒ５，Ｒ６の中点は端子Ｔ９に接続されており、この端子Ｔ９がコンパレータＣＰ３の負入力端に接続されている。従って、駆動電源電圧を分圧抵抗Ｒ５，Ｒ６で分圧した電圧が駆動電源制御信号と比較されるフィードバック信号（帰還信号）となり、帰還信号の電圧が駆動電源制御信号の電圧に一致するように、駆動電源電圧が制御される。

このようにして、駆動電源制御信号によって、駆動電源電圧を任意に制御することが可能になる。これによって、端子Ｔ１，Ｔ３からの出力である、駆動信号ＲＯＵＴ，ＦＯＵＴの振幅が制御される。なお、後述するように、駆動電源制御信号は、電源電圧ＶＣＣとして本ドライバーに外部から供給される。

図４には、駆動信号ＲＯＵＴ，ＦＯＵＴの状態が示してある。駆動電源電圧出力を下げることによって、ＲＯＵＴ，ＦＯＵＴの振幅が小さくなる。これによって、圧電素子ＰＺの動きが制御され、圧電ポンプのダイヤフラムの振幅が制御されてポンプの吐出量を制御することができる。

さらに、出力アンプＡＰ１，ＡＰ２のグランド側のラインは、端子Ｔ２１に共通接続されており、この端子Ｔ２１には、外部で他端がグランドに接続された電流検出用の抵抗Ｒ２０に接続されるとともに、端子Ｔ２２に接続されている。従って、抵抗Ｒ２０に流れる電流に応じた電圧が端子Ｔ２２に供給される。

端子Ｔ２２は、コンパレータＣＰ２１の正入力端に接続されている。このコンパレータＣＰ２１の負入力端には、負荷ショート検出基準電源Ｖｒ１が供給されている。従って、出力アンプＡＰ１，ＡＰ２に流れる電流が大きく、この電流により抵抗Ｒ２１の上側電圧が負荷ショート検出基準電源Ｖｒ１の電圧Ｖｒ１以上になった場合に、コンパレータＣＰ２１の出力がＨレベルとなり、負荷ショートが検出される。

図５に、出力アンプＡＰ１，ＡＰ２の出力部分の構成を示す。出力アンプＡＰ１は、ｐチャネルの出力トランジスタＱ３１と、ｎチャネルのトランジスタＱ３２を有し、出力アンプＡＰ２は、ｐチャネルの出力トランジスタＱ３３と、ｎチャネルのトランジスタＱ３４を有する。トランジスタＱ３１のソースは駆動電源に接続されており、トランジスタＱ３２のドレインはトランジスタＱ３２のドレインが接続されている。トランジスタＱ３３のソースは駆動電源に接続されており、トランジスタＱ３４のドレインはトランジスタＱ３４のドレインが接続されている。トランジスタＱ３２およびトランジスタＱ３４のソースは、共通接続されて、電流検出抵抗Ｒ２０を介しグランドに接続されている。

また、トランジスタＱ３１，Ｑ３２のドレイン同士の接続点には端子Ｔ１が接続され、トランジスタＱ３３，Ｑ３４のドレイン同士の接続点には端子Ｔ３が接続されており、端子Ｔ１，Ｔ３間に圧電素子ＰＺが接続されている。

従って、トランジスタＱ３３，Ｑ３２がオンとなると、図示のようにトランジスタＱ３３、圧電素子ＰＺ、トランジスタＱ３２を介し、抵抗２０に電流が流れ、抵抗２０の上側の電圧が検出される。なお、圧電素子ＰＺは、容量として機能するので、上述のようにして流れる駆動電流は交流電流として流れる。

また、図においては、圧電素子ＰＺに並列してオンとなっているスイッチを示してある。これは、負荷ショートの状態を示したものである。

図６には、駆動状態における圧電素子ＰＺへの駆動信号ＲＯＵＴ，ＦＯＵＴと、圧電素子ＰＺに流れる駆動電流の波形が示されている。このように、圧電素子ＰＺには、相補的なサイン波が印加され、これと９０度位相が異なる駆動電流が流れる。そして、負荷ショートが発生した場合には、両駆動信号ＲＯＵＴ、ＦＯＵＴが同一電圧となり、駆動電流が急激に上昇する。

従って、負荷ショートが発生した場合には、抵抗Ｒ２０に流れる電流量が大きくなり、コンパレータＣＰ２１の正入力端への入力電圧がＶｒ１を超えることで、負荷ショートが検出される。

ここで、図４に示したように、端子Ｔ１、Ｔ３から出力される駆動信号ＲＯＵＴ，ＦＯＵＴは、駆動電源電圧に応じて変化する。従って、抵抗Ｒ２０に流れる電流量は、駆動電源電圧に応じて変化する。ここで、この駆動電源電圧は、上述のように駆動電源制御信号に応じて決定され、この駆動電源制御信号は、本ドライバーに入力されてくる制御電源電圧ＶＣＣに応じて決定される。そこで、本実施形態においては、負荷ショート検出基準電圧Ｖｒ１を外部から供給される制御電源電圧ＶＣＣに応じて決定する。

ここで、従来の装置において、ファン駆動制御用に電源電圧ＶＣＣを出力できる回路がすでに用意されている場合がある。この場合には、後述するように、電源電圧ＶＣＣに応じて、圧電素子ＰＺを制御する信号を発生することが好適である。そして、本実施形態においては、この電圧ＶＣＣに応じて負荷ショート検出基準電圧Ｖｒ１を発生する。

「検出基準電圧」
図７に、負荷ショート検出基準電圧Ｖｒ１を電源電圧ＶＣＣに応じて変更するための構成を示す。電圧ＶＣＣが入力される端子は、抵抗Ｒ２１，Ｒ２２の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗Ｒ２１とＲ２２の中点は、出力が負入力端に短絡されたバッファアンプＢＦ２１の正入力端に入力され、この出力が検出基準電圧Ｖｒ１としてコンパレータＣＰ２１の負入力端に供給される。

なお、この例では、リファレンスＶ１１が正入力端に入力され、負入力端に分圧抵抗Ｒ２１とＲ２２の中点が接続されるとともに、分圧抵抗Ｒ２１とＲ２２の中点がダイオードＤ１１を介し出力に接続されるエラーアンプＡＰ３１と、リファレンスＶ１２が正入力端に入力され、負入力端に分圧抵抗Ｒ２１とＲ２２の中点が接続されるとともに、出力がダイオードＤ１２を介し分圧抵抗Ｒ２１とＲ２２の中点に接続されるエラーアンプＡＰ３２と、が設けられている。ダイオードＤ１１は、分圧抵抗Ｒ２１とＲ２２の中点からエラーアンプＡＰ３１の出力に向けて流れる電流のみを流し、ダイオードＤ１２は、エラーアンプＡＰ３１の出力から分圧抵抗Ｒ２１とＲ２２の中点に向けて流れる電流のみを流す。従って、分圧抵抗Ｒ２１とＲ２２の中点電圧は、リファレンス電圧Ｖ１１，Ｖ１２でクリップされることになる。従って、負荷ショート検出基準電圧Ｖｒ１は、電源電圧ＶＣＣの変化に伴い、図８に示すように変化することになる。すなわち、検出基準電源は、電源電圧ＶＣＣが０〜Ｖ１２（Ｒ２１＋Ｒ２２）／Ｒ２２の間はＶ１２、Ｖ１２（Ｒ２１＋Ｒ２２）／Ｒ２２〜Ｖ１１（Ｒ２１＋Ｒ２２）／Ｒ２２の間はＶ１２→Ｖ１１に直線的に変化し、Ｖ１１（Ｒ２１＋Ｒ２２）／Ｒ２２以上ではＶ１１に固定される。

「負荷オープン検出の構成」
図９には、負荷オープン検出のための構成が示されている。電流検出抵抗Ｒ２０の上側電圧が供給される端子Ｔ２１には、コンパレータＣＰ２２の負入力端が接続されている。そして、コンパレータＣＰ２２の正入力端には、負荷オープン検出基準電圧Ｖｒ２供給されている。従って、このコンパレータＣＰ２２では、電流検出抵抗Ｒ２０の上側電圧が負荷オープン検出基準電圧Ｖｒ２を下回ったことを検出して負荷オープンを検出する。なお、その他の構成は、図３に示すものと同様である。

図１０には、負荷オープン発生時の圧電素子ＰＺへの印加電圧と、駆動電流の波形が示されている。このように、負荷オープンの場合には、印加電圧に変化はないが、駆動電流がほぼ０になる。従って、上述のように、電流検出抵抗Ｒ２０の上側電圧が負荷オープン検出基準電圧Ｖｒ２を下回ったことを検出して負荷オープンを検出することができる。

また、駆動電流の振幅は、駆動電源電圧の大きさに応じて変化するので、負荷オープン検出基準電圧Ｖｒ２についても、駆動電源電圧の大きさに応じて変更すること好適である。このために、図７の負荷ショート検出基準電圧Ｖｒ１と同様にして、電圧ＶＣＣに応じて負荷オープン検出基準電圧Ｖｒ２を決定するとよい。負荷ショート検出基準電圧Ｖｒ１と負荷オープン検出基準電圧Ｖｒ２を同じ電圧にしてもよい。

「比較タイミング」
上述のようにして、負荷ショート、負荷オープンを検出することができる。ここで、図１１に、検出抵抗Ｒ２０の上側電圧（検出抵抗電圧）には、外乱ノイズによるひげ状の変化（ひげ）が発生する場合がある。このようなひげが発生すると、このひげが検出基準電圧Ｖｒ１を上回り、負荷ショートと判定されてしまう可能性がある。

ここで、検出抵抗Ｒ２０の上側電圧は、図示のようにサイン波状の交流波形である。そこで、特定のタイミングにおいてのみ比較することも好適である。例えば、図１１において示したように、検出抵抗電圧の山に当たる位置において、比較することができる。このタイミングは、Ｒ側入力信号や、Ｆ側入力信号を作成するカウンタの出力などから決定するとよい。すなわち、Ｒ側入力信号やＦ側入力信号は、後述するように、所定のクロックをカウントするカウンタの出力時応じてＤ／Ａコンバータから出力を制御することによって行う。そこで、Ｒ側入力信号やＦ側入力信号の位相は、カウンタのカウント値で決定される。一方、検出電圧の位相は、Ｒ側入力信号やＦ側入力信号の位相に対し９０度ずれるだけであり、これもカウンタのカウント値と１対１の対応がある。そこで、カウンタのカウント値により、検出電圧の山の位置を決定し、そのタイミングで検出抵抗電圧をサンプリングするとよい。さらに、１回の検出では、誤検出が発生しやすいので、３回連続の検出によって初めて、ショート検出とすることも好適である。

図１２には、コンパレータＣＰ２１の出力についてサンプリングして判定する構成を示してある。コンパレータＣＰ２１からの検出信号は、フリップフロップＦＦ１のＤ入力端に供給される。このフリップフロップＦＦ１のＱ出力はフリップフロップＦＦ２のＤ入力端に供給され、フリップフロップＦＦ２のＱ出力はフリップフロップＦＦ３のＤ入力端に供給される。そして、これらフリップフロップＦＦ１〜ＦＦ３のクロック（Ｃ）入力端には、上述した検出抵抗電圧の山の位置でＨとなるタイミングクロックが供給されている。従って、各時点において直近の連続する３回の検出抵抗電圧の山の位置においてサンプリングした検出信号の値がフリップフロップＦＦ１〜ＦＦ２に常に格納される。

フリップフロップＦＦ１〜ＦＦ３のＱ出力は、アンドゲートＡＮＤ１に入力されているため、直近の連続する３回の検出タイミングにおける検出信号がすべてＨレベルであったときのみにＨとなる判定信号がアンドゲートＡＮＤ１の出力に得られる。そこで、このアンドゲートＡＮＤ１の出力によって、負荷ショートを検出することで、ひげなどによる誤検出を防止して確実な負荷ショート検出を行うことができる。

図１３には、負荷オープンの際の検出抵抗電圧を示してある。検出抵抗電圧の谷位置の電圧は、負荷オープンの際の電圧に近い電圧であり、両者の比較により負荷オープンを検出するのは、得策でない。

そこで、検出抵抗電圧の山のタイミングで、比較を行うことが好ましい。従って、上述の負荷ショートの場合と同様に、図１２の構成によって、検出抵抗電圧の山のタイミングで、コンパレータ２２における比較結果をサンプリングし、この内容が例えば３回連続でＨレベルであることで負荷オープンを検出することができる。

なお、図３のコンパレータＣＰ２１と、図９のコンパレータＣＰ２２の両方を設け、負荷ショートおよび負荷オープンの両方を検出できる構成とすることも好適である。

「ＶＣＣ連動ＤＡＣの構成」
従来の装置において、ファン駆動制御用にファンの駆動を制御する制御電源電圧である電源電圧ＶＣＣを出力できる回路がすでに用意されている場合がある。この場合には、この電源電圧ＶＣＣに応じて、圧電素子ＰＺを制御する信号を発生することが好適である。

図１４には、このような場合に好適な構成が示されている。外部から入力されてくる電圧がポンプの駆動要求に従って適宜変更される電源ＶＣＣが入力される端子Ｔ１１は、抵抗Ｒ１１，Ｒ１２の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗Ｒ１１とＲ１２の中点は、出力が負入力端に短絡されたバッファアンプＢＦ１１の正入力端に入力され、この出力がＤ／Ａコンバータ３０の電源ＶＤＡＣとなっている。

なお、この例では、リファレンスＶ１が正入力端に入力され、負入力端に分圧抵抗Ｒ１１とＲ１２の中点が接続されるとともに、分圧抵抗Ｒ１１とＲ１２の中点がダイオードＤ１１を介し出力に接続されるコンパレータＣＰ１１と、リファレンスＶ２が正入力端に入力され、負入力端に分圧抵抗Ｒ１１とＲ１２の中点が接続されるとともに、出力がダイオードＤ１２を介し分圧抵抗Ｒ１１とＲ１２の中点に接続されるコンパレータＣＰ１２と、が設けられている。ダイオードＤ１１は、分圧抵抗Ｒ１１とＲ１２の中点からコンパレータＣＰ１２の出力に向けて流れる電流のみを流し、ダイオードＤ１２は、コンパレータＣＰ１１の出力から分圧抵抗Ｒ１１とＲ１２の中点に向けて流れる電流のみを流す。従って、分圧抵抗Ｒ１１とＲ１２の中点電圧は、リファレンス電圧Ｖ１，Ｖ２でクリップされることになる。従って、電源ＶＤＡＣは、電源電圧ＶＣＣの変化に伴い、図１５に示すように変化することになる。すなわち、電源ＶＤＡＣは、電源電圧ＶＣＣが０〜Ｖ２（Ｒ１１＋Ｒ１２）／Ｒ１２の間はＶ２、Ｖ２（Ｒ１１＋Ｒ１２）／Ｒ１２〜Ｖ１（Ｒ１１＋Ｒ１２）／Ｒ１２の間はＶ２→Ｖ１に直線的に変化し、Ｖ１（Ｒ１１＋Ｒ１２）／Ｒ１２以上ではＶ１に固定される。

図１６には、Ｄ／Ａコンバータ３０の構成が示されている。電源ＶＤＡＣとグランドの間には、入力デジタル信号のビット数に応じた抵抗が直列接続されている。そして、各抵抗間の接続点には２つのスイッチがそれぞれ対応して設けられており、一方側のＲ側スイッチ群ＳＷｒの抵抗側でない端部が共通接続してＲ側信号の出力、他側のＦ側スイッチ群ＳＷｆの抵抗側でない端部が共通接続してＦ側信号の出力になっている。

また、Ｒ側、Ｆ側スイッチ群を制御するためにカウンタ回路３２が設けられている。このカウンタ３２は、所定のクロックをアップカウント、ダウンカウントを繰り返す。例えば、５１２段階のカウント値を０→５１１→０→５１１というように順次繰り返し出力する。そして、これらカウンタの出力がＲ側スイッチ群ＳＷｒとＦ側スイッチ群ＳＷｆとで、ちょうど反対の出力が出るように対応付けられている。すなわち、カウンタ３２の出力が０のときにＲ側スイッチ群ＳＷｒの出力が０であれば、Ｆ側スイッチ群ＳＷｆの出力が５１１となるように設定されている。

従って、Ｒ側信号、Ｆ側信号が図示のように、１クロックに対し順次変化する相補的なサインカーブになる。そして、電源ＶＤＡＣが変化することで、Ｒ側信号、Ｆ側信号の振幅が連動して変化する。従って、電源ＶＣＣに応じて振幅が変化するＲ側信号、Ｆ側信号がＤ／Ａコンバータ３０の出力に得られる。また、Ｄ／Ａコンバータ３０の最大出力が駆動電源制御信号として出力される。

このような図１６の出力信号が図３、図９のバッファアンプＢＦ１，ＢＦ２、コンパレータＣＰ３に入力される。そして、分圧抵抗Ｒ１，Ｒ２、Ｒ３，Ｒ４、Ｒ５，Ｒ６の比を適切に設定することで、入力されてくるＶＣＣに応じて、圧電ポンプの吐出量を目標値に制御することが可能になる。

なお、図１６では、Ｄ／Ａコンバータ３０からＲ側信号、Ｆ側信号をそのまま出力することにした。しかし、Ｒ側信号、Ｆ側信号は上下対称である。従って、半分（１８０度分）の出力のみをＤ／Ａコンバータ３０から出力し、他の半分については、出力を反転することもできる。これによって、Ｄ／Ａコンバータ３０における抵抗列を半分の規模にすることが可能になる。

「出力アンプＡＰの構成」
図１７、図１８には、出力アンプＡＰの構成例が示されている。ＩＣＯＭからは定電流が供給され、これがｎチャネルトランジスタＱ１１のドレインおよびゲートに供給される。トランジスタＱ１１のソースはグランド（ＰＧＮＤ）に接続されている。トランジスタＱ１１のゲートには、ソースがグランド（ＰＧＮＤ）に接続されたｎチャネルトランジスタＱ１２，Ｑ１３，Ｑ１４のゲートが共通接続されている。従って、トランジスタＱ１１に対し、トランジスタＱ１２，Ｑ１３，Ｑ１４がカレントミラーを構成し、これらトランジスタＱ１１〜Ｑ１４に同一の定電流が流れる。

トランジスタＱ１２のドレインには、ｐチャネルトランジスタＱ１５のドレインが接続されており、このトランジスタＱ１５のソースは駆動電源ＶＳに接続されている。トランジスタＱ１５はドレイン・ゲートが短絡されており、このゲートには、ソースがＶＳに接続されたｐチャネルトランジスタＱ１６，Ｑ１７のゲートが接続されている。従って、これらトランジスタＱ１６，Ｑ１７にも、トランジスタＱ１１に流れるのと同じ定電流が流れる。

トランジスタＱ１３のドレインは、２つのドレイン・ゲート間が短絡されたｐチャネルトランジスタＱ１８，Ｑ１９を介し、駆動電源ＶＳに接続されており、トランジスタＱ１３とトランジスタＱ１８のドレインがｐチャネルトランジスタＱ２０のゲートに接続されている。また、トランジスタＱ１７のドレインは、２つのドレイン・ゲート間が短絡されたｎチャネルトランジスタＱ２１，Ｑ２２を介し、外部のグランドに接続されている端子ＲＦに接続されている。トランジスタＱ１７とトランジスタＱ２１の接続点は、ｎチャネルトランジスタＱ２３のゲートに接続されている。

そして、トランジスタＱ２０のソースと、トランジスタＱ２３のドレインは、トランジスタＱ１６のドレインに共通接続されるとともに、ｐチャネルトランジスタＱ２４のゲートに接続されている。また、トランジスタＱ２０のドレインと、トランジスタＱ２３のソースは、トランジスタＱ１４のドレインに共通接続されるとともに、ｎチャネルトランジスタＱ２５のゲートに接続されている。また、トランジスタＱ２０のドレイン、トランジスタＱ２３のソース、トランジスタＱ１４のドレイン、ｎチャネルトランジスタＱ２５のゲートには、ＩＣＴＬＦ端からドライブ電流Ｉｄｒが供給される。すなわち、このＩＣＴＬＦ端がコンパレータＣＰ１（またはコンパレータＣＰ２）の出力に接続されている。

また、トランジスタＱ２４のソースは駆動電源ＶＳに接続され、ドレインはトランジスタＱ２５のドレインに接続されるとともに出力端子ＯＵＴ（Ｔ１またはＴ２）に接続されており、トランジスタＱ２５のソースは端子ＲＦに接続されている。

このような回路において、トランジスタＱ２０とトランジスタＱ２３には、トランジスタＱ１６に流れる定電流を分割した電流が流れる。また、トランジスタＱ１９，Ｑ１８には、トランジスタＱ１３に流れる定電流が流れ、トランジスタＱ２１，Ｑ２２には、トランジスタＱ１７に流れる電流が流れる。従って、通常は、トランジスタＱ２０，Ｑ２３に流れる電流は等しい。

ドライブ電流ＩｄｒがトランジスタＱ２５のゲートに向けて流れる電流Ｉｄｒ＋であるとこれによって、図１７に示すように、トランジスタＱ２５がオンし、出力端ＯＵＴから電流を引き抜く方向の電流が流れ、出力端ＯＵＴはＬレベル側に動く。このとき、トランジスタＱ２０およびトランジスタＱ２３に流れる電流の和はトランジスタＱ１４に流れる定電流に等しいため、トランジスタＱ２４はオフしている。

一方、ドライブ電流ＩｄｒがトランジスタＱ２５のゲートから引き抜く方向に流れる電流Ｉｄｒ−であると、これによって、図１８に示すように、トランジスタＱ２３のドレイン電流が大きくなり、トランジスタＱ２４がオンし、出力端ＯＵＴから電流を吐き出す方向の電流が流れ、出力端ＯＵＴはＨレベル側に動く。

このようにして、ＩＣＴＬＦに流れる電流に応じて、出力トランジスタＱ２４，Ｑ２５が制御されて、出力端ＯＵＴからの出力が制御される。この出力アンプＡＰは、駆動電源ＶＳからの電力によって出力を得る高耐圧出力部として機能する。従って、図３、図９における出力アンプＡＰ１，ＡＰ２として、図１７，１８に示されるアンプをそれぞれ用意し、コンパレータＣＰ１，ＣＰ２の出力をそれぞれのアンプのＩＣＴＬＦに入力することによって、出力端ＯＵＴにおいて、駆動信号ＲＯＵＴ，ＦＯＵＴをそれぞれ得ることができる。

なお、信号系の電源電圧は、例えば、５Ｖ程度であり、駆動電源ＶＳは例えば２００Ｖ程度である。

圧電ポンプの構成を示す図である。圧電ポンプのダイヤフラムの構成を示す図である。負荷ショート検出を含む高電圧出力ドライバーの出力部の構成を示す図である。駆動信号の波形を示す図である。深く動電流を示す図である。駆動信号の波形を示す図である。負荷ショート検出基準電圧発生のための構成を示す図である。検出基準電圧の特性を示す図である。負荷オープン検出を含む高電圧出力ドライバーの出力部の構成を示す図である。圧駆動信号の波形を示す図である。圧駆動信号の波形を示す図である。検出信号をサンプリングするための構成を示す図である。駆動信号の波形を示す図である。電源ＶＤＡＣの出力のための構成を示す図である。電源ＶＤＡＣの電源ＶＣＣに対する特性を示す図である。電源ＶＤＡＣに応じた出力振幅の出力を得るＤ／Ａコンバータの構成を示す図である。出力アンプの構成を示す図である。出力アンプの構成を示す図である。

符号の説明

１０ポンプケーシング、１２ダイヤフラム、１４ポンプ室、１６流入通路、１８流入口、２０流出通路、２２流出口、２４，２６逆止弁、３０コンバータ、３２カウンタ回路、ＡＰ１，ＡＰ２出力アンプ、ＢＦ１，ＢＦ２，ＢＦ１１バッファアンプ、Ｃ１，Ｃ２コンデンサ、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ１１，ＣＰ１２，ＣＰ２１，ＣＰ２２コンパレータ（エラーアンプ）、Ｄ１，Ｄ１１，Ｄ１２ダイオード、Ｑ１〜Ｑ２，Ｑ１１〜Ｑ２５トランジスタ、Ｒ１〜Ｒ７，Ｒ１１，Ｒ１２抵抗。

Claims

第１電圧の電源電圧を変圧して第２電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、
前記駆動電源電圧を利用し、第１電圧に基づく駆動波形から負荷へ供給する第２電圧に基づく駆動信号を生成して出力する出力回路と、
負荷に流れる電流に応じた検出電圧を発生する電流検出部と、
前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、
を含み、
前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする出力ドライバー。
請求項１に記載の出力ドライバーにおいて、
前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることを特徴とする出力ドライバー。
請求項１または２に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することを特徴とする出力ドライバー。
請求項１または２に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することを特徴とする出力ドライバー。
請求項１〜４のいずれか１つに記載の出力ドライバーにおいて、前記負荷は圧電素子であることを特徴とする出力ドライバー。