JP2010129946A - 半導体パッケージ、半導体パッケージの製造方法、電子部品、電子部品の製造方法 - Google Patents

半導体パッケージ、半導体パッケージの製造方法、電子部品、電子部品の製造方法 Download PDF

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Abstract

【課題】パッケージ外部に出力される電波の電界強度の減衰を効果的に抑制する手段を提供する。
【解決手段】半導体パッケージは、半導体チップ５と、誘電体７を介して半導体チップ５を搭載している、アンテナとして機能するダイパッド４ａと、これに接続する吊りリード４ｂと、導体チップ５およびダイパッド４ａおよび吊りリード４ｂを封止しているモールド樹脂（封止樹脂）１と、を有する。誘電体７の比誘電率はモールド樹脂１の比誘電率よりも高い。
【選択図】図２

Description

本発明は、半導体パッケージ、および、その製造方法、並びに、電子部品、および、その製造方法に関する。
従来、半導体チップ及びアンテナを備えた半導体パッケージとしては、例えば特許文献１に記載されたものが知られている。
図１０は、特許文献１に記載された半導体パッケージ１０を示す平面図である。図１０で示す半導体パッケージは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ等の第１の半導体チップ１１、および、識別符号を格納した第２の半導体チップ１２をリードフレーム１３上に内蔵し、非接触で識別符号を読み出す。また、半導体パッケージ１０は、リードフレーム１３の一部にスリット３０を設けてアンテナ１５として利用する構造を有している。
特開２００５−３４６４１２公報 特開２００６−２３７４５０公報
しかしながら、アンテナを備えた半導体パッケージが物理的に離れた外部装置と無線通信をする場合、パッケージ内部のアンテナから送信される電波の電界強度がパッケージ内で減衰することが問題となる。この理由は、隣接するリード、ワイヤ、半導体チップの金属類が干渉するためである。また、一般的な封止樹脂はカーボンを含むため電波を吸収する性質がある。したがって、半導体チップやアンテナが封止樹脂に包まれることにより、さらに電波の電界強度は減衰してしまう。
本発明によれば、半導体チップと、誘電体を介して前記半導体チップが搭載されており、アンテナとして機能するダイパッドと、前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、上記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージが提供される。
また、本発明によれば、第一の半導体チップと、誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、前記ダイパッドに接続している吊りリードと、前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、上記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージが提供される。
また、本発明によれば、実装基板と、前記実装基板に実装された半導体パッケージと、を有し、上記半導体パッケージは、半導体チップと、誘電体を介して前記半導体チップを搭載され、アンテナとして機能するダイパッドと、前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品が提供される。
また、本発明によれば、実装基板と、前記実装基板に実装された半導体パッケージと、を有し、上記半導体パッケージは、第一の半導体チップと、誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、前記ダイパッドに接続している吊りリードと、前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、上記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品が提供される。
また、本発明によれば、アンテナとして機能するダイパッドに誘電体を介して半導体チップを搭載する工程と、前記半導体チップおよび前記ダイパッドを封止樹脂で封止する工程と、を含み、上記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージの製造方法が提供される。
また、本発明によれば、アンテナとして機能するダイパッドと、前記ダイパッドに接続している吊りリードと、を用意する工程と、前記ダイパッドに誘電体を介して第一の半導体チップを搭載する工程と、識別符号が格納されている第二の半導体チップを前記吊りリードに搭載する工程と、前記第一、第二の半導体チップおよび前記ダイパッドを封止樹脂で封止する工程と、を含み、上記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージの製造方法が提供される。
また、本発明によれば、実装基板を用意する工程と、前記実装基板に半導体パッケージを実装する工程と、含み、前記半導体パッケージは、半導体チップと、誘電体を介して前記半導体チップが搭載され、アンテナとして機能するダイパッドと、前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品の製造方法が提供される。
さらに、本発明によれば、実装基板を用意する工程と、前記実装基板に半導体パッケージを実装する工程と、を含み、上記半導体パッケージは、第一の半導体チップと、誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、前記ダイパッドに接続している吊りリードと、前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、を有し、前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品の製造方法が提供される。
この発明によれば、アンテナ機能を有するダイパッドと半導体チップとの間には、比誘電率が封止樹脂よりも高い誘電体が位置している。このため、半導体チップによる電波吸収を抑制することができる。したがって、パッケージ外部に出力される電波の電界強度の減衰を効果的に抑制することができる。
本発明によれば、パッケージ外部に出力される電波の電界強度の減衰を効果的に抑制することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施形態の半導体パッケージ１００を模式的に示す平面（透視）図である。図２（ａ）、（ｄ）は、図１の半導体パッケージ１００のＡ−Ａ'断面図である。図２（ｂ）、（ｃ）は、図１の半導体パッケージ１００のＢ−Ｂ'断面図である。
半導体パッケージ１００は、半導体チップ５（第一の半導体チップ）と、誘電体７を介して半導体チップ５が搭載され、アンテナとして機能するダイパッド４ａと、これに接続する吊りリード４ｂと、半導体チップ５、ダイパッド４ａおよび吊りリード４ｂを封止しているモールド樹脂（封止樹脂）１と、を有する。誘電体７の比誘電率はモールド樹脂１の比誘電率よりも高い。モールド樹脂１は、たとえばエポキシ樹脂とすることができる。
さらに、半導体パッケージ１００は、リード（アウターリード２、インナーリード３）と、通信用素子６と、を備える。
図示するように、ダイパッド４ａと吊りリード４ｂとは接続している。吊りリード４ｂも、ダイパッド４ａとともにアンテナとして機能する。また、吊りリード４ｂ上には、通信用素子６が搭載されている。通信用素子６は、識別符号が格納され、通信機能を有する半導体チップ（第二の半導体チップ）である。具体的には、通信用素子６は、外部装置と無線通信を行うＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）チップである。通信用素子６もまた、モールド樹脂１に封止されている。
半導体チップ５は、信号を生成し、これを増幅して電波を発生する。発生した電波は、ダイパッド４ａおよび吊りリード４ｂから通信用素子６に発信され、通信用素子６が外部に発信する。通信用素子６は、半導体チップ５と離れた吊りリード４ｂ上に搭載されている。こうすることで、半導体チップ５を構成する金属類の干渉を抑制することができる。また、半導体チップ５の動作によって生じる磁場ノイズがアンテナから出される電波に干渉することにより、電界強度の減衰を抑制することができる。
半導体チップ５は、たとえば、マイコン、メモリ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などである。半導体チップ５は、ワイヤ（図示せず）によってインナーリード３と接続されている。
ダイパッド４ａには、グランド電位含め外部から電位を印加しない。したがって、図２（ｂ）で示すように、吊りリード４ｂはモールド樹脂１の外に出ていなくてもよい。
吊りリード４ｂは、図２（ｃ）で示すように、半導体チップ５と通信用素子６とが離れる方向に折り曲げてもよい。こうすることで、通信用素子６と半導体チップ５との距離を離すことができる。したがって、パッケージ内のスペースを三次元的に有効利用することができる。また、図２（ｄ）で示すように、ダイパッド４ａが露出していてアウターリード２がダイパッド４ａの露出面と反対方向に折り曲げられていてもよい。
図３は、図２（ｂ）の拡大図である。誘電体７の厚みをＴとする。誘電体７は、接着剤の層（図示せず）を介して半導体チップ５の下面およびダイパッド４ａの上面に固着されている。接着剤としては、たとえば銀ペーストが用いられる。
誘電体７の比誘電率は、具体的には、５以上１５以下とするとよい。誘電体７の比誘電率が小さすぎると電界強度の減衰を十分に抑制することができない。一方、誘電体７の比誘電率が大きすぎると波長に影響し、吊りリード４ｂの寸法を短くする必要がある。したがって、指向性が悪化し外部装置からの受信が困難になる。なお、誘電体７の材料として、セラミックやガラスを用いることができる。
誘電体７の厚みＴは、３００μｍ以上９００μｍ以下とするとよい。Ｔが小さすぎると、半導体チップ５とダイパッド４ａとの距離が近くなる。そのため、半導体チップ５を構成する金属類による干渉を抑制することができない。また、半導体チップ５の動作によりダイパッド４ａや吊りリード４ｂのアンテナ能力が低減する。したがって、電界強度の減衰を十分に抑制することができない。一方、Ｔが大きすぎると、モールド樹脂１による封止時にパッケージ内のバランスが崩れ、ワイヤやダイパッド４ａがパッケージ表面に露出してしまうおそれがある。
図４は、回路基板（実装基板）１０１に実装された半導体パッケージ１００を有する発信装置１０００と、発信装置１０００と通信する受信装置２００との構成例を示す図である。発信装置１０００において、半導体パッケージ１００及び回路基板１０１は筐体１０２に収納されている。受信装置２００は、発信装置１０００とは離れた位置にある外部装置２０００内にある。
外部装置２０００は、受信装置２００とアンテナ２０１とＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）２０２とを有する。ＬＥＤ２０２は、発信装置１０００から発信された電波を受信装置２００が受信すると発光する。こうすることで、外部装置２０００は通信中であることが示される。
つづいて、半導体パッケージ１００の製造方法について図５を用いつつ説明する。まず、誘電体７の下面またはダイパッド４ａに接着剤を塗布し、ダイパッド４ａに誘電体７を固着する。ついで、絶縁体７の上面に接着剤と塗布し、半導体チップ５を搭載する（図５（ａ））。ついで、半導体チップ５とリード４とをワイヤＷで接続する（図５（ｂ））。そして、吊りリード４ｂに通信用素子６を搭載し、さらに、アウターリード２を除き、モールド樹脂１で封止する（図５（ｃ））。
つづいて、本実施形態の作用効果について説明する。半導体パッケージ１００では、アンテナ機能を有するダイパッド４ａと半導体チップ５との間には、比誘電率がモールド樹脂１よりも高い誘電体が位置している。このため、半導体チップ５による電波吸収を抑制することができる。したがって、パッケージ外部に出力される電波の電界強度の減衰を効果的に抑制することができる。
モールド樹脂１の比誘電率は、たとえば、５より小さくする。このとき、誘電体７の比誘電率を５以上にすることで、誘電体７の比誘電率をモールド樹脂１の比誘電率よりも大きくすることができる。
また、誘電体７の厚さが薄すぎると、パッケージ内部では隣接するインナーリード３やワイヤＷが変形して接近したり、半導体チップ５が磁場ノイズの影響を受けたりする。そのため、金属干渉により電波の電界強度が減衰してしまう。そこで、誘電体７の厚さＴを３００μｍ以上とすることで、水平方向の磁場ノイズ影響を低減することができる。
以下に、パッケージ１００において、誘電体７の比誘電率および厚みを制御することにより得られる効果について詳細に説明する。
図６は、発信装置１０００と受信装置２０００との間で行う通信において、半導体パッケージ１００と受信装置２０００との間の距離Ｌ１と、誘電体の厚みＴとの関係を示すグラフである。グラフ内の曲線は、通信が可能な最長の距離Ｌ１（図４参照）を示している。したがって、グラフにおいて、曲線より下方での距離において通信が可能であり、曲線より上方での距離において通信は不可能となる。これは、距離が離れると電界強度が減衰し、受信装置２０００で電波受信および検出が不可能になるためである。
半導体パッケージ１００が回路基板１０１に実装または挿入されること、および、回路基板１０１の周囲のレイアウトや筐体１０２の構造を考慮すると、半導体パッケージ１００と筐体１０２との間の距離Ｌ２（図４参照）は、少なくとも５０ｍｍは必要になると考えられる。そのため、上記通信を可能にするには、半導体パッケージ１００と受信装置２０００との距離Ｌ１を少なくとも５０ｍｍ以上にしなければならない。そのため、図６（ａ）で示す領域Ａが通信可能な領域となる。
また、図６では、誘電体７の比誘電率を１０（ガラス、Ｉ）、５（セラミック、ＩＩ）、２．５（シリコン、ＩＩＩ）と変えたときの通信可能な最長の距離Ｌ２を測定した結果を各曲線で示している。上記したように、各曲線の下方での距離において通信が可能になるので、図６（ｂ）においては、誘電体７の比誘電率が１０．０（Ｉ）の場合には領域Ｂの距離において通信可能である。また、誘電体７の比誘電率が５．０（ＩＩ）の場合には領域Ｃの距離において通信可能である。しかしながら、誘電体７の比誘電率が２．５（Ｉ）の場合には、曲線が距離Ｌ２＝５０ｍｍ以下にあるため、現在実現可能な距離Ｌ１を設定することができない。
以上のことから、誘電体７の比誘電率が５以上であれば、距離Ｌ１＝５０ｍｍ以上を確保することができるため、現在のパッケージ技術で実現可能な距離Ｌ１を設定することができる。また、その時の誘電体７の厚さＴは３００μｍ以上である。つまり、誘電体７の比誘電率が５以上、厚さＴが３００μｍ以上であれば、現在実現可能な距離Ｌ１を設定することができる。
つまり、図６（ｃ）で示すように、誘電体７の比誘電率が１０（Ｉ）の場合には領域Ｄの距離において通信可能である。また、誘電体７の比誘電率が５（ＩＩ）の場合には領域Ｅの距離において通信可能である。したがって、誘電体７の厚みＴを３００μｍ以上とし、比誘電率を５以上とすることで、現状のパッケージ技術においても、効果的に電界強度の減衰を抑制することができる。したがって、発信装置１０００と受信装置２０００との間の検出距離を確保することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、通信用素子６や吊りリード４ｂの周りのモールド樹脂１の厚みを薄くしてもよい。こうすることで、電波強度の減衰をさらに防止することができる。なお、図７（ａ）は、実施の形態に係る半導体パッケージの変形例の平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ'断面図であり、図７（ｃ）は、図７（ａ）のＢ−Ｂ'断面図であり、図７（ｄ）は、図７（ａ）のＣ−Ｃ'断面図である。図７（ｂ）〜（ｄ）で示すように、通信用素子６および吊りリード４ｂの上のモールド樹脂１の厚みを薄くしてもよい。また、リードの成形方向を逆にして、半導体チップ５ではなくインナーリード３の樹脂厚を薄くしてもよい。
また、図１で示す半導体パッケージ１００において、アウターリード２またはインナーリード３がＧＮＤ（グランド）として接続する構成を採用することもできる。すなわち、図８で示すように、アウターリード２の少なくとも１本がダイパッド４ａと接続している構成を採用することができる。また、図９で示すように、アウターリード２の少なくとも１本が吊りリード４ｂと接続している構成を採用してもよい。
なお、本発明の半導体パッケージは、実装基板に実装することにより電子部品としてさまざまな通信機器に導入することができる。通信機器としては、実施の形態で例示したような発信装置であってもよく、より具体的には、携帯電話、ＰＤＡ、ポータブルナビゲーション装置、ノートパソコン等を例示することができる。
実施の形態に係る半導体パッケージを模式的に示す平面（透視）図である。 図２（ａ）は、実施の形態に係る半導体パッケージのＡ−Ａ'断面図である。図２（ｂ）は、実施の形態に係る半導体パッケージのＢ−Ｂ'断面図である。。図２（ｃ）は、実施の形態に係る半導体パッケージのＢ−Ｂ'断面図の変形例である。図２（ｄ）は、実施の形態に係る半導体パッケージのＡ−Ａ'断面図の変形例である。 実施の形態に係る半導体パッケージの拡大図である。 実施の形態に係る半導体パッケージを有する半導体装置を使用した発信装置と、発信装置と通信する受信装置との構成例を示す図である。 実施の形態に係る半導体パッケージの製造方法を説明する図である。 実施の形態に係る半導体パッケージの効果を説明する図である。 実施の形態に係る半導体パッケージの変形例を示す図である。 実施の形態に係る半導体パッケージの変形例を示す図である。 実施の形態に係る半導体パッケージの変形例を示す図である。 従来の半導体パッケージを示す平面図である。
符号の説明
１ モールド樹脂
２ アウターリード
３ インナーリード
４ リード
４ａ ダイパッド
４ｂ 吊りリード
５ 半導体チップ
６ 通信用素子
７ 誘電体
１０ 半導体パッケージ
１１ 半導体チップ
１２ 半導体チップ
１３ リードフレーム
１４ リード
１５ アンテナ
３０ スリット
１００ 半導体パッケージ
１０１ 回路基板
１０２ 筐体
２００ 受信装置
２０１ アンテナ
２０２ ＬＥＤ
１０００ 発信装置
２０００ 外部装置
Ｗ ワイヤ

Claims (17)

  1. 半導体チップと、
    誘電体を介して前記半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージ。
  2. 前記ダイパッドに接続している吊りリードを有し、
    前記封止樹脂は前記吊りリードを封止している請求項１に記載の半導体パッケージ。
  3. 前記誘電体の前記比誘電率が５以上１５以下である請求項１または２に記載の半導体パッケージ。
  4. 前記誘電体の厚みが３００μｍ以上９００μｍ以下である請求項１乃至３いずれかに記載の半導体パッケージ。
  5. 第一の半導体チップと、
    誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記ダイパッドに接続している吊りリードと、
    前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、
    前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージ。
  6. 前記誘電体の前記比誘電率が５以上１５以下である請求項５に記載の半導体パッケージ。
  7. 前記誘電体の厚みが３００μｍ以上９００μｍ以下である請求項５または６に記載の半導体パッケージ。
  8. 前記第二の半導体チップは、さらに通信機能を有する請求項５乃至７いずれかに記載の半導体パッケージ。
  9. 実装基板と、
    前記実装基板に実装された半導体パッケージと、
    を有し、
    前記半導体パッケージは、
    半導体チップと、
    誘電体を介して前記半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品。
  10. 実装基板と、
    前記実装基板に実装された半導体パッケージと、
    を有し、
    前記半導体パッケージは、
    第一の半導体チップと、
    誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記ダイパッドに接続している吊りリードと、
    前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、
    前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品。
  11. 前記第二の半導体チップは、さらに通信機能を有する請求項１０に記載の電子部品。
  12. アンテナとして機能するダイパッドに誘電体を介して半導体チップを搭載する工程と、
    前記半導体チップおよび前記ダイパッドを封止樹脂で封止する工程と、
    を含み、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージの製造方法。
  13. アンテナとして機能するダイパッドと、前記ダイパッドに接続している吊りリードと、を用意する工程と、
    前記ダイパッドに誘電体を介して第一の半導体チップを搭載する工程と、
    識別符号が格納されている第二の半導体チップを前記吊りリードに搭載する工程と、
    前記第一、第二の半導体チップおよび前記ダイパッドを封止樹脂で封止する工程と、
    を含み、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い半導体パッケージの製造方法。
  14. 前記第二の半導体チップに通信機能を付加する工程をさらに含む請求項１３に記載の半導体パッケージの製造方法。
  15. 実装基板を用意する工程と、
    前記実装基板に半導体パッケージを実装する工程と、
    を含み、
    前記半導体パッケージは、
    半導体チップと、
    誘電体を介して前記半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品の製造方法。
  16. 実装基板を用意する工程と、
    前記実装基板に半導体パッケージを実装する工程と、
    を含み、
    前記半導体パッケージは、
    第一の半導体チップと、
    誘電体を介して前記第一の半導体チップが搭載され、アンテナとして機能するダイパッドと、
    前記ダイパッドに接続している吊りリードと、
    前記吊りリードに搭載され、識別符号を格納する第二の半導体チップと、
    前記第一、第二の半導体チップおよび前記ダイパッドを封止している封止樹脂と、
    を有し、
    前記誘電体の比誘電率が前記封止樹脂の比誘電率よりも高い電子部品の製造方法。
  17. 前記第二の半導体チップが通信機能をさらに有する請求項１６に記載の電子部品の製造方法。
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DE102014203385A1 (de) * 2014-02-25 2015-08-27 Robert Bosch Gmbh Elektronisches System sowie Herstellungsverfahren und Vorrichtung zum Herstellen eines elektronischen Systems
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