JP2010128503A - 表示パネルの駆動方法及びこれを実行するための表示装置 - Google Patents

Abstract

【課題】表示パネルの駆動方法及びこれを遂行するための表示装置を提供すること。
【解決手段】複数のデータ配線と、複数のゲート配線と、Ｎ番目（Ｎは自然数）ゲート配線に電気的に接続された第１画素列と、第１画素列に隣接し、Ｎ＋１番目ゲート配線に電気的に接続された第２画素列と、を含む表示パネルを駆動するパネル駆動方法は、第１画素列及び第２画素列のそれぞれに印加される第１データ及び第２データを利用して第１画素列及び第２画素列間のキックバック電圧偏差を補償するための第１画素列の補償データを生成し、第１画素列の補償データ及び第２画素列の第２データをアナログデータ電圧に変換して、対応するデータ配線にアナログデータ電圧を出力する。
【選択図】図１

Description

本発明は、表示パネルの駆動方法及びこれを実行するための表示装置に関し、より詳しくは、表示不良を除去するための表示パネルの駆動方法及びこれを実行するための表示装置に関する。

一般的に、液晶表示装置は、液晶表示パネルと、液晶表示パネルに光を提供するバックライトユニットとを含む。液晶表示パネルは、複数のデータ配線とデータ配線と交差する複数のゲート配線とを含み、データ配線及びゲート配線によって複数の画素部が定義される。

近年、製造費用を節減するために、データ駆動回路の個数を減らすための画素構造が使用されている。例えば、表示パネルの長辺にゲート駆動回路を配置し、短辺にデータ駆動回路を配置してデータ駆動回路の個数を著しく減らすことができる。

上述のパネル構造において、互いに隣接する画素列または行を駆動するゲート配線を電気的に接続して充電時間を確保する技術を使用することができる。しかし、上述の技術を利用すると、ゲート配線の両側に配置された画素間に画素とゲート配線との間の寄生キャパシタンスによるキックバック電圧偏差が発生することがある。これに
よって、全体表示パネル上には残像及び縦縞模様が発生する場合がある。

本発明の技術的課題は、このような問題点に鑑みてなされたものであって、本発明の目的は、キックバック電圧偏差を除去するためのパネル駆動方法を提供することにある。

本発明の他の目的は、キックバック電圧偏差を除去するための表示装置を提供することにある。

上述の本発明の一実施形態による、複数のデータ配線と、複数のゲート配線と、Ｎ番目（Ｎは、自然数）ゲート配線に電気的に接続された第１画素列と、第１画素列に隣接し、Ｎ＋１番目ゲート配線に電気的に接続された第２画素列と、を含む表示パネルを駆動するパネル駆動方法は、第１及び第２画素列のそれぞれに印加される第１データ及び第２データを利用して第１画素列と第２画素列との間のキックバック電圧偏差を補償するための第１画素列の補償データを生成し、第１画素列の補償データ及び第２画素列の第２データをアナログデータ電圧に変換して、対応するデータ配線にアナログデータ電圧を出力すること、を含む。

上述の本発明の一実施形態による表示装置は、表示パネル、キックバック補償部、データ駆動部、及びゲート駆動部を含む。表示パネルは、複数のデータ配線と、複数のゲート配線と、Ｎ番目（Ｎは、自然数）ゲート配線に電気的に接続された第１画素列と、第１画素列に隣接し、Ｎ＋１番目ゲート配線に電気的に接続された第２画素列とを含む。キックバック補償部は、第１画素列及び第２画素列のそれぞれに印加される第１データ及び第２データを利用して第１画素列と第２画素列との間のキックバック電圧偏差を補償するための第１画素列の補償データを生成する。データ駆動部は、第１画素列の補償データ及び第２画素列のデータをアナログデータ電圧に変換して、対応するデータ配線にアナログデータ電圧を出力する。ゲート駆動部は、ゲート信号をゲート配線に出力する。

本発明によれば、同一信号の印加を受ける一対のゲート配線に電気的に接続して駆動される画素間のキックバック電圧偏差を補償することによって、残像及び縦縞模様を除去することができるという顕著な効果がある。

本発明の一実施形態による表示装置のブロック図である。 図１の表示パネルの平面図である。 画素に充電された画素電圧を示すグラフである。 図１の表示装置の駆動方法を説明するためのフローチャートである。 図１のルックアップテーブル部に保存されたデータを示す図である。 図１に示すデータ駆動部の入力データを示す図である。 図２に示す第１画素に印加される信号の波形図である。 本発明の他の実施形態による表示パネルの平面図である。 本発明のさらに他の実施形態による表示パネルの平面図である。 本発明のさらに他の実施形態による表示パネルの平面図である。

以下、図面を参照しつつ、本発明の表示装置の望ましい実施形態をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定の実施形態を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。

本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとするものであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。

図１は、本発明の一実施形態による表示装置のブロック図である。図２は、図１の表示パネルの平面図である。図３は、画素に充電された画素電圧を示すグラフである。

図１及び図２を参照すると、表示装置は、表示パネル１００及びパネル駆動部２００を含む。

表示パネル１００は、長辺１０１と短辺１０３とを含むフレーム形状を有する。表示パネル１００は、複数の画素（Ｐ１、Ｐ２）と、複数のゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）と、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）とを含む。この場合、画素は、複数の列（ｃｏｌｕｍｎ）と複数の行（ｒｏｗ）とを含むマトリックス形状で配列される。

ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）は、表示パネル１００の短辺１０３と平行な第２方向に延長され、長辺１０１と平行な第１方向に配列されてもよい。ゲート配線は、それぞれ互いに電気的に接続する一対のサブ配線（ＳＬ１、ＳＬ２）を含んでもよい。この場合、ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）のそれぞれは、表示パネルの複数の画素列のうち、２つの隣接する画素列に含まれる画素と電気的に接続する。例えば、隣接する第２画素列Ｃ２及び第３画素列Ｃ３に含まれる画素は、第２ゲート配線ＧＬ２の第１サブ配線ＳＬ１と第２サブ配線ＳＬ２とにそれぞれ電気的に接続する。このとき、第２ゲート配線ＧＬ２の一対のサブ配線（ＳＬ１、ＳＬ２）は、第３画素列Ｃ３に含まれる第３画素Ｐ３の両側辺と隣接するように配置される。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）は、表示パネル１００の第１方向に延長され、第２方向に配列されてもよい。データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）のうち、互いに隣接する２つのデータ配線は、複数の画素行のうちの１つに電気的に接続する。例えば、第１データ配線ＤＬ１及び第２データ配線ＤＬ２は、１つの画素行の画素と電気的に接続する。第１データ配線ＤＬ１及び第２データ配線ＤＬ２には、位相が反転されたデータ電圧がそれぞれ印加されてもよく、反転駆動方式によって、１つの画素行の画素が第１データ配線ＤＬ１及び第２データ配線ＤＬ２のうち、何れか１つに選択的に接続されることができる。

第１画素列Ｃ１及び第２画素列Ｃ２は、互いに隣接するＮ番目及びＮ＋１番目ゲート配線にそれぞれ接続する第１画素Ｐ１と第２画素Ｐ２とを含む（Ｎは、自然数）。第１画素Ｐ１は、Ｎ番目（Ｎは、自然数）ゲート配線に接続し、Ｎ番目ゲート配線の一対のサブ配線の間に配置される。第２画素Ｐ２は第１画素Ｐ１と隣接し、Ｎ＋１番目ゲート配線に接続し、Ｎ＋１番目ゲート配線の一側に配置される。第１画素Ｐ１及び第２画素Ｐ２は、表１に記載されるようにキックバック電圧を発生させる因子を有する。

表１を参照すると、第１画素Ｐ１では、Ｎ番目ゲート信号のフォーリングエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）地点で、スイッチング素子（図示せず）のゲート電極とソース電極との間のカップリングキャパシタンスＣ_ＧＳと、第１ゲート配線ＧＬ１と第１画素Ｐ１の画素電極（図示せず）との間のカップリングキャパシタンスＣ_ＧＰによってキックバック電圧が発生する。また、第１画素電極Ｐ１では、Ｎ＋１番目ゲート信号のライジングエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）地点で、第２画素Ｐ２にデータ電圧が印加されるとき、第１画素Ｐ１の画素電極と第２画素Ｐ２の画素電極との間のカップリングキャパシタンスＣ_ＰＰによってキックバック電圧が発生する。

特に、第１及び第２画素電極の長辺が互いに対向しているため、第１画素電極と第２画素電極との対向面積が広く、画素電極間のカップリングキャパシタンスＣ_ＰＰは、キックバック電圧の発生に大きな影響を与える。一方、第２画素Ｐ２には、ゲート信号のフォーリングエッジで、第２ゲート配線ＧＬ２と第１データ配線ＤＬ１との間のカップリングキャパシタンスＣ_ＧＳによるキックバック電圧のみが影響を与える。従って、第１画素Ｐ１と第２画素Ｐ２とでは、キックバック電圧が発生する因子が相異し、これによってキックバック電圧偏差が発生する。第１画素Ｐ１と第２画素Ｐ２とは、キックバック電圧偏差によって共通電圧ＶＣＯＭが互いに異なる場合がある。従って、第１画素Ｐ１及び第２画素Ｐ２に同じデータ電圧が印加されるとしても、キックバック電圧偏差によって第１画素Ｐ１及び第２画素Ｐ２に充電される画素電圧は互いに相異する場合がある。

図３は、第１画素Ｐ１に７Ｖのデータ電圧を印加する場合に、第２画素Ｐ２に印加されるデータ電圧を変化させながら、第１画素Ｐ１に充電された電圧値を測定したものである。このとき、ゲート電極とソース電極との間のカップリングキャパシタンスＣ_ＧＳによるキックバック後の電圧が、約６．６Ｖ、ゲート配線及び画素電極間のカップリングキャパシタンスＣ_ＧＰが０．０１３８ｐＦ、画素電極間のカップリングキャパシタンスＣ_ＰＰが０．０１４ｐＦであるとする。また、第１グラフＩは、ゲート配線及び画素電極間のカップリングキャパシタンスＣ_ＧＰが存在する場合の第１画素Ｐ１に充電される画素電圧を示したものであり、第２グラフＪは、ゲート配線及び画素電極間のカップリングキャパシタンスＣ_ＧＰが存在しない場合の第１画素Ｐ１に充電される画素電圧を示したものである。

第１グラフＩ及び第２グラフＪを比べると、第１画素Ｐ１に充電される画素電圧は、ゲート配線及び画素電極間のカップリングキャパシタンスＣ_ＧＰ及び第２画素Ｐ２に充電される画素電圧によって変化することを確認することができる。

従って、キックバック電圧偏差による表示不良を防ぐために、パネル駆動部２００は、キックバック補償部２３０を含む。キックバック補償部２３０は、第１画素Ｐ１及び第２画素Ｐ２間のキックバック電圧偏差を補償する。これについての詳しい説明は後述する。

パネル駆動部２００は、タイミング制御部２１０、電圧発生部２２０、キックバック補償部２３０、データ駆動部２４０、及びゲート駆動部２５０を含む。

タイミング制御部２１０は、外部から画像信号及び同期信号を受信する。タイミング制御部２１０は、同期信号に基づいてパネル駆動部２００の全般的な駆動タイミングを制御するタイミング制御信号を生成する。タイミング制御部２１０は、パネル駆動部２００の駆動を制御し、キックバック補償部２３０に画像信号を提供する。画像信号は、デジタル形態のレッド（Ｒｅｄ：Ｒ）、グリーン（Ｇｒｅｅｎ：Ｇ）、及びブルー（Ｂｌｕｅ：Ｂ）データを含んでもよい。

電圧発生部２２０は駆動電圧を生成して、パネル駆動部２００及び表示パネル１００に駆動電圧を提供する。電圧発生部２２０は、例えば、データ駆動部２４０には、デジタル電源電圧ＤＶＤＤ及びアナログ電源電圧ＡＶＤＤを提供し、ゲート駆動部２５０にゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦを提供し、表示パネル１００にストレージ共通電圧ＶＳＴ及び液晶共通電圧ＶＣＯＭを提供する

キックバック補償部２３０は、メモリ２３１及びルックアップテーブル部２３５を含む。キックバック補償部２３０は、第１画素Ｐ１及び第２画素Ｐ２間のキックバック電圧偏差を補償するために、第１画素Ｐ１を含む第１画素列Ｃ１に印加される第１データを、第２画素Ｐ２を含む第２画素列Ｃ２に印加される第２データを利用して補償する。この場合、図２に示すように、第１画素列Ｃ１は、第１ゲート配線ＧＬ１の一対のサブ配線（ＳＬ１、ＬＳ２）の間に配置され、第２画素列Ｃ２は、第１画素列Ｃ１に隣接し、第２ゲート配線ＧＬ２の第２サブ配線ＳＬ１側に配置される。

具体的に、メモリ２３１は、Ｎ番目及びＮ＋１番目ゲート配線と電気的に接続した画素に対応するデータを保存する。一対のサブ配線からなる１つのゲート配線に２つの画素列が電気的に接続されるため、メモリ２３１は、４つの画素列に対応するデータを保存する。

ルックアップテーブル部２３５は、Ｎ番目ゲート配線に接続し、Ｎ番目ゲート配線の一対のサブ配線の間に配置される第１画素列Ｃ１を補償する第１補償データを保存している。例えば、ルックアップテーブル２３５は、第１画素列に印加される第１データと第２画素列に印加される第２データとによってマッピングされた第１補償データがテーブル形態（table format）で保存する。従って、ルックアップテーブル部２３５は、メモリ２３１から受信した第１データと第２データとに基づいて第１画素列を補償するための第１補償データを出力する。

望ましくは、第１及び第２データは、互いに極性が異なってもよい。この場合、ルックアップテーブル部２３５は、第１及び第２データがそれぞれ第１極性及び第２極性を有する場合と、その反対の極性を有する場合とにそれぞれ対応する第１補償データと第２補償データとを含んでもよい。データ駆動部２４０は、表示パネル１００の短辺１０３側に配置されて、データ配線ＤＬにデータ電圧を出力する。データ駆動部２４０は、キックバック補償部２３０から提供されたデジタルデータをアナログデータ電圧に変換して、表示パネル１００に出力する。データ駆動部２４０は、１水平周期の間、１つのゲート配線に電気的に接続する画素に対応するデータ電圧を出力する。

例えば、図２に示すように、第１データ配線ＤＬ１は，第２ゲート配線ＧＬ２と接続された互いに隣接する第２画素Ｐ２及び第３画素Ｐ３のうち、左側に位置する第２画素Ｐ２に第１極性（＋）のデータ電圧を出力し、第２データ配線ＤＬ２は、前記画素（Ｐ２、Ｐ３）のうち、右側に位置する第３画素Ｐ３に第１極性（＋）の位相が反転された第２極性（−）のデータ電圧を出力してもよい。この場合、第１データ配線ＤＬ１は、第２画素Ｐ２の左側に位置する第１画素Ｐ１に第１極性（＋）のデータ電圧を出力してもよい。

ゲート駆動部２５０は、表示パネル１００の長辺１０１側に配置されて、ゲート配線ＧＬにゲート信号を出力する。ゲート駆動部２５０は、ゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦを利用してゲート信号を生成する。ゲート信号は１水平周期区間に対応するパルス幅を有するパルス信号である。ゲート駆動部２５０は、ゲート信号をゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）に出力する。ゲート駆動部２５０は、表示パネル１００に直接集積されてもよい。つまり、ゲート駆動部２５０は、表示パネル１００の画素に形成される薄膜トランジスタ（図示せず）と同一工程で形成された複数のトランジスタを含んでもよい。勿論、ゲート駆動部２５０は、チップ（ｃｈｉｐ）形態またはテープキャリアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ：ＴＣＰ）形態で表示パネル１００に実装されてもよい。

図４は、図１の表示装置の駆動方法を説明するためのフローチャートである。図５は、図１のルックアップテーブル部の保存されたデータを示す図である。図６は、図１に示すデータ駆動部の入力データを示す図である。

図１、図２、及び図４を参照すると、タイミング制御部２１０にデジタル形態の画像信号が受信される（ステップＳ１１０）。キックバック補償部２３０は、ゲート配線のうち、何れか１つの一対のサブ配線間に配置された第１画素列Ｃ１に、第１画素列Ｃ１の右側に配置された第２画素列Ｃ２の電圧変動によって発生するキックバック電圧を補償するための補償データを生成する（ステップＳ１２０）。

補償データを生成する段階（Ｓ１２０）において、先ず、タイミング制御部２１０は、互いに隣接する２つのゲート配線に電気的に接続された第１画素列Ｃ１及び第２画素列Ｃ２に対応する第１データ及び第２データをメモリ２３１に保存する（ステップＳ１２１）。タイミング制御部２１０は、メモリ２３１に保存された第１画素列Ｃ１及び第２画素列Ｃ２に対応する第１データ及び第２データを読み出して、ルックアップテーブル部２３５に提供する。ルックアップテーブル部２３５は、第１データ及び第２データの極性に応じて、ルックアップテーブルに保存された該当する第１画素列の第１補償データまたは第２補償データを出力する（Ｓ１２３）。

図５は、ルックアップテーブル部２３５に保存されたルックアップテーブルの一例である。図５を参照すると、第１画素Ｐ１のデータが「１６」、第２画素Ｐ２のデータが「２４」である場合、ルックアップテーブル部２３５は、第１画素Ｐ１及び第２画素Ｐ２に対応するデータ「１６」、「２４」を受信する。ルックアップテーブル部２３５は、データ「１６」、「２４」にマッピングされたデータ「１５」を第１画素Ｐ１の補償データとして出力する。ルックアップテーブル部２３５は、６ビットデータのうち、サンプリングされたデータ（０、８、１６、…、６４）に対応する補償データのみを保存することができる。その他のデータについては、多様な補間方式を利用して補償データを算出することができる。

結果的に、キックバック補償部２３０は、第１画素列に対応する第１データを補償する補償データを出力し、第２画素列に対応するデータをそのまま出力する。データ駆動部２４０は、キックバック補償部２３０から出力されたデジタルデータをアナログデータ電圧に変換して表示パネル１００に出力する（ステップＳ１３０）。

例えば、図６を参照すると、データ駆動部２４０は、１水平周期の間、第１ゲート配線ＧＬ１に接続された画素に対応するデータを受信する。第１ゲート配線ＧＬ１に接続した画素は、２つの画素列からなる。データ駆動部２４０は、前記画素列のうち、左側に配置された画素列の画素に対応するノーマルなデータ（−Ｒ１、＋Ｒ２、−Ｒ３、…、−Ｒｍ）（ｍは、自然数）を受信し、右側に配置された第２画素列の画素に対応するキックバック電圧偏差が補償された補償データ（＋Ｇ１’、−Ｇ２’、＋Ｇ３’、…、＋Ｇｍ’）を受信する。

データ駆動部２４０は、次の１水平周期の間、第２ゲート配線の一対のＧＬ２に接続された２つの画素列に対応するデータを受信する。データ駆動部２４０は、第２画素列のうち、左側に配置された画素列に対応しするノーマルなデータ（＋Ｂ１、−Ｂ２、＋Ｂ３、…、＋Ｂｍ）を受信し、右側に配置された画素列の画素に対応するキックバック電圧偏差が補償された補償データ（−Ｒ１’、＋Ｒ２’、−Ｒ３’、…、−Ｒｍ’）を受信する。

第１ゲート配線ＧＬ１に接続された画素に対応する補償データ（＋Ｇ１’、−Ｇ２’、＋Ｇ３’、…、＋Ｇｍ’）は、第２ゲート配線ＧＬ２に接続された画素のノーマルなデータ（＋Ｂ１、−Ｂ２、＋Ｂ３、…、＋Ｂｍ）に基づいて生成された補償データである。

上述のような方式で、データ駆動部２４０は、データを受信し、受信したデータをアナログのデータ電圧に変換して、データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）に出力する。

ゲート駆動部２５０は、データ駆動部２４０の出力タイミングに同期して、ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）にゲート信号を順次に出力する。例えば、第１ゲート配線ＧＬ１にゲート信号が印加される１水平周期の間、第１ゲート配線ＧＬ１に接続された画素に対応するデータ（＋Ｒ１、＋Ｒ２、−Ｒ３、…、−Ｒｍ及び＋Ｂ１、−Ｂ２、＋Ｂ３、…、＋Ｒｍ）が出力される。

図７は、図２に示す第１画素に印加される信号の波形図である。

図２及び図７を参照して、第１画素列Ｃ１に含まれる第１画素Ｐ１に第１極性（＋）のデータ電圧が印加される場合、及び第１画素Ｐ１に第２極性（−）のデータ電圧が印加される場合をそれぞれ説明する。

まず、第１画素Ｐ１に第１極性（＋）のデータ電圧が印加される場合を説明する。第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧（＋Ｖ_Ｄ）が印加される場合と、キックバック電圧偏差が補償されている第１補償データ電圧（＋Ｖ_ＣＤ）が印加される場合とを比較して説明する。第１補償データ電圧（＋Ｖ_ＣＤ）は第１データ電圧（＋Ｖ_Ｄ）より低いレベルを有する。

以下において、第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧（＋Ｖ_Ｄ）が印加される場合の第１画素Ｐ１の駆動方式を説明する。

Ｎ番目ゲート配線ＧＬ_Ｎにゲート信号Ｇ_Ｎのハイパルスが第１画素Ｐ１に印加される間、第１画素Ｐ１には第１データ電圧（＋Ｖ_Ｄ）が充電される。ゲート信号Ｇ_Ｎのフォーリングエッジ地点で第１画素Ｐ１に充電された第１データ電圧（＋Ｖ_Ｄ）は、第１画素Ｐ１のスイッチング素子のゲート及びソース電極間のカップリングキャパシタンス（Ｃ_ＧＳ）によって、１次キックバック電圧（Ｖ_ＫＢ１）ほど降下（drop）する。これによって、第１画素Ｐ１には画素電圧（＋ＶＰ１）が充電される。一方、Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）に印加されるゲート信号（Ｇ_Ｎ＋１）のライジングエッジ地点で第１画素Ｐ１に充電された画素電圧（＋ＶＰ１）は、互いに隣接する第１画素Ｐ１と第２画素Ｐ２との画素電極間のカップリングキャパシタンス（Ｃ_ＰＰ）によって２次キックバック電圧（Ｖ_ＫＢ２）ほど昇圧（boost）される。結果的に、第１画素Ｐ１には所望の画素電圧（＋ＶＰ１）よりも大きな画素電圧（＋ＶＰ_Ｄ）が１フレームの間に充電される。

以下においては、第１画素Ｐ１にキックバック電圧偏差が補償された第１補償データ電圧（Ｖ_ＣＤ）が印加される場合の第１画素Ｐ１の駆動方式を説明する。

Ｎ番目ゲート配線（ＧＬ_Ｎ）にゲート信号（Ｇ_Ｎ）のハイパルスが第１画素Ｐ１に印加される間、第１画素Ｐ１には第１データ電圧（＋Ｖ_Ｄ）より低いレベルの第１補償データ電圧（Ｖ_ＣＤ）が充電される。ゲート信号（Ｇ_Ｎ）のフォーリングエッジ地点で第１画素Ｐ１に充電された第１補償データ電圧（＋Ｖ_ＣＤ）は、第１画素Ｐ１のスイッチング素子のゲート及びソース電極間のカップリングキャパシタンス（Ｃ_ＧＳ）によって１次キックバック電圧（Ｖ_ＫＢ１）ほど降下する。これによって、第１画素Ｐ１には画素電圧（＋ＶＰ１）より低いレベルの画素電圧（＋ＶＰ２）が充電される。一方、Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）に印加されるゲート信号（Ｇ_Ｎ＋１）のライジングエッジ地点で第１画素Ｐ１に充電された画素電圧は、互いに隣接する第１画素Ｐ１と第２画素Ｐ２との画素電極間のカップリングキャパシタンス（Ｃ_ＰＰ）によって２次キックバック電圧（Ｖ_ＫＢ２）ほど昇圧される。結果的に、第１画素Ｐ１には所望の画素電圧（＋ＶＰ１）に実質的に等しい画素電圧（＋ＶＰ_ＣＤ）が１フレームの間に充電される。

従って、第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧が印加される場合には、第１画素Ｐ１は設定された階調より明るい階調の画像を表示する（ノーマルブラックモードの場合）。一方、前記実施形態に従って第１画素Ｐ１にキックバック電圧偏差が補償された第１補償データ電圧が印加される場合には、第１画素Ｐ１は所望の階調の画像を表示することができる。

次に、第１画素Ｐ１に第２極性（−）のデータ電圧が印加される場合を説明する。第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧（−Ｖ_Ｄ）が印加される場合と、キックバック電圧偏差が補償された第１補償データ電圧（−Ｖ_ＣＤ）が印加される場合とを比較して説明する。第１補償データ電圧（−Ｖ_ＣＤ）は、第１データ電圧（−Ｖ_Ｄ）より高いレベルを有する。

以下において、第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧（−Ｖ_Ｄ）が印加される場合の第１画素Ｐ１の駆動方式を説明する。

第Ｎ番目ゲート配線（ＧＬ_Ｎ）にゲート信号（Ｇ_Ｎ）のハイパルスが第１画素Ｐ１に印加される間に、第１画素Ｐ１には第１データ電圧（−Ｖ_Ｄ）が充電される。ゲート信号（Ｇ_Ｎ）のハイパルスは、１Ｈ区間に対応する。ゲート信号（Ｇ_Ｎ）のフォーリングエッジ地点で第１画素Ｐ１に充電された第１データ電圧（−Ｖ_Ｄ）は、第１画素Ｐ１のスイッチング素子のゲート及びソース電極間のカップリングキャパシタンス（Ｃ_ＧＳ）によって、１次キックバック電圧（Ｖ_ＫＢ１）ほど降下する。これによって、第１画素Ｐ１には画素電圧（−ＶＰ１）が充電される。一方、Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）に印加されるゲート信号（Ｇ_Ｎ＋１）のライジングエッジ地点で第１画素Ｐ１に充電された前記画素電圧（−ＶＰ１）は、互いに隣接する第１画素Ｐ１と第２画素Ｐ２との画素電極間のカップリングキャパシタンス（Ｃ_ＰＰ）によって２次キックバック電圧（Ｖ_ＫＢ２）ほど降下する。ゲート信号（Ｇ_Ｎ＋１）のハイパルスは、１Ｈ区間に対応する。結果的に、第１画素Ｐ１には所望の画素電圧（−ＶＰ１）より降下された画素電圧（−ＶＰ_Ｄ）が１フレームの間に充電される。

以下において、第１画素Ｐ１にキックバック電圧偏差が補償された第１補償データ電圧（−Ｖ_ＣＤ）が印加される場合の第１画素Ｐ１の駆動方式を説明する。

第Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）にゲート信号（Ｇ_Ｎ）のハイパルスが第１画素Ｐ１に印加される間に、第１画素Ｐ１には第１データ電圧（−Ｖ_Ｄ）より高いレベルの第１補償データ電圧（−Ｖ_ＣＤ）が充電される。ゲート信号（Ｇ_Ｎ）のフォーリングエッジ地点で第１画素Ｐ１に充電される第１補償データ電圧（−Ｖ_ＣＤ）は、第１画素Ｐ１のスイッチング素子のゲート及びソース電極間のカップリングキャパシタンス（Ｃ_ＧＳ）によって、１次キックバック電圧（Ｖ_ＫＢ１）ほど降下される。これによって、第１画素Ｐ１には画素電圧（−ＶＰ１）より高いレベルの画素電圧（−ＶＰ２）が充電される。一方、Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）に印加されるゲート信号（Ｇ_Ｎ）のライジングエッジ地点で第１画素Ｐ１に充電された画素電圧は、互いに隣接する第１画素Ｐ１と第２画素Ｐ２との画素電極間のカップリングキャパシタンス（Ｃ_ＰＰ）によって２次キックバック電圧（Ｖ_ＫＢ２）ほど降下される。結果的に、第１画素Ｐ１には所望の画素電圧（−ＶＰ１）に実質的に等しい画素電圧（−ＶＰ_ＣＤ）が１フレームの間に充電される。

従って、第１画素Ｐ１にキックバック電圧偏差が補償されていないノーマルな第１データ電圧が印加される場合には、第１画素Ｐ１は設定された階調より明るい階調の画像を表示する（ノーマルブラックモードの場合）。一方、前記実施形態に従って第１画素Ｐ１キックバック電圧偏差が補償された第１補償データ電圧が印加される場合には、第１画素Ｐ１は所望の階調の画像を表示することができる。

図８は、本発明の他の実施形態による表示パネルの平面図である。

図１及び図８を参照すると、表示パネル３００は、開口率を向上させるためのゲート配線構造を有する。

図８に示されるように、ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）は、表示パネル１００の短辺１０３の第２方向に延長され、長辺１０１の第１方向に配列される。ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）は画素列と電気的に接続される。１つのゲート配線は、互いに隣接する２つの画素列の間に配置されて前記２つの画素列と電気的に接続される。図８のように、第２ゲート配線ＧＬ２は、互いに隣接する第２画素列と第３画素列との間に配置され、前記第２画素列の画素Ｐ２と第３画素列の画素Ｐ３と電気的に接続される。第１画素列と第２画素列との間にはゲート配線が存在しない。従って、画素の開口率を向上させることができる。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）は、表示パネル１００の長辺１０１の第１方向に延長され、短辺１０３の第２方向に配列される。データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）は、画素行と電気的に接続される。例えば、第１データ配線ＤＬ１及び第２データ配線ＤＬ２は、１つの画素行の画素と電気的に接続される。第１データ配線ＤＬ１及び第２データ配線ＤＬ２には位相が反転されたデータ電圧がそれぞれ印加され、反転方式に従って１つの画素行の画素は、第１データ配線ＤＬ１及び第２データ配線ＤＬ２に選択的に接続される。

実施形態による表示パネル３００の駆動方式は、図２による実施形態の駆動方式と実質的に同一であるため詳しい説明は省略する。

図９は、本発明のさらに他の実施形態による表示パネルの平面図である。以下においては、図２による実施形態と同一の構成要素に対しては同一図面符号を与えて説明し、繰り返される説明は省略する。

図１及び図９を参照すると、表示装置は表示パネル５００及びパネル駆動部２００を含む。

表示パネル５００は、複数の画素（Ｐ１、Ｐ２）と、複数のゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）と、複数のデータ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）とを含む。

ゲート配線（ＧＬ１、ＧＬ２、ＧＬ３、…）は、長辺１０１である第１方向に延長され、短辺１０３である第２方向に配列される。互いに隣接する一対のゲート配線は、第１方向に配列された１つの画素行の画素と電気的に接続する。図９に示すように、第１ゲート配線ＧＬ１は、１つの画素行の第１画素Ｐ１と電気的に接続し、第２ゲート配線ＧＬ２は、前記画素行の第２画素Ｐ２及び第３画素Ｐ３と電気的に接続する。また、例えば、第１ゲート配線ＧＬ１は、奇数番目画素と電気的に接続してもよく、第２ゲート配線ＧＬ２は偶数番目画素と電気的に接続してもよい。

データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）は、短辺１０３である第２方向に延長され、長辺１０１である第１方向に配列される。データ配線（ＤＬ１、ＤＬ２、ＤＬ３、…）のそれぞれは、互いに隣接する２つの画素列の画素と電気的に接続する。例えば、第１データ配線ＤＬ１は、互いに隣接する第１画素Ｐ１と第２画素Ｐ２との間に配置されて第１画素Ｐ１及び第２画素Ｐ２と電気的に接続される。

第１画素Ｐ１と第２画素Ｐ２とは、表１で説明したように、カップリングキャパシタンス（Ｃ_ＧＳ、Ｃ_ＧＰ、Ｃ_ＰＰ）によってキックバック電圧偏差の要因となる。そのため、キックバック補償部２３０は、第１画素Ｐ１及び第２画素Ｐ２間のキックバック電圧偏差を補償する。

具体的に、キックバック補償部２３０は、メモリ２３１及びルックアップテーブル部２３５を含む。メモリ２３１は、Ｎ番目（Ｎは、自然数）及びＮ＋１番目ゲート配線と電気的に接続された画素に対応するデータを保存する。つまり、メモリ２３１は、１つの画素行に対応するデータを保存する。

ルックアップテーブル部２３５は、Ｎ番目ゲート配線に接続された第１画素Ｐ１に対応する第１補償データを保存する。例えば、第１画素Ｐ１の第１データと第２画素Ｐ２の第２データとにマッピングされた第１画素Ｐ１の第１補償データが２次元テーブル形態で保存される。従って、ルックアップテーブル部２３５は、メモリ２３１から第１データと第２データとを受信し、第１画素Ｐ１に対応する第１補償データを出力する。

ルックアップテーブル部２３５は、第１極性（＋）を有する第１補償データが保存されたルックアップテーブルと、第２極性（−）を有する第１補償データが保存されたルックアップテーブルとをそれぞれ含んでもよい。

データ駆動部２４０は、表示パネル５００の長辺１０１側に配置され、ゲート駆動部２５０は表示パネル５００の短辺１０３側に配置される。

本実施形態による表示装置の駆動方法は、前述の実施形態による表示装置の駆動方法（図４〜図７参照）と実質的に同一であるため、詳しい説明は省略する。但し、図７を参照すると、前述の実施形態において、ゲート信号のパルス幅は、１水平周期区間にそれぞれ対応したが、本実施形態においては、ゲート信号のパルス幅は１／２水平周期区間にそれぞれ対応する。したがって、１水平周期区間の間にＮ番目（Ｎは、自然数）及びＮ＋１番目ゲート配線に電気的に接続される画素行の画素にデータ電圧が充電されることができる。

図１０は、本発明のさらに他の実施形態による表示パネルの平面図である。

図２及び図１０を参照すると、表示パネル７００は図２に示す表示パネル１００の配線構造と実質的に同一配線構造を有するが、Ｎ＋１番目ゲート配線（ＧＬ_Ｎ＋１）に接続した第２画素Ｐ２の画素電極と第２画素Ｐ２に隣接する第１画素Ｐ１及び第３画素Ｐ３の画素電極間の離隔距離は互いに異なる。

具体的に、第１画素Ｐ１は、Ｎ番目ゲート配線ＧＬ_Ｎと第１データ配線ＤＬ１に接続された第１スイッチング素子ＴＲ１と第１スイッチング素子ＴＲ１に接続された第１画素電極７１０とを含む。第１画素Ｐ２は、Ｎ＋１番目ゲート配線ＧＬ_Ｎ＋１と第１データ配線ＤＬ１に接続された第２スイッチング素子ＴＲ２と第２スイッチング素子ＴＲ２に接続された第２画素電極７２０とを含む。第３画素Ｐ３は、Ｎ＋１番目ゲート配線ＧＬ_Ｎ＋１及び第２データ配線ＤＬ２に接続された第３スイッチング素子ＴＲ３と第３スイッチング素子ＴＲ３に接続された第３画素電極７３０とを含む。

第２画素電極７２０と第３画素電極７３０とは、第１離隔距離Ｌ１を有し、第１画素電極７１０と第２画素電極７２０とは、第１離隔距離Ｌ１より大きな第２離隔距離Ｌ２を有する。

第１画素Ｐ１には、Ｎ番目ゲート配線ＧＬ_Ｎにゲート信号が印加される間に、第１データ配線ＤＬ１から伝達された第１データ電圧が充電される。その後、Ｎ＋１番目ゲート配線ＧＬ_Ｎ＋１にゲート信号が印加されて、第１データ配線ＤＬ１から第２データ電圧が印加されると、第１画素電極７１０と第２画素電極７２０との間にはカップリングキャパシタンスＣ_ＰＰが発生し、カップリングキャパシタンスＣ_ＰＰによってキックバック電圧が発生する。キックバック電圧によって第１画素Ｐ１に充電された第１データ電圧は変化する。従って、第１画素電極７１０、第２画素電極７２０、及び第３画素電極７３０間の離隔距離を異ならせて画素電極間のカップリングキャパシタンスＣ_ＰＰを異ならせることにより、キックバック電圧偏差を除去することができる。

本実施形態の場合、表示パネル７００を駆動するパネル駆動部は前術の実施形態（図４〜図７参照）のキックバック電圧偏差を補償するためのキックバック補償部２３０を除去することができる。図１を参照して本実施形態の駆動方式を説明すると以下のようである。

タイミング制御部２１０は、外部から受信されたデジタル形態の画像信号を水平ライン単位でデータ駆動部２４０に提供する。データ駆動部２４０は、水平ライン単位のデータをアナログ形態のデータ電圧に変換して表示パネル７００に提供する。

ゲート駆動部２５０は、ゲートオン電圧ＶＯＮ及びゲートオフ電圧ＶＯＦＦを利用してゲート信号を生成して、表示パネル７００に提供する。データ駆動部２４０は表示パネル７００の短辺側に配置されるが、ゲート駆動部２５０は表示パネル７００の長辺側に配置される。

例えば、表示パネル７００の第１画素Ｐ１〜第３画素Ｐ３には、データ電圧が充電される。第１画素電極７１０及び第２画素電極７２０の離隔距離は相対的に大きいために、第１画素電極７１０及び第２画素電極７２０間のカップリングキャパシタンスＣ_ＰＰは相対的に小さい。一方、第２画素電極７２０及び第３画素電極７３０間の離隔距離は相対的に小さいため、第２画素電極７２０及び第３画素電極７３０間のカップリングキャパシタンスＣ_ＰＰは相対的に大きい。従って、第１画素Ｐ１〜第３画素Ｐ３間のキックバック電圧偏差を除去することができる。

本実施形態において説明した表示パネル７００は、前述の実施形態（図２及び図８に図示）に適用された表示パネルの配線構造と実質的に同一配線構造を有する場合に対して画素電極間の離隔距離を異ならせることを説明した。また、図示はしていないが、前述の実施形態（図９に図示）に適用された表示パネルの配線構造と実質的に同一配線構造を有する場合についても、画素電極間の離隔距離を異ならせることにより、キックバック電圧偏差を補償することができる。

以上、図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

本発明の実施形態によると、互いに隣接し、互いに異なるゲート配線に電気的に接続して駆動される第１画素及び第２画素間のキックバック電圧偏差を補償することによって残像及び縦縞模様を除去することができる。

１００、３００、５００、７００ 表示パネル
２００ パネル駆動部
２１０ タイミング制御部
２２０ 電圧発生部
２３０ キックバック補償部
２３１ メモリ
２３５ ルックアップデーブル部
２４０ データ駆動部
２５０ ゲート駆動部
７１０、７２０、７３０ 第１、第２、及び第３画素電極

Claims (11)

1. 複数のデータ配線と、複数のゲート配線と、Ｎ番目（Ｎは、自然数）のゲート配線に電気的に接続された第１画素列と、前記第１画素列に隣接し、Ｎ＋１番目のゲート配線に電気的に接続された第２画素列と、を含む表示パネルを駆動するパネル駆動方法であって、
   前記第１画素列及び第２画素列のそれぞれに印加される第１データ及び第２データを利用して、前記第１画素列と第２画素列との間のキックバック電圧偏差を補償するための前記第１画素列の補償データを生成し、
   前記第１画素列の補償データ及び前記第２画素列の第２データをアナログデータ電圧に変換して、対応するデータ配線に前記アナログデータ電圧を出力すること、
   を含むことを特徴とするパネル駆動方法。
2. 前記第１画素列の補償データを生成することは、
   前記第１画素列及び第２画素列にそれぞれ印加される前記第１データ及び第２データを保存し、
   前記第１データ及び第２データに対応して前記補償データがマッピングされたルックアップデーブルを利用して前記補償データを生成すること、を含むことを特徴とする請求項１に記載のパネル駆動方法。
3. 複数のデータ配線と、複数のゲート配線と、Ｎ番目（Ｎは、自然数）のゲート配線に電気的に接続された第１画素列と、前記第１画素列に隣接し、Ｎ＋１番目のゲート配線に電気的に接続された第２画素列と、を含む表示パネルと、
   前記第１及び第２画素列のそれぞれに印加される第１及び第２データを利用して前記第１画素列と第２画素列との間のキックバック電圧偏差を補償するための前記第１画素列の補償データを生成するキックバック補償部と、
   前記第１画素列の補償データ及び前記第２画素列の第２データをアナログデータ電圧に変換して、対応するデータ配線に前記アナログデータ電圧を出力するデータ駆動部と、
   ゲート信号を前記ゲート配線に出力するゲート駆動部と、
   を含むことを特徴とする表示装置。
4. 前記キックバック補償部は、
   前記第１画素列及び第２画素列のそれぞれに印加される前記第１データ及び第２データを保存するメモリと、
   前記第１データ及び第２データに対応して前記補償データがマッピングされたルックアップデーブルを利用して前記第１画素列の補償データを生成するルックアップテーブル部と、を含むことを特徴とする請求項３に記載の表示装置。
5. 前記ゲート駆動部は、前記Ｎ番目及びＮ＋１番目ゲート配線のそれぞれに１水平周期区間に対応するパルス幅を有するゲート信号を提供することを特徴とする請求項４に記載の表示装置。
6. 前記ルックアップテーブル部は、
   第１極性のデータに対応して第１極性の前記補償データがマッピングされた第１ルックアップテーブルと、
   前記第１極性の位相が反転された第２極性のデータに対応して第２極性の前記補償データがマッピングされた第２ルックアップテーブルと、を含むことを特徴とする請求項５に記載の表示装置。
7. 前記第１データ及び第２データは、同一の極性のデータであることを特徴とする請求項６に記載の表示装置。
8. 前記Ｎ番目及び前記Ｎ＋１番目のゲート配線は、互いに接続された一対のサブ配線からなることを特徴とする請求項３に記載の表示装置。
9. 前記第１画素列は、前記Ｎ番目ゲート配線の一対のサブ配線の間に配置されることを特徴とする請求項８に記載の表示装置。
10. 前記第２画素列は、前記Ｎ＋１番目ゲート配線の一側に配置されることを特徴とする請求項９に記載の表示装置。
11. 前記データ配線は前記表示パネルの長辺方向に延長され、前記ゲート配線は前記表示パネルの短辺方向に延長されることを特徴とする請求項３に記載の表示装置。

Images