JP2010123981A - Method of manufacturing semiconductor device, and semiconductor device - Google Patents

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Toshiyuki Oishi
敏之 大石
Masao Nishida
征男 西田
Hirokazu Sayama
弘和 佐山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can have a shallow source-drain region formed while preventing a conductor layer from reaching a deep part in a substrate, and is suitable for microfabrication; and to provide a method of manufacturing the same. <P>SOLUTION: After an extension 5 is formed in an upper surface of a silicon substrate 1, a silicon oxide film 30 is deposited over the entire surface, a silicon nitride film 31 and a silicon oxide film 32 are deposited on the silicon oxide film 30 and on the silicon nitride film 31, respectively, and the silicon oxide film 32, silicon nitride film 31, and silicon oxide film 30 are etched in this order to form a sidewall 36. An impurity region 13 is formed, and the silicon oxide films are subjected to silicon growth under selective conditions to form silicon growth layers 15, 16, and 37. After cobalt 17 is deposited over the entire surface, a heat treatment is carried out to form cobalt silicide. Then cobalt 17 which do not react is removed. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は、半導体装置及びその製造方法に関し、特に、サリサイド構造を有するＭＯＳＦＥＴの構造及びその製造方法に関する。また、この発明は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a MOSFET having a salicide structure and a manufacturing method thereof. The present invention also relates to a semiconductor device in which a plurality of types of semiconductor elements having different uses are formed in one wafer and a method for manufacturing the same.

従来技術１．
図４６〜図５２は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、サリサイド構造を有するＭＯＳＦＥＴの製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内に不純物領域（以下「エクステンション」と表記する）１０５を形成する（図４６）。 Prior art
46 to 52 are sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps. In particular, the steps for manufacturing a MOSFET having a salicide structure are shown in order. First, after forming an element isolation insulating film 102 made of a silicon oxide film in an element isolation region of the silicon substrate 101, ion implantation for forming wells, channels (not shown) and the like is performed, and then the upper surface of the silicon substrate 101 is formed. A gate oxide film 103 made of a silicon oxide film and a gate electrode 104 made of polysilicon are selectively formed thereon. Thereafter, ion implantation is performed to form an impurity region (hereinafter referred to as “extension”) 105 in the upper surface of the silicon substrate 101 (FIG. 46).

次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積した後、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図４７）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、ゲート電極１０４の側壁部に、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０を形成する（図４８）。   Next, after a silicon oxide film 106 is deposited on the entire surface by, eg, CVD, a silicon nitride film 107 is deposited on the silicon oxide film 106 (FIG. 47). Next, the silicon nitride film 107 and the silicon oxide film 106 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 101 to expose the upper surface of the silicon substrate 101. As a result, a sidewall 110 composed of the silicon oxide film 108 and the silicon nitride film 109 is formed on the sidewall portion of the gate electrode 104 (FIG. 48).

次に、ゲート電極１０４及びサイドウォール１１０をマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図４９）。   Next, ion implantation is performed using the gate electrode 104 and the sidewall 110 as a mask to form an impurity region 111 in the exposed upper surface of the silicon substrate 101. As a result, a source / drain region 112 including the extension 105 and the impurity region 111 is formed in the upper surface of the silicon substrate 101 (FIG. 49).

次に、シリコン酸化膜及びシリコン窒化膜に対して選択性を有する条件下でシリコンの成長を行い（これは、シリコン酸化膜上及びシリコン窒化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下での結晶成長を意味する。）、ゲート電極１０４の上面上にシリコン成長層１１３を形成するとともに、不純物領域１１１が形成されている部分のシリコン基板１０１の上面上にシリコン成長層１１４を形成する（図５０）。   Next, silicon is grown under conditions having selectivity with respect to the silicon oxide film and the silicon nitride film (this is because silicon does not grow on the silicon oxide film and the silicon nitride film and on other regions). Means crystal growth under the condition that silicon grows.) On the upper surface of the silicon substrate 101, the silicon growth layer 113 is formed on the upper surface of the gate electrode 104 and the impurity region 111 is formed. Then, a silicon growth layer 114 is formed (FIG. 50).

次に、例えばＣＶＤ法によりコバルト１１５を全面に堆積した後（図５１）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１１５とシリコン成長層１１３，１１４とが反応し、コバルトシリサイド１１６，１１７が形成される。その後、未反応のコバルト１１５を除去する（図５２）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, after depositing cobalt 115 on the entire surface by, eg, CVD (FIG. 51), heat treatment is performed in an inert gas atmosphere such as nitrogen or argon. As a result, cobalt 115 and silicon growth layers 113 and 114 react to form cobalt silicide 116 and 117. Thereafter, unreacted cobalt 115 is removed (FIG. 52). Through the above steps, a MOSFET having a salicide structure is manufactured. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

従来技術２．
図５３〜図５７は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内にエクステンション１０５を形成する（図５３）。 Prior art 2.
53 to 57 are sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps. In particular, the manufacturing steps of a semiconductor device in which a plurality of types of semiconductor elements having different uses are formed in one wafer are shown in order. First, after forming an element isolation insulating film 102 made of a silicon oxide film in an element isolation region of the silicon substrate 101, ion implantation for forming wells, channels (not shown) and the like is performed, and then the upper surface of the silicon substrate 101 is formed. A gate oxide film 103 made of a silicon oxide film and a gate electrode 104 made of polysilicon are selectively formed thereon. Thereafter, ion implantation is performed to form an extension 105 in the upper surface of the silicon substrate 101 (FIG. 53).

次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積する（図５４）。その後、例えばＣＶＤ法により、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図５５）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、シリコン基板１０１のＤＲＡＭ部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ａがゲート電極１０４の側壁部に形成され、一方、シリコン基板１０１のロジック部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ｂがゲート電極１０４の側壁部に形成される（図５６）。   Next, a silicon oxide film 106 is deposited on the entire surface by, eg, CVD (FIG. 54). Thereafter, a silicon nitride film 107 is deposited on the silicon oxide film 106 by, eg, CVD (FIG. 55). Next, the silicon nitride film 107 and the silicon oxide film 106 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 101 to expose the upper surface of the silicon substrate 101. Thereby, in the DRAM portion of the silicon substrate 101, a sidewall 110a composed of the silicon oxide film 108 and the silicon nitride film 109 is formed on the side wall portion of the gate electrode 104, while in the logic portion of the silicon substrate 101, silicon oxide is formed. A sidewall 110b made of the film 108 and the silicon nitride film 109 is formed on the sidewall of the gate electrode 104 (FIG. 56).

次に、ゲート電極１０４及びサイドウォール１１０ａ，１１０ｂをマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図５７）。以上の工程により、シリコン基板１０１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, ion implantation is performed using the gate electrode 104 and the sidewalls 110a and 110b as a mask to form an impurity region 111 in the exposed upper surface of the silicon substrate 101. As a result, a source / drain region 112 including the extension 105 and the impurity region 111 is formed in the upper surface of the silicon substrate 101 (FIG. 57). Through the above steps, a DRAM MOSFET is formed in the DRAM portion of the silicon substrate 101 and a logic MOSFET is formed in the logic portion. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

従来技術１に関する問題点．
ＭＯＳＦＥＴの動作の高速化や高周波特性の向上を図るためには、ゲート抵抗やソース・ドレイン抵抗を低減することも重要である。図５２に示したＭＯＳＦＥＴのように、ゲート電極１０４上にコバルトシリサイド１１６等の導電層を形成することによってゲート抵抗は低減されるが、コバルトシリサイド１１６の幅を広げることができれば、ゲート抵抗をさらに低減することが可能となる。 Problems related to prior art 1.
In order to speed up the operation of the MOSFET and improve the high frequency characteristics, it is also important to reduce the gate resistance and the source / drain resistance. As in the MOSFET shown in FIG. 52, the gate resistance is reduced by forming a conductive layer such as cobalt silicide 116 on the gate electrode 104. However, if the width of the cobalt silicide 116 can be increased, the gate resistance can be further increased. It becomes possible to reduce.

しかし、図５２に示したように、従来のＭＯＳＦＥＴにおいてはコバルトシリサイド１１６の幅はゲート長にほぼ等しいため、コバルトシリサイド１１６の幅を広げるためにはゲート長を広げる必要がある。ところが、ゲート長を広げるためにゲート電極１０４の幅を大きくすると、これに伴ってソース−ドレイン間の距離も大きくなる。その結果、チャネル抵抗が増大してＭＯＳＦＥＴの駆動電流が減少し、却って、ＭＯＳＦＥＴの動作速度や高周波特性が低下するばかりでなく、デバイスの微細化の要求にも反することになるという問題点があった。   However, as shown in FIG. 52, in the conventional MOSFET, the width of the cobalt silicide 116 is substantially equal to the gate length, so that it is necessary to increase the gate length in order to increase the width of the cobalt silicide 116. However, when the width of the gate electrode 104 is increased in order to increase the gate length, the distance between the source and the drain increases accordingly. As a result, the channel resistance increases and the MOSFET drive current decreases. On the other hand, not only the MOSFET operating speed and high-frequency characteristics are degraded, but also the device miniaturization requirements are violated. It was.

また、図５８，５９は、それぞれ図５０のＡ部分及びＢ部分を拡大して示す断面図である。上述したように、シリコン成長層１１４は、シリコン基板１０１の上面上にシリコンを成長させることによって形成される。このとき、特定の面方位が成長速度に影響を及ぼすため、シリコン成長層１１４の端部にはファセットが現れる。図５８には、シリコン成長層１１４のサイドウォール１１０側の端部に現れるファセット１２０ａを、図５９には、シリコン成長層１１４の素子分離絶縁膜１０２側の端部に現れるファセット１２０ｂをそれぞれ示した。なお、図５９にはシリコン酸化膜１０６ａが示されているが、これは、サイドウォール１１０を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜１０２上に堆積されたシリコン酸化膜１０６が素子分離絶縁膜１０２の側壁部に残ったものである。   FIGS. 58 and 59 are cross-sectional views showing enlarged portions A and B of FIG. 50, respectively. As described above, the silicon growth layer 114 is formed by growing silicon on the upper surface of the silicon substrate 101. At this time, since a specific plane orientation affects the growth rate, a facet appears at the end of the silicon growth layer 114. 58 shows a facet 120a that appears at the end of the silicon growth layer 114 on the side wall 110 side, and FIG. 59 shows a facet 120b that appears at the end of the silicon growth layer 114 on the element isolation insulating film 102 side. . Note that FIG. 59 shows a silicon oxide film 106 a, which is a silicon oxide film deposited on the element isolation insulating film 102 during anisotropic dry etching when forming the sidewall 110. 106 remains on the side wall of the element isolation insulating film 102.

このファセット１２０ａ，１２０ｂの存在により、シリコン成長層１１４の端部の膜厚は、中央部の膜厚よりも薄くなる。シリコン成長層１１４をシリサイド化してコバルトシリサイド１１７を形成する場合、シリサイド化は、シリコン成長層１１４とコバルト１１５との界面、即ちシリコン成長層１１４の上面から深さ方向に次第に進行する。従って、シリコン成長層１１４の膜厚が薄い端部においては、膜厚が厚い中央部と比較すると、コバルトシリサイド１１７はシリコン基板１０１の内部深くにまで形成されることになる。そのため、シリコン基板１０１の内部深くに形成されたコバルトシリサイド１１７がソース・ドレイン領域１１２を突き抜けないようにするためには、ソース・ドレイン領域１１２を予め深く形成しておく必要がある。このような事情により、従来のＭＯＳＦＥＴの製造方法においては、ソース・ドレイン領域１１２をあまり浅く形成することができず、デバイスの微細化が困難であるという問題点もあった。   Due to the presence of the facets 120a and 120b, the thickness of the end portion of the silicon growth layer 114 is thinner than the thickness of the central portion. When the silicon growth layer 114 is silicided to form the cobalt silicide 117, the silicidation gradually proceeds in the depth direction from the interface between the silicon growth layer 114 and the cobalt 115, that is, from the upper surface of the silicon growth layer 114. Accordingly, the cobalt silicide 117 is formed deep inside the silicon substrate 101 at the end portion where the thickness of the silicon growth layer 114 is thin as compared with the thick central portion. Therefore, in order to prevent the cobalt silicide 117 formed deep inside the silicon substrate 101 from penetrating the source / drain region 112, the source / drain region 112 needs to be deeply formed in advance. Under such circumstances, the conventional MOSFET manufacturing method has a problem that the source / drain regions 112 cannot be formed so shallow and it is difficult to miniaturize the device.

従来技術２に関する問題点．
図５７に示したように、シリコン基板１０１には、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとが混載して形成されている。ところで、ＤＲＡＭ用ＭＯＳＦＥＴには安定した電気的特性が要求されるため、ソース領域及びドレイン領域を確実に形成するためには、プロセスのばらつきを考慮して不純物領域１１１同士の間の距離はある程度離れていることが望ましい。一方、ロジック用ＭＯＳＦＥＴには高駆動能力が要求されるため、ソース及びドレインの各抵抗値を下げるためには、不純物領域１１１同士の間の距離はできるだけ短い方が望ましい。このように、ＭＯＳＦＥＴに要求される性能がＤＲＡＭ用とロジック用とでは異なることに起因して、不純物領域１１１同士の間の距離を各ＭＯＳＦＥＴに関して個別に設定することができれば望ましい。 Problems related to prior art 2.
As shown in FIG. 57, on the silicon substrate 101, a DRAM MOSFET and a logic MOSFET are mixedly formed. By the way, since stable electrical characteristics are required for the DRAM MOSFET, the distance between the impurity regions 111 is separated to some extent in consideration of process variations in order to reliably form the source region and the drain region. It is desirable that On the other hand, since the logic MOSFET is required to have a high driving capability, it is desirable that the distance between the impurity regions 111 be as short as possible in order to reduce the resistance values of the source and drain. Thus, it is desirable that the distance between the impurity regions 111 can be individually set for each MOSFET because the performance required for the MOSFET is different for DRAM and logic.

しかし、図５７に示したように、従来の半導体装置の製造方法では、ＤＲＡＭ部のサイドウォール１１０ａの幅と、ロジック部のサイドウォール１１０ｂの幅とは互いに等しい。このため、その後のイオン注入により形成されるソース部の不純物領域１１１とドレイン部の不純物領域１１１との間の距離は、ＤＲＡＭ部及びロジック部において同一となり、この要求に応えられないという問題点があった。   However, as shown in FIG. 57, in the conventional method of manufacturing a semiconductor device, the width of the sidewall 110a of the DRAM portion is equal to the width of the sidewall 110b of the logic portion. For this reason, the distance between the impurity region 111 of the source portion and the impurity region 111 of the drain portion formed by subsequent ion implantation is the same in the DRAM portion and the logic portion, and this requirement cannot be met. there were.

本発明はこれらの問題点を解決するために成されたものであり、第１に、サリサイド構造を有するＭＯＳＦＥＴに関して、ゲート長を広げることなく、ゲート電極上に形成された導電層の幅を広げることにより、ゲート抵抗をさらに低減し得る半導体装置及びその製造方法を得ること、及び、基板のソース・ドレイン領域に形成される導電層が基板の内部深くにまで達することを回避することにより、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得ることを目的とする。また、第２に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成される半導体装置に関して、要求される性能に応じてソース部の不純物領域とドレイン部の不純物領域との間の距離を個別に設定し得る半導体装置及びその製造方法を得ることを目的とする。   The present invention has been made to solve these problems. First, with respect to a MOSFET having a salicide structure, the width of the conductive layer formed on the gate electrode is increased without increasing the gate length. Thus, it is possible to obtain a semiconductor device capable of further reducing the gate resistance and a manufacturing method thereof, and to prevent the conductive layer formed in the source / drain region of the substrate from reaching deep inside the substrate. It is an object of the present invention to obtain a semiconductor device and a manufacturing method thereof that can form source / drain regions and are suitable for miniaturization. Second, regarding a semiconductor device in which a plurality of types of semiconductor elements having different uses are formed in one wafer, the distance between the impurity region in the source portion and the impurity region in the drain portion according to the required performance. An object of the present invention is to obtain a semiconductor device and a method for manufacturing the semiconductor device.

本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。   According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: forming a stacked structure of a gate insulating film and a gate electrode on an upper surface of a silicon substrate; and forming the stacked structure, After the step of forming a silicon nitride film to cover and the step of forming the silicon nitride film, silicon is grown on the upper surface of the silicon substrate and on the exposed surface of the silicon nitride film, Forming a silicon growth layer so that the silicon grown on the exposed surface and the silicon grown on the upper surface of the silicon substrate are in contact with each other.

また本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a stacked structure of a gate insulating film and a gate electrode on an upper surface of a silicon substrate; and forming the stacked structure; Forming a first silicon oxide film so as to cover the surface, forming a silicon nitride film on the first silicon oxide film, and forming a second silicon oxide film on the silicon nitride film And after the second silicon oxide film is formed, the first silicon oxide film, the silicon nitride film and the second silicon nitride film are etched so that the silicon nitride film is formed near the upper surface of the silicon substrate. After the step of forming the sidewall so as to be exposed and the step of forming the sidewall, silicon is exposed on the upper surface of the silicon substrate and the exposed surface of the silicon nitride film. And forming a silicon growth layer so that the silicon grown on the exposed surface of the silicon nitride film and the silicon grown on the upper surface of the silicon substrate are in contact with each other. Features.

本発明の半導体装置は、シリコン基板と、前記シリコン基板の上面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有することを特徴とする。   The semiconductor device of the present invention includes a silicon substrate, a gate insulating film disposed on the upper surface of the silicon substrate, a gate electrode disposed on the gate insulating film, a side surface of the gate electrode, and an upper surface of the silicon substrate. A silicon nitride film disposed along the upper surface of the silicon substrate and a side surface of the silicon nitride film, and a portion on the upper surface of the silicon substrate and a portion on the side surface of the silicon nitride film are in contact with each other And a silicon growth layer.

本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うようにシリコン窒化膜が形成される。シリコン窒化膜の形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上に成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。   According to the method for manufacturing a semiconductor device of the present invention, a stacked structure of a gate insulating film and a gate electrode is formed on the upper surface of a silicon substrate. After forming the laminated structure, a silicon nitride film is formed so as to cover the upper surface of the silicon substrate and the laminated structure. After the formation of the silicon nitride film, silicon is grown on the upper surface of the silicon substrate and on the exposed surface of the silicon nitride film, and the silicon grown on the exposed surface of the silicon nitride film and the silicon grown on the upper surface of the silicon substrate; A silicon growth layer is formed so as to be in contact with each other. As a result, the occurrence of facets can be avoided.

また本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うように第１のシリコン酸化膜が形成され、第１のシリコン酸化膜上にシリコン窒化膜が形成され、シリコン窒化膜上に第２のシリコン酸化膜が形成される。第２のシリコン酸化膜の形成後、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン窒化膜がエッチングされて、シリコン基板の上面付近でシリコン窒化膜が露出するようにサイドウォールが形成される。サイドウォールの形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上とに成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。   According to the method for manufacturing a semiconductor device of the present invention, a stacked structure of a gate insulating film and a gate electrode is formed on the upper surface of a silicon substrate. After the stacked structure is formed, a first silicon oxide film is formed so as to cover the upper surface of the silicon substrate and the stacked structure, a silicon nitride film is formed on the first silicon oxide film, and a second silicon oxide film is formed on the silicon nitride film. A silicon oxide film is formed. After forming the second silicon oxide film, the first silicon oxide film, the silicon nitride film, and the second silicon nitride film are etched to form a sidewall so that the silicon nitride film is exposed near the upper surface of the silicon substrate. Is done. After the formation of the sidewall, silicon is grown on the upper surface of the silicon substrate and on the exposed surface of the silicon nitride film, and the silicon grown on the exposed surface of the silicon nitride film and the silicon grown on the upper surface of the silicon substrate A silicon growth layer is formed so as to be in contact with each other. As a result, the occurrence of facets can be avoided.

本発明の半導体装置によれば、半導体装置は、シリコン基板と、シリコン基板の上面上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ゲート電極の側面およびシリコン基板の上面に沿って配置されたシリコン窒化膜と、シリコン基板の上面上およびシリコン窒化膜の側面上に配置され、シリコン基板の上面上の部分とシリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する。これによって、ファセットの発生を回避することができる。   According to the semiconductor device of the present invention, the semiconductor device includes a silicon substrate, a gate insulating film disposed on the upper surface of the silicon substrate, a gate electrode disposed on the gate insulating film, a side surface of the gate electrode, and the silicon substrate. The silicon nitride film disposed along the upper surface of the silicon substrate, the silicon nitride film disposed on the upper surface of the silicon substrate and the side surface of the silicon nitride film, and a portion on the upper surface of the silicon substrate and a portion on the side surface of the silicon nitride film are in contact And a silicon growth layer. As a result, the occurrence of facets can be avoided.

本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 図７のＡ部分を拡大して示す断面図である。It is sectional drawing which expands and shows the A section of FIG. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 図７のＢ部分を拡大して示す断面図である。It is sectional drawing which expands and shows the B section of FIG. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention in process order. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention in order of a process. 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 5 of this invention in order of a process. 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 5 of this invention in order of a process. 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 5 of this invention in order of a process. 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 5 of this invention in order of a process. 本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 5 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 6 of this invention in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the conventional semiconductor device in order of a process. 図５０のＡ部分を拡大して示す断面図である。It is sectional drawing which expands and shows the A section of FIG. 図５０のＢ部分を拡大して示す断面図である。It is sectional drawing which expands and shows the B section of FIG.

実施の形態１．
図１〜図９は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜又はシリコン酸窒化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４がこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４は例えばポリシリコンから成る。また、ゲート電極４の幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４をマスクとしてイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図１）。 Embodiment 1 FIG.
1 to 9 are cross-sectional views showing the method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps. First, after forming an element isolation insulating film 2 made of a silicon oxide film or a silicon oxynitride film in the element isolation region of the silicon substrate 1, ion implantation is performed to form a well, a channel (not shown), and the like. On the upper surface of the silicon substrate 1, a laminated structure in which the gate oxide film 3 and the gate electrode 4 are laminated in this order is selectively formed. Here, the gate oxide film 3 is made of, for example, a silicon oxide film, and the gate electrode 4 is made of, for example, polysilicon. The width of the gate electrode 4 (substantially equal to the gate length) is about 0.1 μm. Thereafter, ions are implanted using the gate electrode 4 as a mask to form extensions 5 in the upper surface of the silicon substrate 1 (FIG. 1).

次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。但し、後述するシリコン成長層１５，１６を０．１μｍ程度の膜厚に形成する場合は、シリコン酸化膜６は最大０．０５μｍ程度の膜厚に形成することができる。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。   Next, after a silicon oxide film 6 is deposited on the entire surface by, eg, CVD, a silicon nitride film 7 is deposited on the silicon oxide film 6 (FIG. 2). The silicon oxide film 6 is a base oxide film for preventing the silicon nitride film 7 and the silicon substrate 1 from coming into contact with each other, and may have a film thickness of about 0.01 μm. However, when the silicon growth layers 15 and 16 described later are formed to a thickness of about 0.1 μm, the silicon oxide film 6 can be formed to a thickness of about 0.05 μm at the maximum. The silicon nitride film 7 may be deposited to a thickness of about 0.05 μm.

次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４の側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図３）。   Next, the silicon nitride film 7 and the silicon oxide film 6 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1 to expose the upper surface of the silicon substrate 1. At this time, the silicon nitride film 9 and the silicon oxide film 8 remain on the side wall of the gate electrode 4 (FIG. 3).

次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図４）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜１０をエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２が形成される（図５）。   Next, a silicon oxide film 10 having a thickness of about 0.05 μm is deposited on the entire surface by, eg, CVD (FIG. 4). Next, the silicon oxide film 10 is etched by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1 to expose the upper surface of the silicon substrate 1. As a result, a sidewall 12 composed of the silicon oxide films 8 and 11 and the silicon nitride film 9 is formed on the sidewall portion of the gate electrode 4 (FIG. 5).

次に、ゲート電極４及びサイドウォール１２をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図６）。   Next, ion implantation is performed using the gate electrode 4 and the sidewall 12 as a mask to form an impurity region 13 in the exposed upper surface of the silicon substrate 1. As a result, a source / drain region 14 including the extension 5 and the impurity region 13 is formed in the upper surface of the silicon substrate 1 (FIG. 6).

次に、シリコン酸化膜に対して選択性を有する条件下で、シリコンの成長を行う。これは、シリコン酸化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下でのシリコン成長を意味する。この条件としては、例えば、ジシランガスを用いて、流量０．１〜２sccm、温度５５０〜７００℃、圧力１×１０-5〜１×１０-4Torr等の条件が考えられる。ここで、従来技術ではシリコン窒化膜に対しても選択性を有する条件下でシリコン成長を行ったが、シリコン窒化膜に対して選択性を持たせるためには塩素ガス等を使用する必要がある。従って、シリコン窒化膜に対しては選択性を持たせない本実施の形態１に係るプロセスの方が従来技術よりも簡便である。 Next, silicon is grown under conditions having selectivity for the silicon oxide film. This means that silicon grows under conditions where silicon does not grow on the silicon oxide film and silicon grows on other regions. As this condition, for example, using disilane gas, a flow rate of 0.1 to 2 sccm, a temperature of 550 to 700 ° C., a pressure of 1 × 10 −5 to 1 × 10 −4 Torr, etc. can be considered. Here, in the prior art, silicon is grown under conditions that are selective to the silicon nitride film, but chlorine gas or the like must be used to provide selectivity to the silicon nitride film. . Therefore, the process according to the first embodiment which does not have selectivity for the silicon nitride film is simpler than the prior art.

これにより、シリコン窒化膜９の上面上、ゲート電極４の上面上、及び不純物領域１３が形成されている部分のシリコン基板１の上面上に、それぞれシリコンが成長する（図７）。ところで、図７に示すように、シリコン窒化膜９の上面とゲート電極４の上面との間には、シリコン酸化膜８の上面が存在する。しかし、シリコンは、ゲート電極４の上面の法線方向のみならず、ゲート長方向（図７において、紙面の左右方向に相当する）にも成長する。このため、このゲート長方向へのシリコン成長によって、シリコン窒化膜９の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触する。その結果、シリコン窒化膜９の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上には、シリコン成長層１６が形成される。シリコン成長層１５，１６の膜厚は、０．１μｍ程度あれば十分である。なお、シリコン窒化膜９のゲート電極４と反対側の側面はシリコン酸化膜１１によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜１１は、シリコン成長層１５とシリコン成長層１６とが互いに接触するのを回避する機能を有する。   As a result, silicon grows on the upper surface of the silicon nitride film 9, the upper surface of the gate electrode 4, and the upper surface of the silicon substrate 1 where the impurity regions 13 are formed (FIG. 7). Incidentally, as shown in FIG. 7, the upper surface of the silicon oxide film 8 exists between the upper surface of the silicon nitride film 9 and the upper surface of the gate electrode 4. However, silicon grows not only in the normal direction of the upper surface of the gate electrode 4, but also in the gate length direction (corresponding to the left-right direction of the paper in FIG. 7). Therefore, the silicon grown on the upper surface of the silicon nitride film 9 and the silicon grown on the upper surface of the gate electrode 4 come into contact with each other by the silicon growth in the gate length direction. As a result, a silicon growth layer 15 extending from the upper surface of the silicon nitride film 9 to the upper surface of the gate electrode 4 can be formed. A silicon growth layer 16 is formed on the upper surface of the silicon substrate 1 where the impurity region 13 is formed. A film thickness of about 0.1 μm is sufficient for the silicon growth layers 15 and 16. Since the side surface of the silicon nitride film 9 opposite to the gate electrode 4 is covered with the silicon oxide film 11, silicon does not grow on this portion. That is, the silicon oxide film 11 has a function of avoiding the silicon growth layer 15 and the silicon growth layer 16 from contacting each other.

次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図８）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６とが反応し、コバルトシリサイド１８，１９が形成される。その後、コバルト１７とシリコン成長層１５，１６とが接触していない部分の未反応のコバルト１７を除去する（図９）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, after depositing cobalt 17 on the entire surface by, eg, CVD (FIG. 8), heat treatment is performed in an inert gas atmosphere such as nitrogen or argon. Thereby, the cobalt 17 and the silicon growth layers 15 and 16 react to form cobalt silicides 18 and 19. Thereafter, the unreacted cobalt 17 in the portion where the cobalt 17 and the silicon growth layers 15 and 16 are not in contact is removed (FIG. 9). Through the above steps, a MOSFET having a salicide structure is manufactured. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート電極４の上部に、ゲート電極４の幅Ｗ１よりも広い幅Ｗ２を有するコバルトシリサイド１８を形成することができる（図９）。ここで、コバルトシリサイド１８の抵抗値は、ゲート電極４の材質たるポリシリコンの抵抗値よりも十分小さいため、ゲート抵抗は、ほぼコバルトシリサイド１８の幅及び膜厚によって決定される。例えば、ゲート長Ｗ１が０．１μｍ、サイドウォール１２の幅が０．０５μｍ、シリコン酸化膜１１の幅が０．００５μｍ（シリコン酸化膜１１の上記機能上、この程度の膜厚で十分である）である場合、コバルトシリサイド１８の幅Ｗ２は約１．９０μｍとなり、Ｗ１よりも約０．０９μｍだけ長くなる。これにより、ゲート抵抗をほぼ半分に低減することができる。このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート長を広げることなくゲート抵抗を低減することが可能となる。   Thus, according to the manufacturing method of the semiconductor device according to the first embodiment, the cobalt silicide 18 having the width W2 wider than the width W1 of the gate electrode 4 can be formed on the gate electrode 4 (see FIG. 9). Here, since the resistance value of the cobalt silicide 18 is sufficiently smaller than the resistance value of polysilicon which is the material of the gate electrode 4, the gate resistance is substantially determined by the width and film thickness of the cobalt silicide 18. For example, the gate length W1 is 0.1 μm, the width of the sidewall 12 is 0.05 μm, and the width of the silicon oxide film 11 is 0.005 μm (this thickness is sufficient for the above function of the silicon oxide film 11). In this case, the width W2 of the cobalt silicide 18 is about 1.90 μm, which is longer than W1 by about 0.09 μm. Thereby, the gate resistance can be reduced to almost half. Thus, according to the manufacturing method of the semiconductor device according to the first embodiment, the gate resistance can be reduced without increasing the gate length.

なお、サイドウォール１２の構造に関して、サイドウォール１２の上面においてシリコン窒化膜９の上面が露出する部分と、ゲート電極４の上面との間に、シリコン酸化膜８の上面が露出する部分が必ずしも存在する必要はない。従って、サイドウォール１２の構造としては、その上面において、少なくとも、シリコン窒化膜９が露出する部分と、この部分よりも外側においてシリコン酸化膜１１が露出する部分とが存在すればよい。   Regarding the structure of the sidewall 12, there is not necessarily a portion where the upper surface of the silicon oxide film 8 is exposed between the portion where the upper surface of the silicon nitride film 9 is exposed on the upper surface of the sidewall 12 and the upper surface of the gate electrode 4. do not have to. Therefore, as the structure of the sidewall 12, it is sufficient that at least the portion where the silicon nitride film 9 is exposed and the portion where the silicon oxide film 11 is exposed outside this portion are present on the upper surface.

以下、本実施の形態１に係る半導体装置及びその製造方法の変形例について説明する。特に断らない限り、下記変形例は、後述する各実施の形態についても適用可能である。   Hereinafter, modifications of the semiconductor device and the manufacturing method thereof according to the first embodiment will be described. Unless otherwise specified, the following modifications can also be applied to each embodiment described later.

一般的にシリコン成長を行う場合、ポリシリコン上に成長させた場合はポリシリコンから成るシリコン成長層が形成され、単結晶シリコン上に成長させた場合は単結晶から成るシリコン成長層が形成される。従って、以上の説明によると、シリコン成長層１５はポリシリコンによって構成され、シリコン成長層１６は単結晶シリコンによって構成されることになる。しかし、シリコンであればその形態は問わず、単結晶シリコン、ポリシリコン、アモルファスシリコンのいずれであってもよい。さらに、以上の説明ではシリコン成長層１５，１６をシリサイド化することにより導電層としたが、シリコン成長層１５，１６を形成した後の工程において、シリコン成長層１５，１６に不純物をドーピングすることによって導電層を形成してもよい。   In general, when silicon is grown, a silicon growth layer made of polysilicon is formed when grown on polysilicon, and a silicon growth layer made of single crystal is formed when grown on single crystal silicon. . Therefore, according to the above description, the silicon growth layer 15 is made of polysilicon, and the silicon growth layer 16 is made of single crystal silicon. However, as long as it is silicon, any form of single crystal silicon, polysilicon, or amorphous silicon may be used. Further, in the above description, the silicon growth layers 15 and 16 are silicided to form conductive layers. However, in the process after the silicon growth layers 15 and 16 are formed, the silicon growth layers 15 and 16 are doped with impurities. A conductive layer may be formed by the above.

また、コバルトシリサイド１８，１９の代わりに、チタンシリサイド、ニッケルシリサイド、タングステンシリサイド等の他のシリサイドを形成してもよい。さらに、シリコン成長層１５，１６を形成してからこれをシリサイド化するという一連の工程の代わりに、モリブデンやタングステン等の金属を、シリコン酸化膜に対して選択性を有する条件下で成長させてもよい。この場合は、シリサイド化する工程を省略することができる。   Further, instead of the cobalt silicides 18 and 19, other silicides such as titanium silicide, nickel silicide, tungsten silicide and the like may be formed. Furthermore, instead of a series of steps of forming the silicon growth layers 15 and 16 and then siliciding them, a metal such as molybdenum or tungsten is grown under conditions having selectivity for the silicon oxide film. Also good. In this case, the silicidation step can be omitted.

また、シリコン成長層１５，１６は、ゲルマニウム、あるいはシリコンとゲルマニウムとの化合物であってもよい。   The silicon growth layers 15 and 16 may be germanium or a compound of silicon and germanium.

また、例えば図９に示したように、シリコン窒化膜９のゲート電極４と反対側の側面は、絶縁膜であるシリコン酸化膜１１によって覆われている。従って、シリコン窒化膜９の代わりに、シリコン窒化酸化膜等の他の絶縁膜、あるいは、ポリシリコン、ゲルマニウム、シリコンゲルマニウムの半導体や、上記各種シリサイド、金属等を形成した場合であっても、ゲートとソース・ドレインとのショートは起こらない。但し、後述する実施の形態２に関しては、シリコン窒化膜９の代わりにサリサイドや金属等の導電体を形成することはできない。   For example, as shown in FIG. 9, the side surface of the silicon nitride film 9 opposite to the gate electrode 4 is covered with a silicon oxide film 11 that is an insulating film. Therefore, even when another insulating film such as a silicon oxynitride film or a semiconductor of polysilicon, germanium, silicon germanium, the above various silicides, metals, or the like is formed instead of the silicon nitride film 9, the gate There is no short circuit between source and drain. However, in the second embodiment to be described later, a conductor such as salicide or metal cannot be formed in place of the silicon nitride film 9.

また、サイドウォール１２の上面構造に関して、シリコン窒化膜９の露出部分の上面と、シリコン酸化膜８，１１の各露出部分の上面とが必ずしも一致している必要はない。シリコン窒化膜９の露出部分の上面を上記各露出部分の上面よりも沈ませておくことにより、後に形成されるコバルトシリサイド１８の実効的な幅を広げることができ、ゲート抵抗をさらに低減することができる。   Further, regarding the upper surface structure of the sidewall 12, the upper surface of the exposed portion of the silicon nitride film 9 and the upper surfaces of the exposed portions of the silicon oxide films 8 and 11 do not necessarily have to coincide with each other. By sinking the upper surface of the exposed portion of the silicon nitride film 9 below the upper surface of each exposed portion, the effective width of the cobalt silicide 18 to be formed later can be increased, and the gate resistance is further reduced. Can do.

実施の形態２．
図１０は、図７のＡ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４側の端部に、ファセット２０ａが現れている。本実施の形態２では、このファセット２０ａの発生を回避し得る半導体装置の製造方法を提案する。 Embodiment 2. FIG.
FIG. 10 is an enlarged cross-sectional view of a portion A in FIG. A facet 20a appears at the end of the silicon growth layer 16 on the gate electrode 4 side. In the second embodiment, a method for manufacturing a semiconductor device capable of avoiding the generation of the facet 20a is proposed.

図１１〜図１６は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、例えばＣＶＤ法によりシリコン酸化膜３０を全面に堆積する。その後、例えばＣＶＤ法により、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積する（図１１）。   11-16 is sectional drawing which shows the manufacturing method of the semiconductor device based on Embodiment 2 of this invention in order of a process. First, after obtaining a structure similar to that shown in FIG. 1 by the same method as in the first embodiment, a silicon oxide film 30 is deposited on the entire surface by, eg, CVD. Thereafter, a silicon nitride film 31 is deposited on the silicon oxide film 30 and a silicon oxide film 32 is deposited on the silicon nitride film 31 by, eg, CVD (FIG. 11).

次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及びシリコン酸化膜３０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１２）。図１２に示すように、サイドウォール３６のゲート電極４と反対側の側面には、シリコン基板１の上面付近に、シリコン窒化膜３４の側面が露出する部分が存在する。また、サイドウォール３６の上面には、シリコン窒化膜３４の上面が露出する部分と、この部分よりもゲート電極４と反対側の領域においてシリコン酸化膜３５が露出する部分とが存在する。   Next, the silicon oxide film 32, the silicon nitride film 31, and the silicon oxide film 30 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1, and the upper surface of the silicon substrate 1 is etched. Exposed. As a result, a sidewall 36 composed of the silicon oxide films 33 and 35 and the silicon nitride film 34 is formed on the sidewall portion of the gate electrode 4 (FIG. 12). As shown in FIG. 12, the side surface of the side wall 36 opposite to the gate electrode 4 has a portion where the side surface of the silicon nitride film 34 is exposed near the upper surface of the silicon substrate 1. Further, on the upper surface of the sidewall 36, there are a portion where the upper surface of the silicon nitride film 34 is exposed and a portion where the silicon oxide film 35 is exposed in a region opposite to the gate electrode 4 from this portion.

次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図１３）。   Next, ion implantation is performed using the gate electrode 4 and the side wall 36 as a mask to form an impurity region 13 in the exposed upper surface of the silicon substrate 1. As a result, source / drain regions 14 including extensions 5 and impurity regions 13 are formed in the upper surface of the silicon substrate 1 (FIG. 13).

次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、及びサイドウォール３６の側面において露出するシリコン窒化膜３４の側面上に、それぞれシリコンが成長する（図１４）。ところで、図１４に示すように、シリコン窒化膜３４の上面とゲート電極４の上面との間には、シリコン酸化膜３３の上面が存在する。しかし、ゲート長方向へのシリコン成長によって、シリコン窒化膜３４の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触し、その結果、シリコン窒化膜３４の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上にはシリコン成長層１６が形成され、シリコン窒化膜３４の側面上にはシリコン成長層３７が形成される。そして、これらのシリコン成長層１６，３７は互いに接触している。なお、シリコン窒化膜３４のゲート電極４と反対側の側面はシリコン酸化膜３５によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜３５は、シリコン成長層１５とシリコン成長層１６，３７とが互いに接触するのを回避する機能を有する。   Next, as in the first embodiment, silicon is grown under conditions having selectivity for the silicon oxide film. Thereby, the side surface of the silicon nitride film 34 exposed on the upper surface of the silicon nitride film 34, on the upper surface of the gate electrode 4, on the upper surface of the silicon substrate 1 where the impurity region 13 is formed, and on the side surface of the side wall 36. Silicon grows on each of them (FIG. 14). Incidentally, as shown in FIG. 14, the upper surface of the silicon oxide film 33 exists between the upper surface of the silicon nitride film 34 and the upper surface of the gate electrode 4. However, the silicon grown on the upper surface of the silicon nitride film 34 and the silicon grown on the upper surface of the gate electrode 4 come into contact with each other due to the silicon growth in the gate length direction, and as a result, from the upper surface of the silicon nitride film 34 A silicon growth layer 15 extending on the upper surface of the gate electrode 4 can be formed. A silicon growth layer 16 is formed on the upper surface of the silicon substrate 1 where the impurity region 13 is formed, and a silicon growth layer 37 is formed on the side surface of the silicon nitride film 34. These silicon growth layers 16 and 37 are in contact with each other. Since the side surface of the silicon nitride film 34 opposite to the gate electrode 4 is covered with the silicon oxide film 35, silicon does not grow on this portion. That is, the silicon oxide film 35 has a function of preventing the silicon growth layer 15 and the silicon growth layers 16 and 37 from contacting each other.

次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図１５）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７とが反応し、コバルトシリサイド１８，３８が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７とが接触していない部分の未反応のコバルト１７を除去する（図１６）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, after depositing cobalt 17 on the entire surface by, eg, CVD (FIG. 15), heat treatment is performed in an inert gas atmosphere such as nitrogen or argon. Thereby, cobalt 17 reacts with silicon growth layers 15, 16, and 37, and cobalt silicides 18 and 38 are formed. Thereafter, the unreacted cobalt 17 in a portion where the cobalt 17 and the silicon growth layers 15, 16, and 37 are not in contact with each other is removed (FIG. 16). Through the above steps, a MOSFET having a salicide structure is manufactured. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

このように本実施の形態２に係る半導体装置の製造方法によれば、サイドウォール３６の側面に、シリコン窒化膜３４の側面が露出する部分が存在するため、シリコンを成長させることにより、この部分にもシリコン成長層３７が形成される。そして、このシリコン窒化膜３４の側面が露出する部分は、シリコン基板１の上面付近に形成されているため、シリコン成長層３７は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１０に示したファセット２０ａの発生を回避することができる。   As described above, according to the method of manufacturing a semiconductor device according to the second embodiment, the side surface of the side wall of the silicon nitride film 34 is exposed on the side surface of the side wall 36. Also, the silicon growth layer 37 is formed. Since the portion where the side surface of the silicon nitride film 34 is exposed is formed near the upper surface of the silicon substrate 1, the silicon growth layer 37 contacts the silicon growth layer 16 grown on the silicon substrate 1. Therefore, the occurrence of the facet 20a shown in FIG. 10 can be avoided.

実施の形態３．
図１７は、図７のＢ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４と反対側の端部に、ファセット２０ｂが現れている。なお、素子分離絶縁膜２の側壁部に形成されているシリコン酸化膜６ａは、図３に示したシリコン酸化膜８及びシリコン窒化膜９を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜２上に堆積されたシリコン酸化膜６が素子分離絶縁膜２の側壁部に残ったものである。本実施の形態３では、このファセット２０ｂの発生を回避し得る半導体装置の製造方法を提案する。 Embodiment 3 FIG.
FIG. 17 is an enlarged cross-sectional view of a portion B in FIG. A facet 20 b appears at the end of the silicon growth layer 16 opposite to the gate electrode 4. Note that the silicon oxide film 6a formed on the side wall portion of the element isolation insulating film 2 is formed when the anisotropic dry etching for forming the silicon oxide film 8 and the silicon nitride film 9 shown in FIG. The silicon oxide film 6 deposited on the isolation insulating film 2 remains on the side wall portion of the element isolation insulating film 2. In the third embodiment, a method of manufacturing a semiconductor device that can avoid the occurrence of the facet 20b is proposed.

図１８〜図２５は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。特に、上記実施の形態２に係る半導体装置の製造方法を基礎としており、以下、これとの相違点を中心に説明する。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、熱酸化法により、シリコン基板１の上面上と、ゲート電極４の側面及び上面上とに、熱酸化膜４０を形成する。その後、例えばＣＶＤ法により、熱酸化膜４０上にシリコン窒化膜３１を堆積し、さらに、シリコン窒化膜３１上にシリコン酸化膜３２を堆積する（図１８）。   18 to 25 are cross-sectional views showing the method of manufacturing the semiconductor device according to the third embodiment of the present invention in the order of steps. In particular, the method is based on the method for manufacturing the semiconductor device according to the second embodiment, and the difference from this will be mainly described below. First, after obtaining a structure similar to the structure shown in FIG. 1 by the same method as in the first embodiment, a thermal oxidation method is performed on the upper surface of the silicon substrate 1 and the side and upper surfaces of the gate electrode 4. A thermal oxide film 40 is formed. Thereafter, a silicon nitride film 31 is deposited on the thermal oxide film 40 by, eg, CVD, and further a silicon oxide film 32 is deposited on the silicon nitride film 31 (FIG. 18).

次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及び熱酸化膜４０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１９）。図２０は、図１９のＣ部分を拡大して示す断面図である。素子分離絶縁膜２の一部はシリコン基板１の上面よりも突出している。このため、素子分離絶縁膜２の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４を形成する際の異方性ドライエッチングの際に素子分離絶縁膜２の側壁部に残った、熱酸化膜３３ａ及びシリコン窒化膜３４ａが存在する。   Next, the silicon oxide film 32, the silicon nitride film 31, and the thermal oxide film 40 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1, and the upper surface of the silicon substrate 1 is etched. Exposed. As a result, a sidewall 36 composed of the silicon oxide films 33 and 35 and the silicon nitride film 34 is formed on the sidewall portion of the gate electrode 4 (FIG. 19). 20 is an enlarged cross-sectional view of a portion C in FIG. A part of the element isolation insulating film 2 protrudes from the upper surface of the silicon substrate 1. For this reason, the sidewall portions of the element isolation insulating film 2 remained on the sidewall portions of the element isolation insulating film 2 during anisotropic dry etching when forming the silicon oxide films 33 and 35 and the silicon nitride film 34. A thermal oxide film 33a and a silicon nitride film 34a exist.

次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図２１）。   Next, ion implantation is performed using the gate electrode 4 and the side wall 36 as a mask to form an impurity region 13 in the exposed upper surface of the silicon substrate 1. As a result, source / drain regions 14 including extensions 5 and impurity regions 13 are formed in the upper surface of the silicon substrate 1 (FIG. 21).

次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、サイドウォール３６の側面において露出するシリコン窒化膜３４の側面上、及び、素子分離絶縁膜２の側壁部に残ったシリコン窒化膜３４ａの表面上に、それぞれシリコンが成長する（図２２）。図２３は、図２２のＤ部分を拡大して示す断面図である。図２３に示すように、シリコン窒化膜３４ａの表面上に形成されたシリコン成長層４１は、シリコン基板１上に形成されたシリコン成長層１６に接触している。   Next, as in the first embodiment, silicon is grown under conditions having selectivity for the silicon oxide film. Thereby, on the upper surface of the silicon nitride film 34, on the upper surface of the gate electrode 4, on the upper surface of the silicon substrate 1 where the impurity region 13 is formed, on the side surface of the silicon nitride film 34 exposed on the side surface of the side wall 36. Then, silicon grows on the surface of the silicon nitride film 34a remaining on the side wall portion of the element isolation insulating film 2 (FIG. 22). FIG. 23 is an enlarged cross-sectional view of a portion D in FIG. As shown in FIG. 23, the silicon growth layer 41 formed on the surface of the silicon nitride film 34 a is in contact with the silicon growth layer 16 formed on the silicon substrate 1.

次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図２４）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７，４１とが反応し、コバルトシリサイド１８，４２が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７，４１とが接触していない部分の未反応のコバルト１７を除去する（図２５）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, after depositing cobalt 17 on the entire surface by, eg, CVD (FIG. 24), heat treatment is performed in an inert gas atmosphere such as nitrogen or argon. As a result, the cobalt 17 reacts with the silicon growth layers 15, 16, 37, and 41 to form cobalt silicides 18 and 42. Thereafter, the unreacted cobalt 17 in a portion where the cobalt 17 and the silicon growth layers 15, 16, 37, 41 are not in contact is removed (FIG. 25). Through the above steps, a MOSFET having a salicide structure is manufactured. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

なお、以上の説明では上記実施の形態２に係る半導体装置の製造方法を基礎として述べたが、上記実施の形態１に係る半導体装置の製造方法を基礎として、本実施の形態３に係る半導体装置の製造方法を実行することもできる。   In the above description, the semiconductor device manufacturing method according to the second embodiment is described as a basis. However, the semiconductor device according to the third embodiment is based on the semiconductor device manufacturing method according to the first embodiment. The manufacturing method can also be executed.

このように本実施の形態３に係る半導体装置の製造方法によれば、素子分離絶縁膜２の側壁部にシリコン窒化膜３４ａが存在するため、シリコンを成長させることにより、この部分にもシリコン成長層４１が形成される。そして、図２４に示したように、このシリコン成長層４１は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１７に示したファセット２０ｂの発生を回避することができる。   As described above, according to the method of manufacturing a semiconductor device according to the third embodiment, since the silicon nitride film 34a exists on the side wall portion of the element isolation insulating film 2, the silicon is grown on this portion by growing silicon. Layer 41 is formed. Then, as shown in FIG. 24, the silicon growth layer 41 contacts the silicon growth layer 16 grown on the silicon substrate 1. Therefore, the occurrence of the facet 20b shown in FIG. 17 can be avoided.

その結果、シリコン成長層１６，３７，４１の各上面と、シリコン基板１の上面との間の距離が長くなり、コバルトシリサイド４２はシリコン基板１の内部深くにまで達しないため、ソース・ドレイン領域１４を浅く形成することができ、半導体装置の微細化を図ることができる。   As a result, the distance between each upper surface of the silicon growth layers 16, 37, 41 and the upper surface of the silicon substrate 1 becomes long, and the cobalt silicide 42 does not reach deep inside the silicon substrate 1. 14 can be formed shallowly, and the semiconductor device can be miniaturized.

実施の形態４．
本実施の形態４は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造方法に関するものである。特に、シリコン基板のＤＲＡＭ部にＤＲＡＭ用ＭＯＳＦＥＴを、ロジック部にロジック用ＭＯＳＦＥＴをそれぞれ形成する場合を例にとり説明する。 Embodiment 4 FIG.
The fourth embodiment relates to a method of manufacturing a semiconductor device in which a plurality of types of semiconductor elements having different applications are formed in one wafer. In particular, a case where a DRAM MOSFET is formed in the DRAM portion of the silicon substrate and a logic MOSFET is formed in the logic portion will be described as an example.

図２６〜図３４は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入をシリコン基板１の全面に関して行う。その後、ＤＲＡＭ部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ａがこの順に積層された積層構造を選択的に形成するとともに、ロジック部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ｂがこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４ａ，４ｂは例えばポリシリコンから成る。また、ゲート電極４ａ，４ｂの幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４ａ，４ｂをマスクとして、シリコン基板１の全面に関してイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図２６）。   26 to 34 are sectional views showing the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention in the order of steps. First, after an element isolation insulating film 2 made of a silicon oxide film is formed in the element isolation region of the silicon substrate 1, ion implantation for forming wells, channels (not shown) and the like is performed on the entire surface of the silicon substrate 1. Thereafter, a stacked structure in which the gate oxide film 3 and the gate electrode 4a are stacked in this order is selectively formed on the upper surface of the silicon substrate 1 in the DRAM portion, and gate oxidation is performed on the upper surface of the silicon substrate 1 in the logic portion. A stacked structure in which the film 3 and the gate electrode 4b are stacked in this order is selectively formed. Here, the gate oxide film 3 is made of, for example, a silicon oxide film, and the gate electrodes 4a and 4b are made of, for example, polysilicon. The width of the gate electrodes 4a and 4b (approximately equal to the gate length) is about 0.1 μm. Thereafter, using the gate electrodes 4a and 4b as a mask, ion implantation is performed on the entire surface of the silicon substrate 1 to form extensions 5 in the upper surface of the silicon substrate 1 (FIG. 26).

次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後（図２７）、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２８）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。   Next, after a silicon oxide film 6 is deposited on the entire surface by, eg, CVD (FIG. 27), a silicon nitride film 7 is deposited on the silicon oxide film 6 (FIG. 28). The silicon oxide film 6 is a base oxide film for preventing the silicon nitride film 7 and the silicon substrate 1 from coming into contact with each other, and may have a film thickness of about 0.01 μm. The silicon nitride film 7 may be deposited to a thickness of about 0.05 μm.

次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４ａ，４ｂの各側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図２９）。   Next, the silicon nitride film 7 and the silicon oxide film 6 are etched in this order by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1 to expose the upper surface of the silicon substrate 1. At this time, the silicon nitride film 9 and the silicon oxide film 8 remain on the side walls of the gate electrodes 4a and 4b (FIG. 29).

次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図３０）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０をエッチングし、シリコン基板１の上面を露出する（図３１）。このとき、図３１に示すように、シリコン窒化膜９のゲート電極４ａ，４ｂと反対側の側壁部には、シリコン酸化膜１１が残る。   Next, a silicon oxide film 10 having a thickness of about 0.05 μm is deposited on the entire surface by, eg, CVD (FIG. 30). Next, the silicon nitride film 10 is etched by anisotropic dry etching with a high etching rate in the depth direction of the silicon substrate 1 to expose the upper surface of the silicon substrate 1 (FIG. 31). At this time, as shown in FIG. 31, the silicon oxide film 11 remains on the side wall portion of the silicon nitride film 9 opposite to the gate electrodes 4a and 4b.

次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０を形成する（図３２）。次に、レジスト５０によって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する。その後、レジスト５０を除去する（図３３）。図３３に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。   Next, a resist 50 is formed on the DRAM portion of the silicon substrate 1 by photolithography (FIG. 32). Next, the silicon oxide film 11 in the logic part that is not covered with the resist 50 is removed by, for example, hydrofluoric acid. Thereafter, the resist 50 is removed (FIG. 33). As shown in FIG. 33, sidewalls 12a made of silicon oxide films 8 and 11 and silicon nitride film 9 are formed on the sidewalls of the gate electrode 4a in the DRAM portion of the silicon substrate 1, while in the logic portion. A sidewall 12b made of the silicon oxide film 8 and the silicon nitride film 9 is formed on the side wall portion of the gate electrode 4b.

次に、ゲート電極４ａ，４ｂ、シリコン酸化膜８，１１、及びシリコン窒化膜９をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３４）。以上の工程により、シリコン基板１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, ion implantation is performed using the gate electrodes 4 a and 4 b, the silicon oxide films 8 and 11, and the silicon nitride film 9 as a mask to form an impurity region 13 in the exposed upper surface of the silicon substrate 1. As a result, source / drain regions 14 including extensions 5 and impurity regions 13 are formed in the upper surface of the silicon substrate 1 in the DRAM portion and the logic portion, respectively (FIG. 34). Through the above steps, a DRAM MOSFET is formed in the DRAM portion of the silicon substrate 1 and a logic MOSFET is formed in the logic portion. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

このように本実施の形態４に係る半導体装置の製造方法によれば、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅は、シリコン酸化膜８，１１の幅とシリコン窒化膜９の幅との合計となり、一方、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅は、シリコン酸化膜８の幅とシリコン窒化膜９の幅との合計となる。即ち、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで、サイドウォールの幅を異なる値に設定することができる。その結果、ソース部における不純物領域１３と、ドレイン部における不純物領域１３との間の距離を、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで異ならせることができる。従って、ＤＲＡＭ用ＭＯＳＦＥＴではこの距離を大きくすることで安定した電気的特性を得ることができ、一方、ロジック用ＭＯＳＦＥＴではこの距離を小さくすることで高駆動能力を得ることができる。   Thus, according to the method of manufacturing a semiconductor device according to the fourth embodiment, the width of the sidewall 12a of the DRAM MOSFET is the sum of the width of the silicon oxide films 8 and 11 and the width of the silicon nitride film 9, On the other hand, the width of the sidewall 12 b of the logic MOSFET is the sum of the width of the silicon oxide film 8 and the width of the silicon nitride film 9. That is, the width of the sidewall can be set to a different value between the DRAM MOSFET and the logic MOSFET. As a result, the distance between the impurity region 13 in the source part and the impurity region 13 in the drain part can be made different between the DRAM MOSFET and the logic MOSFET. Accordingly, a stable electrical characteristic can be obtained by increasing this distance in the DRAM MOSFET, while a high driving capability can be obtained by reducing this distance in the logic MOSFET.

実施の形態５．
本実施の形態５は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものである。 Embodiment 5 FIG.
The fifth embodiment relates to a combination of the semiconductor device manufacturing method according to the fourth embodiment and the semiconductor device manufacturing method according to the first embodiment.

図３５〜図３９は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３１に示す構造と同様の構造を得る。その後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６を形成する（図３５）。   35 to 39 are cross-sectional views showing the method of manufacturing the semiconductor device according to the fifth embodiment of the present invention in the order of steps. First, a structure similar to the structure shown in FIG. 31 is obtained by the same method as in the fourth embodiment. Thereafter, silicon growth layers 15 and 16 are formed by performing silicon growth under conditions having selectivity for the silicon oxide film as in the first embodiment (FIG. 35).

次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０ａを形成する（図３６）。次に、レジスト５０ａによって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する（図３７）。図３７に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。   Next, a resist 50a is formed on the DRAM portion of the silicon substrate 1 by photolithography (FIG. 36). Next, the silicon oxide film 11 in the logic part that is not covered with the resist 50a is removed by, for example, hydrofluoric acid (FIG. 37). As shown in FIG. 37, side walls 12a made of silicon oxide films 8 and 11 and silicon nitride film 9 are formed on the side walls of the gate electrode 4a in the DRAM portion of the silicon substrate 1, while in the logic portion. A sidewall 12b made of the silicon oxide film 8 and the silicon nitride film 9 is formed on the side wall portion of the gate electrode 4b.

次に、レジスト５０ａを除去した後、イオン注入を行い、シリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３８）。   Next, after removing the resist 50 a, ion implantation is performed to form an impurity region 13 in the upper surface of the silicon substrate 1. As a result, source / drain regions 14 including extensions 5 and impurity regions 13 are formed in the upper surface of the silicon substrate 1 in the DRAM portion and the logic portion, respectively (FIG. 38).

次に、例えばＣＶＤ法によりコバルト（図示しない）を全面に堆積した後、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルトを除去する（図３９）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, cobalt (not shown) is deposited on the entire surface by, eg, CVD, and then heat-treated in an inert gas atmosphere such as nitrogen or argon to form cobalt silicides 18 and 19. Thereafter, unreacted cobalt is removed (FIG. 39). Through the above-described steps, the salicide MOSFET DRAM and logic MOSFET are formed in the DRAM portion and logic portion of the silicon substrate 1, respectively. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

このように本実施の形態５に係る半導体装置の製造方法によれば、ゲート電極４ａ，４ｂ上にコバルトシリサイド１８をそれぞれ形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴの各ゲート抵抗をそれぞれ低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。   As described above, according to the method of manufacturing a semiconductor device according to the fifth embodiment, each of the gate resistances of the DRAM MOSFET and the logic MOSFET is reduced by forming the cobalt silicide 18 on the gate electrodes 4a and 4b. In addition, the width of the sidewall 12a of the DRAM MOSFET and the width of the sidewall 12b of the logic MOSFET can be individually set.

実施の形態６．
本実施の形態６は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものであり、特に、１つのシリコン基板１に形成されるＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴのうち、ＤＲＡＭ用ＭＯＳＦＥＴのみに上記実施の形態１に係る半導体装置の製造方法を適用するものである。 Embodiment 6 FIG.
The sixth embodiment relates to a combination of the method for manufacturing a semiconductor device according to the fourth embodiment and the method for manufacturing a semiconductor device according to the first embodiment, and in particular, on one silicon substrate 1. Of the formed DRAM MOSFET and logic MOSFET, the method for manufacturing the semiconductor device according to the first embodiment is applied only to the DRAM MOSFET.

図４０〜図４５は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３４に示す構造と同様の構造を得た後、例えばＣＶＤ法により、シリコン酸化膜５１を全面に堆積する（図４０）。   40 to 45 are cross-sectional views showing the method of manufacturing a semiconductor device according to the sixth embodiment of the present invention in the order of steps. First, after obtaining a structure similar to that shown in FIG. 34 by the same method as in the fourth embodiment, a silicon oxide film 51 is deposited on the entire surface by, eg, CVD (FIG. 40).

次に、写真製版法により、シリコン基板１のロジック部にレジスト５２を形成する（図４１）。次に、レジスト５２によって覆われていないＤＲＡＭ部のシリコン酸化膜５１を、例えばフッ酸等によって除去する（図４２）。次に、レジスト５２を除去した後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン基板１のＤＲＡＭ部において、シリコン成長層１５，１６を形成する（図４３）。   Next, a resist 52 is formed on the logic portion of the silicon substrate 1 by photolithography (FIG. 41). Next, the silicon oxide film 51 in the DRAM portion not covered with the resist 52 is removed by, for example, hydrofluoric acid (FIG. 42). Next, after removing the resist 52, the silicon growth layer 15 is formed in the DRAM portion of the silicon substrate 1 by performing silicon growth under the condition having selectivity for the silicon oxide film as in the first embodiment. , 16 are formed (FIG. 43).

次に、例えばＣＶＤ法により、コバルト１７を全面に堆積する（図４４）。次に、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルト１７を除去する。また、シリコン酸化膜５１を例えばフッ酸等によって除去する（図４５）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ、及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。   Next, cobalt 17 is deposited on the entire surface by, eg, CVD (FIG. 44). Next, heat treatment is performed in an inert gas atmosphere such as nitrogen or argon to form cobalt silicides 18 and 19. Thereafter, unreacted cobalt 17 is removed. Further, the silicon oxide film 51 is removed by, for example, hydrofluoric acid (FIG. 45). Through the above-described steps, the salicide structure DRAM MOSFET and the logic MOSFET are formed in the DRAM portion and the logic portion of the silicon substrate 1, respectively. Thereafter, the device is completed through processes such as an interlayer insulating film formation process and a wiring process.

このように本実施の形態６に係る半導体装置の製造方法によれば、ゲート電極４ａ上にコバルトシリサイド１８を形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴのゲート抵抗を低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。   As described above, according to the method of manufacturing a semiconductor device according to the sixth embodiment, the gate resistance of the DRAM MOSFET can be reduced by forming the cobalt silicide 18 on the gate electrode 4a, and the side of the DRAM MOSFET can be reduced. It is possible to individually set the width of the wall 12a and the width of the side wall 12b of the logic MOSFET.

１ シリコン基板、２ 素子分離絶縁膜、３ ゲート酸化膜、４，４ａ，４ｂ ゲート電極、８，１１，３３，３５，５１ シリコン酸化膜、９，３４，３４ａ シリコン窒化膜、１２，１２ａ，１２ｂ，３６ サイドウォール、１３ 不純物領域、１４ ソース・ドレイン領域、１５，１６，３７，４１ シリコン成長層、１７ コバルト、１８，１９，３８，４２ コバルトシリサイド、２０ａ，２０ｂ ファセット、４０ 熱酸化膜。   1 silicon substrate, 2 element isolation insulating film, 3 gate oxide film, 4, 4a, 4b gate electrode, 8, 11, 33, 35, 51 silicon oxide film, 9, 34, 34a silicon nitride film, 12, 12a, 12b , 36 Side wall, 13 Impurity region, 14 Source / drain region, 15, 16, 37, 41 Silicon growth layer, 17 Cobalt, 18, 19, 38, 42 Cobalt silicide, 20a, 20b Facet, 40 Thermal oxide film.

Claims (7)

シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。 Forming a laminated structure of a gate insulating film and a gate electrode on the upper surface of the silicon substrate;
Forming a silicon nitride film so as to cover the upper surface of the silicon substrate and the laminated structure after forming the laminated structure;
After the step of forming the silicon nitride film, silicon is grown on the upper surface of the silicon substrate and on the exposed surface of the silicon nitride film, and the silicon and the silicon grown on the exposed surface of the silicon nitride film Forming a silicon growth layer so as to contact the silicon grown on the upper surface of the substrate. シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。 Forming a laminated structure of a gate insulating film and a gate electrode on the upper surface of the silicon substrate;
Forming a first silicon oxide film so as to cover the upper surface of the silicon substrate and the laminated structure after forming the laminated structure;
Forming a silicon nitride film on the first silicon oxide film;
Forming a second silicon oxide film on the silicon nitride film;
After forming the second silicon oxide film, the first silicon oxide film, the silicon nitride film, and the second silicon nitride film are etched to expose the silicon nitride film near the upper surface of the silicon substrate. A step of forming the sidewalls,
After the step of forming the sidewall, silicon is grown on the upper surface of the silicon substrate and the exposed surface of the silicon nitride film, and the silicon and the silicon grown on the exposed surface of the silicon nitride film Forming a silicon growth layer so as to contact the silicon grown on the upper surface of the substrate. 前記シリコン窒化膜は、前記ゲート電極の側面および前記シリコン基板の上面に沿って形成され、
前記シリコン窒化膜の前記シリコン基板の上面付近で露出する部分は、前記サイドウォールを形成する工程で前記シリコン窒化膜をエッチングするときに露出される、請求項１または請求項２に記載の半導体装置の製造方法。 The silicon nitride film is formed along a side surface of the gate electrode and an upper surface of the silicon substrate,
3. The semiconductor device according to claim 1, wherein a portion of the silicon nitride film exposed near the upper surface of the silicon substrate is exposed when the silicon nitride film is etched in the step of forming the sidewall. Manufacturing method. 前記シリコンの成長は、前記シリコン酸化膜上にはシリコンが成長しない条件下で行われる、請求項１乃至請求項３のいずれか１つに記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the silicon is grown under a condition in which silicon does not grow on the silicon oxide film. 前記サイドウォールを形成する工程は、前記ゲート電極の上面を露出させる工程と前記シリコン窒化膜の上面を露出させる工程とを含み、
前記シリコン成長層を形成する工程は、前記ゲート電極の上面上と前記前記シリコン窒化膜の上面上とに前記シリコンをそれぞれ成長させて、前記ゲート電極の上面上に成長した前記シリコンと前記シリコン窒化膜の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程を含む、請求項１乃至請求項４のいずれか１つに記載の半導体装置の製造方法。 The step of forming the sidewall includes a step of exposing the upper surface of the gate electrode and a step of exposing the upper surface of the silicon nitride film,
The step of forming the silicon growth layer includes growing the silicon on the upper surface of the gate electrode and the upper surface of the silicon nitride film, respectively, and growing the silicon and the silicon nitride on the upper surface of the gate electrode. 5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a silicon growth layer so that the silicon grown on the upper surface of the film is in contact with the silicon. シリコン基板と、
前記シリコン基板の上面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、
前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する、半導体装置。 A silicon substrate;
A gate insulating film disposed on the upper surface of the silicon substrate;
A gate electrode disposed on the gate insulating film;
A silicon nitride film disposed along a side surface of the gate electrode and an upper surface of the silicon substrate;
A semiconductor disposed on an upper surface of the silicon substrate and on a side surface of the silicon nitride film, and having a silicon growth layer in which a portion on the upper surface of the silicon substrate and a portion on the side surface of the silicon nitride film are in contact with each other; apparatus. 前記シリコン窒化膜と前記シリコン基板の上面との間にシリコン酸化膜を有し、
前記シリコン成長層の膜厚は、前記シリコン酸化膜の膜厚よりも大きい、請求項６に記載の半導体装置。 Having a silicon oxide film between the silicon nitride film and the upper surface of the silicon substrate;
The semiconductor device according to claim 6, wherein a film thickness of the silicon growth layer is larger than a film thickness of the silicon oxide film.
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