JP2010123730A - Semiconductor device and evaluation method thereof - Google Patents
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Abstract
Description
本発明は、半導体装置及びその評価方法に関し、特に半導体装置のトリミング方法とそのための半導体装置及びその評価方法に関する。 The present invention relates to a semiconductor device and an evaluation method thereof, and more particularly to a trimming method of a semiconductor device, a semiconductor device therefor, and an evaluation method thereof.
近年、アナログ系回路等においては、出力電流値の高精度化を実現するために、入力電圧値又は入力電流値を精度良く制御することが必要となってきている。例えば、外部入力が精度良く入力できたとしても、アナログ素子にまで伝達するアナログ系回路を構成する半導体素子、例えば抵抗器等の抵抗値が基準値からずれていると、アナログ素子に対して基準値からずれた値が入力され、その結果、出力値においても期待値からずれた値が出力されてしまう。 In recent years, in an analog circuit or the like, it has become necessary to accurately control an input voltage value or an input current value in order to achieve high accuracy of an output current value. For example, even if an external input can be input with high accuracy, if the resistance value of a semiconductor element, such as a resistor, that constitutes an analog circuit that transmits to an analog element deviates from a reference value, A value deviated from the value is input, and as a result, a value deviated from the expected value is output as the output value.
これらの問題を解決するために、アナログ系回路等においては、トリミング技術を導入している。トリミングとは、所望の電圧値又は所望の電流値をアナログ回路に入力するために、半導体素子の形成後に回路の電気的特性を調整する手法である。 In order to solve these problems, trimming technology is introduced in analog circuits and the like. Trimming is a method of adjusting the electrical characteristics of a circuit after forming a semiconductor element in order to input a desired voltage value or a desired current value to an analog circuit.
トリミング手法としては、次に挙げる2つの手法がある。
1)ツェナーザップトリミング法は、2種類のツェナーダイオードが形成されており、所定の電流以上の電流を流すことによって、オン(降伏電流有)/オフ(降伏電流無)を制御する。これらを制御して合成抵抗を変化させることにより、回路の電気的特性を微調整する手法である。
2) レーザトリミング法は、レーザ光により抵抗器の形状等を加工してその抵抗値を変化させることにより、回路の電気的特性を微調整する手法である。
As the trimming technique, there are the following two techniques.
1) In the zener zap trimming method, two types of zener diodes are formed, and ON (with breakdown current) / OFF (without breakdown current) is controlled by flowing a current of a predetermined current or more. This is a technique for finely adjusting the electrical characteristics of the circuit by controlling these to change the combined resistance.
2) The laser trimming method is a technique for finely adjusting the electrical characteristics of a circuit by processing the shape of the resistor with laser light and changing the resistance value.
ところで、回路の電気的特性を微調整する際のトリミングに必要な情報は、トリミングを行う前に、テスタを用いてアナログ系回路を実際に検査して収集する。続いて、先に取得した検査結果をもとにトリミングを行い、さらにトリミングの前に実施した検査と同様の検査をテスタで実行して回路の電気的特性を取得する(例えば、特許文献1を参照。)。 By the way, information necessary for trimming when finely adjusting the electrical characteristics of the circuit is collected by actually inspecting an analog circuit using a tester before trimming. Subsequently, trimming is performed based on the previously obtained inspection result, and further, an inspection similar to the inspection performed before the trimming is executed by the tester to acquire the electrical characteristics of the circuit (for example, see Patent Document 1). reference.).
なお、ウェハには、拡散工程の形成状態(出来栄え)を電気的特性としてモニタするために、予めトランジスタ、容量素子又は抵抗器等の単体素子の集合体(TEG:Test Element Group)が形成されている。 In addition, in order to monitor the formation state (performance) of the diffusion process as an electrical characteristic, an assembly of single elements (TEG: Test Element Group) such as a transistor, a capacitor element, or a resistor is formed on the wafer in advance. Yes.
そこで、図6に示すように、ウェハの完成後にこれらのTEGを測定してプロセスの出来栄えを確認する。続いて、プロセスの出来栄えで合格と判断されたウェハについては、先に述べたように各チップに対して、トリミング回路の微調整を行うためのトリミング情報を得る目的でテスタを用いた検査を行う。続いて、テスタによる検査結果をもとに算出した値をトリミング情報として各チップに形成されているトリミング回路に対して微調整を行う。その後、再度テスタにより、トリミング前と同様の検査を行って、アナログ回路が所望の機能を果たしているか否か、すなわちアナログ特性を含めたそのチップの良否判定を行う。 Therefore, as shown in FIG. 6, after completion of the wafer, these TEGs are measured to confirm the quality of the process. Subsequently, as described above, for each wafer that has been determined to be acceptable due to the quality of the process, an inspection using a tester is performed on each chip in order to obtain trimming information for fine adjustment of the trimming circuit. . Subsequently, the trimming circuit formed in each chip is finely adjusted with the value calculated based on the test result by the tester as trimming information. Thereafter, the same test as before trimming is performed again by the tester to determine whether or not the analog circuit performs a desired function, that is, whether or not the chip including the analog characteristics is acceptable.
ところが、上記の手順では、2回のテスタによる検査が必要となり、検査工程におけるコストが上昇してしまう。そこで、図7に示すように、拡散工程の出来栄えをモニタするための測定及びPCM(process control module)/TEGの測定結果から得られた結果をトリミング情報に適用する手順も採用されている。この手法によってPCM/TEGの測定結果から、所望の電気的特性からのずれを求め、このずれを補正するために予め配置されているトリミング回路にレーザ加工を施す。
しかしながら、上記の従来技術は、テスタによる測定結果又はTEGの測定結果をトリミング情報に適用しており、TEGの測定結果をトリミングに反映する場合には、複数のトランジスタをアレイ化してトランジスタ特性を平均化した結果をトリミング情報に適用することになる。このため、複数のトランジスタ特性のうち特異点があった場合は、この特異点の影響を受けてトリミング情報が真値からずれてしまい、トリミング技術の当初の目的であるアナログ回路の微調整をして所望の特性を得るということができなくなるという問題がある。 However, the above prior art applies the measurement result by the tester or the measurement result of the TEG to the trimming information, and when the TEG measurement result is reflected in the trimming, the plurality of transistors are arrayed and the transistor characteristics are averaged The converted result is applied to the trimming information. For this reason, if there is a singular point among a plurality of transistor characteristics, the trimming information deviates from the true value due to the influence of this singular point, and fine adjustment of the analog circuit, which is the original purpose of trimming technology, is performed Therefore, there is a problem that it is impossible to obtain desired characteristics.
また、トランジスタ特性の平均化をしないように、複数のトランジスタを単独で搭載して測定し、それをトリミング情報とすれば高精度化は実現できるものの、測定トランジスタの個数分だけ測定することになり、測定時間が長くなって検査コストが増大してしまうという問題がある。 Also, in order to avoid averaging the transistor characteristics, it is possible to measure with the number of measurement transistors, although it is possible to achieve high accuracy by measuring with multiple transistors mounted on them and using them as trimming information. There is a problem that the measurement time is increased and the inspection cost is increased.
さらに、今日のように大口径化されたウェハにおいては、トリミングの測定点数をさらに増やす必要があり、大口径化ウェハにおいても高精度のトリミング情報を得るには、測定に要する時間の短縮が大きな問題となる。 Further, in today's large-diameter wafers, it is necessary to further increase the number of trimming measurement points, and in order to obtain highly accurate trimming information even in large-diameter wafers, the time required for measurement is greatly reduced. It becomes a problem.
本発明は、前記従来の問題に鑑み、半導体装置の回路特性の微調整に必要なトリミング情報を高精度に取得できると共に、測定時間の増大を防ぐことができるようにすることを目的とする。 In view of the above-described conventional problems, an object of the present invention is to obtain trimming information necessary for fine adjustment of circuit characteristics of a semiconductor device with high accuracy and to prevent an increase in measurement time.
前記の目的を達成するため、本発明は、半導体装置を、複数の被評価素子と、複数の被評価素子のそれぞれに印加される電流値又は電圧値をモニタするモニタ用素子と、それぞれが、複数の被評価素子のそれぞれの一端と接続された複数の第1の電極パッドと、モニタ用素子の一端と接続された第2の電極パッドとを備え、複数の被評価素子のそれぞれの他端は、モニタ用素子の他端と共通に接続されていることを特徴とする。 In order to achieve the above object, the present invention provides a semiconductor device comprising: a plurality of elements to be evaluated; and a monitoring element that monitors a current value or a voltage value applied to each of the plurality of elements to be evaluated. A plurality of first electrode pads connected to one end of each of the plurality of elements to be evaluated; and a second electrode pad connected to one end of the monitoring element, and the other end of each of the plurality of elements to be evaluated. Is commonly connected to the other end of the monitoring element.
本発明の半導体装置によると、複数の被評価素子のそれぞれの他端は、モニタ用素子の他端と共通に接続されているため、被評価素子の個数を増やしたとしても、測定時間の増大を抑制することができる。 According to the semiconductor device of the present invention, the other end of each of the plurality of elements to be evaluated is connected in common with the other end of the monitoring element. Therefore, even if the number of elements to be evaluated is increased, the measurement time is increased. Can be suppressed.
本発明の半導体装置は、複数の被評価素子のそれぞれの他端とモニタ用素子の他端との間に、複数の被評価素子のそれぞれの他端と共通に接続された第3の電極パッドをさらに備えていることが好ましい。 The semiconductor device according to the present invention includes a third electrode pad commonly connected to the other end of each of the plurality of elements to be evaluated, between the other end of each of the plurality of elements to be evaluated and the other end of the monitoring element. Is preferably further provided.
このようにすると、第1の電極パッド、第2の電極パッド及び第3の電極パッド、それに電流又は電圧印加用の端子によってケルビン測定法を行うことができるため、測定精度が向上する。 In this case, the Kelvin measurement method can be performed by using the first electrode pad, the second electrode pad, the third electrode pad, and the terminal for applying current or voltage, so that the measurement accuracy is improved.
本発明の半導体装置において、モニタ用素子は、抵抗器であることが好ましい。 In the semiconductor device of the present invention, the monitoring element is preferably a resistor.
また、本発明の半導体装置において、複数の被評価素子は、抵抗器、トランジスタ又は容量素子であることが好ましい。 In the semiconductor device of the present invention, the plurality of elements to be evaluated are preferably resistors, transistors, or capacitors.
本発明に係る半導体装置を用いた第1の半導体装置の評価方法は、複数の第1の電極パッドのうちの1つを選択し、選択された電極パッドと第2の電極パッドとの間に電流又は電圧を印加する工程(a)と、電流又は電圧が印加されて、モニタ用素子を流れる電流値又はモニタ用素子に印加される電圧値を測定する工程(b)と、工程(a)及び工程(b)を、複数の第1の電極パッドに対して順次実施して、複数の被評価素子ごとの測定データを取得する工程(c)と、工程(c)で取得された複数の測定データを互いに比較して、複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を測定データから除く工程(d)と、工程(d)を繰り返すことにより、工程(c)で得られた複数の測定データの平均値を算出する工程(e)とを備えていることを特徴とする。 A first semiconductor device evaluation method using a semiconductor device according to the present invention selects one of a plurality of first electrode pads, and selects between the selected electrode pad and the second electrode pad. A step (a) of applying a current or voltage, a step (b) of measuring a current value flowing through the monitoring element or a voltage value applied to the monitoring element when the current or voltage is applied, and a step (a) And the step (b) are sequentially performed on the plurality of first electrode pads to obtain measurement data for each of the plurality of elements to be evaluated, and the plurality of steps acquired in the step (c). By comparing the measurement data with each other and calculating the maximum value and the minimum value of the plurality of measurement data, the step (d) and the step (d) of removing the maximum value and the minimum value from the measurement data are repeated. Calculate the average value of the multiple measurement data obtained in (c) Characterized in that it comprises a step (e).
第1の半導体装置の評価方法によると、複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を測定データから除き、これを全測定データに対して繰り返すことにより、複数の測定データの平均値を算出する。このように、特異な特性を示すデータを除外し、均一性が高い特性を示すデータのみで平均化してトリミング情報としてすることにより、特異点の影響を排除することができるので、トリミング情報を高精度に取得することができる。 According to the first semiconductor device evaluation method, after calculating the maximum value and the minimum value of a plurality of measurement data, the maximum value and the minimum value are removed from the measurement data, and this is repeated for all the measurement data. An average value of a plurality of measurement data is calculated. In this way, by eliminating the data with unique characteristics and averaging only the data with highly uniform characteristics as trimming information, the influence of singular points can be eliminated, so the trimming information can be increased. It can be obtained with accuracy.
本発明に係る半導体装置であって、複数の被評価素子のそれぞれの他端と共通に接続された第3の電極パッドをさらに備えた第2の半導体装置の評価方法は、複数の第1の電極パッドのうちの1つを選択し、選択された電極パッドと第2の電極パッドとの間に電流又は電圧を印加する工程(a)と、電流又は電圧が印加されて、モニタ用素子を流れる電流値又はモニタ用素子に印加される電圧値を、第2の電極パッドと第3の電極パッドとの間で測定する工程(b)と、工程(a)及び工程(b)を、複数の第1の電極パッドに対して順次実施して、複数の被評価素子ごとの測定データを取得する工程(c)と、工程(c)で取得された複数の測定データを互いに比較して、複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を測定データから除く工程(d)と、工程(d)を繰り返すことにより、工程(c)で得られた複数の測定データの平均値を算出する工程(e)とを備えていることを特徴とする
第2の半導体装置の評価方法によると、複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を測定データから除き、これを全測定データに対して繰り返すことにより、複数の測定データの平均値を算出する。このように、特異な特性を示すデータを除外し、均一性が高い特性を示すデータのみで平均化してトリミング情報としてすることにより、特異点の影響を排除することができるので、トリミング情報を高精度に取得することができる。
The semiconductor device according to the present invention, the second semiconductor device evaluation method further comprising a third electrode pad connected in common with the other ends of the plurality of elements to be evaluated includes the plurality of first elements. Selecting one of the electrode pads, applying a current or voltage between the selected electrode pad and the second electrode pad (a), and applying the current or voltage to A step (b) of measuring a flowing current value or a voltage value applied to the monitoring element between the second electrode pad and the third electrode pad, a plurality of steps (a) and (b) The first electrode pad is sequentially performed, and the step (c) of acquiring measurement data for each of the plurality of elements to be evaluated is compared with the plurality of measurement data acquired in the step (c). After calculating the maximum and minimum values of multiple measurement data, A step (d) for removing the minimum value from the measurement data, and a step (e) for calculating an average value of the plurality of measurement data obtained in the step (c) by repeating the step (d). According to the second method for evaluating a semiconductor device, after calculating the maximum value and the minimum value of a plurality of measurement data, the maximum value and the minimum value are excluded from the measurement data, By repeating, the average value of a plurality of measurement data is calculated. In this way, by eliminating the data with unique characteristics and averaging only the data with highly uniform characteristics as trimming information, the influence of singular points can be eliminated, so the trimming information can be increased. It can be obtained with accuracy.
第1又は第2の半導体装置の評価方法において、モニタ用素子は抵抗器であることが好ましい。 In the first or second semiconductor device evaluation method, the monitoring element is preferably a resistor.
また、第1又は第2の半導体装置の評価方法において、複数の被評価素子は、抵抗器、トランジスタ又は容量素子であることが好ましい。 In the first or second semiconductor device evaluation method, the plurality of elements to be evaluated are preferably resistors, transistors, or capacitors.
本発明の半導体装置及びその評価方法によれば、半導体装置の回路特性の微調整に必要なトリミング情報の高精度化を実現できると共に、トリミング情報を得るために測定する被評価素子の個数が増加しても測定時間ひいては検査コストの増大を抑制することができる。 According to the semiconductor device and the evaluation method thereof of the present invention, it is possible to realize high precision trimming information necessary for fine adjustment of circuit characteristics of the semiconductor device, and increase the number of elements to be measured to obtain trimming information. Even so, it is possible to suppress the increase in the measurement time and the inspection cost.
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
図1は本発明の第1の実施形態に係る半導体装置の等価回路を示している。 FIG. 1 shows an equivalent circuit of a semiconductor device according to the first embodiment of the present invention.
図1に示すように、第1の実施形態に係る半導体装置は、複数の第1の電極パッド1と、それぞれの一端が各第1の電極パッド1と接続された複数のTEG2と、一端が各TEG2の他端と接続されたモニタ用素子4と、モニタ用素子4の他端と接続された第2の電極パッド3とから構成されている。トリミングパラメータ情報の取得対象はTEG2である。
As shown in FIG. 1, the semiconductor device according to the first embodiment includes a plurality of
以下、第1の実施形態におけるトリミングパラメータ情報の取得方法について説明する。 The trimming parameter information acquisition method in the first embodiment will be described below.
まず、TEG2のばらつき情報を得るために、図1の左端のTEG2から順に第1の電極パッド1と第2の電極パッド3とに所定の電位、ここでは20mVを与えて第1の電極パッド1と第2の電極パッド3との間でモニタされた測定値を取得する。ここで得られた各測定値が複数のTEG2に生じているばらつきとなる。
First, in order to obtain variation information of the
一例として、トリミング情報が必要なTEG2を抵抗器とし、モニタ用素子4も抵抗器として説明する。第1の電極パッド1には、TEG2である抵抗器の一端が接続されている。所望の第1の電極パッド1に電流10mAを印加することにより、複数のTEG2のうちの1個の抵抗器を選択し、さらに第2の電極パッド3に0Vを印加することによって、所望の第1の電極パッド1と第2の電極パッド3との間には、TEG2の抵抗器とモニタ用素子の抵抗器とが直列に接続された場合の電圧が検出される。
As an example, TEG2 that requires trimming information is assumed to be a resistor, and monitoring element 4 is also assumed to be a resistor. One end of a resistor that is a
ここで、第1の電極パッド1に電流ではなく電圧を印加し、第1の電極パッド1と第2の電極パッド3との間での電流を検出する手法も可能であり、いずれの場合も各TEG2の抵抗値の差を検出することが可能である。
Here, a method of detecting a current between the
しかしながら、測定時間、ひいては検査コストの点では、両測定法には大きな差がある。具体的には、第1の電極パッド1に電流を印加して第1の電極パッド1と第2の電極パッド3との間の電圧を検出する方が測定時間を短くできる。電圧を印加して電流を検出する場合と電流を印加して電圧を検出する場合との、必要な待ち時間をパラメータとして測定結果が安定するのに必要な時間を比較すると、電流を検出する場合は0.05秒で安定し、電圧を検出する場合は実質的に0秒で安定するという結果を得ている。この差は、測定点数が少ない場合には大きな差とはならないが、ばらつき情報の取得を目的とする回路での測定では、ほぼ0.05秒の測定時間差が累積されるため、検査コストの点では電流を印加して電圧を検出する方が好ましい。
However, there is a great difference between the two measurement methods in terms of measurement time and thus inspection costs. Specifically, the measurement time can be shortened by applying a current to the
また、TEG2の抵抗値Rが0.1Ωだけ変動した場合を仮定し、ばらつき感度をみると以下の通りとなる。
Further, assuming that the resistance value R of the
例えば、TEG2の抵抗値Rが1Ωの場合を想定し、TEG2の抵抗値Rが0.1Ω変動して1.1Ωになったと仮定して、モニタ用素子4の抵抗値の設定によって検出される変動率が異なることを以下に説明する。
For example, assuming that the resistance value R of the
まず、モニタ用素子4の抵抗が1Ωのとき、TEG2とモニタ用素子4との間に電流10mAを印加した際の電圧降下は22mVとなり、変動がない場合の電圧降下20mVと比較してその変動率は10%となる。
First, when the resistance of the monitoring element 4 is 1Ω, the voltage drop when a current of 10 mA is applied between the
一方、モニタ用素子4の抵抗が0.1Ωのとき、TEG2とモニタ用素子4との間に電流10mAを印加した際の電圧降下は12mVとなり、変動がない場合の電圧降下11mVと比較してその変動率は9%となる。
On the other hand, when the resistance of the monitoring element 4 is 0.1Ω, the voltage drop when a current of 10 mA is applied between the
従って、モニタ用素子4の抵抗値は、TEG2の抵抗ばらつき感度が最大となるように設定し、すなわち最適化することが望ましい。
Therefore, it is desirable that the resistance value of the monitoring element 4 is set, that is, optimized so that the resistance variation sensitivity of the
(半導体装置の評価方法)
以下、第1の実施形態に係る半導体装置を用いた評価方法について図面を参照しながら説明する。
(Semiconductor device evaluation method)
Hereinafter, an evaluation method using the semiconductor device according to the first embodiment will be described with reference to the drawings.
図2は第1の実施形態に係る半導体装置の評価方法により選択されるTEGを模式的に示している。本評価方法は、複数のTEG2から取得されたトリミングパラメータ情報のうち、素子特性分布の平均から外れた特異点を排除し、真値である素子特性分布の中央値を効率的に求める方法である。
FIG. 2 schematically shows a TEG selected by the semiconductor device evaluation method according to the first embodiment. This evaluation method is a method for efficiently obtaining a median value of element characteristic distributions that are true values by eliminating singular points that are out of the average of element characteristic distributions among trimming parameter information acquired from a plurality of
ここでは、一例として第1の実施形態に示した8個の抵抗器における抵抗値の中央値を求める方法を示す。 Here, as an example, a method for obtaining the median resistance value of the eight resistors shown in the first embodiment will be described.
まず、図2に示すように、8個の抵抗器R1〜R8からなる一群を4個ずつの2グループに分ける。分けられた各グループにおいて、上述したように1個ずつの抵抗器を選択し、選択された抵抗器の第1の電極パッド1と共通端子である第2の電極パッド3との間の電圧の検出を1回ずつ計4回繰り返し、検出された4個の抵抗器の電圧値をそれぞれ比較して、最大値を示す抵抗器と最小値を示す抵抗器との2個を除外する。
First, as shown in FIG. 2, a group of eight resistors R1 to R8 is divided into two groups of four. In each divided group, one resistor is selected as described above, and the voltage between the
例えば、図2においては、抵抗器R1〜R4の一群では最大値を示す抵抗器R3と最小値を示す抵抗器R2とが除外対象となる。また、抵抗器R5〜R8の一群では最大値を示す抵抗器R5と最小値を示す抵抗器R8とが除外対象となる。この結果、除外対象から外れた抵抗器はR1、R4、R6及びR7の4個となる。これらの4個の抵抗器について、再度、同様の測定を行い、測定値を比較し、且つ選別して検出電圧が最大値を示す抵抗器R7と最小値を示す抵抗器R1とを除外対象とする。最終的に残った抵抗器R4及び抵抗器R6の相加平均がこれら8個の抵抗器R1〜R8の中央値となる。 For example, in FIG. 2, the resistor R3 indicating the maximum value and the resistor R2 indicating the minimum value are excluded from the group of resistors R1 to R4. Further, in the group of resistors R5 to R8, the resistor R5 indicating the maximum value and the resistor R8 indicating the minimum value are excluded. As a result, four resistors R1, R4, R6, and R7 are excluded from the exclusion targets. For these four resistors, the same measurement is performed again, the measured values are compared, and the resistor R7 having the maximum detected voltage and the resistor R1 having the minimum detected voltage are excluded. To do. The arithmetic mean of the remaining resistors R4 and R6 finally becomes the median value of these eight resistors R1 to R8.
このように、8個の抵抗器を上記のようにグループ化して比較し且つ選別を繰り返すことによって中央値を求める場合は、18回の比較工程で完了する。しかしながら、8個の抵抗器をグループ化せず、個々に比較しながら中央値を求める手法では、必要な比較工程は28回となる。従って、本実施形態により、測定回数、言い換えれば測定時間が短縮されることになる。 Thus, when the eight resistors are grouped and compared as described above and the median is obtained by repeating the selection, the comparison is completed in 18 comparison steps. However, in the method of obtaining the median value by comparing the eight resistors without grouping them, the required comparison process is 28 times. Therefore, according to this embodiment, the number of measurements, in other words, the measurement time is shortened.
以上に説明したように、第1の実施形態に係る半導体装置の評価方法を用いることにより、従来の半導体装置の評価方法を用いた場合と比べて、比較工程における比較回数が削減できるため、測定時間を短縮できる。 As described above, by using the semiconductor device evaluation method according to the first embodiment, the number of comparisons in the comparison process can be reduced as compared with the case of using the conventional semiconductor device evaluation method. You can save time.
さらに、測定対象のTEG2のなかで最大及び最小の電気的特性、つまり特異な特性を示す抵抗器を繰り返し除外することにより、均一性が高い特性を示す抵抗器のみで平均化されたトリミング情報を得る。これにより、アナログ回路に微調整を施す際に、特異点の影響によりトリミング情報が真値からずれることに起因して所望の特性を得られないという問題を解決できるため、トリミング情報を高精度に取得することができる。
Further, by repeatedly excluding the resistors having the maximum and minimum electrical characteristics in the
なお、実際の測定においては、比較対象となる被評価素子の数が、チップ内の数個のレベルからウェハ内の所定領域又はウェハ全体のレベル、さらには複数のウェハにわたるレベルにまで拡大する。従って、比較対象の素子数が多くなればなるほど、本実施形態に係る半導体装置の評価方法と従来の半導体装置の評価方法とにおける比較工程の回数差が大きくなるため、本実施形態に係る半導体装置の評価方法による測定時間の短縮効果もそれだけ大きくなる。 In actual measurement, the number of elements to be compared is increased from several levels in the chip to a predetermined area in the wafer or the entire wafer level, and further to a level over a plurality of wafers. Therefore, as the number of elements to be compared increases, the difference in the number of comparison steps between the semiconductor device evaluation method according to the present embodiment and the conventional semiconductor device evaluation method increases, and thus the semiconductor device according to the present embodiment. The effect of shortening the measurement time by this evaluation method is also increased accordingly.
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
図3は本発明の第2の実施形態に係る半導体装置の等価回路を示している。 FIG. 3 shows an equivalent circuit of a semiconductor device according to the second embodiment of the present invention.
図3に示すように、第2の実施形態に係る半導体装置は、第1の実施形態と同様に、複数のTEG2とモニタ用素子4とから構成されている。
As shown in FIG. 3, the semiconductor device according to the second embodiment includes a plurality of
第1の実施形態との相違点は、並列に接続された複数のTEG2と1つのモニタ用素子4との間に、複数のTEG2に共通の第3の電極パッド5を接続している点である。ここでは、モニタ用素子4の一端に第3の電極パッド5を設け、モニタ用素子4の他端に第2の電極パッド3を接続し、第2の電極パッド3とモニタ用素子4との間の抵抗を限りなく0Ωに近づけるように配線する。また、図示はしていないが、第2の電極パッド3をさらに1個加えて2個としてもよい。
The difference from the first embodiment is that a
以下、第2の実施形態におけるトリミングパラメータ情報の取得方法について説明する。 The trimming parameter information acquisition method in the second embodiment will be described below.
まず、TEG2のばらつき情報を得るために、図3の左端のTEG2から順に第1の電極パッド1と第2の電極パッド3とに所定の電位を与えて第2の電極パッド3と第3の電極パッド5との間でモニタされた測定値を取得する。ここで得られたそれぞれの値が複数のTEG2で生じているばらつきとなる。
First, in order to obtain variation information of the
一例として、トリミング情報が必要なTEG2をトランジスタ(電界効果トランジスタ)とし、モニタ素子4を抵抗器として説明する。第1の電極パッド1には、トランジスタのゲート端子が接続されており、ソース端子、基板端子及びドレイン端子はそれぞれ共通のパッドとして各トランジスタと接続されている。なお、他の接続形態として、第1の電極パッド1にトランジスタのドレイン端子が接続されており、ソース端子、基板端子及びゲート端子がそれぞれ共通のパッドとして各トランジスタと接続されていても構わない。
As an example, TEG2 that requires trimming information is a transistor (field effect transistor), and monitor element 4 is a resistor. A gate terminal of a transistor is connected to the
複数のTEG2のうちの所望の1個のトランジスタを選択し、第1の電極パッド1にトランジスタがオン状態となるゲート電圧Vg=1.2Vを加え、ドレイン端子にドレイン電圧Vd=1.2Vを加え、さらに、第2の電極パッド3に0Vを印加する。これにより、第2の電極パッド3と第3の電極パッド5との間には、トランジスタのオン抵抗とモニタ用素子4の抵抗とが直列に接続される。従って、トランジスタであるTEG2を流れる電流ばらつきは、第2の電極パッド3と第3の電極パッド5との間の電圧ばらつきとしてモニタできる。ここでは、第2の電極パッド3とモニタ用素子4との間の抵抗値を限りなく0Ωに近づけるように設定することにより、ケルビン測定(四端子測定)が可能となる。このようにすると、第1の電極パッド1とTEG2との間の配線抵抗及びTEG2とモニタ用素子4との間の配線抵抗の影響を受けないようにして、モニタ用素子4の両端にかかる電圧差を測定できるようになるため、測定精度がより向上する。
One desired transistor of the plurality of
なお、2個の第2の電極パッド3を設けた場合は、いずれか一方の第2の電極パッドと第3の電極パッド5とで電圧をモニタするケルビン測定を行なっても測定精度の向上が可能となる。
When two
ここで、電圧をモニタする利点は第1の実施形態で説明した理由と同様である。 Here, the advantage of monitoring the voltage is the same as the reason described in the first embodiment.
また、第1の実施形態における記載と同様に、TEG2であるトランジスタを流れる電流のばらつきがモニタ用素子4における抵抗変化、すなわち第2の電極パッド3と第3の電極パッド5との間の電位差として感度良く検出できるように、モニタ用素子4の抵抗値の最適化を図る必要がある。
Similarly to the description in the first embodiment, the variation in the current flowing through the transistor TEG2 is a change in resistance in the monitoring element 4, that is, the potential difference between the
さらに、第2の実施形態においては、複数のTEG2の配置に留意すべき点がある。図4に第2の実施形態に係る半導体装置の平面構成を示す。図4は8個のTEG2の特性ばらつきを検出する回路であり、その具体的な回路構成は図3に説明した通りである。
Furthermore, in the second embodiment, there is a point to be noted in the arrangement of a plurality of
ここでは、第2の電極パッド3と第3の電極パッド5との間の電圧ばらつきをモニタする。従って、抵抗値のばらつきの原因となる、各TEG2と第3の電極パッド5との間の引き回し配線6A〜6Hの各抵抗値を等しくする必要がある。なぜなら、引き回し配線6A〜6Hの抵抗値が異なると、それがそのままTEG2のばらつきとして検出されてしまうからである。
Here, the voltage variation between the
以上、TEG2を第1の実施形態においては抵抗器とし、第2の実施形態においてはトランンジスタとして説明したが、TEG2を容量素子としてもよい。この場合には、蓄積された電流を放出した際にモニタ用素子4を流れる電流によって生じる電位差をモニタすることにより、容量素子としてのTEG2のばらつきの検出が可能となる。
The TEG2 has been described as a resistor in the first embodiment and a transistor in the second embodiment. However, the TEG2 may be a capacitive element. In this case, it is possible to detect variations in the
なお、いずれの場合もTEG2の検出感度を良好とするために、第2の電極パッド3と第3の電極パッド5との間の電位差として感度良く検出できるように、モニタ用素子4の抵抗値の最適化を図る必要があると共に、各TEG2と第3の電極パッド5との間の引き回し配線6A〜6Hの各抵抗値を等しくする必要がある。
In either case, in order to improve the detection sensitivity of the
(半導体装置の評価方法)
以下、第2の実施形態に係る半導体装置を用いた評価方法について図面を参照しながら説明する。
(Semiconductor device evaluation method)
Hereinafter, an evaluation method using the semiconductor device according to the second embodiment will be described with reference to the drawings.
図5は第2の実施形態に係る半導体装置の評価方法により選択されるTEGを模式的に示している。本評価方法は、複数のTEG2から取得されたトリミングパラメータ情報のうち、素子特性分布の平均から外れた特異点を排除し、真値である素子特性分布の中央値を効率的に求める方法である。
FIG. 5 schematically shows a TEG selected by the semiconductor device evaluation method according to the second embodiment. This evaluation method is a method for efficiently obtaining a median value of element characteristic distributions that are true values by eliminating singular points that are out of the average of element characteristic distributions among trimming parameter information acquired from a plurality of
ここでは、一例として第2の実施形態に示した8個のトランジスタにおけるトランジスタ特性の中央値を求める方法を示す。 Here, as an example, a method for obtaining the median value of the transistor characteristics of the eight transistors shown in the second embodiment will be described.
まず、図5に示すように、8個のトランジスタTr1〜Tr8からなる一群を4個ずつの2グループに分ける。分けられた各グループにおいて、上述したように1個ずつのトランジスタを選択し、モニタ用素子4の両端の電圧の検出を1回ずつ計4回繰り返し、検出された4個のトランジスタの電圧値をそれぞれ比較して、最大値を示すトランジスタと最小値を示すトランジスタとの2個を除外する。 First, as shown in FIG. 5, a group of eight transistors Tr1 to Tr8 is divided into two groups of four. In each of the divided groups, one transistor is selected as described above, and the detection of the voltage across the monitoring element 4 is repeated four times at a time, and the voltage values of the four transistors detected are determined. In comparison with each other, two transistors, the transistor showing the maximum value and the transistor showing the minimum value, are excluded.
例えば、図5においては、トランジスタTr1〜Tr4の一群では最大値を示すトランジスタTr3と最小値を示すトランジスタTr2とが除外対象となる。また、トランジスタTr5〜Tr8の一群では最大値を示すトランジスタTr5と最小値を示すトランジスタTr8とが除外対象となる。この結果、除外対象から外れたトランジスタはTr1、Tr4、Tr6及びTr7の4個となる。これらの4個のトランジスタについて、再度、同様の測定を行い、測定値を比較し、且つ選別して検出電圧が最大値を示すトランジスタTr7と最小値を示すトランジスタTr1とを除外対象とする。最終的に残ったトランジスタTr4及びトランジスタTr6の相加平均がこれら8個のトランジスタTr1〜Tr8の中央値となる。 For example, in FIG. 5, in the group of transistors Tr1 to Tr4, the transistor Tr3 indicating the maximum value and the transistor Tr2 indicating the minimum value are excluded. In the group of transistors Tr5 to Tr8, the transistor Tr5 indicating the maximum value and the transistor Tr8 indicating the minimum value are excluded. As a result, four transistors Tr1, Tr4, Tr6, and Tr7 are excluded from the exclusion targets. For these four transistors, the same measurement is performed again, the measured values are compared, and the transistors Tr7 having the maximum detected voltage and the transistor Tr1 having the minimum detected voltage are excluded. The arithmetic average of the remaining transistors Tr4 and Tr6 is the median value of these eight transistors Tr1 to Tr8.
第2の実施形態においても第1の実施形態と同様に、8個のトランジスタを上記のようにグループ化して比較し且つ選別を繰り返すことによって中央値を求める場合は、18回の比較工程で完了する。しかしながら、8個のトランジスタをグループ化せず、個々に比較しながら中央値を求める手法では、必要な比較工程は28回となる。従って、本実施形態により、測定回数、言い換えれば測定時間が短縮されることになる。 Also in the second embodiment, as in the first embodiment, when the median is obtained by grouping and comparing eight transistors as described above and repeating the selection, the comparison is completed in 18 comparison steps. To do. However, in the method of obtaining the median value by comparing each of the eight transistors without grouping them, the required comparison process is 28 times. Therefore, according to this embodiment, the number of measurements, in other words, the measurement time is shortened.
以上に説明したように、第2の実施形態に係る半導体装置の評価方法を用いることにより、従来の半導体装置の評価方法を用いた場合と比べて、比較工程における比較回数が削減できるため、測定時間を短縮できる。 As described above, by using the semiconductor device evaluation method according to the second embodiment, the number of comparisons in the comparison process can be reduced as compared with the case of using the conventional semiconductor device evaluation method. You can save time.
さらに、測定対象のTEG2のなかで最大及び最小の電気的特性、つまり特異な特性を示すトランジスタを繰り返し除外することにより、均一性が高い特性を示すトランジスタのみで平均化してトリミング情報を得る。これにより、アナログ回路に微調整を施す際に、特異点の影響によりトリミング情報が真値からずれることに起因して所望の特性を得られないという問題を解決できるため、トリミング情報を高精度に取得することができる。
Further, trimming information is obtained by averaging only the transistors having high uniformity characteristics by repeatedly excluding the transistors having the maximum and minimum electrical characteristics in the
なお、実際の測定においては、比較対象となる被評価素子の数が、チップ内の数個のレベルからウェハ内の所定領域又はウェハ全体のレベル、さらには複数のウェハにわたるレベルにまで拡大する。従って、比較対象の素子数が多くなればなるほど、本実施形態に係る半導体装置の評価方法と従来の半導体装置の評価方法とにおける比較工程の回数差が大きくなるため、本実施形態に係る半導体装置の評価方法による測定時間の短縮効果もそれだけ大きくなる。 In actual measurement, the number of elements to be compared is increased from several levels in the chip to a predetermined area in the wafer or the entire wafer level, and further to a level over a plurality of wafers. Therefore, as the number of elements to be compared increases, the difference in the number of comparison steps between the semiconductor device evaluation method according to the present embodiment and the conventional semiconductor device evaluation method increases, and thus the semiconductor device according to the present embodiment. The effect of shortening the measurement time by this evaluation method is also increased accordingly.
なお、第1及び第2の実施形態に係る半導体装置は、ウェハのスクライブ領域に形成されていてもよく、また、ウェハのチップ形成領域に形成されていてもよく、いずれの形成位置でも適用可能である。 Note that the semiconductor device according to the first and second embodiments may be formed in the scribe region of the wafer, may be formed in the chip formation region of the wafer, and can be applied at any formation position. It is.
また、第1及び第2の実施形態においては、アナログ回路を測定対象として説明したが、これに限定されず、例えば冗長回路を測定対象として適用することも可能である。 In the first and second embodiments, the analog circuit has been described as a measurement target. However, the present invention is not limited to this, and for example, a redundant circuit can be applied as a measurement target.
本発明に係る半導体装置及びその評価方法は、半導体装置の回路特性の微調整に必要なトリミング情報を高精度に取得できると共に、検査コストの上昇につながる測定時間の増大を回避することができ、また、測定点数が増加しても測定時間の増大を回避することができ、特にアナログ回路の回路特性の微調整等に有用である。 The semiconductor device and the evaluation method thereof according to the present invention can acquire trimming information necessary for fine adjustment of circuit characteristics of the semiconductor device with high accuracy, and can avoid an increase in measurement time leading to an increase in inspection cost. Further, even if the number of measurement points increases, it is possible to avoid an increase in measurement time, which is particularly useful for fine adjustment of circuit characteristics of an analog circuit.
1 第1の電極パッド
2 TEG(抵抗、トランジスタ)
3 第2の電極パッド
4 モニタ用素子
5 第3の電極パッド
6A〜6H 引き回し配線
1
3 Second electrode pad 4
Claims (8)
前記複数の被評価素子のそれぞれに印加される電流値又は電圧値をモニタするモニタ用素子と、
それぞれが、前記複数の被評価素子のそれぞれの一端と接続された複数の第1の電極パッドと、
前記モニタ用素子の一端と接続された第2の電極パッドとを備え、
前記複数の被評価素子のそれぞれの他端は、前記モニタ用素子の他端と共通に接続されていることを特徴とする半導体装置。 A plurality of elements to be evaluated;
A monitoring element for monitoring a current value or a voltage value applied to each of the plurality of elements to be evaluated;
A plurality of first electrode pads each connected to one end of each of the plurality of elements to be evaluated;
A second electrode pad connected to one end of the monitoring element;
The other end of each of the plurality of elements to be evaluated is connected in common with the other end of the monitoring element.
前記複数の第1の電極パッドのうちの1つを選択し、選択された電極パッドと前記第2の電極パッドとの間に電流又は電圧を印加する工程(a)と、
前記電流又は電圧が印加されて、前記モニタ用素子を流れる電流値又は前記モニタ用素子に印加される電圧値を測定する工程(b)と、
前記工程(a)及び前記工程(b)を、前記複数の第1の電極パッドに対して順次実施して、前記複数の被評価素子ごとの測定データを取得する工程(c)と、
前記工程(c)で取得された複数の測定データを互いに比較して、前記複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を前記測定データから除く工程(d)と、
前記工程(d)を繰り返すことにより、前記工程(c)で得られた複数の測定データの平均値を算出する工程(e)とを備えていることを特徴とする半導体装置の評価方法。 A method for evaluating a semiconductor device using the semiconductor device according to claim 1,
Selecting one of the plurality of first electrode pads and applying a current or voltage between the selected electrode pad and the second electrode pad (a);
(B) measuring the current value flowing through the monitoring element or the voltage value applied to the monitoring element when the current or voltage is applied;
(C) performing the step (a) and the step (b) sequentially on the plurality of first electrode pads to obtain measurement data for each of the plurality of elements to be evaluated;
A step of comparing the plurality of measurement data acquired in the step (c) with each other and calculating the maximum value and the minimum value of the plurality of measurement data, and then removing the maximum value and the minimum value from the measurement data (d )When,
A step (e) of calculating an average value of a plurality of measurement data obtained in the step (c) by repeating the step (d), and a method for evaluating a semiconductor device.
前記複数の第1の電極パッドのうちの1つを選択し、選択された電極パッドと前記第2の電極パッドとの間に電流又は電圧を印加する工程(a)と、
前記電流又は電圧が印加されて、前記モニタ用素子を流れる電流値又は前記モニタ用素子に印加される電圧値を、前記第2の電極パッドと前記第3の電極パッドとの間で測定する工程(b)と、
前記工程(a)及び前記工程(b)を、前記複数の第1の電極パッドに対して順次実施して、前記複数の被評価素子ごとの測定データを取得する工程(c)と、
前記工程(c)で取得された複数の測定データを互いに比較して、前記複数の測定データの最大値及び最小値を算出した後、当該最大値及び最小値を前記測定データから除く工程(d)と、
前記工程(d)を繰り返すことにより、前記工程(c)で得られた複数の測定データの平均値を算出する工程(e)とを備えていることを特徴とする半導体装置の評価方法。 A method for evaluating a semiconductor device using the semiconductor device according to claim 2,
Selecting one of the plurality of first electrode pads and applying a current or voltage between the selected electrode pad and the second electrode pad (a);
A step of measuring a current value flowing through the monitoring element or a voltage value applied to the monitoring element between the second electrode pad and the third electrode pad by applying the current or voltage. (B) and
(C) performing the step (a) and the step (b) sequentially on the plurality of first electrode pads to obtain measurement data for each of the plurality of elements to be evaluated;
A step of comparing the plurality of measurement data acquired in the step (c) with each other and calculating the maximum value and the minimum value of the plurality of measurement data, and then removing the maximum value and the minimum value from the measurement data (d )When,
A step (e) of calculating an average value of a plurality of measurement data obtained in the step (c) by repeating the step (d), and a method for evaluating a semiconductor device.
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