JP2010113260A - パネルおよび電子回路 - Google Patents
パネルおよび電子回路 Download PDFInfo
- Publication number
- JP2010113260A JP2010113260A JP2008287383A JP2008287383A JP2010113260A JP 2010113260 A JP2010113260 A JP 2010113260A JP 2008287383 A JP2008287383 A JP 2008287383A JP 2008287383 A JP2008287383 A JP 2008287383A JP 2010113260 A JP2010113260 A JP 2010113260A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- organic
- potential
- anode
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 29
- 239000000428 dust Substances 0.000 abstract description 65
- 238000009825 accumulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 37
- 235000019557 luminance Nutrition 0.000 description 24
- 238000000034 method Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 101150010989 VCATH gene Proteins 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Abstract
【課題】ダスト付着に起因する画素の滅点を防ぐ。
【解決手段】画素部111は、マトリクス状に配置された複数の画素毎に、2つのアノード142a−1,142a−2を有し、駆動電流により発光する有機EL素子142−1,142−2と、2つのアノード142a−1,142a−2にそれぞれ駆動電流を供給するTFT回路141−1,141−2と、2つのアノード142a−1,142a−2同士を接続する蓄積容量201とを備えている。本発明は、例えば、パネルに適用できる。
【選択図】図26
【解決手段】画素部111は、マトリクス状に配置された複数の画素毎に、2つのアノード142a−1,142a−2を有し、駆動電流により発光する有機EL素子142−1,142−2と、2つのアノード142a−1,142a−2にそれぞれ駆動電流を供給するTFT回路141−1,141−2と、2つのアノード142a−1,142a−2同士を接続する蓄積容量201とを備えている。本発明は、例えば、パネルに適用できる。
【選択図】図26
Description
本発明は、パネルおよび電子回路に関し、ダスト付着に起因する画素の滅点を防ぐことができるようになった、パネルおよび電子回路に関する。
発光素子として有機EL(Electro-luminescent)素子を用いた平面自発光型のパネル(以下、有機ELパネルと称する)の開発が近年盛んになっている(例えば、特許文献1乃至6参照)。
有機ELパネルは、有機EL素子の発光部位に電界をかけると発光する現象を利用したデバイスである。有機ELパネルは、印加電圧が10V以下で駆動するため低消費電力であるという特長を有している。有機ELパネルは、自ら光を発する自発光デバイスであるため、照明部材を必要とせず軽量化及び薄型化が容易にできるという特長を有している。また、有機ELパネルは、その応答速度が数μs程度と非常に高速であるので、動画表示時の残像が発生しないという特長を有している。
このような有機ELパネルに用いられている有機EL素子の構造は、カソードとアノードの間に発光部位を有する構造となっている。有機EL素子のアノードに電荷が供給されると、発光部位を介して、カソードとアノードの間に電流が流れる。これにより、発光部位に所定の電流が流れて、有機EL素子は発光する。なお、発光のために有機EL素子に流す電流を、以下、駆動電流と称する。
特開2003−255856号公報
特開2003−271095号公報
特開2004−133240号公報
特開2004−029791号公報
特開2004−093682号公報
特開2008−65200号公報
しかしながら、有機EL素子の発光部位は、数10nm〜数100nmという非常に薄い層として形成されている。そのため、この発光部位の蒸着工程等でダストが付着すると、有機EL素子のアノードとカソードとの間が電気的にショートしてしまうことがある。この場合、有機EL素子は、駆動電流が流れず、発光しない。その結果、ダストが付着した有機EL素子が点灯しない点状欠陥となり、その有機EL素子の画素が滅点となってしまう場合があった。
本発明は、このような状況に鑑みてなされたものであり、ダスト付着に起因する画素の滅点を防ぐことができるようにするものである。
本発明の一側面のパネルは、マトリクス状に配置された複数の画素毎に、K個のアノードを有し、駆動電流により発光する発光素子と、前記K個のアノード毎に設けられ、前記K個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記K個のアノード同士を接続する蓄積容量とを備えるパネル。
本発明の一側面の電子回路は、上述した本発明の一側面のパネルを備える電子回路である。
本発明の一側面においては、マトリクス状に配置された複数の画素毎に、K個のアノードを有し、駆動電流により発光する発光素子と、前記K個のアノード毎に設けられ、前記K個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記K個のアノード同士を接続する蓄積容量とを備えるパネルが提供される。
本発明の一側面によれば、ダスト付着に起因する画素の滅点を防ぐことができる。
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、従来の有機ELパネルの基本となる構成と、その構成における問題点について、図1乃至6を参照して説明する。
図1は、従来の有機ELパネルの構成例を示すブロック図である。
従来の有機ELパネル1には、画素部11が設けられている。従来の有機ELパネル1にはまた、画素部11を駆動する駆動部として、ライトスキャナ12、ドライブスキャナ13、及び水平セレクタ14が設けられている。
従来の有機ELパネル1は、マトリクス状に配置されたN×Mの画素から構成される画像を表示することができる。なお、N,Mは1以上の任意の整数値である。
詳細には、N×Mの各画素はそれぞれ、R(Red)画素、G(Green)画素、及びB(Blue)画素から構成される。即ち、R画素、G画素、及びB画素はそれぞれ、N×M個存在する。そこで、以下、1つの画素とは、R画素、G画素、またはB画素を意味するものとする。また、以下、R画素、G画素、及びB画素をまとめて、特にRGB画素群と称する。
画素部11(以下、適宜、従来の画素部11と称する)は、1つの画素の表示を担当する画素回路が、図2に示されるようにマトリクス状に配置されて構成されている。即ち、図2は、従来の画素部11の構成例を示すブロック図である。
従来の画素部11には、R画素について、N×M個の画素回路31R−(1,1)乃至31R−(N,M)が設けられている。G画素について、N×M個の画素回路31G−(1,1)乃至31G−(N,M)が設けられている。B画素について、N×M個の画素回路31B−(1,1)乃至31B−(N,M)が設けられている。
ここで、1つのRGB画素群を構成するR画素、G画素、及びB画素の各画素回路31をまとめて、画素回路群と称する。N×MのRGB画素群のそれぞれに対応付けられた各画素回路群が、マトリクス状に配置されて従来の画素部11が構成される。例えば、第m行第n列(mは、1乃至Mのうちの任意の整数値。nは、1乃至Nのうちの任意の整数値)の画素回路群は、画素回路31R−(n,m)、31G−(n,m)、31B−(n,m)から構成され、従来の画素部11のうちの第m行第n列の位置に配置される。
なお、以下、R画素の画素回路31R−(1,1)乃至31R−(N,M)、G画素の画素回路31G−(1,1)乃至31G−(N,M)、B画素の画素回路31B−(1,1)乃至31B−(N,M)のそれぞれを特に区別する必要がない場合、R画素の画素回路31R、G画素の画素回路31G、及びB画素の画素回路31Bのそれぞれと称する。即ち、とあるRGB画素群に着目している場合、そのRGB画素群に対応する画素回路を、R画素の画素回路31R、G画素の画素回路31G、及びB画素の画素回路31Bと呼称して説明する。
従来の画素部11は、M本の走査線WSL15−1乃至WSL15−M、M本の電源線DSL15−1乃至DSL15−M、並びに、R画素についてのN本の信号線DTL15R−1乃至DTL15R−N、G画素についてのN本の信号線DTL15G−1乃至DTL15G−N、及びB画素についてのN本の信号線DTL15B−1乃至DTL15B−Nも有している。
なお、以下、走査線WSL15−1乃至WSL15−M、電源線DSL15−1乃至DSL15−Mのそれぞれを特に区別する必要がない場合、走査線WSL15、電源線DSL15のそれぞれと称する。また、R画素の信号線DTL15R−n、G画素の信号線DTL15G−n、B画素の信号線DTL15B−nを特に区別する必要がない場合、信号線DTL−nと称する。
第m行のR画素についての画素回路31R−(1,m)乃至31R−(N,m)、第m行のG画素についての画素回路31G−(1,m)乃至31G−(N,m)、並びに、第m行のB画素についての画素回路31B−(1,m)乃至31B−(N,m)は、走査線WSL15−mでライトスキャナ12と、電源線DSL15−mでドライブスキャナ13とそれぞれ接続されている。
また、第n列のR画素についての画素回路31R−(n,1)乃至31R−(n,M)は、信号線WSL15R−nで水平セレクタ14と接続されている。第n列のG画素についての画素回路31G−(n,1)乃至31G−(n,M)は、信号線WSL15G−nで水平セレクタ14と接続されている。第n列のB画素についての画素回路31B−(n,1)乃至31B−(n,M)は、信号線WSL15B−nで水平セレクタ14と接続されている。
ライトスキャナ12は、走査線WSL15−1乃至WSL15−Mに水平期間(1H)で順次制御信号を供給して各色(R,G,B)の画素の画素回路31を行単位で線順次走査する。ドライブスキャナ13は、線順次走査に合わせて電源線DSL15−1乃至15−Mに第1電位(後述するVcc)または第2電位(後述するVss)の電源電圧を供給する。水平セレクタ14は、線順次走査に合わせて各水平期間(1H)内で映像信号となる信号電位Vsigと基準電位Vofsとを切換えて列状の各色についての信号線DTL−1乃至DTL−Nに供給する。
図3は、各色(R,G,B)の画素の画素回路31のうちのひとつの構成例を示したブロック図である。
図3の画素回路31は、TFT(Thin Film Transistor)回路41と有機EL素子42とから構成される。なお、TFT回路41の素子構成は、2Tr(transistor)+1C(capacitor)と呼ばれている。TFT回路41は、書き込みトランジスタ51、駆動トランジスタ52、蓄積容量53から構成される。有機EL素子42は、アノード42a、発光部位42b、及びカソード42cから構成されている。
書き込みトランジスタ51のゲートは走査線WSL15と接続されている。書き込みトランジスタ51のドレインは信号線DTL15と接続されている。書き込みトランジスタ51のソースは、駆動トランジスタ52のゲートと接続されている。駆動トランジスタ52のソースは有機EL素子42のアノード42aに接続されている。駆動トランジスタ52のドレインは電源線DSL15に接続されている。蓄積容量53は、駆動トランジスタ52のゲートと有機EL素子42のアノード42aの間に接続されている。有機EL素子42のカソード42cは所定の電位Vcathに設定されている。
図4は、図3の構成の画素回路31を含む従来の画素部11の断面レイアウトの一例を示す図である。
図4において、ユーザは、図中上から下の垂直方向に、従来の画素部11を視認する。なお、以下の説明では、図4中上側の面を上面と称し、同図中下側の面を下面と称する。
基板71の上面には、TFT回路41が配置されている。従来の画素部11の製造時において、TFT回路41が配置された後に、平坦化膜72が積層される。但し、TFT回路41の上面の一部には、平坦化膜72は積層されない。換言すると、平坦化膜72のうち、TFT回路41の上面の一部に相当する部分には、穴があいている。平坦化膜72の平坦化された上面であって、上述の穴を含む部分には、有機EL素子42のアノード42aが形成される。アノード42aは、平坦化膜72の穴に挿入される部分(図4中TFT回路41まで下方に伸びる逆台形の部分)を有しており、その部分でTFT回路41に直接に接続されている。また、平坦化膜72の上面には、補助配線73も配置される。アノード42aと補助配線73は、例えば、同じ膜として積層される。その膜の上には、有機EL素子42の発光部位42bが積層されて形成される。有機EL素子42のうち、発光部位42bが形成された後に、カソード42cが積層される。図4の例では、全てのカソード42cが一体の連続膜として形成されている。また、2つの発光部位42bの間の部分にもカソード42cが形成される。よって、この部分で補助配線73とカソード42cとは直接に接続される。アノード42a、発光部位42b、及びカソード42cがこのように形成されることで、有機EL素子42が構成される。
このような構成の従来の画素部11の製造工程のうち、図4に示される発光部位42bの蒸着工程等でダストが付着する場合がある。例えば、図5に示されるようなダストDUが付着する場合がある。
図5は、ダストDUが付着した場合の従来の画素部11の断面レイアウトの一例を示す図である。
図5では、ダストDUは、アノード42aの上面から、発光部位42bを貫通し、カソード42cまで達するように付着している。このようにダストDUが付着すると、ダストDUが付着した有機EL素子42のアノード42aとカソード42cの間が電気的にショートしてしまう場合が多々存在する。このような場合、ダストDUが付着している発光部位42bには駆動電流が流れなくなり、その有機EL素子42は発光しなくなる。
例えば、1行1列目のG画素についての有機EL素子42、即ち、図6に示される画素回路31G−(1,1)に含まれる有機EL素子42にダストDUが付着すると、このG画素が滅点となる。
画素の滅点は、有機ELパネルといったフラットパネルディスプレイに対する市場クレームの大きな要素である。したがって、このような市場クレームの対策としては、ダスト付着に起因する画素の滅点を防ぐことは非常に重要である。
そこで、本発明人は、ダスト付着に起因する画素の滅点を防ぐことができる手法として、次のような手法を発明した。
即ち、従来の有機ELパネル1では、図4と図5に示されるように、1つの画素について、1つの有機EL素子42のアノード42aが用いられていた。このため、有機EL素子42の発光部位42bにダスト(図5の例ではダストDU)が付着すると、カソード42cとアノード42aとが電気的にショートをしてしまい、結果として画素が滅点となってしまっていた。
但し、ダストは、非常に小さいものであり、それゆえ、有機EL素子の発光部位における占有面積も非常に小さくなる。この場合、1つの画素について、有機EL素子のアノードが2以上存在すれば、2以上のアノードのうち、1つのみにダストが接触し、他のものにはダストが接触しない。よって、ダストが接触したアノードとカソードの間は電気的にショートを起こし、その間の発光部位は確かに発光しないかもしれない。しかしながら、他のアノードとカソード電極との間には正常に駆動電流が流れ、その間の発光部位は発光することになる。よって、画素全体として輝度は低下するが、滅点自体を防ぐことができる、という技術的思想を本発明人はした。
そこで、本発明人は、1つの画素について、アノードを2以上に分割し、分割された2以上のアノード毎にTFT回路をそれぞれ接続する、という手法を発明した。以下、かかる手法をアノード分割手法と称する。
具体的には例えば、アノード分割手法を適用した場合の画素部の断面レイアウトの一例が図7に示されている。なお、以下、アノード分割手法を適用した場合の画素部を、本発明の画素部111と称する。
図7において、ユーザは、図中上から下の垂直方向に、本発明の画素部111を視認する。なお、以下の説明では、図7中上側の面を上面と称し、同図中下側の面を下面と称する。
基板171の下面には、遮光メタル170が形成される。基板171の上面には、1つの画素につき、2つのTFT回路141−1,141−2が配置される。また、基板171の上面には電源線DSL15も配置される。
本発明の画素部111の製造時において、TFT回路141−1,141−2が配置された後に、平坦化膜172が積層される。但し、TFT回路141−1,141−2の各上面の一部には、平坦化膜172は積層されない。換言すると、平坦化膜172のうち、TFT回路141−1,141−2の各上面の一部に相当する各部分には、穴があいている。
平坦化膜172の平坦化された上面であって、上述のTFT回路141−1の上面の穴を含む部分には、アノード142a−1が形成される。アノード142a−1は、平坦化膜172の穴に挿入される部分(図7中TFT回路141−1まで下方に伸びる逆台形の部分)を有しており、その部分でTFT回路141−1に直接に接続されている。
同様に、平坦化膜172の平坦化された上面であって、上述のTFT回路141−2の上面の穴を含む部分には、アノード142a−2が形成される。アノード142a−2は、平坦化膜172の穴に挿入される部分(図7中TFT回路141−2まで下方に伸びる逆台形の部分)を有しており、その部分でTFT回路141−2に直接に接続されている。
このように、図7の例では、1つの画素について、2つのアノード142a−1,142a−2と、TFT回路141−1,141−2が設けられている。即ち、図7の例は、アノード分割手法のうち、アノードの分割数を2つにした場合の手法の一例が適用された例となっている。
この場合、等価回路的に、1つの画素には、アノード142a−1を含む有機EL素子と、アノード142a−2を含む有機EL素子とが存在すると把握することができる。そこで、以下、前者の有機EL素子を有機EL素子142−1と称し、後者の有機EL素子を有機EL素子142−2と称する。そして、有機EL素子142−1のアノード142a−1以外の構成要素を、発光部位142b−1、カソード142c−1とそれぞれ称する。同様に、有機EL素子142−2のアノード142a−2以外の構成要素を、発光部位142b−2、カソード142c−2とそれぞれ称する。
この場合、アノード142a−1,142a−2は、補助配線73とともに同じ膜として平坦化膜172の上面に積層される。以下、この膜を、分割アノード膜MLと称する。分割アノード膜MLについては、図10を参照して後述する。
分割アノード膜MLの上には、発光部位142b−1,142b−2が積層されて形成される。なお、図7の例では、発光部位142b−1,142b−2が一体の膜として形成されている。発光部位142b−1,142b−2を一体として形成している膜を、以下、適宜、発光部位層142bと称する。発光部位層142bの上には、カソード142c−1,142c−2が積層されて形成される。なお、図7の例では、全画素のカソード142c−1,142c−2が全て一体の連続膜として形成されている。この一体の連続膜を、以下、適宜、カソード142cと称する。また、2つの発光部位層142bの間の部分にもカソード142cが形成される。よって、この部分で補助配線173とカソード142cとは直接に接続される。
以上の本発明の画素部111の構成を、1つの画素についての等価回路として考え直してみる。従来の画素部11では、図3に示されるように、1つの画素に対して1つの画素回路31のみが設けられていた。これに対して、本発明の画素部111では、図8に示されるように、1つの画素に対して2つの画素回路131−1,131−2が設けられる。
図8の画素回路131−1,131−2の単体自体の構成は、画素回路31と基本的に同様の構成となっている。
即ち、画素回路131−1/131−2は、TFT回路141−1/141−2と有機EL素子142−1/142−2とから構成される。TFT回路141−1/141−2は、書き込みトランジスタ151−1/151−2、駆動トランジスタ152−1/152−2、及び蓄積容量153−1/152−2から構成される。有機EL素子142−1/142−2は、アノード142a−1/142a−2、発光部位142b−1/142b−2、及びカソード142c−1/142c−2から構成されている。
書き込みトランジスタ151−1,151−2の各ゲートは同一の走査線WSL15と接続されている。書き込みトランジスタ151−1,151−2の各ドレインは同一の信号線DTL15と接続されている。書き込みトランジスタ151−1/151−2のソースは、駆動トランジスタ152−1/152−2のゲートと接続されている。駆動トランジスタ152−1/152−2のソースは有機EL素子142−1/142−2のアノード142a−1/142a−2に接続されている。駆動トランジスタ152−1/152−2のドレインは電源線DSL15に接続されている。蓄積容量153−1/153−2は、駆動トランジスタ152−1/152−2のゲートと有機EL素子142−1/142−2のアノード142a−1/142a−2との間に接続されている。有機EL素子142−1/142−2のカソード142c−1/142c−2は所定の電位Vcathに設定されている。
このように、図8の画素回路131−1,131−2の単体はそれぞれ、図3の画素回路31と同様に構成される。従って、画素回路131−1,131−2の単体はそれぞれ、画素回路31と同様の発光動作を行う。但し、画素回路131−1,131−2はそれぞれ、同一の走査線WSL15、同一の電源線DSL15、同一の信号線DTL15に接続されているので、同一タイミングで発光動作を行う。
このように、図8の例のTFT回路141−1,141−2は、TFT回路41と同様の構成、即ち、2Tr+1Cと称される回路構成を有している。しかしながら、TFT回路141−1,141−2は、図8の例の構成に限定されず、例えば、3個以上のトランジスタを含む構成を取るようにしてもよい。
また、書き込みトランジスタ151−1,151−2及び駆動トランジスタ152−1,152−2は、いずれもNチャネル型トランジスタとして構成されている。したがって、書き込みトランジスタ151−1,152−2及び駆動トランジスタ152−1,152−2は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。そのため、製造コストをより安価にすることができる。
ただし、駆動トランジスタ152−1,152−2は、Nチャネル型トランジスタで構成する必要は特になく、Pチャネル型トランジスタで構成してもよい。
このように、本発明の画素部111は、1つの画素につき2つの画素回路131−1,131−2を有している。よって、従来と同様に、N×M個のRGB画素群からなる画像を表示させる場合には、本発明の画素部111は、例えば図9に示されるように構成される。即ち、図9は、本発明の画素部111の構成例を示すブロック図である。
即ち、第m行第n列(mは、1乃至Mのうちの任意の整数値。nは、1乃至Nのうちの任意の整数値)のR画素に対しては、2つの画素回路131R1−(n,m),131R2−(n,m)が設けられている。画素回路131R1−(n,m),131R2−(n,m)は、本発明の画素部111のうちの第m行第n列のR画素の位置に直列的に配置される。なお、任意の画素位置のR画素について説明する場合、画素回路131R1−(n,m),131R2−(n,m)のそれぞれを、画素回路131R1,131R2のそれぞれと称する。
同様に、第m行第n列のG画素に対しては、2つの画素回路131G1−(n,m),131G2−(n,m)が設けられている。画素回路131G1−(n,m),131G2−(n,m)は、本発明の画素部111のうちの第m行第n列のG画素の位置に直列的に配置される。なお、任意の画素位置のG画素について説明する場合、画素回路131G1−(n,m),131G2−(n,m)のそれぞれを、画素回路131G1,131G2のそれぞれと称する。
第m行第n列のB画素に対しては、2つの画素回路131B1−(n,m),131B2−(n,m)が設けられている。画素回路131B1−(n,m),131B2−(n,m)は、本発明の画素部111のうちの第m行第n列のB画素の位置に直列的に配置される。なお、任意の画素位置のB画素について説明する場合、画素回路131B1−(n,m),131B2−(n,m)のそれぞれを、画素回路131B1,131B2のそれぞれと称する。
このような図9の構成を有する本発明の画素部111のうち、1行1列と1行2列のRGB画素群についての分割アノード膜MLの平面レイアウトの一例が、図10に示されている。図10中網掛けされている部分が、分割アノード膜MLが形成されている部分である。
図10において、画素回路131R1−(1,1)内のアノード142a−1は、分割アノード膜MLの長方形状の部分ML−R1−(1,1)として形成される。画素回路131R2−(1,1)内のアノード142a−2は、分割アノード膜MLの長方形状の部分ML−R2−(1,1)として形成される。画素回路131G1−(1,1)内のアノード142a−1は、分割アノード膜MLの長方形状の部分ML−G1−(1,1)として形成される。画素回路131G2−(1,1)内のアノード142a−2は、分割アノード膜MLの長方形状の部分ML−G2−(1,1)として形成される。画素回路131B1−(1,1)内のアノード142a−1は、分割アノード膜MLの長方形状の部分ML−B1−(1,1)として形成される。画素回路131B2−(1,1)内のアノード142a−2は、分割アノード膜MLの長方形状の部分ML−B2−(1,1)として形成される。また、補助配線173は、分割アノード膜MLの格子状の部分MLOとして形成される。
以上、図7乃至図10を参照して、本発明が適用されるアノード分割手法、及び、そのアノード分割手法(そのうちの分割数が2の場合の手法)が適用された有機ELパネルについて説明してきた。
この有機ELパネルにおいて、図11に示されるように、発光部位142b−1,142b−2を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであり、それゆえ、有機EL素子の発光部位にける占有面積も非常に小さい。よって、ダストDUは、アノード142a−1,142a−2のうちの一方のみと接触する。例えば図11の例では、ダストDUは、アノード142a−2のみと接触し、アノード142a−1とは接触していない。
よって、ダストDUが接触したアノード142a−2とカソード142c−2との間は電気的にショートを起こすので、有機EL素子142−2は発光しない場合がある。これに対して、ダストDUが接触していないアノード142a−1とカソード142c−1との間は、正常に駆動電流が流れるので、有機EL素子142−1は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
例えば、ダストDUが付着した画素が1行1列目のG画素であるとする。この場合、図12に示される2つの画素回路131G1−(1,1),131G2−(1,2)のうち、画素回路131G2−(1,2)が担当する有機EL素子142−2は発光しないが、画素回路131G1−(1,2)が担当する有機EL素子142−1は発光する。よって、1行1列目のG画素は、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
その結果、滅点として認識される画素の数が減るので、有機ELパネルの歩留まり向上を図ることができるようになる。
以上の内容を、本発明が適用されるアノード分割手法の効果として一般的に表現すると、次のようになる。
即ち、とある画素について、有機EL素子の発光部位層にたとえダストが付着しても、そのダストは、発光部位層における占有面積が非常に小さい。よって、ダストは、K個のアノード(Kは、2以上の整数値。上述した図7乃至図10の例ではK=2)のうちの1つだけと接触することになる。
この場合、K個のアノードのうち、ダストと接触している1つのアノードとカソードとの間では確かに電気的ショートが発生する。しかしながら、それ以外のK−1個のアノードのそれぞれとカソードとの間では電気的ショートは発生しない。よって、K−1個のアノードのそれぞれとカソードとの間を各駆動電流が正常に流れることにより、その間に形成されている発光部位層は通常に発光する。
即ち、1つの画素について、K個のアノードの全てとカソードとの間をそれぞれ正常に流れる全駆動電流により発光部位層の全てが発光した場合、その画素の輝度を、100[%]の輝度とする。この場合、ダストが発光部位層に付着すると、ダストが接触しないK−1個のアノードのそれぞれとカソードとの間に形成されている発光部位層は通常に発光する。即ち、ダストが接触している1個のアノードとカソードとの間に形成されている発光部位層のみが発光しない。よって、画素全体の輝度は、{(K−1)/K}×100[%]の輝度となる。即ち、ダストが発光部位層に付着すると、付着しない場合と比較して確かに輝度は低下する。しかしながら、輝度は0%にはならず、画素全体が滅点となることはない。
つまり、ダストが付着した画素(以下、対象画素と称する)は、従来では滅点となるため、その輝度レベルは周りの画素に対して0%となり、人の目に異常画素として視認されやすかった。この異常画素として視認されやすい度合いを、以下、視認度と称する。これに対して、本発明が適用されるアノード分割手法を適用することで、その輝度レベルは周りの画素と比較して{(K−1)/K}×100[%]となり、視認度が低下することになる。例えば、K=3,4のそれぞれとした場合、それぞれの輝度レベルは周りの画素と比較して67%、75%のそれぞれとなり、視認度が低下していくことになる。
アノードの分割数Kを増やすほど、輝度レベルは上がる。即ち、周りの画素に対する輝度レベルの低下度合いは抑制される。よって、視認度もより一段と低下することになる。
ここで、アノードの分割数Kを増やすということは、画素部に配置されるTFT回路の数もその分だけ増加することを意味する。しかしながら、画素部にレイアウトできるTFT回路の数は限られており、アノードの分割数Kを単純に増加させることは困難である。そこで、1つのRGB画素群に必要な画素回路(TFT回路と有機EL素子とからなる回路)の総数Lは固定しておき、即ち、総数L個(Lは3の倍数の任意の整数値)の画素回路を、R画素、G画素、B画素(以下、各色画素と適宜称する)のそれぞれ一律に分配する(L/3個ずつに分配する)のでなく、適宜比率を変えて分配するとよい。この場合、RGB画素群のレイアウト構成としては、L個の有機EL素子は、各色画素に分配されたとおりに配置し、L個のTFT回路は、各色画素への分配にはこだわらず、各色画素の位置に(L/3)個ずつ均等に配置するとよい。
即ち、本発明の画素部111により表示される画像は、R画素、G画素、及びB画素の3つの色画素から構成されるRGB画素群を1組として、そのRGB群がマトリクス状に配置されて構成される画像である。この場合、RGB画素群に設けられるアノードの総数はL個に固定され、R画素のアノードの個数K1と、G画素のアノードの個数K2と、B画素のアノードの個数K3とは、K1+K2+K3=Lとなることを条件に、それぞれ独立して決定される。
そして、個数K1、個数K2、および、個数K3の中に3/Lよりも小さい個数Ksと、3/Lよりも大きい個数Kbを含む場合、個数Kbのアノードを有する色画素のTFT回路(駆動回路)のうち、3/L個のTFT回路は、個数Kbのアノードを有する色画素の位置に配置され、残りの(Kb−L)個のTFT回路は、個数Ksのアノードを有する色画素の位置に配置させる。
例えば、視認度が低くて寿命が短いB画素については画素回路の数を減らし、その分だけG画素についての画素回路の数を増加させることができる。具体的には例えば、上述の例に対応させて、1つのRGB画素群における画素回路の総数L=6とする。以下、1つのRGB画素群において、2個のR画素用の画素回路を、上述した例にあわせて、画素回路131R1,131R2と称する。3個のG画素用の画素回路を、上述した例にあわせて、画素回路131G1,131G2,131G3と称する。1個のB画素用の画素回路を、上述した例にあわせて、画素回路131Bと称する。また、これらの画素回路の各構成要素を示す各符号も、上述した例にあわせて付されるとする。
この場合、RGB画素群のレイアウト構成としては、例えば図13に示される通りになる。
即ち、2個(=3/L個)のR画素用の画素回路131R1,131R2のうち、有機EL素子142−R1,142−R2はR画素の位置(図13中左側の位置)に配置される。3個(=3/Lよりも大きい個数Kb=3個)のG画素用の画素回路131G1,131G2,131G3のうち、有機EL素子142−G1,142−G2,142−G3はG画素の位置(図13中、中央の位置)に配置される。1個(=3/Lよりも小さい個数Ks=1個)のB画素用の画素回路131Bのうち、有機EL素子142−BはB画素の位置(図13中、右側の位置)に配置される。
これに対して、TFT回路は、R画素、G画素、及びB画素の各位置に、2個ずつ均等に配置される。即ち、R画素の位置(図13中左側の位置)には、2個のR画素用のTFT回路141−R1,141−R2が配置される。
G画素の位置(図13中、中央の位置)には、3個(=3/Lよりも大きい個数Kb=3個)のG画素用のTFT回路141−G1,141−G2,141−G3のうち、2個(=3/L個)のG画素用のTFT回路141−G1,141−G2が配置される。残りの1個(=残りの(Kb−L)個)のG画素用のTFT回路141−G3は、B画素の位置(図13中右側の位置)に配置される。即ち、B画素の位置(図13中右側の位置)には、B画素用のTFT回路141−Bと、G画素用のTFT回路141−G3との2個が配置される。
よって、本発明の画素部111全体としては、有機EL素子のレイアウト構成は図14に示される通りになる。これに対して、TFT回路のレイアウト構成は図15に示される通りになる。
以上のように、1つのRGB画素群において有機EL素子全体の総数をL個として、L個の有機EL素子を、視認度に応じた個数ずつ各色画素に分配することができる。即ち、視認度の高い色の画素については、有機EL素子の数を増加させることができる。これにより、有機ELパネルの歩留まりをさらに一段と向上させることができる。
以下、図16乃至図25を参照して、画素回路の動作について説明する。
但し、本発明の各色画素に対して、2以上の画素回路が対応づけられることがある。この場合、2以上の画素回路のそれぞれは、同一の走査線WSL15、同一の電源線DSL15、及び同一の信号線DTL15に接続される。よって、2以上の画素回路は、同一タイミングで発光動作を行う。そこで、以下、1つの画素回路の動作についてのみ説明する。さらに、1つの画素回路自体の構成はいずれも、図8の画素回路131−1または131−2と同様の構成となる。そこで、以下、画素回路131−1または131−2を画素回路131と称して、その画素回路131の動作として説明する。
画素回路131において、書き込みトランジスタ151が、走査線WSL15から供給された制御信号に応じてオン(導通)すると、蓄積容量153は、信号線DTL15を介して水平セレクタ14から供給された電荷を蓄積して保持する。駆動トランジスタ152は、高電位Vccにある電源線DSL15から電流の供給を受け、蓄積容量153に保持された信号電位Vsigに応じて駆動電流Idsを有機EL素子142に流す。有機EL素子142に所定の駆動電流Idsが流れることにより、画素回路131が発光する。
画素回路131は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ152の閾値電圧Vthに相当する電圧を蓄積容量153に保持させる機能であり、これにより、有機ELパネル101の画素毎のバラつきの原因となる駆動トランジスタ152の閾値電圧Vthの影響をキャンセルすることができる。
また、画素回路131は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量153に信号電位Vsigを保持する際、駆動トランジスタ152の移動度μに対する補正を信号電位Vsigに加える機能である。
さらに、画素回路131は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ152のソース電位Vsの変動にゲート電位Vgを連動させる機能であり、これにより、駆動トランジスタ152のゲートとソース間の電圧(以下、ゲートソース間電圧と称する)Vgsを一定に維持することが出来る。
なお、閾値補正機能、移動度補正機能、及びブートストラップ機能については、後述する図20、図24、及び図25などでも説明する。
図16は、画素回路131の動作を説明するタイミングチャートである。
図16は、同一の時間軸(図横方向)に対する走査線WSL15、電源線DSL15、及び信号線DTL15の電位変化と、それに対応する駆動トランジスタ152のゲート電位Vg及びソース電位Vsの変化を示している。
図16において、時刻t1までの期間は、前の水平期間(1H)の発光がなされている発光期間T1である。
発光期間T1が終了した時刻t1から時刻t4までは、駆動トランジスタ152のゲート電位Vg及びソース電位Vsを初期化することで閾値補正動作の準備を行う閾値補正準備期間T2である。
閾値補正準備期間T2では、時刻t1において、ドライブスキャナ13が、電源線DSL15の電位を高電位であるVccから低電位であるVssに切換え、時刻t2において、水平セレクタ14が、信号線DTL15の電位を信号電位Vsigから基準電位Vofsに切換える。次に、時刻t3において、ライトスキャナ12が、走査線WSL15の電位を高電位に切換え、書き込みトランジスタ151をオンさせる。これにより、駆動トランジスタ152のゲート電位Vgが基準電位Vofsにリセットされ、且つ、ソース電位Vsが信号線DTL15の低電位Vssにリセットされる。
時刻t4から時刻t5までは、閾値補正動作を行う閾値補正期間T3である。閾値補正期間T3では、時刻t4において、ドライブスキャナ13により、電源線DSL15の電位が高電位Vccに切換えられ、閾値電圧Vthに相当する電圧が、駆動トランジスタ152のゲートとソースとの間に接続された蓄積容量153に書き込まれる。
時刻t5から時刻t7までの書き込み+移動度補正準備期間T4では、走査線WSL15の電位が高電位から低電位一旦切換えられるとともに、時刻t7の前の時刻t6において、水平セレクタ14が、信号線DTL15の電位を基準電位Vofsから階調に応じた信号電位Vsigに切換える。
そして、時刻t7から時刻t8までの書き込み+移動度補正期間T5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻t7から時刻t8までの間、走査線WSL15の電位が高電位に設定され、これにより、映像信号の信号電位Vsigが閾値電圧Vthに足し込まれる形で蓄積容量153に書き込まれると共に、移動度補正用の電圧ΔVμが蓄積容量153に保持された電圧から差し引かれる。
書き込み+移動度補正期間T5終了後の時刻t8において、走査線WSL15の電位が低電位に設定され、それ以降、発光期間T6として、信号電圧Vsigに応じた発光輝度で有機EL素子142が発光する。信号電圧Vsigは、閾値電圧Vthに相当する電圧と移動度補正用の電圧ΔVμとによって調整されているため、有機EL素子142の発光輝度は駆動トランジスタ152の閾値電圧Vthや移動度μのバラつきの影響を受けることがない。
なお、発光期間T6の最初でブートストラップ動作が行われ、駆動トランジスタ152のゲートソース間電圧Vgs=Vsig+Vth−ΔVμを一定に維持したまま、駆動トランジスタ152のゲート電位Vg及びソース電位Vsが上昇する。
また、時刻t8から所定時間経過後の時刻t9において、信号線DTL15の電位が、信号電位Vsigから基準電位Vofsに落とされる。図16において、時刻t2から時刻t9までの期間は水平期間(1H)に相当する。
以上のようにして、画素回路131の構成を有する有機ELパネル101では、駆動トランジスタ152の閾値電圧Vthや移動度μのバラつきの影響を受けることがなく、有機EL素子142を発光させることができる。
図17乃至図25を参照して、画素回路131の動作についてさらに詳細に説明する。
図17は、発光期間T1の画素回路131の状態を示している。
発光期間T1では、書き込みトランジスタ151がオフ(走査線WSL15の電位が低電位)、かつ電源線DSL15の電位が高電位Vccとなっており、駆動トランジスタ152が駆動電流Idsを有機EL素子142に供給している。このとき駆動トランジスタ152は飽和領域で動作するように設定されているため、有機EL素子142に流れる駆動電流Idsは、駆動トランジスタ152のゲートソース間電圧Vgsに応じて次式(1)で表される値をとる。
式(1)において、μは移動度を示し、Wはゲート幅を表し、Lはゲート長を表し、Coxは単位面積あたりのゲート酸化膜容量を示す。また、Vgsは、駆動トランジスタ152のゲートとソース間の電圧(ゲートソース間電圧)であり、Vthは、駆動トランジスタ152の閾値電圧である。なお、飽和領域とは、(Vgs−Vth<Vds)の条件を満たした状態をいう(Vdsは、駆動トランジスタ152のソースとドレイン間の電圧)。
そして、閾値補正準備期間T2の最初の時刻t1において、図18に示されるように、ドライブスキャナ13は、電源線DSL15の電位を高電位Vcc(第1電位)から低電位Vss(第2電位)に切換える。このとき電源線DSL15の電位Vssが有機EL素子142の閾値電圧Vthelとカソード電位Vcathの和よりも小さければ(Vss<Vthel+Vcath)有機EL素子142は消光し、駆動トランジスタ152の電源線DSL15と接続された側がソースとなる。また、有機EL素子142のアノードは電位Vssに充電される。
次に、図19に示されるように、時刻t2において、水平セレクタ14が信号線DTL15の電位を基準電位Vofsにした後、時刻t3において、ライトスキャナ12が、走査線WSL15の電位を高電位に切換えることより、書き込みトランジスタ151をオンにする。これにより、駆動トランジスタ152のゲート電位VgはVofsとなり、ゲートソース間電圧Vgsは、Vofs−Vssという値をとる。ここで、駆動トランジスタ152のゲートソース間電圧Vgsである(Vofs−Vss)は、次の閾値補正期間T3で閾値補正動作を行うため、閾値電圧Vthよりも大である(Vofs−Vss>Vth)必要がある。逆に言うと、(Vofs−Vss>Vth)の条件を満たすように、電位Vofs及びVssが設定される。
そして、閾値補正期間T3の最初の時刻t4において、図20に示されるように、ドライブスキャナ13が電源線DSL15の電位を低電位Vssから高電位Vccに切換えると、駆動トランジスタ152の有機EL素子142のアノードと接続されている側がソースとなり、図20において1点鎖線で示されるように電流が流れる。
ここで、有機EL素子142は、等価的にダイオード142Aと寄生容量をCelとする有機EL容量142Bで表すことができ、有機EL素子142のリーク電流が駆動トランジスタ152に流れる電流よりもかなり小さい(Vel≦Vcath+Vthelを満たす)という条件の下では、駆動トランジスタ152に流れる電流は蓄積容量153と142Bを充電するために使用される。有機EL素子142のアノード電位Vel(駆動トランジスタ152のソース電位Vs)は、図21に示されるように、駆動トランジスタ152を流れる電流に応じて上昇する。所定時間経過後、駆動トランジスタ152のゲートソース間電圧VgsがVthという値をとる。また、このときの有機EL素子142のアノード電位Velは(Vofs−Vth)である。ここで、有機EL素子142のアノード電位Velは、有機EL素子142の閾値電圧Vthelとカソード電位Vcathの和以下となっている(Vel=(Vofs−Vth)≦(Vcath+Vthel))。
その後、時刻t5において、図22に示されるように、走査線WSL15の電位が高電位から低電位に切替えられ、書き込みトランジスタ151がオフして閾値補正動作(閾値補正期間T3)が完了する。
続く書き込み+移動度補正準備期間T4の時刻t6において、水平セレクタ14によって、信号線DTL15の電位が、基準電位Vofsから、階調に応じた信号電位Vsigに切換えられた(図22)後、書き込み+移動度補正期間T5に入り、図23に示されるように、時刻t7において、走査線WSL15の電位が高電位に設定されることで書き込みトランジスタ151がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動トランジスタ152のゲート電位Vgは、書き込みトランジスタ151がオンしているため信号電位Vsigとなるが、書き込みトランジスタ151には電源線DSL15からの電流が流れるため、駆動トランジスタ152のソース電位Vsは、時間とともに上昇していく。
駆動トランジスタ152の閾値補正動作は既に完了している。よって、式(1)の右辺の(Vgs−Vth)2の項は、(Vgs−Vth)2={(Vsig−(Vofs−Vth))−Vth}2=(Vsig−Vofs)2となり、閾値電圧Vthの項の影響はなくなるので、駆動トランジスタ152が流す駆動電流Idsは、移動度μを反映したものとなる。具体的には、図24に示されるように、移動度μが大きい場合には、駆動トランジスタ152が流す駆動電流Idsは大きくなり、ソース電位Vsの上昇も早い。一方、移動度μが小さい場合には、駆動トランジスタ152が流す駆動電流Idsは小さくなり、ソース電位Vsの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動トランジスタ152のソース電位Vsの上昇量△Vμ(電位補正値)は大きくなり、移動度μが小さい場合には、駆動トランジスタ152のソース電位Vsの上昇量△Vμ(電位補正値)は小さくなる。これによって、各画素回路131の駆動トランジスタ152のゲートソース間電圧Vgsのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素回路131のゲートソース間電圧Vgsは、移動度μのバラツキを完全に補正した電圧となる。
時刻t8において、走査線WSL15の電位が低電位に設定されることで書き込みトランジスタ151がオフして、書き込み+移動度補正期間T5が終了し、発光期間T6となる(図25)。
発光期間T6では、駆動トランジスタ152のゲートソース間電圧Vgsは一定であるので、駆動トランジスタ152は一定電流Ids'を有機EL素子142に供給し、有機EL素子142のアノード電位Velは、有機EL素子142に一定電流Ids'という電流が流れる電圧Vxまで上昇し、有機EL素子142は発光する。駆動トランジスタ152のソース電位Vsが上昇すると、蓄積容量153のブートストラップ機能により、駆動トランジスタ152のゲート電位Vgも連動して上昇する。
有機EL素子142のI−V特性により、発光時間が長くなると、図25に示されるB点の電位は時間とともに変化する(経時劣化する)。しかしながら、駆動トランジスタ152のゲートソース間電圧Vgsは一定値に保たれているので、有機EL素子142に流れる電流は変化しない。したがって、I−V特性により有機EL素子142が経時劣化しても、一定電流Ids'が流れ続けるので、有機EL素子142の輝度が変化することはない。
このような画素回路131が1つの画素に対して設けられることで、本発明の画素部111は構成されている。例えば、上述した図8の例では、1つの画素に対して、2つの画素回路131−1,131−2が設けられる。
このような図8の画素回路131−1,131−2のうち、図11に示されるように、発光部位142b−1,142b−2を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであるから、アノード142a−2のみと接触し、アノード142a−1とは接触していない。
よって、ダストDUが接触したアノード142a−2とカソード142c−2との間は電気的にショートを起こすので、有機EL素子142−2は発光しない場合がある。これに対して、ダストDUが接触していないアノード142a−1とカソード142c−1との間は、正常に駆動電流が流れるので、有機EL素子142−1は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
しかしながら、ダストDUが付着した画素についての、ダスト付着が接触していない別の画素に対する輝度の低下率は少ない方が好ましい。その分だけ、異常画素として視認されやすい度合いである視認度を低下させることができるからである。
そこで、本発明人は、さらに視認度を低下させる手法として、画素内で分割したアノード同士を蓄積容量で接続する、という手法(以下、アノード間蓄積容量手法と称する)を発した。
例えば、図8の例の画素回路131−1,131−2に対して、アノード間蓄積容量手法を採用すると、図26に示されるようになる。即ち、図26の例の構成では、図8の例の構成に対して、画素回路131−1の有機EL素子142−1のアノード142a−1と、画素回路131−2の有機EL素子142−2のアノード142a−2との間に、蓄積容量201が接続されている。
この場合、ダストDUが付着していない正常状態(有機EL素子142−1,142−2が共に発光する状態)では、アノード142−1,142−2はどちらも同様の動作をするので、蓄積容量201は、有機EL素子142−1,142−2の発光輝度のどちらにも貢献しない。
しかしながら、図11に示されるような場合、即ち、ダストDUがアノード142a−2のみと接触し、アノード142a−1とは接触していない場合、図27に示されるように、アノード142a−1はカソード電位に接地される。よって、ダストDUが付着していない有機EL素子142−1側に、容量202とともに、蓄積容量201が接続されたことと等価になる。これにより、有機EL素子142−1側の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度が上昇する。
これにより、ダストDUが接触した画素についての、ダストDUが付着していない別の画素に対する輝度の低下率は少なくなる。よって、視認度をその分だけ低下させることができる。さらに、このようにダストDUが接触してない有機EL素子142−1側の輝度を自動的に上昇させることができるので、外部メモリなどを使用する必要がない。
図28は、本発明の画素部111のうち、図26の構成の1つの画素部分についての断面レイアウトの一例を示している。
基本的には、図28の例の断面レイアウトでは、図7の例の断面レイアウトに対して、TFT回路141−1(図28の例では、駆動トランジスタ152−1のみが図示)と、TFT回路142−2(図28の例では、駆動トランジスタ152−2のみが図示)との間に、蓄積容量201が配置されている。
ところで、図16を用いて説明した画素回路131の動作において、閾値補正期間T3の終了の書き込み+移動度補正準備期間T4は、数μs程度であった。即ち、閾値補正期間T3の終了後数μs程度で、書き込み+移動度補正期間T5が開始され、映像信号の書き込みと移動度補正動作が行われる。
ここで、本発明の画素部111として図26の例の構成が採用され、図11に示される状態となっている場合、即ち、ダストDUがアノード142a−2のみと接触し、アノード142a−1とは接触していない場合を考える。
この場合、ダストDUが付着している側の画素回路131−2では、閾値補正期間T3のアノード142a−2の電位は、信号線電位(基準電位)Vofs−閾値電圧Vthであり、カソード142c−2の電位Vcathよりも低い。よって、アノード142a−2の電位は、カソード142c−2の電位Vcathに向かって上昇してしまう。
この上昇中は、ダストDUが付着していない側(正常な側)の画素回路131−1では、アノード142a−1に接続される蓄積容量201の容量が小さくみえてしまうという結果を生む。その結果、この状態のまま、ダストDUが付着していない側(正常な側)の画素回路131−1で映像信号の書き込みと移動度補正動作が行われると、蓄積容量201の効果、即ち、有機EL画素142−1の輝度上昇の効果は十分に得られないことになる。
そこで、本発明人は、さらに、閾値補正動作終了後に、閾値補正期間T3のアノード142a−2の電位をカソード142c−2の電位Vcathまでカソード電位まで完全にリークさせた状態になったとき、例えば、閾値補正動作終了後に水平期間(1H)だけあけた後、映像信号の書き込みと移動度補正動作を行う、という手法を発明した。
かかる手法を適用した場合の画素回路131の動作を説明するタイミングチャートが図29に示されている。以下の動作は、画素毎に図26の構成を有する本発明の画素部111全体に当てはまる動作である。ただし、本発明の理解を容易なものとすべく、図11に示される状態となっている場合、即ち、ダストDUがアノード142a−2のみと接触し、アノード142a−1とは接触していない場合における、ダストDUが付着していない側の画素回路131−1の動作を想定する。即ち、以下、画素回路131とは、ダストDUが付着している側の画素回路131−2の相手側、即ち、画素回路131−1を想定する。
図29は、同一の時間軸(図横方向)に対する走査線WSL15、電源線DSL15、及び信号線DTL15の電位変化と、それに対応する駆動トランジスタ152のゲート電位Vg及びソース電位Vsの変化を示している。
時刻t1乃至時刻t5まで、即ち、閾値補正期間T3が終了するまでの動作は、図16の例の動作と同様である。よって、この間の動作の説明は省略する。
時刻t5から時刻t11までの書き込み+移動度補正準備期間T4では、走査線WSL15の電位が高電位から低電位一旦切換えられるとともに、時刻t11の前の時刻t10において、水平セレクタ14が、信号線DTL15の電位を基準電位Vofsから階調に応じた信号電位Vsigに切換える。
なお、図16の例と同様に、水平セレクタ14が、時刻t6において、信号線DTL15の電位を基準電位Vofsから階調に応じた信号電位Vsigに切換え、時刻t9において、信号線DTL15の電位を信号電位Vsigから基準電位Vofsに再度切り替える。
図16の例では、この時刻t6と時刻t9の間の時刻t7と時刻t8との間に、走査線WSL15の電位が高電位になっている。このため、時刻t7と時刻t8との間が書き込み+移動度補正期間T5となっていた。
しかしながら、図29に示されるように、時刻t7は、閾値補正期間T3が終了してから水平期間(1H)をまだ経過していない。そこで、図29の例では、時刻t6乃至t9の間も、走査線WSL15の電位は低電位のまま維持され、書き込み+移動度補正期間T5が開始されないようになされている。
即ち、図29の例では、閾値補正期間T3が終了してから水平期間(1H)を経過したよりも後の時刻t10になると、上述の如く、信号線DTL15の電位が基準電位Vofsから階調に応じた信号電位Vsigに切換えられ、その後の時刻t11から時刻t12までの書き込み+移動度補正期間T5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻t11から時刻t12までの間、走査線WSL15の電位が高電位に設定され、これにより、映像信号の信号電位Vsigが閾値電圧Vthに足し込まれる形で蓄積容量153に書き込まれると共に、移動度補正用の電圧ΔVμが蓄積容量153に保持された電圧から差し引かれる。
書き込み+移動度補正期間T5終了後の時刻t12において、走査線WSL15の電位が低電位に設定され、それ以降、発光期間T6として、信号電圧Vsigに応じた発光輝度で有機EL素子142が発光する。信号電圧Vsigは、閾値電圧Vthに相当する電圧と移動度補正用の電圧ΔVμとによって調整されているため、有機EL素子142の発光輝度は駆動トランジスタ152の閾値電圧Vthや移動度μのバラつきの影響を受けることがない。
さらに、ダストDUが付着していない有機EL素子142(図27の例では有機EL素子142−1)に、容量202とともに、蓄積容量201が接続されたことと等価になっているので、有機EL素子142の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度がさらに上昇することになる。
なお、図26乃至図29の説明では、理解を容易なものとすべく上述した他の例とあわせたため、1つの画素のアノードの分割数Kは2とされた。しかしながら、アノードの分割数Kは、2に限定されず、3以上であっても、上述した各種内容は同様にあてはまる。
以上のように、画素回路131を備える有機ELパネルにおいては、閾値補正機能及び移動度補正機能によって画素回路131ごとの閾値電圧Vth及び移動度μの相違を補正することができる。また、有機EL素子142の経時変動(劣化)も補正することができる。
これにより、画素回路131を備える有機ELパネルを用いた表示装置では、高品位な画質を得ることが可能である。有機ELパネルを用いた表示装置とは、例えば次のような装置をいう。即ち、有機ELパネルに、ソースドライバやゲートドライバを含むドライバIC(Integrated Circuit)が付加されることによりパネルモジュールが構成される。さらに、パネルモジュールに、電源回路、画像LSI(Large Scale Integration)などが付加されて、表示装置が構成される。
有機ELパネルを用いた表示装置は、様々な電子機器、例えば、デジタルスチルカメラやデジタルビデオカメラ、ノート型パーソナルコンピュータ、携帯電話、テレビジョン受像機など、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
例えば、本発明は、電子機器の一例であるテレビジョン受像機に適用できる。このテレビジョン受像機は、フロントパネル、フィルターガラス等から構成される映像表示画面を含み、本発明の表示装置をその映像表示画面に用いることにより作製される。
例えば、本発明は、電子機器の一例であるデジタルスチルカメラに適用できる。このデジタルカメラは、撮像レンズ、表示部、コントロールスイッチ、メニュースイッチ、シャッター等を含み、本発明の表示装置をその表示部に用いることにより作製される。
例えば、本発明は、電子機器の一例であるノート型パーソナルコンピュータに適用できる。このノート型パーソナルコンピュータにおいて、その本体には文字等を入力するとき操作されるキーボードを含み、その本体カバーには画像を表示する表示部を含む。このノート型パーソナルコンピュータは、本発明の表示装置をその表示部に用いることにより作製される。
例えば、本発明は、電子機器の一例である携帯端末装置に適用できる。この携帯端末装置は、上部筺体と下部筺体とを有している。この携帯端末装置の状態としては、それらの2つの筺体が開いた状態と、閉じた状態とが存在する。この携帯端末装置は、上述した上側筐体と下側筐体との他、連結部(ここではヒンジ部)、ディスプレイ、サブディスプレイ、ピクチャーライト、カメラ等を含み、本発明の表示装置をそのディスプレイやサブディスプレイに用いることにより作製される。
例えば、本発明は、電子機器の一例であるデジタルビデオカメラに適用可能である。デジタルビデオカメラは、本体部、前方を向いた側面に被写体撮影用のレンズ、撮影時のスタート/ストップスイッチ、モニター等を含み、本発明の表示装置をそのモニターに用いることにより作製される。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
1 有機ELパネル, 11 画素部, 12 ライトスキャナ, 13 ドライブスキャナ, 14 水平セレクタ, WSL15 走査線, DSL15 電源線, DTL15 信号線, 31 画素回路, 41 TFT回路, 42 有機EL素子, 42a アノード, 42b 発光部位, 42c カソード, 101 有機ELパネル, 111 画素部, 131−1及び131−2 画素回路, 141−1及び141−2 TFT回路, 142−1及び142−2 有機EL素子, 142a アノード, 142b−1及び142b−2 発光部位, 142c カソード, 201 蓄積容量
Claims (2)
- マトリクス状に配置された複数の画素毎に、
K個(Kは2以上の整数値)のアノードを有し、駆動電流により発光する発光素子と、
前記K個のアノード毎に設けられ、前記K個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記K個のアノード同士を接続する蓄積容量と
を備える
パネル。 - マトリクス状に配置された複数の画素毎に、
K個(Kは2以上の整数値)のアノードを有し、駆動電流により発光する発光素子と、
前記K個のアノード毎に設けられ、前記K個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記K個のアノード同士を接続する蓄積容量と
を有する
パネル
を備える電子回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008287383A JP2010113260A (ja) | 2008-11-10 | 2008-11-10 | パネルおよび電子回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008287383A JP2010113260A (ja) | 2008-11-10 | 2008-11-10 | パネルおよび電子回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010113260A true JP2010113260A (ja) | 2010-05-20 |
Family
ID=42301840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008287383A Withdrawn JP2010113260A (ja) | 2008-11-10 | 2008-11-10 | パネルおよび電子回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010113260A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021503613A (ja) * | 2018-10-31 | 2021-02-12 | ペキン シャオミ モバイル ソフトウェア カンパニー, リミテッドBeijing Xiaomi Mobile Software Co.,Ltd. | 端末スクリーン、スクリーン構造及びその制御方法、装置と端末 |
-
2008
- 2008-11-10 JP JP2008287383A patent/JP2010113260A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021503613A (ja) * | 2018-10-31 | 2021-02-12 | ペキン シャオミ モバイル ソフトウェア カンパニー, リミテッドBeijing Xiaomi Mobile Software Co.,Ltd. | 端末スクリーン、スクリーン構造及びその制御方法、装置と端末 |
US11017743B2 (en) | 2018-10-31 | 2021-05-25 | Beijing Xiaomi Mobile Software Co., Ltd. | Screen, screen structure, user equipment, and method for controlling screen |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4600780B2 (ja) | 表示装置及びその駆動方法 | |
JP4297169B2 (ja) | 表示装置及びその駆動方法と電子機器 | |
JP5804732B2 (ja) | 駆動方法、表示装置および電子機器 | |
JP4715850B2 (ja) | 表示装置及びその駆動方法と電子機器 | |
JP4508205B2 (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2008287139A (ja) | 表示装置及びその駆動方法と電子機器 | |
KR101498571B1 (ko) | 표시장치 및 그 구동방법과 전자기기 | |
JP5309470B2 (ja) | 表示装置及びその駆動方法と電子機器 | |
US8138999B2 (en) | Display device and electronic apparatus | |
US20110205205A1 (en) | Pixel circuit, display device, method of driving the display device, and electronic unit | |
TWI423220B (zh) | 顯示裝置,在顯示裝置中佈局導線之方法及電子裝置 | |
JP2010250267A (ja) | 表示装置および電子機器 | |
JP4591511B2 (ja) | 表示装置及び電子機器 | |
KR20100107395A (ko) | 표시 장치 및 전자 기기 | |
KR101544212B1 (ko) | 표시 장치 및 그 구동 방법과 전자기기 | |
US9099038B2 (en) | Pixel circuit, display panel, display unit, and electronic system | |
JP2008304690A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2010139897A (ja) | 表示装置及びその駆動方法と電子機器 | |
JP2009288625A (ja) | 電子回路およびパネル | |
JP2010139926A (ja) | 電子機器および表示装置 | |
JP2010113260A (ja) | パネルおよび電子回路 | |
JP2009282191A (ja) | 表示装置、表示装置の駆動方法および電子機器 | |
JP2010113042A (ja) | パネルおよび電子回路 | |
JP2009103871A (ja) | 表示装置及びその駆動方法と電子機器 | |
JP2013047717A (ja) | 駆動回路、駆動方法、電子機器、及び表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120110 |