JP2010109072A - 半導体装置の製造方法、半導体装置の試験方法、半導体装置の試験装置、及び半導体装置 - Google Patents

Abstract

【課題】半導体装置の製造方法、半導体装置の試験方法、半導体装置の試験装置、及び半導体装置に関し、半導体装置のパッドと試験装置のプローブとの接触力が変化した要因を推定する方法の提供。
【解決手段】歪の大きさを測る歪センサをシリコン基板２０に形成する工程と、シリコン基板２０の上方に試験パッド４１を形成する工程と、試験装置１の昇降ステージ２によりシリコン基板２０を上昇させ、試験装置１の試験プローブ８と試験パッド４１とが接触した時刻と、接触後の上記歪の増加率とに基づいて、試験プローブ８の状態を推定する工程とを有する半導体装置の製造方法による。
【選択図】図１

Description

本発明は、半導体装置の製造方法、半導体装置の試験方法、半導体装置の試験装置、及び半導体装置に関する。

LSI等の半導体装置の製造工程では、半導体装置内に配線等のデバイスパターンを形成した後、その半導体装置が正常に動作するかどうかを確認するための電気的な試験が行われる。その試験は、プローブテストとも呼ばれ、試験装置のプローブから半導体装置のパッドに試験信号を供給することにより行われる。

試験が適切に行われるには、プローブとパッドとが設計値通りの接触力で互いに接触し、これらが電気的に安定にコンタクトするのが望ましい。

しかしながら、一本のプローブがその寿命の間に行うプロービング動作は何百万回にも及び、その間に様々な要因によってパッドとの接触力が経時的に変化する。

その接触力の変化の度合いを調べるべく、接触力を測定するためのピエゾ抵抗素子を半導体装置に設ける技術もあるが、この技術では接触力が変化した要因まで推定することはできない。

したがって、接触力変化の要因を特定するには、プローブカードを試験装置から一旦取り外し、プローブの状態を光学顕微鏡や走査型電子顕微鏡で再検査する必要があり、再検査工程という余計な工数が発生してしまう。
特開２００７−３５８５６号公報

半導体装置の製造方法、半導体装置の試験方法、半導体装置の試験装置、及び半導体装置に関し、半導体装置のパッドと試験装置のプローブとの接触力が変化した要因を推定することを目的とする。

以下の開示の一観点によれば、歪の大きさを測る歪センサを半導体基板に形成する工程と、前記半導体基板の上方に試験パッドを形成する工程と、試験装置の昇降ステージにより前記半導体基板を上昇させ、前記試験装置の試験プローブと前記試験パッドとが接触した時刻と、接触後の前記歪の増加率とに基づいて、前記試験プローブの状態を推定する工程とを有する半導体装置の製造方法が提供される。

また、その開示の別の観点によれば、試験装置の昇降ステージの上に、歪センサと試験パッドとが設けられた半導体基板を載せるステップと、前記昇降ステージにより前記半導体基板を上昇させ、前記試験装置の試験プローブと前記試験パッドとが接触した時刻と、接触後に前記歪センサで測定された歪の増加率とに基づいて、前記試験プローブの状態を推定するステップとを有する半導体装置の試験方法が提供される。

更に、その開示の他の観点によれば、試験プローブが設けられたプローブカードと、歪センサと試験パッドとが設けられた半導体基板を上昇させる昇降ステージと、前記昇降ステージにより前記半導体基板を上昇させたときに前記試験プローブと前記試験パッドとが接触した時刻と、接触後に前記歪センサで測定された歪の増加率とに基づいて、前記試験プローブの状態を推定する判断部とを有する半導体装置の試験装置が提供される。

そして、その開示の更に他の観点によれば、半導体基板と、前記半導体基板に形成された歪センサと、前記半導体基板に形成されたメモリ領域と、前記半導体基板の上方に形成され、試験工程で使用される試験プローブと接触する試験パッドとを有し、前記試験プローブと前記試験パッドとの接触によって発生した歪の大きさが前記歪センサによって測定され、前記歪の大きさが前記試験工程における試験時間の関数として前記メモリ領域に格納される半導体装置が提供される。

以下の開示では、試験プローブと半導体基板の試験パッドとが接触した時刻と、これらが接触した後に半導体基板の歪センサで測定された歪の増加率とに基づいて、試験プローブの状態を推定する。これによれば、プローブカードから試験プローブを取り外すことなしに試験プローブの状態を推定できるので、試験プローブの状態を確認するための余計な工程が不要となる。

（１）第１実施形態
図１は、本実施形態に係る半導体装置の試験装置の構成図である。

この試験装置１は、シリコン（半導体）基板２０に対してウエハレベルで電気的な試験を行うものであり、シリコン基板２０を上昇させる昇降ステージ２と、その昇降ステージ２を上下方向と水平方向とに駆動するためのステージ駆動部３とを有する。このうち、ステージ駆動部３としては、例えばステッピングモータが使用される。

また、シリコン基板２０の上方には、試験プローブ８を備えたプローブカード７が設けられる。試験プローブ８は、例えばタングステン、白金、或いはパラジウム等の金属細線よりなり、プローブカード７と接着剤によって接着される。

試験対象のシリコン基板２０には、点線円内のように歪センサ形成領域５２とメモリ領域５３とが形成されており、その最上層にはメモリ領域５３と電気的に接続された試験パッド４１が設けられる。

更に、試験装置１は、パーソナルコンピュータ等の補助制御部４を有しており、その補助制御部４はステージ昇降信号記憶部５、メモリ信号書き込み／読み取り部６、グラフ生成部９、判断部１０、及び記憶部１２を備える。

試験に際しては、昇降ステージ２が上昇することにより試験パッド４１が試験プローブ８と接触する。このときの接触力により歪センサ形成領域５２には歪が生じる。その歪の大きさは歪センサ形成領域５２に形成された後述の歪センサにより測定され、その測定値は昇降ステージ２の上昇量の関数としてメモリ領域５３に格納される。

その昇降ステージ２の上昇量は、例えばステージ駆動装置３のステッピングモータのステップ数である。そのステップ数は、ステージ昇降信号記憶部５に格納されており、上記の関数をメモリ領域５３に格納するときに、メモリ信号書き込み／読み取り部６を介してメモリ領域５３に出力される。

また、グラフ生成部９は、メモリ領域５３に格納された上記の関数をグラフ化する機能を有する。

そして、判断部１０は、そのグラフに基づいて、後述のように試験プローブ８の状態を推定する。

図２及び図３は、本実施形態に係る試験対象の半導体装置の製造途中の断面図である。

この半導体装置を製造するには、図２に示すように、シリコン基板２０に素子分離用の溝を形成し、その溝内に素子分離絶縁膜２１としてCVD法により酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。

素子分離絶縁膜２１により、シリコン基板２０には、既述の歪センサ形成領域５２とメモリ領域５３の他に、電源供給領域５１も画定される。

なお、歪センサ形成領域５２と電源供給領域５１の形成部位は特に限定されず、シリコン基板２０のチップ領域内又はスクライブ領域内にこれらの領域を形成してよい。

その後に、シリコン基板２０にp型不純物をイオン注入し、メモリ領域５３にpウェル２２を形成する。

更に、シリコン基板２０にp型不純物とn型不純物をイオン注入し、第１及び第２のp型不純物拡散領域２３、２４と、第１〜第３のn型不純物拡散領域２５〜２７と、第１及び第２の高濃度p型不純物拡散領域２８、２９とを形成する。

なお、p型不純物とn型不純物の打ち分けは不図示のレジストパターンを用いて行われる。

ここで、電源供給領域５１では、上記の第１のp型不純物拡散領域２３と第１のn型不純物拡散領域２５とが太陽電池４５として機能する。そのため、太陽電池４５に外光が照射されると、各領域２３、２５の間のpn接合に電子とホールとが対生成し、第１の高濃度p型不純物拡散領域２８と第１のn型不純物拡散領域２５との間に起電力が生じる。

一方、歪センサ形成領域５２では、第２のp型不純物拡散領域２４と第２のn型不純物拡散領域２６とが歪センサ４６として機能する。

その歪センサ４６は、シリコン基板２０に加わる歪みの大きさに依存して第２のp型不純物拡散領域２４と第２のn型不純物拡散領域２６との間のpn接合の抵抗値が変動することを利用し、歪の大きさを測定するものである。

また、メモリ領域５３では、第３のn型不純物拡散領域２７をソース／ドレイン領域とするMOSトランジスタTRが形成される。そのMOSトランジスタTRは、ゲート絶縁膜３０とゲート電極３１とを有し、メモリ領域５３の回路の一部となる。

メモリ領域５３におけるメモリの種類は特に限定されず、DRAM(Dynamic Random Access Memory)、SRAM (Static RAM)、FeRAM (Ferroelectric RAM)等の任意のメモリを形成してよい。

次いで、図３に示すように、各領域５１〜５３の上に第１の層間絶縁膜３５として酸化シリコン膜をCVD法により形成する。

そして、この第１の層間絶縁膜３５をパターニングしてコンタクトホールを形成し、当該コンタクトホール内にタングステンを主にしてなる導電性プラグ３６を形成する。

続いて、この導電性プラグ３６と第１の層間絶縁膜３５の上に、アルミニウム膜を含む金属積層膜をスパッタ法で形成し、この金属積層膜をパターニングして一層目金属配線３７を形成する。

その後、一層目金属配線３７の上に、層間絶縁膜と金属配線とを積層してなる多層配線構造を形成した後、最上層の層間絶縁膜の上に保護絶縁膜４０としてCVD法により窒化シリコン膜を形成する。

そして、この保護絶縁膜４０の上にスパッタ法で金属積層膜を形成し、それをパターニングして試験パッド４１を形成する。その金属積層膜は、例えばアルミニウム膜を主にしてなる。

図示のように歪センサ４６の上方に試験パッド４１を形成することにより、試験パッド４１と試験パッド８との接触力に応じてシリコン基板２０に発生した歪を歪センサ４６により確実に測定することができる。

以上により、本実施形態に係る半導体装置１００の基本構造が完成する。

この半導体装置１００では、電源供給領域５１に外光を照射することにより太陽電池４５に起電力が発生し、その起電力が一層目金属配線３７や導電性プラグ３６等を介して歪センサ形成領域５２とメモリ領域５３に供給される。なお、その外光は金属積層膜等の遮光膜よりなる試験パッド４１によって遮られるため、外光が原因で歪センサ４６に不必要に起電力が発生することはない。

そして、歪センサ形成領域５２では、試験時における試験パッド４１と試験プローブ８との接触力によってシリコン基板２０に発生した歪の大きさが歪センサ４６で測定される。

図４は、この半導体装置１００の平面レイアウトを説明するための模式図である。なお、図４では、試験時における電力の供給経路と信号の流れとを矢印で示している。

歪センサ形成領域５２には、既述の第２の高濃度p型不純物拡散領域２９と三つの第２のn型不純物拡散領域２６とが十字型に配列される。

このうち、第２の高濃度p型不純物拡散領域２９には電源供給領域５１から起電力V0が与えられ、第２の高濃度p型不純物拡散領域２９に対向する第２のn型不純物拡散領域２６は接地電位とされる。

このとき、残りの対向する二つの第２のn型不純物拡散領域２６を異なるドープ濃度にしておけば、第２のp型不純物拡散領域２４（図２参照）との間のpn接合の抵抗値が、これらのn型不純物拡散領域２６の各々について異なった値となる。更に、そのpn接合の抵抗値は、歪センサ形成領域５２における歪の大きさによって変動する。

よって、対向する二つのn型不純物拡散領域２６の電位V1、V2の電位差ΔVは歪の大きさと同視でき、試験パッド４１と試験プローブ８との接触力に応じて変動する。

半導体装置１００には、その電位差ΔVを算出するための電位差検出部５４が設けられる。その電位差検出部５４には、既述の電源供給領域５１から起電力V0が供給されており、これにより電位差検出部５４が動作可能な状態となる。

図５は、この電位差検出部５４の回路構成の一例を示す図である。この例では、オペアンプOPの負入力端と正入力端にそれぞれ抵抗R1、R2を接続すると共に、負入力端と出力端との間に帰還抵抗R3を接続する。また、正入力端にはバイアス用の抵抗R4を接続する。

この場合、各抵抗R1〜R4の抵抗値を全て同一にすることにより、出力端から電位差ΔV（＝V1−V2）を得ることができる。

その電位差ΔVは、不図示のAD変換器によりデジタル値に変換された後、電位差ΔVを取得したときのステージ２の上昇量と対応付けられて、当該上昇量の関数として図４のメモリ領域５３に格納される。

その関数は、図１のグラフ生成部９によりグラフ化される。

ここで、単位時間当たりのステージ２の上昇量が一定であるなら、当該上昇量を試験における試験時間とみなすこともできる。

図６は、このようにステージ２の上昇量を試験時間とみなした場合における、当該試験時間と電位差（歪の大きさ）ΔVとの関係を示すグラフの一例である。

なお、そのグラフにおける試験時間の原点は、歪センサ形成領域５２、メモリ領域５３、及び電位差検出部５４の全てに電源供給領域５１から起電力V0が供給され、これら各部５２〜５４が動作可能となった時点である。

図６における試験時間の最初の期間Eでは、昇降ステージ２が上昇の途中にあり、試験パッド４１と試験プローブ８とが非接触の状態である。したがって、試験パッド４１と試験プローブ８との間の接触力に起因した歪が歪センサ４６に加わらず、電位差（歪の大きさ）ΔVは一定値となる。

そして、次の期間Fでは、昇降ステージ２が更に上昇を続けることにより試験パッド４１と試験プローブ８とが接触する。試験パッド４１と試験プローブ８との電気的なコンタクトを確実にするために、接触後も昇降ステージ２は上昇し続ける。接触後のこのような昇降ステージ２の上昇はオーバードライブとも呼ばれる。これにより、試験パッド４１と試験プローブ８との接触力は試験時間と共に上昇し、電位差ΔVも上昇する。

次の期間Gでは、昇降ステージ２のオーバードライブが停止し、この状態で半導体装置１００に対して電気的な試験が行われる。試験中、昇降ステージ２は停止しているので、この期間では試験パッド４１と試験プローブ８との接触力が一定となり、電位差ΔVも一定となる。

試験が終了すると、期間Hに移り、昇降ステージ２が下降を開始する。これにより、試験パッド４１と試験プローブ８との間の接触力が時間と共に低下し、電位差ΔVも低下する。

ところで、試験プローブ８がその寿命の間に試験パッド４１とコンタクトする回数は何百万回にも及び、その間に様々な要因によって試験パッド４１との接触力が経時的に変化する。

図７（ａ）〜（ｅ）は、そのような接触力の変化の要因を説明するための断面図である。

図７（ａ）は、正常な試験プローブ８を示す。

図７（ｂ）は、試験プローブ８の先端が磨耗によって短くなり、接触力が正常時よりも低下した場合を示す。

図７（ｃ）は、試験プローブ８のバネ性等の劣化により、接触力が低下した場合を示す。

図７（ｄ）は、試験パッド４１のくず等の異物４１ａが試験プローブ８の先端に付着したことにより、試験プローブ８と試験パッド４１との接触力が正常時よりも増加した場合を示す。

図７（ｅ）は、試験プローブ８の変形によって、接触力が正常時よりも増加した場合を示す。

試験に際しては、図７（ｂ）〜（ｅ）のどの要因で試験プローブ８が劣化しているのかを確認することが望まれる。但し、確認のために試験装置１からプローブカード７を取り外したのでは、そのために新たな工数が増えてしまう。

そこで、本実施形態では、試験プローブ８の状態を、図６に示したような電位差（歪の大きさ）ΔVのグラフを用いて以下のようにして推定する。

図８は、その推定方法について説明するための図である。

図８では、上記の図７（ａ）〜（ｅ）の各状態での歪の大きさのグラフを併記している。

なお、各グラフは、それらの形状を比較するために、昇降ステージ２が上昇を停止した時刻t₀を基準にして横軸方向の位置を揃えている。

図８に示されるように、図７（ａ）〜（ｅ）のそれぞれの状態に応じてグラフの形は異なる形状となる。

例えば、図７（ｂ）のように試験プローブ８が磨耗している場合には、正常な場合（図７（ａ））のグラフと比較して、グラフが増加し始める時刻t₁が遅くなる。この場合、試験プローブ８のバネ性が劣化している訳ではないから、試験プローブ８と試験パッド４１との接触力は正常時と同じであり、歪の増加率に相当するグラフの傾きは正常時と同じである。

また、図７（ｃ）のように試験プローブ８のバネ性が劣化している場合には、試験プローブ８の長さは正常時と同じであるから、グラフが増加し始める時刻t₂も正常時と同じである。

但し、バネ性の劣化によって試験プローブ８と試験パッド４１との接触力が低下するから、歪の増加率を示すグラフの傾きは正常時よりも小さくなる。

一方、図７（ｄ）のように試験プローブ８の先端に異物４１ａが付着している場合には、異物４１ａの大きさの分だけ正常な場合よりも早い段階で試験プローブ８が試験パッド４１から力を受ける。よって、この場合はグラフが増加し始める時刻t₃が正常な場合よりも早くなる。

但し、試験プローブ８自体のバネ性は正常時と同じであるから、グラフの傾きは正常時と同じになる。

また、図７（ｅ）のように試験プローブ８が変形している場合には、変形によって正常時よりも早い段階で試験プローブ８が試験パッド４１に接触するので、グラフが増加し始める時刻t₃が正常な場合よりも速くなる。

更に、変形によって試験プローブ８のバネ性も正常時より大きくなるので、歪の増加率を示すグラフの傾きが正常時よりも大きくなる。

図９は、上記したグラフの形状と試験プローブ８の状態との関係をまとめた図である。

図９に示されるように、試験パッド４１と試験プローブ８とが接触する時刻と、グラフ（関数）の増加率とを利用すれば、どの要因で試験プローブ８が劣化しているのかを推定することができる。

そこで、このようなグラフの形を利用した劣化要因の推定方法について以下に説明する。

図１０は、本実施形態に係る半導体装置の試験方法について示すフローチャートである。

最初のステップＳ１では、昇降ステージ２の上にシリコン基板２０を載せる。

次いで、ステップＳ２に移り、電源供給領域５１（図２参照）の太陽電池４５に光を照射し、これにより得られた起電力を歪センサ形成領域５２、メモリ領域５３、及び電位差検出部５４に供給し、各部５２〜５４を作動させる。

そして、ステップＳ３に移り、昇降ステージ２の上昇を開始する。

その後、ステップＳ４に移り、所定のオーバードライブ量まで昇降ステージ２を上昇させ、試験パッド４１と試験プローブ８とを確実に接触させる。

ここで、ステップＳ２において各部５２〜５４を予め動作状態にしてあるので、ステップＳ３、Ｓ４を実行中にメモリ領域５３には電位差ΔVが時間の関数として格納されることになる。

次に、ステップＳ５に移り、試験パッド４１と試験プローブ８とが接触した状態で、該試験プローブ８とメモリ信号書き込み／読み取り部６とを介してメモリ領域５３から上記の関数を読み出す。

そして、ステップＳ６に移り、その関数をグラフ生成部９がグラフ化する。

図８を参照して説明したように、そのグラフの形は試験プローブ８の状態を反映しており、正常な試験プローブ８のグラフと比較することにより試験プローブ８の状態を推定することができる。

そこで、次のステップＳ７では、ステップＳ６で得たグラフと正常な試験プローブ８のグラフとを的確に比較できるようにするため、これらのグラフの横軸方向の位置を揃える。揃えるときの基準の時刻は、図８を参照して説明したように、昇降ステージ２が上昇を停止した時刻t₀である。

本ステップは、図１に示した判断部１０が、グラフ生成部９からグラフを取得して行われる。また、基準となる正常な試験プローブ８のグラフは記憶部１２に予め格納されている。

そして、ステップＳ８に移り、このグラフが増加し始める時刻と、その増加率とを利用して、判断部１２が試験プローブ８の状態を推定する。推定の仕方は既述の図８及び図９で説明した通りであり、これにより試験プローブ８が磨耗（図７（ｂ））、バネ性の劣化（図７（ｃ））、異物の付着（図７（ｄ））、及び変形（図７（ｅ））のどの状態にあるかを推定できる。

その後、ステップＳ９に移り、推定された試験プローブ８の状態に応じ、どのように対処するかを決定する。

例えば、磨耗（図７（ｂ））の場合は、正常な場合よりも昇降ステージ２のオーバードライブ量を増やし、試験プローブ８と試験パッド４１とを電気的に確実にコンタクトさせる。

また、異物の付着（図７（ｄ））の場合は、試験装置１に付属の研磨機構を用いて試験プローブ８の先端をクリーニングし、試験プローブ８から異物を除去すればよい。

これらの対処に際しては、試験装置１からプローブカード７を取り外す必要がないので、余計な工程が増えることはない。

以上により、本実施形態に係る半導体装置の試験方法の基本ステップを終了する。

上記した本実施形態によれば、図８を参照して説明したように、試験パッド４１と試験プローブ８との接触力によって発生した歪の大きさのグラフを利用して、試験プローブ８の状態を推定する。

これによれば、試験プローブ８の状態を確認するために試験装置１からプローブカード７を取り外す必要がなく、確認のための余計な工数が不要となる。そのため、試験プローブ８の状態を確認する場合でも試験工程を速やかに行うことができ、半導体装置の製造工程のスループットを高めるのに寄与することができる。

更に、本実施形態では、試験パッド４１と試験プローブ８とが接触する以前から、電源供給領域５１で発生した起電力を歪センサ形成領域５２とメモリ領域５３に供給しておく。そのため、試験パッド４１と試験プローブ８とが接触する時刻t₁〜t₃（図８参照）を確実に確認することができ、当該時刻とグラフの増加率とに基づいて試験プローブ８の状態を推定することができる。

なお、上記した試験プローブ８の状態の推定は、必ずしも一枚のシリコン基板２０毎に行う必要はなく、所定枚数のシリコン基板２０に対する電気的な試験を行った後に、定期的に行ってもよい。

（２）第２実施形態
上記した第１実施形態では、電源供給領域５１に太陽電池４５を形成した。

これに対し、本実施形態では、マイクロ波の照射によって起電力が生じるアンテナを電源供給領域５１に形成する。

図１１は、本実施形態に係る試験対象の半導体装置２００の断面図である。なお、図１１において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

図１１に示されるように、本実施形態では、電源供給領域５１における一層目金属配線３７をアンテナ３７ａとする。

図１２は、そのアンテナ３７ａの平面図である。

図１２に示されるように、アンテナ３７ａはループ状の平面形状を有し、マイクロ波の照射による電磁誘導でその両端３７ｂ、３７ｃには起電力V0が生じる。その起電力V0は、歪センサ形成領域５２、メモリ領域５３、及び電位差検出部５４のそれぞれに供給され、これにより各部５２〜５４が動作することになる。

マイクロ波を照射するタイミングは特に限定されないが、既述の図１０のステップＳ２〜Ｓ５においてアンテナ３７ａにマイクロ波を照射し、これらのステップにおいて歪センサ形成領域５２、メモリ領域５３、及び電位差検出部５４を作動させるのが好ましい。

以上説明した本実施形態によれば、一層目金属配線３７を利用して形成した簡便なアンテナ３７ａにより歪センサ形成領域５２とメモリ領域５３に電力を供給する。アンテナ３７ａは、一層目金属配線３７の形成工程と同一工程で形成され得るので、アンテナ３７ａを形成するための新たな工程を追加する必要がない。よって、第１実施形態のように電源供給領域５１として太陽電池を形成する場合として工程数を減らすことができ、半導体装置の製造工程を簡略化することができる。

なお、上記では、一層目金属配線３７を利用してアンテナ３７ａを形成したが、アンテナ３７ａの形成部位はこれに限定されず、二層目以上の金属配線にアンテナ３７ａを形成するようにしてもよい。

（３）第３実施形態
上記した第１及び第２の実施形態では、電源供給領域５１として太陽電池やアンテナを形成することにより、半導体装置の内部から歪センサ形成領域５２、メモリ領域５３、及び電位差検出部５４に電力を供給した。

これに対し、本実施形態では、以下のようにして半導体装置の外部から各部５２〜５４に電力を供給する。

図１３は、本実施形態に係る試験対象の半導体装置３００の断面図である。なお、図１３において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

図１３に示されるように、本実施形態では、電源供給領域５１における保護絶縁膜４０の上に電源パッド４２を設ける。その電源パッド４２は、プローブカード７に設けられた電源供給用の電源プローブ１１と接触する位置に形成されると共に、歪センサ形成領域５２における試験パッド４１よりも厚く形成される。

電源プローブ１１と試験パッド８の先端の高さは同じなので、昇降ステージ２によりシリコン基板２０を上昇させていくと、試験パッド４１が試験プローブ８に接触するよりも前に、電源パッド４２が電源プローブ１１に接触することになる。

図１４は、この半導体装置３００の平面レイアウトを説明するための模式図である。

上記のように、電源パッド４２と電源プローブ１１とが早期に接触するので、図８に示した歪の大きさのグラフが増加し始める前に、電源プローブ１１から供給される電力によって各部５２〜５４に電力を作動させることができる。

これにより、グラフが増加し始める時刻t₁〜t₃（図８参照）を確認することができ、当該時刻に基づいて図９のようにして試験プローブ８の状態を推定することができる。

そのような高さの異なるパッド４１、４２の作製方法は特に限定されないが、その一例について以下に説明する。

図１５及び図１６は、本実施形態に係るパッドの作製方法を工程順に示す断面図である。

最初に、図１５（ａ）に示すように、保護絶縁膜４０の上にアルミニウム膜を含む金属積層膜を５００〜１０００nm程度の厚さに形成し、それをパターニングして島状の複数の試験パッド４１を形成する。

次いで、図１５（ｂ）に示すように、保護絶縁膜４０と試験パッド４１の上にポジ型のフォトレジスト４３を塗布した後、フォトレジスト４３を露光することにより、図１５（ｃ）に示すように、一部の試験パッド４１の上のフォトレジスト４３に感光部４３ａを形成する。

その後に、図１５（ｄ）に示すように、フォトレジスト４３を現像して感光部４３ａを除去して、試験パッド４１が露出する窓４３ｂをフォトレジスト４３に形成する。

続いて、図１６（ａ）に示すように、フォトレジスト４３上と窓４３ｂ内に、スパッタ法によりアルミニウム膜等の導電膜４４を１０００〜２０００nm程度の厚さに形成する。

そして、図１６（ｂ）に示すように、フォトレジスト４３を除去することにより、窓４３ｂ内の導電膜４４のみを残し、それ以外の部位に形成されていた導電膜４４をリフトオフする。

これにより、一部の試験パッド４１の上にのみ導電膜４４が選択的に形成され、そのパッド４１と導電膜４４とにより電源パッド４２が形成されたことになる。その電源パッド４２は、導電膜４４の厚みの分だけ試験パッド４１よりも厚く、試験時にシリコン基板２０を上昇させるときに試験パッド４１が試験プローブ８に接触するよりも早いタイミングで電源プローブ１１と接触することができる。

図１は、第１実施形態に係る半導体装置の試験装置の構成図である。 図２は、第１実施形態に係る試験対象の半導体装置の製造途中の断面図（その１）である。 図３は、第１実施形態に係る試験対象の半導体装置の製造途中の断面図（その２）である。 図４は、第１実施形態に係る試験対象の半導体装置の平面レイアウトを説明するための模式図である。 図５は、第１実施形態に係る電位差検出部の回路構成の一例を示す図である。 図６は、第１実施形態に係る試験時間と電位差（歪の大きさ）との関係を示すグラフの一例である。 図７（ａ）〜（ｅ）は、試験パッドと試験プローブとの接触力が経時的に変化する要因を説明するための断面図である。 図８は、第１実施形態において試験プローブの状態の推定方法について説明するための図である。 図９は、歪の大きさのグラフの形状と試験プローブの状態との関係をまとめた図である。 図１０は、第１実施形態に係る半導体装置の試験方法について示すフローチャートである。 図１１は、第２実施形態に係る試験対象の半導体装置の断面図である。 図１２は、第２実施形態に係る半導体装置が備えるアンテナの平面図である。 図１３は、第３実施形態に係る試験対象の半導体装置の断面図である。 図１４は、第３実施形態に係る試験対象の半導体装置の平面レイアウトを説明するための模式図である。 図１５（ａ）〜（ｄ）は、第３実施形態に係るパッドの作製方法を工程順に示す断面図（その１）である。 図１６（ａ）〜（ｄ）は、第３実施形態に係るパッドの作製方法を工程順に示す断面図（その２）である。

符号の説明

１…試験装置、２…昇降ステージ、３…ステージ駆動部、４…補助制御部、５…ステージ昇降信号記憶部、６…メモリ信号書き込み／読み取り部、７…プローブカード、８…試験プローブ、９…グラフ生成部、１０…判断部、１１…電源プローブ、１２…記憶部、２０…シリコン基板、２１…素子分離絶縁膜、２２…pウェル、２３、２４…第１及び第２のp型不純物拡散領域、２５〜２７…第１〜第３のn型不純物拡散領域、２８、２９…第１及び第２の高濃度p型不純物拡散領域、３０…ゲート絶縁膜、３１…ゲート電極、３５…第１の層間絶縁膜、３６…導電性プラグ、３７…一層目金属配線、４０…保護絶縁膜、４１…試験パッド、４２…電源パッド、４３…フォトレジスト、４３ａ…感光部、４３ｂ…窓、４４…導電膜、４５…太陽電池、４６…歪センサ、５１…電源供給領域、５２…歪センサ形成領域、５３…メモリ領域、５４…電位差検出部、１００、２００、３００…半導体装置、R1〜R4…抵抗、OP…オペアンプ、TR…MOSトランジスタ。

Claims (8)

1. 歪の大きさを測る歪センサを半導体基板に形成する工程と、
   前記半導体基板の上方に試験パッドを形成する工程と、
   試験装置の昇降ステージにより前記半導体基板を上昇させ、前記試験装置の試験プローブと前記試験パッドとが接触した時刻と、接触後の前記歪の増加率とに基づいて、前記試験プローブの状態を推定する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記半導体基板はメモリ領域を備え、
   前記試験プローブの状態を推定する工程は、
   前記メモリ領域に、前記歪の大きさを時間の関数として格納するステップと、
   前記試験パッドと前記試験プローブとが接触した状態で、該試験プローブを介して前記メモリ領域から前記関数を読み出すステップと、
   前記関数から前記増加率と前記時刻とを求め、前記試験プローブの状態を推定するステップとを有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板は電源供給領域を備え、
   前記試験プローブの状態を推定する工程は、前記電源供給領域から前記メモリ領域と前記歪センサとに電力を供給した状態で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記電源供給領域に前記試験パッドよりも厚い電源パッドを形成し、
   前記昇降ステージにより前記半導体基板を上昇させるときに、前記試験プローブが前記試験パッドに接触する前に、前記試験装置の電源プローブを前記電源パッドに接触させ、該電源パッドを介して前記電源プローブから前記メモリ領域と前記歪センサとに電力を供給することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記電源供給領域における前記半導体基板に太陽電池を形成し、
   前記昇降ステージにより前記半導体基板を上昇させるときに、前記太陽電池に光を照射し、これにより前記太陽電池に発生した起電力を前記メモリ領域と前記歪センサとに供給することを特徴とする請求項３に記載の半導体装置の製造方法。
6. 試験装置の昇降ステージの上に、歪センサと試験パッドとが設けられた半導体基板を載せるステップと、
   前記昇降ステージにより前記半導体基板を上昇させ、前記試験装置の試験プローブと前記試験パッドとが接触した時刻と、接触後に前記歪センサで測定された歪の増加率とに基づいて、前記試験プローブの状態を推定するステップと、
   を有することを特徴とする半導体装置の試験方法。
7. 試験プローブが設けられたプローブカードと、
   歪センサと試験パッドとが設けられた半導体基板を上昇させる昇降ステージと、
   前記昇降ステージにより前記半導体基板を上昇させたときに前記試験プローブと前記試験パッドとが接触した時刻と、接触後に前記歪センサで測定された歪の増加率とに基づいて、前記試験プローブの状態を推定する判断部と、
   を有することを特徴とする半導体装置の試験装置。
8. 半導体基板と、
   前記半導体基板に形成された歪センサと、
   前記半導体基板に形成されたメモリ領域と、
   前記半導体基板の上方に形成され、試験工程で使用される試験プローブと接触する試験パッドとを有し、
   前記試験プローブと前記試験パッドとの接触によって発生した歪の大きさが前記歪センサによって測定され、前記歪の大きさが前記試験工程における試験時間の関数として前記メモリ領域に格納されることを特徴とする半導体装置。

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