JP2010098700A - 画像処理装置および画像処理方法 - Google Patents

Abstract

【課題】画像の解像度変換を、変換比を容易に変更可能で、且つ、小規模な回路構成で実現する。
【解決手段】例えば８ビット、ＳＤ解像度の画像データをオーバーサンプリングフィルタ１０６で５倍のオーバーサンプリングを行い、フリップフロップ１１０に供給する。同期クロック発生回路１０７で、周波数が画像データのクロックの１０倍のクロックを生成し、デジタル周波数可変回路１０８に供給する。回路１０８は、所定の調整値を、カウンタで１０倍クロックのクロック毎に加算し、カウンタが桁溢れしたらカウント値をリセットして調整値の加算を再開する。カウンタ周期に基づき１０倍クロックをゲートして、ゲーテッドクロック６０７としてＦＦ１１０に供給する。５倍のオーバーサンプリングされた画像データは、ＦＦ１１０でクロック６０７にラッチされて出力される。入力された画像データは、調整値に応じて解像度変換されて出力される。
【選択図】図１

Description

本発明は、画像処理装置および画像処理方法に関し、特に、画像の解像度を変換する画像処理装置および画像処理方法に関する。

従来から、画像の解像度を変換する解像度変換処理を実現する様々な技術が知られている。例えば、特許文献１には、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換時のサンプリング周波数を調整することにより、解像度を変換する技術が記載されている。また、デジタル画像信号を拡大または縮小処理する場合、拡大時には同じサンプルをホールドして出力する処理などが行われ、縮小時には間引き処理などが行われ、拡大または縮小された画像データに対してフィルタを用いて補間処理を行う。

例えば、Ａ／Ｄ変換時のサンプリング周波数を変えて縮小処理を行った場合には、変換前の画像データにおける細い線や小さいドットなどが消えたり、高周波成分の折り返し歪みなどで、変換後の画質が低下してしまうことがあった。そのため、一般的には、アナログ画像信号に対して、Ａ／Ｄ変換を行う前にアナログフィルタ処理により帯域制限をかける必要があった。

また、デジタル回路による縮小処理においては、入力した画像データに対して非同期のクロックで間引き（サブサンプリング）を行うと、処理データとクロック間のセットアップ／ホールドタイミングが満たせない事態が発生してしまう。さらに、入力した画像データに同期したクロックに従って画像データを単純に間引き処理することにより縮小処理を行った場合でも、細い線や小さいドットなどが消えてしまうおそれがある。さらにまた、サブサンプリング周波数の１／２より高い周波数を抑圧する帯域制限を行わずに間引き処理を行うと、高周波成分による折り返し歪が発生して、画質の劣化を招くことになる。

そのために、従来では、画像データの縮小処理に際して、単純な間引きではなく、フィルタ処理による帯域制限を行うと共に、メモリなどを用いて、解像度変換に伴うクロック周波数の変換を行っていた。

例えば、上述した特許文献１では、入力された映像信号を、拡大縮小率に応じた周波数のクロックに基づきＡ／Ｄ変換することで水平方向の拡大縮小処理を行い、当該クロックに従ってＦＩＦＯ型のメモリに書き込む。そして、ＦＩＦＯ型のメモリから、Ａ／Ｄ変換された映像信号を出力側の周波数に応じたクロックに従って読み出して画像メモリに記憶させる。垂直方向の拡大縮小処理は、画像メモリから出力側の周波数に応じたクロックで読み出された映像信号に対してフィルタ処理を施すことで行っている。

帯域制限を行うためのフィルタとして、例えば、ＦＩＲフィルタが用いられる。この帯域制限を行うためのＦＩＲフィルタを、解像度変換に適用する場合、入力信号のサンプリング周波数と出力信号のサンプリング周波数の最小公倍数のサンプリング周波数で入力信号をサンプリングすることで画素数を増加する（オーバーサンプリング）。そして、オーバーサンプリングした入力信号に対し、ＦＩＲフィルタのフィルタ係数を乗じて、出力信号のサンプリング周波数に合わせてサブサンプルする。入力信号と出力信号の解像度の比が２：１や３：２といった簡単な整数比となる場合は、ＦＩＲフィルタのタップ数、タップ係数共に、現実的な回路規模で構成できるように設計することが可能である。

特開平７−３３６５９３号公報

ところが、上述のようにして解像度変換を行う場合、入力信号と出力信号の解像度の比が簡単な整数比とならない場合には、オーバーサンプリングの際の最小公倍数が大きくなり、回路規模が増大してしまうという問題点があった。

例えば、家庭用のビデオカメラなどにおいて、７２０×４８０ｉの画像（ＳＤ画像）と、より高精細な１９２０×１０８０ｉの画像（ＨＤ画像）の撮影が可能な機種が登場している。このようなビデオカメラでは、ＨＤ画像信号に加え、ＳＤ画像信号を出力する機能を有するのが一般的である。この場合、１９２０×１０８０ｉの画像が７２０×４８０ｉの画像にダウンコンバートされて出力される。

なお、７２０×４８０ｉは、水平７２０画素×垂直４８０ライン、インタレース走査を表す。また、１９２０×１０８０ｉは、水平１９２０画素×垂直１０８０ライン、インタレース走査を表す。また、ＨＤは、High Definitionの略称であり、ＳＤは、Standard Definitionの略称である。

また、撮影画像を確認するためのモニタ画面には、さらに低い解像度のディスプレイが用いられる。一例として、モニタ画面を、４００画素×２４０ラインのディスプレイに対して、プログレッシブ走査で表示させる場合について考える。このディスプレイは、スクエアピクセルで考えると、アスペクト比が５：３すなわち１５：９となり、ＨＤ画像のアスペクト比である１６：９に近い。上述した、７２０×４８０ｉの画像は、フィールドで考えると７２０×２４０ｉであるので、水平解像度だけ、７２０画素から４００画素への変換を行えばよいことになる。

ここで、ＳＤ画像のデータクロック（ピクセルクロック）周波数は、１３．５ＭＨｚである。そして、変換前後の水平画素数の比は、７２０：４００＝９：５となる。したがって、ＦＩＲフィルタにより、オーバーサンプリングクロック周波数をデータクロック周波数である１３．５ＭＨｚの５倍の６７．５ＭＨｚとしてフィルタ処理した後、１／９にサブサンプルすることで、７２０画素から４００画素への解像度変換を実行できる。

また、別の例として、アスペクト比がＨＤ画像のそれと略等しい、４２６画素×２４０ラインのディスプレイを用いる場合について考える。この場合、変換前後の水平画素数の比は、７２０：４２６＝１２０：７１となる。したがって、オーバーサンプリングクロックの周波数を、１３．５ＭＨｚの７１倍の９５８．５ＭＨｚとしてフィルタ処理をした後、１／１２０にサブサンプルすることで、７２０画素から４２６画素への解像度変換を実行することができる。

この別の例の場合、水平画素数の比は、１２０：７１と簡単な整数比にはならならず、オーバーサンプリング周波数が９５８．５ＭＨｚと非常に大きな値となってしまう。そのため、オーバーサンプリングを行うＦＩＲフィルタのタップ数も膨大な数となり、現実的なデジタル回路を構成することが困難になるという問題点があった。また、サブサンプルする間隔が離れるため、画質的にも不利であるという問題点があった。

また、このように複数の解像度変換比に対応させようとする場合、ＦＩＲフィルタ処理では、それぞれの解像度変換比毎にフィルタ設計を行い、解像度変換比毎に専用のフィルタ回路を構成する必要があった。そのため、例えば解像度変換比の異なる機種毎にフィルタ回路の設計および構成を行うことになり、開発コストが嵩んでしまうという問題点があった。

一般的に、周波数通過帯域を自由に可変でき、カットオフ特性も良好な可変解像度変換フィルタは、切り替え特性を限定したとしても、タップ数が多くなり、多数の乗算器、加算器を必要とする。さらに、特性制御パラメータの数も多くなり、回路規模が膨大となったり、さらには非現実的な規模となってしまう場合もあるという問題点があった。

したがって、本発明の目的は、画像の解像度変換を、変換比を容易に変更可能で、且つ、小規模な回路構成で実現可能な画像処理装置および画像処理方法を提供することにある。

本発明は、上述した課題を解決するために、画像データの水平方向の画素数を所定の変換比で変換する画像処理装置であって、画像データに同期したピクセルクロックに基づき、ピクセルクロックにそれぞれ同期する、ピクセルクロックより高い周波数の第１のクロックと、第１のクロックより周波数が高い第２のクロックとを発生する同期クロック発生手段と、画像データを第１のクロックでオーバーサンプリングする第１のサンプリング手段と、所定のカウント値までを巡回的にカウントするカウンタであって、第２のクロックに従い、変換比と、第２のクロックおよびピクセルクロックの周波数の比とに基づく調整値を順次加算するカウンタと、カウンタのカウント値が所定の値になる毎に第２のクロックをゲートして第３のクロックを生成するクロック生成手段と、第１のサンプリング手段でオーバーサンプリングされた画像データを、クロック生成手段で生成された第３のクロックでサブサンプリングする第２のサンプリング手段とを有することを特徴とする画像処理装置である。

また、本発明は、画像データの水平方向の画素数を所定の変換比で変換する画像処理方法であって、画像データのピクセルクロックに基づき、ピクセルクロックにそれぞれ同期する、ピクセルクロックより高い周波数の第１のクロックと、第１のクロックより周波数が高い第２のクロックとを発生する同期クロック発生ステップと、画像データを第１のクロックでオーバーサンプリングする第１のサンプリングステップと、第２のクロックに従い、変換比と、第２のクロックおよびピクセルクロックの周波数の比とに基づく調整値を、所定のカウント値までを巡回的にカウントするカウンタで順次加算するカウントのステップと、カウンタのカウント値が所定の値になる毎に第２のクロックをゲートして第３のクロックを生成するクロック生成ステップと、第１のサンプリングステップでオーバーサンプリングされた画像データを、クロック生成ステップで生成された第３のクロックでサブサンプリングする第２のサンプリングステップとを有することを特徴とする画像処理方法である。

また、本発明は、入力された画像データの画素数を変換する画像処理装置であって、画像データに同期した入力クロックに基づき、入力クロックに同期し且つ入力クロックより高い周波数の第１のクロックと、入力クロックに同期し且つ第１のクロックより高い周波数の第２のクロックとを発生する同期クロック発生手段と、第１のクロックに従って画像データをサンプリングすることにより画素数を増加させると共に画素数が増加された画像データに対してフィルタ処理を施すフィルタと、所定のカウント値に達するまで巡回的にカウントするカウンタであって、第２のクロックに従い所定の調整値を順次加算するカウンタと、カウンタのカウント値に従って第２のクロックに同期し且つ変換後の画素数に応じた周波数の第３のクロックを生成するクロック生成手段と、フィルタから出力された画像データを第３のクロックに従ってサンプリングすることにより画素数を減少させる第２のサンプリング手段とを有することを特徴とする画像処理装置である。

本発明は、上述の構成を有するために、画像の解像度変換を、変換比を容易に変更可能で、且つ、小規模な回路構成で実現できる。

以下、本発明の実施形態について説明する。ここで、本発明の実施形態の説明に先立って、本発明の実施形態への適用を想定する解像度変換の例について説明する。先ず、例えばＨＤ画像の解像度を有する６０ｉ（６０フィールド／秒のインタレース）の画像信号を表示する場合を考える。ビデオカメラで水平１９２０画素×垂直１０８０ラインのインタレース信号（以下、１９２０×１０８０ｉ）を扱う場合、記録される画像、あるいは、出力される画像は、１９２０×１０８０ｉの画像信号として処理される。また、ビデオカメラなどの機器では、ＨＤ画像に加え、ＳＤ画像を出力する機能を持つ。そのため、ＳＤ解像度の水平７２０画素×垂直４８０ラインのインタレース信号（以下、７２０×４８０ｉ）を処理することが多い。

この場合、ＨＤ画像信号の解像度を、ＳＤ画像信号の解像度に変換する必要がある。具体的には、水平１９２０画素を水平７２０画素に変換するためのフィルタ処理をライン毎に行い、処理されたラインのデータをメモリに格納する。そして、メモリに格納されたラインのデータをフィルタ処理することで、垂直解像度をフィールド当たり５４０ライン（画素）から２４０ライン（画素）に変換する。すなわち、ここでのダウンコンバートにより、１９２０×１０８０ｉのＨＤ画像信号を７２０×４８０ｉのＳＤ画像信号の解像度に変換して、出力する。

ここで、第１の例として、ＨＤ画像信号から上述のようにＳＤ画像信号にダウンコンバートされた信号を入力して、解像度が水平４００画素×垂直２４０ラインのプログレッシブ走査のディスプレイに表示する場合について考える。

水平４００画素×垂直２４０ラインは、スクエアピクセルで考えたときに、アスペクト比が１５：９（＝５：３）であり、ＨＤ画像のアスペクト比１６：９に極めて近い。また、上述の、ダウンコンバートしたＳＤ画像信号の解像度である７２０×４８０ｉは、フィールドで考えると水平７２０画素×垂直２４０ラインである。そのため、入力されたＨＤ画像信号の水平解像度を７２０画素から４００画素に変換すればよい。一方、垂直解像度については、ＳＤ画像にダウンコンバートするだけでよい。以下、この水平７２０画素から水平４００画素への変換を、第１の変換と呼ぶ。

ここで、ＳＤ画像信号の輝度信号に同期したデータクロック（ピクセルクロック）の周波数は１３．５ＭＨｚである。また、変換前後の水平方向の画素数の比は、７２０：４００＝９：５となる。そこで、ＦＩＲフィルタにより、オーバーサンプリングクロックの周波数をデータクロック周波数１３．５ＭＨｚの５倍の周波数である６７．５ＭＨｚとしてオーバーサンプリングしてフィルタ処理を行う。そして、フィルタ処理されたデータを１／９にサブサンプルすることで、７２０画素から４００画素への解像度変換を実現する。

この第１の変換において、解像度変換後のピクセルクロックの周波数は、１３．５ＭＨｚの５／９なので、下記の式（１）のように求められる。
１３．５ＭＨｚ×(５／９)＝７．５ＭＨｚ …（１）

なお、色差については、ＳＭＰＴＥ１２５Ｍの場合、色差信号のサンプル方法が４：２：２で、Ｃｂ、Ｃｒそれぞれで考えると輝度の半分の周波数となっている。そのため、上述した全ての周波数において、色差は、一律して半分の周波数で考えればよいことになる。

次に、第２の例として、表示解像度が水平４２６画素×垂直２４０ラインのプログレッシブ走査のディスプレイに、ＨＤ画像信号がＳＤ画像信号に変換された画像信号を表示させる場合について考える。水平４２６画素×垂直２４０ラインは、スクエアピクセルで考えたときに、アスペクト比が略１６：９となり、ＨＤ画像信号による画像と略等しくなる。上述のダウンコンバートしたＳＤ画像信号の解像度のデータを、水平解像度だけ、７２０画素から４２６画素への解像度変換を行えばよいことになる。以下、この水平７２０画素から水平４２６画素への変換を、第２の変換と呼ぶ。

ここで、変換前後の水平方向の画素数の比は、７２０：４２６＝１２０：７１となる。そこで、ＦＩＲフィルタにより、オーバーサンプリングクロックの周波数をデータクロック周波数１３．５ＭＨｚの７１倍の周波数である９５８．５ＭＨｚとしてオーバーサンプリングしてフィルタ処理を行う。そして、フィルタ処理されたデータを１／１２０にサブサンプルすることで、７２０画素から４２６画素への解像度変換を実現する。

この場合、変換前後の画素数の比が１２０：７１と、簡単な整数比とならないために、オーバーサンプリングクロックの周波数が非常に高い周波数となってしまい、現実的なデジタル回路を構成するのが困難となる。さらに、サブサンプルする間隔も離れているため、画質的にも不利である。

この第２の変換において、解像度変換後のピクセルクロックは、１３．５ＭＨｚの７１／１２０なので、下記の式（２）のように求められる。
１３．５ＭＨｚ×(７１／１２０)＝７．９８７５ＭＨｚ …（２）
となる。

＜実施形態＞
次に、本発明の実施形態について、図面を参照しながら説明する。図１は、本発明の実施形態による解像度変換回路１０１の一例の構成を示す。この解像度変換回路１０１は、上述した第１および第２の変換を共通の構成で実行可能としたものである。

解像度変換回路１０１に対して、解像度変換の対象である入力データ１０２が入力される。ここでは、説明のため、入力データ１０２がＳＤ画像の解像度を有する８ビットの画像データであって、輝度信号のみからなるものとする。また、シンクコードも付加されていないものとする。

解像度変換回路１０１に対して、入力データ１０２と同期する入力クロック１０３が入力される。ＳＤ画像の解像度でＳＭＰＴＥ１２５Ｍのフォーマットを考えると、入力データ１０２が輝度と色差Ｃｂ、Ｃｒとが４：２：２で多重化されている事が前提となり、当該画像データに対応するクロック周波数が２７ＭＨｚとなる。ここでは、説明を簡略化するために、入力データ１０２を輝度信号のみとし、入力クロック１０３は、ピクセルクロックの１３．５ＭＨｚとする。入力クロック１０３は、フリップフロップ（ＦＦ）１０５のクロック入力端と、同期クロック発生回路１０７とに供給される。

同期クロック発生手段としての同期クロック発生回路１０７は、供給された入力クロック１０３に同期したクロックを発生する。例えば、同期クロック発生回路１０７は、ＶＣＯ、ＬＰＦ、分周器および位相比較器で構成されたＰＬＬにより、入力クロック１０３から任意の逓倍クロックを生成する。本実施形態では、同期クロック発生回路１０７は、クロック周波数が入力クロック１０３の１０逓倍である１３５ＭＨｚのＰＬＬクロック６０１（第２のクロック）を生成し、デジタル周波数可変回路１０８に供給する。

また、同期クロック発生回路１０７は、ＰＬＬクロック６０１の分周信号をイネーブル信号として、オーバーサンプリングフィルタ１０６を駆動するためのオーバーサンプリングクロックを生成する。本実施形態では、周波数が１３５ＭＨｚのＰＬＬクロック６０１から、入力クロック１０３の５倍のクロック周波数である、周波数が６７．５ＭＨｚのオーバーサンプリングクロック（第１のクロック）を生成する。

クロック生成手段としてのデジタル周波数可変回路１０８は、同期クロック発生回路１０７から供給されたＰＬＬクロック６０１に基づき、ＰＬＬクロック６０１に同期した、所望の平均周波数のゲーテッドクロック６０７（第３のクロック）を生成する。デジタル周波数可変回路１０８は、ＰＬＬクロック６０１のクロック毎に任意の値を加算または減算するカウンタを有し、カウンタの任意のビットをＰＬＬクロック６０１に対するイネーブル信号として用いて、ゲーテッドクロック６０７を生成する。デジタル周波数可変回路１０８の詳細については、後述する。

デジタル周波数可変回路１０８で生成されたゲーテッドクロック６０７は、出力クロック１１３として解像度変換回路１０１から出力されると共に、フリップフロップ１１０および１１１のクロック入力端に供給される。

一方、解像度変換回路１０１に入力された入力データ１０２は、フリップフロップ１０５の入力端に供給され、入力クロック１０３によりラッチされて入力クロック１０３に同期した信号とされ、オーバーサンプリングフィルタ１０６に供給される。第１のサンプリング手段としてのオーバーサンプリングフィルタ１０６は、供給された入力データ１０２を、同期クロック発生回路１０７から供給されたオーバーサンプリングクロックでサンプリングして補間処理を行う。それと共に、オーバーサンプリングフィルタ１０６は、後段のサンプリング周波数に応じて帯域制限を行う。

オーバーサンプリングフィルタ１０６の出力は、第２のサンプリング手段としてのフリップフロップ１１０に供給される。そして、フリップフロップ１１０に、デジタル周波数可変回路１０８からのゲーテッドクロック６０７でラッチされ、ゲーテッドクロック６０７に同期した出力データ１１２として出力される。

すなわち、入力データ１０２は、オーバーサンプリングフィルタ１０６で５倍のクロック周波数によりオーバーサンプリングされ画素数が増加される。そして、その後に、フリップフロップ１１０で、デジタル周波数可変回路１０８で生成されたゲーテッドクロック６０７でサブサンプリングされ、画素数が減少される。

入力同期信号１０４は、入力データ１０２に同期した信号であって、水平同期信号（ｈｄ）と垂直同期信号（ｖｄ）とを含むものとする。解像度変換回路１０１に入力された入力同期信号１０４は、遅延調整回路１０９に供給される。

遅延調整回路１０９は、同期クロック発生回路１０７で生成されたオーバーサンプリングクロックに基づき、オーバーサンプリングフィルタ１０６での処理による入力データ１０２の遅延に応じて入力同期信号１０４を遅延させる。これにより、出力データ１１２と出力同期信号１１４との位相を合わせる。遅延調整回路１０９における遅延の調整単位は、同期クロック発生回路１０７から供給されるオーバーサンプリングクロック単位すなわち６７．５ＭＨｚ単位とされる。一例として、遅延調整回路１０９は、フリップフロップ１０５およびオーバーサンプリングフィルタ１０６での遅延分だけフリップフロップを備え、遅延の調整を行う。

遅延調整回路１０９の出力は、フリップフロップ１１１に供給され、デジタル周波数可変回路１０８により生成されたゲーテッドクロック６０７でラッチされ、出力データ１１２に同期した出力同期信号１１４として出力される。出力同期信号１１４は、水平同期信号（ｈｄ）と、垂直同期信号（ｖｄ）とを含む。

図２は、本実施形態に適用可能なデジタル周波数可変回路１０８の一例の構成を示す。同期クロック発生回路１０７で生成されたＰＬＬクロック６０１がフリップフロップ６０２のクロック入力端に入力されると共に、ＡＮＤゲート６０６の一方の入力端に入力される。

周波数調整値６０３は、所定のデータであって、例えばデジタル周波数可変回路１０８に設けられた図示されないレジスタに格納される。周波数調整値６０３は、例えば、より上位のシステム制御部などにより、バスなどを介して設定可能とされている。周波数調整値６０３は、ゲーテッドクロック６０７のクロック周波数を調整するための調整値である。

加算器６０４は、ＰＬＬクロック６０１に従い、フリップフロップ６０２の出力に対して周波数調整値６０３を順次加算して、フリップフロップ６０２の入力端に供給する。すなわち、フリップフロップ６０２と加算器６０４とで、ＰＬＬクロック６０１で駆動されるカウンタが構成される。本実施形態では、この加算器６０４とフリップフロップ６０２とで構成されるカウンタのビット数（すなわち、フリップフロップ６０２のビット数）を、１４ビットであるものとする。フリップフロップ６０２のカウント値がオーバーフローすると、オーバーフローした分の値が再びフリップフロップ６０２にセットされ、カウントが再開される。すなわち、このカウンタは、１４ビットで表される値までを、巡回的にカウントする。なお、加算器６０４の代わりに減算器を用いてもよい。

フリップフロップ６０２の出力の、例えばＭＳＢ(Most Significant Bit)を取り出してイネーブル信号６０５としてＡＮＤゲート６０６の他方の入力端に供給する。換言すれば、イネーブル信号６０５は、フリップフロップ６０２の出力を、カウンタの周期毎に取り出した信号である。これにより、ＡＮＤゲート６０６にの一方の入力端に供給されたＰＬＬクロック６０１が当該イネーブル信号６０５でゲートされたゲーテッドクロック６０７が得られる。周波数調整値６０３に応じてカウンタにおけるカウント１回当たりのカウント値が設定され、これにより、カウンタ値の増加の速度を制御できる。したがって、周波数調整値６０３を適当に設定することで、平均的に所望のクロック周波数となるゲーテッドクロック６０７を得ることができる。

なお、フリップフロップ６０２からイネーブル信号６０５として取り出すビットは、ＭＳＢに限られず、他の位置のビットを取り出してもよい。

図３は、本実施形態に適用可能なオーバーサンプリングフィルタ１０６の一例の構成を示す。図３の例では、３１タップのＦＩＲフィルタによりオーバーサンプリングフィルタ１０６が構成されている。フリップフロップ１０５の出力がフリップフロップ５０１で入力クロック１０３（図１では省略）に同期され、さらにフリップフロップ５０２でサンプリングクロックに同期されて出力される。

フリップフロップ５０２の出力は、それぞれサンプリングクロックに同期した、直列接続されたタップ数分のフリップフロップ５０３、５０３、…に順次、供給される。そして、各フリップフロップ５０３、５０３、…の出力が、それぞれタップ係数ＴＡＰｎを乗数としてセットされた乗算器５０４、５０４、…に供給され、タップ係数ＴＡＰｎを各々乗じられて加算器５０５に供給される。乗算器５０４、５０４、…の出力は、加算器５０５で加算され、乗算器５０６で係数和の逆数を乗じられて出力される。

図４は、タップ毎すなわち乗算器５０４、５０４、…にそれぞれセットされるタップ係数ＴＡＰｎの例を示す。中央のタップＴＡＰ_０の係数が最も値が大きく、両端（ＴＡＰ_−１５およびＴＡＰ_１５）に向かうにつれ、それぞれ対称に値が小さくなるように、タップ係数ＴＡＰｎが設定される。

図５は、図４に示したタップ係数ＴＡＰｎを乗算器５０４、５０４、…に適用する際の一例のシーケンスを示す。本実施形態では、オーバーサンプリングフィルタ１０６では、入力データ１０２を、ピクセルクロック周波数の１３．５ＭＨｚの５倍の周波数である６７．５ＭＨｚでオーバーサンプリングしている。そのため、ピクセルクロック周波数１３．５ＭＨｚの入力データ１０２が実際に存在している位相以外のタップ位置には、タップ係数ＴＡＰｎとして０を挿入する。そして、図５に例示されるような５つの位相の係数列を処理位相毎に順番に適用して、演算処理を行う。換言すれば、オーバーサンプリングフィルタ１０６は、１ピクセルクロックの周期内の同じ位相でオーバーサンプリングされた画像データのサンプルのうち、１個だけが用いられるように、タップ係数ＴＡＰｎをオーバーサンプリングクロック毎に変更する。

各乗算器５０４、５０４、…の出力の加算結果は、乗算器５０６において、それぞれの処理位相のタップ係数ＴＡＰｎの和（この例では全て２５６）の逆数を乗じて、すなわち８ビットシフトして、出力する。

このオーバーサンプリングフィルタ１０６は、折り返し歪みによる画質劣化を抑制するためのローパスフィルタを構成している。本実施形態では、フリップフロップ１１０においてサンプリング周波数が７．５ＭＨｚでサンプリングする場合を想定し、ナイキスト周波数３．７５ＭＨｚ（＝７．５ＭＨｚ／２）で、略−１０ｄＢの周波数ゲイン特性としている。図６は、このオーバーサンプリングフィルタ１０６の一例の周波数特性を示す。なお、図６において、横軸が周波数、縦軸がゲイン（ｄＢ）を表している。

なお、上述では、オーバーサンプリングフィルタ１０６のタップ数が３１であるものとして説明したが、これはこの例に限定されない。すなわち、オーバーサンプリングフィルタ１０６のタップ数は、例えば、オーバーサンプリングクロックのクロック周波数と、必要とされる周波数特性とに基づき決められる。

図７は、本実施形態による解像度変換回路１０１における一例の動作を示すタイミングチャートである。図７において、図７（ａ）および図７（ｂ）は、それぞれ入力クロック１０３および入力データ１０２を示す。図７（ｃ）は、入力データ１０２を、フリップフロップ１０５において入力クロック１０３でラッチしたデータを示す。図７（ｃ）に例示されるデータは、図７（ｂ）に示される入力データ１０２に対して、周波数１３．５ＭＨｚのクロックの１クロック分だけ遅延したものとなる。

図７において、図７（ｄ）および図７（ｅ）は、それぞれＰＬＬクロック６０１およびオーバーサンプリングクロックを示す。図７（ｄ）のＰＬＬクロック６０１は、上述したように、入力クロック１０３のクロック周波数１３．５ＭＨｚを１０逓倍した、周波数が１３５ＭＨｚのクロックである。また、図７（ｅ）のオーバーサンプリングクロックは、ＰＬＬクロック６０１の分周信号をイネーブル信号として、クロック周波数１３５ＭＨｚの信号をゲートして生成したクロック周波数が６７．５ＭＨｚの信号である。また、図７（ｆ）は、図７（ｃ）に例示される、入力クロック１０３でラッチされた入力データ１０２を、オーバーサンプリングフィルタ１０６において、図７（ｅ）に例示されるオーバーサンプリングクロックでオーバーサンプリングしたデータの例を示す。

図７（ｇ）は、デジタル周波数可変回路１０８において、上述した第１の変換を行うために生成されたゲーテッドクロック６０７の例を示す。第１の変換の場合、７２０画素から４００画素への解像度変換であるので、上述した式（１）から、ゲーテッドクロック６０７のクロック周波数は、７．５ＭＨｚであればよい。周波数７．５ＭＨｚの周期は、周波数１３５ＭＨｚの周期の整数倍であり、ゲーテッドクロック６０７の周期は、ＰＬＬクロック６０１の１８クロック分の周期となる。そのため、ゲーテッドクロック６０７は、周波数変動がない。

図７（ｈ）は、オーバーサンプリングフィルタ１０６から出力されたデータを、フリップフロップ１１０においてこの図７（ｇ）に示すゲーテッドクロック６０７でサブサンプリングしたデータの例を示す。

一方、上述した第２の変換は、７２０画素から４２６画素への解像度変換であって、上述した式（２）から、ゲーテッドクロック６０７のクロック周波数が７．９８７５ＭＨｚとなる。この周波数７．９８７５ＭＨｚの周期は、周波数１３５ＭＨｚの周期の整数倍にならない。したがって、ゲーテッドクロック６０７は、図７（ｉ）に例示されるように、周波数１３５ＭＨｚの１７クロック分の周期と１８クロック分の周期とが混在した周期変動を伴うクロックとなり、クロック周波数が平均して７．９８７５ＭＨｚとなる。

図７（ｊ）は、オーバーサンプリングフィルタ１０６から出力されたデータを、フリップフロップ１１０においてこの図７（ｉ）に示すゲーテッドクロック６０７でサブサンプリングしたデータの例を示す。

既に説明したように、デジタル周波数可変回路１０８から出力されるゲーテッドクロック６０７の周波数は、周波数調整値６０３の設定により容易に制御可能である。デジタル周波数可変回路１０８の駆動周波数を１３５ＭＨｚとした場合、ゲーテッドクロック６０７の周波数ｆ_gateは、次式（３）で求められる。なお、式（３）において、ｍは、周波数調整の精度であって、フリップフロップ６０２および加算器６０４とから構成されるカウンタのビット数を示す。また、ｎは、周波数調整値６０３である。ｍおよびｎは、共に整数である。
ｆ_gate＝(１３５ＭＨｚ／２^ｍ)×ｎ …（３）

ここで、この式（３）を変形し、値ｎすなわち周波数調整値６０３を求める一般的な式を導出する。ピクセルクロックの周波数を周波数ｆ_pix（ＭＨｚ）とし、ＰＬＬクロック６０１を得るための逓倍数をＳとすると、式（３）は、次式（４）のように記述できる。
ｆ_gate＝{Ｓ×ｆ_pix)／２^ｍ}×ｎ …（４）

また、ゲーテッドクロック６０７の周波数ｆ_gateは、ピクセルクロックの周波数ｆ_pixと、解像度変換の変換比Ｐとから、次式（５）のように表される。なお、変換比Ｐは、変換前の解像度に対する変換後の解像度の割合であるものとする。
ｆ_gate＝Ｐ×ｆ_pix …（５）

したがって、式（４）および式（５）から、値ｎは、次式（６）のように表され、値ｎが変換比Ｐと、ＰＬＬクロックおよびピクセルクロックの周波数の比とに基づき算出されることが分かる。
ｎ＝（Ｐ／Ｓ）×２^ｍ …（６）

なお、上述の第１および第２の変換について、この式（６）に従い、それぞれ値ｎすなわち周波数調整値６０３を求めると、第１の変換についてはｎ＝９１０．２２２…、第２の変換についてはｎ＝９６９．３８６６６…となり、整数にならない。この場合、例えばｎの整数部分を取り出して周波数調整値６０３として設定することが考えられる。このとき、ゲーテッドクロック６０７の周波数が想定された周波数とな異なってしまい、それが当該ゲーテッドクロック６０７でラッチされた出力データ１１２による画像におけるズレとして現れてしまうおそれがある。このズレは、例えば出力データ１１２による画像データの垂直ブランキング期間で吸収することが可能である。

このように、本発明の実施形態においては、Ａ／Ｄ変換の際のクロック周波数を変更したり、大規模なメモリを用いることなく画像データの解像度変換を行うことができる。また、変換比に対応する固定フィルタによる解像度変換ではないので、変換比が簡単な整数比ではなくても解像度変換が容易であると共に、ＦＩＲフィルタを変換比に応じて複数用意する必要が無く、回路規模を抑制することができる。さらに、入力された画像データの解像度変換を行うためにサンプリング周波数を変更しても、入力画像データのクロックとサンプリングクロック間とで同期関係を維持でき、さらにそのためのメモリも不要である。そのため、シンプルな回路構成で、容易に解像度変換の際の変換比を変更または調整可能とすることができる。

＜実施形態の変形例＞
次に、本発明の実施形態の変形例について説明する。本変形例では、上述した実施形態におけるデジタル周波数可変回路１０８で、カウンタを構成するフリップフロップ６０２を入力同期信号１０４に基づく信号でリセットするようにしている。

図８は、本変形例による解像度変換回路８００の一例の構成を示す。なお、図８において、上述した図１と共通する部分には同一の符号を付して、詳細な説明を省略する。この図８に例示される解像度変換回路８００は、上述した図１の解像度変換回路１０１に対し、遅延調整回路１０９の出力がデジタル周波数可変回路８０８に供給される点が異なっている。

図９は、本変形例によるデジタル周波数可変回路８０８の一例の構成を示す。なお、図９において、上述した図２と共通する部分には同一の符号を付して、詳細な説明を省略する。この図９に例示されるデジタル周波数可変回路８０８は、上述した図２のデジタル周波数可変回路１０８に対し、リセット手段としてのリセット制御回路７０２が追加されている。そして、リセット制御回路７０２に対して、遅延調整回路１０９の出力と、ＰＬＬクロック６０１とが供給されている。リセット制御回路７０２の出力は、フリップフロップ６０２のリセット端子に供給される。

すなわち、図９に示すデジタル周波数可変回路８０８において、リセット制御回路７０２は、ＰＬＬクロック６０１により同期信号７０１に含まれる水平同期信号（ｈｄ）のエッジ検出を行う。水平同期信号（ｈｄ）のエッジ検出に伴いフリップフロップ６０２のリセット端子をイネーブルにして、フリップフロップ６０２および加算器６０４で構成されるカウンタのカウント値を０にリセットする。

このように、本変形例では、ゲーテッドクロックを生成するためのカウンタに対し、ライン毎のタイミング信号、すなわち水平同期信号（ｈｄ）でリセットをかけるようにしている。これにより、ライン毎のゲーテッドクロック６０７の位相を揃えることができる。

上述の実施形態における第１の変換は、解像度変換の際のクロック周期の比が整数であって、図７（ｇ）を用いて説明したように、フリップフロップ１１０でサブサンプルするクロックの周波数変動が発生しない。これに対して、上述した第２の変換は、解像度変換の際のクロック周期の比が整数にならず、図７（ｉ）を用いて説明したように、フリップフロップ１１０でサブサンプルするクロックに周波数変動が発生し、平均して目標のクロック周波数となる。

この第２の変換のような場合、解像度変換された画像データにより表示される画像は、表示ライン毎にサンプリング位相が異なることが考えられる。これは、解像度変換後の画像を表示デバイスに表示させた場合に、縦方向の線のブレとなって現れる可能性がある。デジタル周波数可変回路１０８を駆動するためのＰＬＬクロック６０１のクロック周波数が十分高ければ、この縦方向の線のブレが問題にならない場合も有り得る。しかしながら、ＰＬＬクロック６０１のクロック周波数が、画像の重心ズレが無視できない程度の、比較的高くない周波数の場合、不快な画像となってしまうおそれがある。

そこで、本変形例のように、ゲーテッドクロック６０７を水平ライン毎にリセットすることで、デジタル周波数可変回路８０８から出力される、解像度変換後の画像データの位相がライン毎に揃い、画像の縦方向の線のブレを解消することができる。

このように、本変形例は、上述の実施形態に対してゲーテッドクロック６０７を水平ライン毎にリセットするという簡単な構成を追加するだけで、当該実施形態よりさらに高品位の解像度変換を実現することが可能となる。

＜実施形態および実施形態の変形例に共通して適用可能な撮像装置について＞
図１０は、上述の実施形態および実施形態の変形例に共通して適用可能な撮像装置２００の一例の構成を示す。撮像装置２００は、ＨＤ画像の解像度での撮影が可能なハイビジョンデジタルビデオカメラである。レンズ群２０１は、複数のレンズと絞り機構、ズーム機構、フォーカス機構などを含む光学系を構成する。絞り機構、ズーム機構およびフォーカス機構は、後述するカメラ信号処理部２０６から供給されるタイミング信号に従って、レンズ駆動部２０８により駆動される。

撮像素子２０２は、例えばＣＭＯＳセンサからなり、レンズ群２０１による光学系を介して入射された光を受光し、光電変換で電気信号に変換して、アナログ撮像信号として出力する。なお、ＣＭＯＳは、Complementary Metal-Oxide Semiconductorの略称である。撮像素子２０２は、静止画撮影機能のために電子シャッター機能を備える。撮像素子２０２は、後述するカメラ信号処理部２０６から供給されるタイミング信号に従って、撮像素子駆動部２０３により駆動制御される。

ＣＤＳ／ＡＧＣ部２０４は、ＣＤＳ部およびＡＧＣ部を有し、撮像素子２０２から供給されたアナログ撮像信号をサンプリングして不用なノイズを除去すると共に、システム制御部２１１の制御により、信号レベルのゲインコントロールを行う。Ａ／Ｄ変換器２０５は、ＣＤＳ／ＡＧＣ部２０４から出力されたアナログ信号をデジタル信号に変換する。なお、ＣＤＳは、Correlated Double Samplingの略称である。ＡＧＣは、Auto Gain Controlの略称である。また、Ａ／Ｄは、Analog to Digitalの略称である。

カメラ信号処理部２０６は、後述するシステム制御部２１１と連携して、撮像系の制御を行う。例えば、カメラ信号処理部２０６は、Ａ／Ｄ変換器２０５から供給される撮像データに対して、メモリ２０７を用いて、γ補正処理やホワイトバランス処理といった各種の画像処理を施す。画像処理を施された撮像データは、画像データとしてカメラ信号処理部２０６出力される。

また、カメラ信号処理部２０６は、撮像データに基づきＡＥ制御やＡＦ制御を行う。ＡＥはAuto Exposureの略称、ＡＦはAuto Focusの略称である。また、ＡＦ機能と併せて、被写体までの距離の算出すなわち測距も行うことができる。合焦度合いの基準となるＡＦ評価値は、このカメラ信号処理部２０６において算出される。なお、この例では、画面上のＡＦ用の測距枠は、画面格子状に９点あるものとし、全ての測距枠を使用する場合や、中心部のみの測距枠を使用するなどの選択が可能である。

また、カメラ信号処理部２０６は、撮像系を駆動するための各種タイミング信号を生成する。生成されたタイミング信号は、撮像素子駆動部２０３およびレンズ駆動部２０８に供給される。さらに、カメラ信号処理部２０６は、マイクロフォン（マイク）２１０で集音され電気信号に変換された音声信号の処理も行う。

レンズ駆動部２０８は、上述したように、カメラ信号処理部２０６から供給されたタイミング信号に従い、レンズ群２０１を駆動して、ズーム倍率やフォーカス調整、露出調整を行う。レンズ駆動部２０８は、ＡＦ動作時には、カメラ信号処理部２０６において算出されたＡＦ評価値に基づき、レンズ群２０１のフォーカス調整用レンズを制御して合焦動作を行う。

マニュアルフォーカス（ＭＦ）時には、電子的な機構では、例えばレンズ群２０１の外周側に設けられたフォーカスリングに対するユーザ操作に応じて、フォーカスリングの回転方向と回転量とがシステム制御部２１１に検出される。システム制御部２１１は、検出された回転方向および回転量に基づきレンズ駆動部２０８を制御し、レンズ駆動部２０８は、この制御に応じてレンズ群２０１のフォーカス機構を駆動してピント調整を行う。

機械的な機構では、フォーカスリングがレンズ群２０１に対して機械的に作用し、フォーカスリングをユーザが回すことで機械的にレンズ群２０１が動かされピント調整が行われる。一方、マニュアルによる露出調整時には、例えばレンズ群２０１の外周側に設けられたアイリスダイヤルに対するユーザ操作に応じて、アイリスダイヤルの回転方向と回転量とがシステム制御部２１１に検出される。システム制御部２１１は、検出された回転方向および回転量に基づきレンズ駆動部２０８を制御し、レンズ駆動部２０８は、この制御に応じてレンズ群２０１の絞り機構を駆動して露出調整を行う。

ストロボ２０９は、例えば露出制御と連動してカメラ信号処理部２０６の制御に応じて発光され、被写体光量を補う。ストロボ２０９の発光に関しては、ユーザの後述する入力操作部２１３に対する操作により、強制発光や、発光禁止、測光結果に従ったオートモードなどが選択可能である。

システム制御部２１１は、例えばＣＰＵ、ＲＯＭを有すると共にメモリ２１２が接続され、ＲＯＭに予め格納されたプログラムに従い、メモリ２１２をワークメモリとして用いてこの撮像装置２００の全体を制御を行う。

入力操作部２１３は、操作キーやタッチパネルといった、ユーザ操作を受け付けるための操作子が複数、設けられる。入力操作部２１３に設けられた各種操作子の操作に応じた制御信号を生成し、システム制御部２１１に供給する。システム制御部２１１は、この制御信号に応じて撮像装置２００の各部を制御し、操作に応じた動作を行わせる。例えば、入力操作部２１３に設けられた操作子により、撮影開始および停止指示、拡大表示ＯＮ／ＯＦＦ指示、ゼブラパターンやピーキング表示など各種機能の選択および決定指示といった各種の指示が、撮像装置２００に対して行われる。また、入力操作部２１３には、静止画像撮影のためのシャッタボタンも設けられる。

外部記憶媒体２１４は、例えば不揮発性メモリであって、図示されないスロットに脱着可能に装填される。外部記憶媒体２１４に対して、例えば静止画像撮影時に生成された静止画像データがファイルとして保存される。計時部２１５は、リアルタイムクロック（ＲＴＣ）とバックアップ電池とを備え、日時をカウントする。計時部２１５は、システム制御部２１１からの要求に応じて、日時情報を返信する。

ビデオ制御部２１６は、メモリ２１７をフレームメモリとして用いて、カメラ信号処理部２０６から供給された画像データに対して、画像データのフォーマットに応じて、出力先に対応した解像度変換処理を行う。例えば、供給されたＨＤ画像の解像度の信号を、メモリ２１７を用いて解像度変換してＳＤ画像の解像度の信号にダウンコンバートし、後述するアナログライン入出力部２２５やデジタルデータＩ／Ｆ部２２６に出力する。

また、ビデオ制御部２１６は、図１を用いて説明した、実施形態による解像度変換回路１０１、あるいは、図８を用いて説明した、実施形態の変形例による解像度変換回路８００を含む。ＳＤ画像の解像度の信号にダウンコンバートされた画像データは、解像度変換回路１０１または８００によりさらに解像度変換され、例えば水平４００画素（または水平４２６画素）×垂直２４０ラインの解像度とされる。このようにして解像度変換回路１０１または８００で解像度変換された画像データは、撮影画像を確認するための、後述する表示部２２３や表示部２２４に出力される。

なお、解像度変換回路１０１または８００に対して設定される周波数調整値６０３は、例えばビデオ制御部２１６から、解像度変換回路１０１または８００が有するレジスタに対してセットされる。周波数調整値６０３は、出力先の解像度に応じて切り換えるようにしてもよい。また、周波数調整値６０３は、変換前後の解像度に基づきビデオ制御部２１６やシステム制御部２１１で生成し、解像度変換回路１０１または８００に対して設定してもよい。

また、ビデオ制御部２１６は、表示部２２３および２２４に対して表示する画像データの色相、彩度および明度の調整などの画像処理や、拡大縮小処理を含む表示制御を行う。それと共に、ビデオ制御部２１６は、ＯＳＤ用の表示信号生成や、ゼブラパターン、ピーキング信号などの生成を行うと共に、これらの信号の画像データに対する重畳制御を行う。

さらに、ビデオ制御部２１６は、アナログライン入出力部２２５の入出力制御、デジタルデータＩ／Ｆ部２２６への出力制御および、記録再生部２２１の制御などを行う。

動画コーデック部２１８は、ビデオ制御部２１６から供給されたベースバンドの画像データを、メモリ２２０をワークメモリとして用いて、所定の方式で圧縮符号化する。例えば、動画コーデック部２１８は、Ｈ．２６４／ＭＰＥＧ−４方式で、画像データの圧縮符号化を行う。動画コーデック部２１８で用いられるアッシュ符号化方式は、これに限られず、例えばＭＰＥＧ２方式で画像データの圧縮符号化を行ってもよい。なお、Ｈ．２６４／ＭＰＥＧ−４は、MPEG-4 Part 10 Advanced Video Codingの略称である。また、ＭＰＥＧ２は、Moving Pictures Experts Group 2の略称である。

圧縮符号化された圧縮画像データは、例えばビデオ制御部２１６を介して記録再生部２２１に供給され、記録媒体２２２に記録される。記録媒体２２２は、ＤＶＤといった光ディスクでもよいし、不揮発性メモリでもよい。また、ハードディスクを記録媒体２２２として用いることもできる。

また、動画コーデック部２１８は、記録再生部２２１で記録媒体２２２から読み出された圧縮画像データを復号することもできる。圧縮画像データが復号されたベースバンドの画像データは、ビデオ制御部２１６を介して表示部２２３や表示部２２４、アナログライン入出力部２２５、デジタルデータＩ／Ｆ部２２６などに供給される。

静止画コーデック部２１９は、メモリ２２０を用いて、静止画撮影を行った場合の静止画データの圧縮符号化、ならびに、圧縮符号化された圧縮静止画データの復号を行う。圧縮符号化方式としては、例えばＪＰＥＧ方式を適用することができる。なお、ＪＰＥＧは、Joint Photographic Experts Groupの略称である。圧縮符号化された圧縮静止画データは、例えばシステム制御部２１１を介して外部記憶媒体２１４に保存される。当該圧縮静止画データを記録再生部２２１により記録媒体２２２に記録してもよい。

表示部２２３は、例えば液晶表示パネルからなり、水平４００画素（または水平４２６画素）×垂直２４０ラインの解像度を有する。表示部２２３は、ビデオ制御部２１６から供給された、撮像系からの画像データや、当該画像データが拡大縮小された画像データの表示を行う。また、表示部２２３には、これら撮像系からの画像データに対して、フォーカス枠表示や、撮影者の操作によりゼブラパターン、ピーキング表示なども重畳して表示することができる。また、記録再生部２２１により記録媒体２２２から再生された画像データを表示部２２３に表示させることもできる。さらに、入力操作部２１３からのユーザによる入力操作情報や、外部記憶媒体２１４に保存された画像データの情報などを、表示部２２３に表示させてもよい。

表示部２２４は、例えば接眼して表示を見るようにされたＥＶＦであって、水平４００画素（真らは水平４２６画素）×垂直２４０ラインの解像度を有する。なお、ＥＶＦは、Electrical View Finderの略称である。表示部２２４は、表示部２２３と同様に、ビデオ制御部２１６から供給された、撮像系からの画像データや、当該画像データが拡大縮小された画像データの表示を行う。また、表示部２２４は、表示部２２３と同様に、これら撮像系からの画像データに対して、フォーカス枠表示や、撮影者の操作によりゼブラパターン、ピーキング表示なども重畳して表示することができる。また、記録再生部２２１により記録媒体２２２から再生された画像データを表示部２２３に表示させることもできる。さらに、入力操作部２１３からのユーザによる入力操作情報や、外部記憶媒体２１４に保存された画像データの情報などを、表示部２２３に表示させてもよい。

アナログライン入出力部２２５は、アナログコンポーネント画像の出力や、Ｓ端子入出力、コンポジット画像入出力などのインタフェース群である。アナログライン入出力部２２５は、例えばＤ／Ａ変換器を有し、ビデオ制御部２１６から供給されたデジタル画像データをアナログ画像信号に変換し、外部モニタなどに出力する。また、アナログライン入出力部２２５は、Ａ／Ｄ変換器も有し、外部の映像機器から入力されたアナログ画像信号をデジタル画像データに変換して、ビデオ制御部２１６に供給する。デジタルデータＩ／Ｆ部２２６は、ＵＳＢインターフェイスやＩＥＥＥ１３９４インターフェイス、さらには、ＨＤＭＩである。なお、ＵＳＢは、Universal Serial Busの略である。ＩＥＥＥ１３９４は、Institute Electrical and Electronics Engineers 1394の略である。また、ＨＤＭＩは、High-Definition Multimedia Interfaceの略である。

本発明の実施形態やその変形例による解像度変換回路を撮像装置２００に適用することで、画像データを表示部２２３や表示部２２４に表示する際の解像度変換を、フレームメモリや膨大なタップ数のフィルタを用いずに行うことができる。そのため、解像度変換回路の規模を小さく抑えることができ、撮像装置２００をよりコンパクトに構成することができる。また、本発明の実施形態やその変形例による解像度変換回路は、周波数調整値を変更するだけで解像度の変換比を変更可能である。そのため、表示部２２３や表示部２２４の仕様が異なる機種にも、構成を変えることなく適用することができ、装置の開発コストを削減することができる。

本発明の実施形態による解像度変換回路の一例の構成を示すブロック図である。 本発明の実施形態に適用可能なデジタル周波数可変回路の一例の構成を示すブロック図である。 本発明の実施形態に適用可能なオーバーサンプリングフィルタの一例の構成を示すブロック図である。 本発明の実施形態によるオーバーサンプリングフィルタの乗算器にそれぞれセットされるタップ係数ＴＡＰｎの例を示す図である。 本発明の実施形態による、タップ係数ＴＡＰｎをオーバーサンプリングフィルタの乗算器に適用する際の一例のシーケンスを示す図である。 本発明の実施形態によるオーバーサンプリングフィルタの一例の周波数特性を示す図である。 本発明の実施形態による解像度変換回路における一例の動作を示すタイミングチャートである。 本発明の実施形態の変形例による解像度変換回路の一例の構成を示すブロック図である。 本発明の実施形態の変形例によるデジタル周波数可変回路の一例の構成を示すブロック図である。 本発明の実施形態および実施形態の変形例に共通して適用可能な撮像装置の一例の構成を示すブロック図である。

符号の説明

１０１，８００ 解像度変換回路
１０２ 入力データ
１０３ 入力クロック
１０４ 入力同期信号
１０５，１１０，１１１ フリップフロップ
１０６ オーバーサンプリングフィルタ
１０７ 同期クロック発生回路
１０８ デジタル周波数可変回路
１０９ 遅延調整回路
２００ 撮像装置
２１６ ビデオ制御部
２２３，２２４ 表示部
６０１ ＰＬＬクロック
６０２ フリップフロップ
６０４ 加算器
６０３ 周波数調整値
６０６ ＡＮＤゲート
６０７ ゲーテッドクロック
７０２ リセット制御回路

Claims (6)

1. 画像データの水平方向の画素数を所定の変換比で変換する画像処理装置であって、
   前記画像データに同期したピクセルクロックに基づき、該ピクセルクロックにそれぞれ同期する、該ピクセルクロックより高い周波数の第１のクロックと、該第１のクロックより周波数が高い第２のクロックとを発生する同期クロック発生手段と、
   画像データを前記第１のクロックでオーバーサンプリングする第１のサンプリング手段と、
   所定のカウント値までを巡回的にカウントするカウンタであって、前記第２のクロックに従い、前記変換比と、該第２のクロックおよび前記ピクセルクロックの周波数の比とに基づく調整値を順次加算するカウンタと、
   前記カウンタのカウント値が所定の値になる毎に前記第２のクロックをゲートして第３のクロックを生成するクロック生成手段と、
   前記第１のサンプリング手段でオーバーサンプリングされた前記画像データを、前記クロック生成手段で生成された前記第３のクロックでサブサンプリングする第２のサンプリング手段と
   を有する
   ことを特徴とする画像処理装置。
2. 前記第１のサンプリング手段は、タップ毎にタップ係数が設定されたＦＩＲフィルタからなる
   ことを特徴とする請求項１に記載の画像処理装置。
3. 前記第１のサンプリング手段は、１ピクセルクロックの周期内の同じ位相で前記オーバーサンプリングされた前記画像データのサンプルのうち１個だけが用いられるように、前記タップ係数を前記第１のクロックごとに変更する
   ことを特徴とする請求項２に記載の画像処理装置。
4. 前記カウンタを、前記画像データの水平ライン毎にリセットするリセット手段をさらに有する
   ことを特徴とする請求項１乃至請求項３の何れか１項に記載の画像処理装置。
5. 画像データの水平方向の画素数を所定の変換比で変換する画像処理方法であって、
   前記画像データのピクセルクロックに基づき、該ピクセルクロックにそれぞれ同期する、該ピクセルクロックより高い周波数の第１のクロックと、該第１のクロックより周波数が高い第２のクロックとを発生する同期クロック発生ステップと、
   画像データを前記第１のクロックでオーバーサンプリングする第１のサンプリングステップと、
   前記第２のクロックに従い、前記変換比と、該第２のクロックおよび前記ピクセルクロックの周波数の比とに基づく調整値を、所定のカウント値までを巡回的にカウントするカウンタで順次加算するカウントのステップと、
   前記カウンタのカウント値が所定の値になる毎に前記第２のクロックをゲートして第３のクロックを生成するクロック生成ステップと、
   前記第１のサンプリングステップでオーバーサンプリングされた前記画像データを、前記クロック生成ステップで生成された前記第３のクロックでサブサンプリングする第２のサンプリングステップと
   を有する
   ことを特徴とする画像処理方法。
6. 入力された画像データの画素数を変換する画像処理装置であって、
   前記画像データに同期した入力クロックに基づき、前記入力クロックに同期し且つ前記入力クロックより高い周波数の第１のクロックと、前記入力クロックに同期し且つ前記第１のクロックより高い周波数の第２のクロックとを発生する同期クロック発生手段と、
   前記第１のクロックに従って前記画像データをサンプリングすることにより画素数を増加させると共に画素数が増加された前記画像データに対してフィルタ処理を施すフィルタと、
   所定のカウント値に達するまで巡回的にカウントするカウンタであって、前記第２のクロックに従い所定の調整値を順次加算するカウンタと、
   前記カウンタのカウント値に従って前記第２のクロックに同期し且つ変換後の画素数に応じた周波数の第３のクロックを生成するクロック生成手段と、
   前記フィルタから出力された画像データを前記第３のクロックに従ってサンプリングすることにより画素数を減少させる第２のサンプリング手段と
   を有する
   ことを特徴とする画像処理装置。

Images