JP2010097053A - パネル - Google Patents
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Abstract
【課題】画素ごとの輝度のバラつきを改善することができるようにする。
【解決手段】駆動電流に応じて発光する発光素子34と、映像信号を書き込む書き込みトランジスタ31と、駆動電流を発光素子34に供給する駆動トランジスタ32と、書き込みトランジスタ31とGNDとの間に接続される補助容量231とを備える画素101は、同一水平ラインにN個(Nは2以上の整数値)配置される。N個の画素101の書き込みトランジスタ31のそれぞれは、走査線信号を伝搬する1本の走査線WSL10に接続されている。同一走査線WSL10に接続される画素101の全ての書き込みパルスが略同一波形となるように、N個の画素101のそれぞれの補助容量231の容量値が決定されている。本発明は、例えば、ELパネルに適用できる。
【選択図】図8
【解決手段】駆動電流に応じて発光する発光素子34と、映像信号を書き込む書き込みトランジスタ31と、駆動電流を発光素子34に供給する駆動トランジスタ32と、書き込みトランジスタ31とGNDとの間に接続される補助容量231とを備える画素101は、同一水平ラインにN個(Nは2以上の整数値)配置される。N個の画素101の書き込みトランジスタ31のそれぞれは、走査線信号を伝搬する1本の走査線WSL10に接続されている。同一走査線WSL10に接続される画素101の全ての書き込みパルスが略同一波形となるように、N個の画素101のそれぞれの補助容量231の容量値が決定されている。本発明は、例えば、ELパネルに適用できる。
【選択図】図8
Description
本発明は、パネルに関し、特に、ELパネルにおける輝度のバラつきを抑制することができるようになったパネルに関する。
発光素子として有機EL(Electro Luminescent)デバイスを用いた平面自発光型のパネル(以下、ELパネルと称する)の開発が近年盛んになっている(例えば、特許文献1乃至5参照)。有機ELデバイスは、有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ELデバイスは、印加電圧が10V以下で駆動するため低消費電力のデバイスである。また有機ELデバイスは、自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易にできるデバイスである。さらに有機ELデバイスは、その応答速度が数μs程度と非常に高速であるので、動画表示時の残像が発生しないデバイスである。
従来のELパネルでは、画素ごとに輝度のバラつきがあり、このため、ユーザの目にはムラとなって表れてしまう恐れもあった。
本発明は、このような状況に鑑みてなされたものであり、ELパネルにおける輝度のバラつきを抑制することができるようにするものである。
本発明の一側面のパネルは、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、前記書き込みトランジスタとGNDとの間に接続される補助容量とを備える画素回路を行列状に配置したパネルである。
1つの水平ラインに配置される複数の前記画素回路のうちの少なくとも2以上の画素回路のそれぞれは、走査線信号を伝搬する1本の走査線に接続されており、前記走査線信号が前記走査線の終端に伝搬されたときの波形に基づいて、前記走査線に接続される前記画素回路の全ての書き込みパルスが略同一波形となるように、前記走査線に接続された前記画素回路のそれぞれの前記補助容量の容量値が決定されている。
前記N個の画素回路に備えられる前記補助容量のそれぞれは、前記走査線の始端から終端に向かう程容量値が小さくなっていくように構成されている。
前記走査線の終端に接続される前記画素回路には、前記補助容量の配置が禁止されている。
前記補助容量は、前記駆動トランジスタのソースとGNDとの間に接続される。
前記補助容量は、前記駆動トランジスタのゲートとGNDとの間に接続される。
本発明の一側面のパネルにおいては、駆動電流に応じて発光する発光素子と、映像信号を書き込む書き込みトランジスタと、前記駆動電流を前記発光素子に供給する駆動トランジスタと、前記書き込みトランジスタとGNDとの間に接続される補助容量とを備える画素回路が行列状に配置されている。
本発明によれば、画素ごとの輝度のバラつきを改善することができる。
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、ELパネルの基本となる構成と動作について図1乃至図5を参照して説明する。
図1は、基本となるELパネルの構成例を示すブロック図である。
図1のELパネル100は、N×M個の画素(画素回路)101−(1,1)乃至101−(N,M)が行列状に配置されている画素アレイ部102と、これを駆動する駆動部である水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、および電源スキャナ(DSCN)105とにより構成されている。
また、ELパネル100は、M本の走査線WSL10−1乃至10−M、M本の電源線DSL10−1乃至10−M、およびN本の映像信号線DTL10−1乃至10−Nも有する。
なお、以下において、走査線WSL10−1乃至10−M、映像信号線DTL10−1乃至10−N、画素101−(1,1)乃至101−(N,M)、または電源線DSL10−1乃至10−Mのそれぞれを特に区別する必要がない場合、単に、走査線WSL10、映像信号線DTL10、画素101、または電源線DSL10と称する。
画素101−(1,1)乃至101−(N,M)のうちの第1行目の画素101−(1,1)乃至101−(N,1)は、走査線WSL10−1でライトスキャナ104と、電源線DSL10−1で電源スキャナ105とそれぞれ接続されている。また、画素101−(1,1)乃至101−(N,M)のうちの第M行目の画素101−(1,M)乃至101−(N,M)は、走査線WSL10−Mでライトスキャナ104と、電源線DSL10−Mで電源スキャナ105とそれぞれ接続されている。画素101−(1,1)乃至101−(N,M)の行方向に並ぶその他の画素101についても同様である。
また、画素101−(1,1)乃至101−(N,M)のうちの第1列目の画素101−(1,1)乃至101−(1,M)は、映像信号線DTL10−1で水平セレクタ103と接続されている。画素101−(1,1)乃至101−(N,M)のうちの第N列目の画素101−(N,1)乃至101−(N,M)は、映像信号線DTL10−Nで水平セレクタ103と接続されている。画素101−(1,1)乃至101−(N,M)の列方向に並ぶその他の画素101についても同様である。
ライトスキャナ104は、走査線WSL10−1乃至10−Mに水平期間(1H)で順次制御信号を供給して画素101を行単位で線順次走査する。電源スキャナ105は、線順次走査に合わせて電源線DSL10−1乃至10−Mに第1電位(後述するVcc)または第2電位(後述するVss)の電源電圧を供給する。水平セレクタ103は、線順次走査に合わせて各水平期間内(1H)で映像信号となる信号電位Vsigと基準電位Vofsとを切換えて列状の映像信号線DTL10−1乃至10−Nに供給する。
図1のように構成されるELパネル100に、ソースドライバおよびゲートドライバとからなるドライバIC(Integrated Circuit)が付加されることによりパネルモジュールが構成され、さらに、パネルモジュールに、電源回路、画像LSI(Large Scale Integration)などを付加したものが表示装置となる。ELパネル100を含む表示装置は、例えば、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、テレビジョン受像機、プリンタ等の表示部として使用することができる。
図2は、ELパネル100の基板のレイアウト例を示している。
図2の基板において、中央には、画素アレイ部102が配置されている。画素アレイ部102は、上から順に、表示画素部102a、カソード蒸着エリア102b、およびアノード(電源補助配線)102cが積層されて構成されている。画素アレイ部102の左には、ライトスキャナ104と電源スキャナ105が一体化されたスキャナ181が配置されている。画素アレイ部102の下には、水平セレクタ103が配置されている。スキャナ181と画素アレイ部102は、電源線DSL10及び走査線WSL10を介して接続されている。水平セレクタ103と画素アレイ部102は、映像信号線DTL10を介して接続されている。画素アレイ部102の上には、電力入力部182が設けられている。
図3は、図1に示したELパネル100に含まれるN×M個の画素101のうちの1つの画素101を拡大することにより、画素101の詳細な構成を示したブロック図である。ただし、画素101としては、従来の画素を採用している。そこで、以下、図3の構成の画素101を、特に従来の画素101と称する。
なお、図3において、従来の画素101と接続されている走査線WSL10、映像信号線DTL10、および電源線DSL10は、図1から明らかなように、画素101−(n,m)(n=1,2,・・・,N,m=1,2,・・・,M)に対して、走査線WSL10−(n,m)、映像信号線DTL10−(n,m)、および電源線DSL10−(n,m)となる。
図3の従来の画素101は、書き込みトランジスタ31、駆動トランジスタ32、蓄積容量33、および発光素子34を有する。なお、従来の画素101の素子構成は、2Tr(transistor)+1C(capacitor)と呼ばれている。書き込みトランジスタ31のゲート31gは走査線WSL10と接続され、書き込みトランジスタ31のドレイン31dは映像信号線DTL10と接続されるとともに、ソース31sが駆動トランジスタ32のゲートと接続されている。
駆動トランジスタ32のソースは発光素子34のアノード34aに接続され、ドレインが電源線DSL10に接続される。蓄積容量33は、駆動トランジスタ32のゲートと発光素子34のアノード34aの間に接続されている。また、発光素子34のカソード34cは所定の電位Vcatに設定されている。
書き込みトランジスタ31および駆動トランジスタ32は、いずれもNチャネル型トランジスタであり、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができるため、画素回路の製造コストをより安価にすることができる。
有機EL素子は電流発光素子であり、発光素子34は、供給される電流Idsの値に応じた階調の発光を行う。
以上のように構成される画素101において、書き込みトランジスタ31が、走査線WSL10から供給された制御信号に応じてオン(導通)すると、蓄積容量33は、映像信号線DTL10を介して水平セレクタ103から供給された電荷を蓄積して保持する。駆動トランジスタ32は、高電位Vccにある電源線DSL10から電流の供給を受け、蓄積容量33に保持された信号電位Vsigに応じて駆動電流Idsを発光素子34に流す。発光素子34に所定の駆動電流Idsが流れることにより、画素101が発光する。
画素101は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ32の閾値電圧Vthに相当する電圧を蓄積容量33に保持させる機能であり、これにより、ELパネル100の画素毎のバラつきの原因となる駆動トランジスタ32の閾値電圧Vthの影響をキャンセルすることができる。
また、画素101は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量33に信号電位Vsigを保持する際、駆動トランジスタ32の移動度μに対する補正を信号電位Vsigに加える機能である。
さらに、画素101は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ32のソース電位Vsの変動にゲート電位Vgを連動させる機能であり、これにより、駆動トランジスタ32のゲート32gとソース32s間の電圧(以下、ゲートソース間電圧と称する)Vgsを一定に維持することが出来る。
図4は、従来の画素101の基板のレイアウト例を示している。
図4の基板には、その製造工程のひとつである露光処理により、下から順に、第1の金属層M1と、第2の金属層M2とが少なくとも積層される。なお、第1の金属層M1は、図4では、濃い灰色の領域として表されている。第2の金属層M2は、図4のAでは、薄い灰色の領域として表されている。なお、この段落の内容は、後述する他の基板にもあてはまる内容である。
図4の基板において、同図中左上方には、書き込みトランジスタ31が配置され、その右方には、蓄積容量33が配置され、さらにその右方には、駆動トランジスタ32が配置されている。
図4に示されるように、書き込みトランジスタ31のゲート31gは、第1の金属層M1の一部として形成されている。書き込みトランジスタ31のドレイン31dとソース31sとはそれぞれ、第2の金属層M2の一部(ただし分割された独立の金属層)として形成されている。なお、以下、ドレイン31dを形成している第2の金属層M2を、ドレイン31d側の第2の金属層M2と称する。また、以下、ソース31sを形成している第2の金属層M2を、ソース31s側の第2の金属層M2と称する。
ドレイン31d側の第2の金属層M2は、長方形の形状で形成されている。ソース31s側の第2の金属層M2は、L字状の形状で形成されている。ドレイン31d側の第2の金属層M2と、ソース31s側の第2の金属層M2とは、ゲート31gを形成している第1の金属層M1の上方に、長方形の長辺とL字の長線部分とがほぼ平行となるように配置されている。
図5は、画素101の動作を説明するタイミングチャートである。なお、ここで、画素101の動作と記述した理由は、動作自体は、図3の従来の画素101も、後述する本発明が適用される各種画素101も基本的に同様であるからである。
図5は、同一の時間軸(図横方向)に対する走査線WSL10、電源線DSL10、および映像信号線DTL10の電位変化と、それに対応する駆動トランジスタ32のゲート電位Vg及びソース電位Vsの変化を示している。
図5において、時刻t1までの期間は、前の水平期間(1H)の発光がなされている発光期間T1である。
発光期間T1が終了した時刻t1から時刻t4までは、駆動トランジスタ32のゲート電位Vg及びソース電位Vsを初期化することで閾値補正動作の準備を行う閾値補正準備期間T2である。
閾値補正準備期間T2では、時刻t1において、電源スキャナ105が、電源線DSL10の電位を高電位であるVccから低電位であるVssに切換え、時刻t2において、水平セレクタ103が、映像信号線DTL10の電位を信号電位Vsigから基準電位Vofsに切換える。次に、時刻t3において、ライトスキャナ104が、走査線WSL10の電位を高電位に切換え、書き込みトランジスタ31をオンさせる。これにより、駆動トランジスタ32のゲート電位Vgが基準電位Vofsにリセットされ、且つ、ソース電位Vsが映像信号線DTL10の低電位Vssにリセットされる。
時刻t4から時刻t5までは、閾値補正動作を行う閾値補正期間T3である。閾値補正期間T3では、時刻t4において、電源スキャナ105により、電源線DSL10の電位が高電位Vccに切換えられ、閾値電圧Vthに相当する電圧が、駆動トランジスタ32のゲート32gとソース32sとの間に接続された蓄積容量33に書き込まれる。
時刻t5から時刻t7までの期間T4(以下、書き込み+移動度補正準備期間T4と称する)では、走査線WSL10の電位が高電位から低電位に一旦切換えられるとともに、時刻t7の前の時刻t6において、水平セレクタ103が、映像信号線DTL10の電位を基準電位Vofsから階調に応じた信号電位Vsigに切換える。
そして、時刻t7から時刻t8までの書き込み+移動度補正期間T5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻t7から時刻t8までの間、走査線WSL10の電位が高電位に設定され、これにより、映像信号の信号電位Vsigが閾値電圧Vthに足し込まれる形で蓄積容量33に書き込まれると共に、移動度補正用の電圧ΔVμが蓄積容量33に保持された電圧から差し引かれる。
書き込み+移動度補正期間T5終了後の時刻t8において、走査線WSL10の電位が低電位に設定され、それ以降、発光期間T6として、信号電圧Vsigに応じた発光輝度で発光素子34が発光する。信号電圧Vsigは、閾値電圧Vthに相当する電圧と移動度補正用の電圧ΔVμとによって調整されているため、発光素子34の発光輝度は駆動トランジスタ32の閾値電圧Vthや移動度μのバラつきの影響を受けることがない。
なお、発光期間T6の最初でブートストラップ動作が行われ、駆動トランジスタ32のゲートソース間電圧Vgs=Vsig+Vth−ΔVμを一定に維持したまま、駆動トランジスタ32のゲート電位Vg及びソース電位Vsが上昇する。
また、時刻t8から所定時間経過後の時刻t9において、映像信号線DTL10の電位が、信号電位Vsigから基準電位Vofsに落とされる。図5において、時刻t2から時刻t9までの期間は水平期間(1H)に相当する。
以上のようにして、画素101の構成を有するELパネル100では、駆動トランジスタ32の閾値電圧Vthや移動度μのバラつきの影響を受けることがなく、発光素子34を発光させることができる。
以上、ELパネルの基本となる構成と動作について説明した。
ここで、図6乃至8を用いて、[発明が解決しようとする課題]の欄で上述した問題点の発生要因について説明する。
図6は、時刻t7から時刻t8までの書き込み+移動度補正期間T5において、走査線WSL10に供給される走査信号NSk(kは0乃至N)が、画素アレイ部102の左端から入力された場合の様子を示している。
走査線WSL10に接続される回路は、配線抵抗Rや配線容量Cを含み、いわゆるCR回路となる。このため、この回路の応答は、時定数τ=RLの一次遅れの応答になる。よって、1つの走査線WSL10−L(Lは1乃至Mのうちのいずれかの値。図6の例では、Kは1またはM)に着目すると、画素アレイ部102の左端に入力された段階の走査信号Ns0の波形は、図7のAに示されるようにパルス状の波形となっている。これに対して、走査線WSL10を伝搬していき右端の画素101−(N,L)に入力される段階の走査信号NsNの波形は、図7のBに示されるように時定数τの一次遅れの波形となっている。なお、一次遅れの波形なので、5τの時間で、目標値の98%に到達されることが図7のBには図示されている。即ち、走査信号NSNの波形は、画素アレイ部102の左端に入力された段階の走査信号Ns0の波形に対して鈍ってしまっている。
さらに、1つの走査線WSL10−Lに接続される画素101−(1,L)乃至(N,L)から左方を見ると、右端の画素101にいくほど、配線抵抗Rや配線容量Cが大きくなる。よって、右端の画素101にいくほど、時定数τ=RLが大きくなり、その結果、そこに入力される走査信号NSの波形の鈍り度合も大きくなってしまう。
この場合、画素101の駆動トランジスタ32のゲートからみると、画素アレイ部102の左端の画素101−(1,L)では、図7のAのパルス波形の走査線信号Ns0に対応する書き込みパルスが書き込みトランジスタ31から供給される。よって、図7のAの期間PW0の間、蓄積容量33には十分な電荷がチャージされる。これに対して、画素アレイ部102の右端の画素101−(N,L)では、図7のBの一次遅れ波形(鈍った波形)の走査線信号Ns0に対応する書き込みパルスが書き込みトランジスタ31から供給される。よって、期間PW0よりも短い期間PWNの間しか蓄積容量33には電荷がチャージされず、その結果、最終的な蓄積容量33の電荷のチャージ量が足りないという現象が起こる。
さらに、上述の如く、各画素101にそれぞれ入力される走査線信号Nsの鈍り度合は右端にいくほど大きくなる。よって、各画素の蓄積容量33にチャージされる電荷量は、右端に行くほど少なくなっていくという現象が起こる。
その結果、発光素子34の発光の階調を左右する電流Idsの値が、右端の画素101にいくほど低くなってしまう。その結果、図6に示されるように、画素アレイ部102の左端では輝度が高いが、右端に行くほど輝度が減少していってしまう。即ち、画素アレイ部102の右端と左端で輝度差が生じてしまい、その結果、全体として、画素ごとに輝度のバラつきが生じてしまう。
そこで、右端の画素101にも十分に電荷をチャージするための手法としては、書込み時間を延ばすという手法も存在する。しかしながら、かかる手法を採用した場合には、左端の画素101の発光素子34の発光電圧を超えてしまい、書込み中に発光素子34が発光してしまうという現象が起こる。このような書込み中に発光してしまう現象が起こると、発光後は蓄積容量33に電荷がチャージされなくなる。その結果、移動度補正が正常に掛からなくなってしまう。移動度補正が正常に掛からないと輝度ムラが発生してしまう。即ち、かかる手法を採用しても何等解決することはできない。
そこで、従来の画素101を採用した場合に発生していた輝度ムラを抑制すべく、本発明人は、同一走査線WSL10に接続される画素101の全ての書き込みパルスをほぼ同一波形に統一させる、という手法(以下、書き込みパルス統一手法と称する)を発明した。
書き込みパルス統一手法の実現形態は、特に限定されない。例えば、図8に示されるように、書込みトランジスタ31のソース31sに対GNDで補助容量231を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号NSの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号NSの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量231の容量値を決定していけばよい。具体的には例えば、設計者等は、図9に示されるように、走査信号NSの入力端である左端の画素101−(1,L)の補助容量231−(1,L)の容量値Cas1を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素101−(N,L)の補助容量231−(N,L)の容量値CasNを最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(N,L)の補助容量231−(N,L)は設けないことを意味している。
このように、補助容量231を接続して、各容量値Casを適切に決定することで、画素アレイ部102内の全画素101に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部102の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
即ち、図8とは、図3の従来の画素101に対する、本発明が適用される画素101(以下、本発明の画素101と称する)の詳細な構成例を示したブロック図である。
なお、図8において、図3の従来の画素101と対応する箇所(素子等)には対応する符号を付してあり、それらの説明については省略する。
上述の如く、図8の本発明の画素101は、図3の従来の画素101に対してさらに、書き込みトランジスタ31のソース31sに対GNDで補助容量231が接続されている。
図10は、図8の本発明の画素101の基板のレイアウト例を示している。
図10の基板において、同図中左上方には、書き込みトランジスタ31が配置され、その右方には、蓄積容量33が配置され、さらにその右方には、駆動トランジスタ32が配置されている。書き込みトランジスタ31の同図中下方には、補助容量231が配置されている。
図10に示されるように、補助容量231は、ソース31s側の第2の金属層M2の一部と、他とは離間している第1の金属層M1とが対向して配置されることで、構成されている。
なお、上述の如く、図8乃至図10の本発明の画素101の動作は、図5を用いて説明した従来の画素101の動作と基本的に同様である。よって、動作の説明については省略する。
なお、上述の例では、走査の方向は画素アレイ部102の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
例えば、走査の方向は画素アレイ部102の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号NSの入力端である右端の画素101−(N,L)の補助容量231−(N,L)の容量値CasNを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素101−(1,L)の補助容量231−(1,L)の容量値Cas1を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(1,L)の補助容量231−(1,L)は設けないことを意味している。
また例えば、図11に示されるように、走査の方向は、画素アレイ部102の右から中央に向かう第1の方向と、画素アレイ部102の左から中央に向かう第2の方向とを採用してもよい。即ち、画素アレイ部102が左右に2分割され、左方の画素101−(1,L)乃至(M1,L)の走査方向は、第1の方向とされる。これに対して、右方の画素101−(M2,L)乃至(N,L)の走査方向は、第2の方向とされる。
この場合、左方の画素101−(1,L)乃至(M1,L)については、設計者等は、図11に示されるように、走査信号NSの入力端である左端の画素101−(1,L)の補助容量231−(1,L)の容量値Cas1を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M1,L)の補助容量231−(M1,L)の容量値CasM1を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、中央の画素101−(M1,L)の補助容量231−(M1,L)は設けないことを意味している。
これに対して、右方の画素101−(M2,L)乃至(N,L)については、走査信号NSの入力端である右端の画素101−(N,L)の補助容量231−(N,L)の容量値CasNを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M2,L)の補助容量231−(M2,L)の容量値CasM2を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(M2,L)の補助容量231−(M2,L)は設けないことを意味している。
以上、書き込みパルス統一手法の一例として、図8乃至図11の例を説明した。ただし、上述の如く、書き込みパルス統一手法は、図8乃至図11の例に特に限定されない。
例えば、図12に示されるように、書き込みトランジスタ31のゲート31gに対GNDで補助容量281を接続するという手法を採用することができる。即ち、書き込みパルスの波形を、入力される走査信号NSの波形よりも鈍らせることで、書き込みパルスを統一させるという手法を採用することができる。この場合、走査信号NSの波形は右端にいくほど鈍っていくので、設計者等は、書き込みパルスの鈍らせ度合を右端にいくほど抑制していくように、補助容量281の容量値を決定していけばよい。具体的には例えば、設計者等は、図13に示されるように、走査信号NSの入力端である左端の画素101−(1,L)の補助容量281−(1,L)の容量値Cas1を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素101−(N,L)の補助容量281−(N,L)の容量値CasNを最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(N,L)の補助容量281−(N,L)は設けないことを意味している。
このように、補助容量281を接続して、各容量値Casを適切に決定することで、画素アレイ部102内の全画素101に統一された書込みパルスを供給することができるようになる。その結果、画素アレイ部102の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
即ち、図12とは、図3の従来の画素101に対する、本発明の画素101の詳細な構成例であって、図8とは異なる例を示したブロック図である。
なお、図12において、図3の従来の画素101と対応する箇所(素子等)には対応する符号を付してあり、それらの説明については省略する。
上述の如く、図12の本発明の画素101は、図3の従来の画素101に対してさらに、書き込みトランジスタ31のゲート31sに対GNDで補助容量281が接続されている。
図14は、図12の本発明の画素101の基板のレイアウト例を示している。
図14の基板において、同図中左上方には、書き込みトランジスタ31が配置され、その右方には、蓄積容量33が配置され、さらにその右方には、駆動トランジスタ32が配置されている。書き込みトランジスタ31の同図中上方には、補助容量281が配置されている。
図14に示されるように、他とは離間している第2の金属層M2と、ゲート31gを形成している第1の金属層M1の一部とが対向して配置されることで、構成されている。
なお、上述の如く、図12乃至図14の本発明の画素101の動作は、図5を用いて説明した従来の画素101の動作と基本的に同様である。よって、動作の説明については省略する。
なお、上述の例では、走査の方向は画素アレイ部102の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
例えば、走査の方向は画素アレイ部102の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号NSの入力端である右端の画素101−(N,L)の補助容量281−(N,L)の容量値CasNを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素101−(1,L)の補助容量281−(1,L)の容量値Cas1を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(1,L)の補助容量281−(1,L)は設けないことを意味している。
また例えば、上述した図11を用いて説明したように、走査の方向は、画素アレイ部102の右から中央に向かう第1の方向と、画素アレイ部102の左から中央に向かう第2の方向とを採用してもよい。
この場合、左方の画素101−(1,L)乃至(M1,L)については、設計者等は、図示はしないが、走査信号NSの入力端である左端の画素101−(1,L)の補助容量281−(1,L)の容量値Cas1を最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M1,L)の補助容量281−(M1,L)の容量値CasM1を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、中央の画素101−(M1,L)の補助容量281−(M1,L)は設けないことを意味している。
これに対して、右方の画素101−(M2,L)乃至(N,L)については、走査信号NSの入力端である右端の画素101−(N,L)の補助容量281−(N,L)の容量値CasNを最大値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々に容量値Casを小さくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M2,L)の補助容量281−(M2,L)の容量値CasM2を最小値となるように決定する。ここで、最小値には0も含むとする。即ち、最小値0とは、右端の画素101−(M2,L)の補助容量281−(M2,L)は設けないことを意味している。
以上、書き込みパルス統一手法の一例として、図8乃至図11の例に引き続き、図12乃至図14の例を説明した。
このような書き込みパルス統一手法では、同一走査線WSL10に接続される画素101の全ての書き込みパルスをほぼ同一波形に統一させることで、結果として、同一走査線WSL10に接続される画素101の全ての発光素子34の電流Idsの値を統一(映像信号の信号レベルが同一の場合)させることができる。その結果、画素アレイ部102の左右の輝度ムラを抑制することができるのである。
してみると、画素アレイ部102の左右の輝度ムラを抑制するためには、画素101の全ての書き込みパルスをほぼ同一波形に統一させることが本質ではなく、同一走査線WSL10に接続される画素101の全ての発光素子34の電流Idsの値を統一(映像信号の信号レベルが同一の場合)させることが本質である。即ち、書き込みパルス統一手法は、同一走査線WSL10に接続される画素101の全ての発光素子34の電流Idsの値を統一(映像信号の信号レベルが同一の場合)させる手法の一形態にしか過ぎない。換言すると、当該手法を実現させる手法であれば、その実現形態は特に限定されない。
具体的には例えば、画素101の回路構成自体は、図3の従来の画素101と同様の回路構成を取ったとする。この場合、蓄積容量33の電荷のチャージ時間乃至はチャージ量が同一ならば、駆動トランジスタ32のサイズ(容量)が大きい方が、発光素子34の電流Idsの値も上昇する。また、駆動トランジスタ32のサイズ(容量)は、そのW長に応じて変化する。即ち、上述の如く、右端にいくほど、走査信号WSLの波形は鈍っていくので、その分だけ、蓄積容量33の電荷のチャージ時間が短くなる。即ちチャージ量が少なくなる。そこで、右端にいくほど、駆動トランジスタ32のW長を大きくしていけばよい。
具体的には例えば、設計者等は、図15に示されるように、走査信号NSの入力端である左端の画素101−(1,L)の駆動トランジスタ32−(1,L)のW長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にW長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い右端の画素101−(N,L)の駆動トランジスタ32−(N,L)のW長を最大値となるように決定する。
このように、駆動トランジスタ32のW長を画素101毎に適切に決定することで、画素アレイ部102の左右で生じる輝度差を可能な限り抑制することができ、ひいては、良好な表示装置を得ることができるようになる。
なお、上述の如く、図15の本発明の画素101の単体の動作は、図5を用いて説明した従来の画素101の動作と基本的に同様である。よって、動作の説明については省略する。
なお、上述の例では、走査の方向は画素アレイ部102の左から右の一方向とされた。しかしながら、走査の方向は、上述の例に特に限定されない。
例えば、走査の方向は画素アレイ部102の右から左の一方向を採用してもよい。この場合、図示はしないが、設計者等は、走査信号NSの入力端である右端の画素101−(N,L)の駆動トランジスタ32−(N,L)のW長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にW長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い左端の画素101−(1,L)の駆動トランジスタ32−(1,L)のW長を最大値となるように決定する。
また例えば、上述した図11を用いて説明したように、走査の方向は、画素アレイ部102の右から中央に向かう第1の方向と、画素アレイ部102の左から中央に向かう第2の方向とを採用してもよい。
この場合、左方の画素101−(1,L)乃至(M1,L)については、設計者等は、図示はしないが、走査信号NSの入力端である左端の画素101−(1,L)の駆動トランジスタ32−(1,L)のW長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にW長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M1,L)の駆動トランジスタ32−(M1,L)のW長を最大値となるように決定する。
これに対して、右方の画素101−(M2,L)乃至(N,L)については、設計者等は、走査信号NSの入力端である右端の画素101−(N,L)の駆動トランジスタ32−(N,L)のW長を最小値にするように決定する。そして、設計者等は、入力端から遠くなるに連れて徐々にW長を大きくするように決定していく。そして、設計者等は、入力端から最も遠い中央の画素101−(M2,L)の駆動トランジスタ32−(M2,L)のW長を最大値となるように決定する。
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
31 書き込みトランジスタ, 31g ゲート, 31s ソース, 31d ドレイン, 32 駆動トランジスタ, 33 蓄積容量, 34 発光素子, 100 ELパネル, 101 画素(画素回路), 102 画素アレイ部, 231,281 補助容量
Claims (6)
- 駆動電流に応じて発光する発光素子と、
映像信号を書き込む書き込みトランジスタと、
前記駆動電流を前記発光素子に供給する駆動トランジスタと、
前記書き込みトランジスタとGNDとの間に接続される補助容量と
を備える画素回路を行列状に配置した
パネル。 - 1つの水平ラインに配置される複数の前記画素回路のうちの少なくとも2以上の画素回路のそれぞれは、走査線信号を伝搬する1本の走査線に接続されており、
前記走査線信号が前記走査線の終端に伝搬されたときの波形に基づいて、前記走査線に接続される前記画素回路の全ての書き込みパルスが略同一波形となるように、前記走査線に接続された前記画素回路のそれぞれの前記補助容量の容量値が決定されている
請求項1に記載のパネル。 - 前記N個の画素回路に備えられる前記補助容量のそれぞれは、前記走査線の始端から終端に向かう程容量値が小さくなっていくように構成されている
請求項1に記載のパネル。 - 前記走査線の終端に接続される前記画素回路には、前記補助容量の配置が禁止されている
請求項3に記載のパネル。 - 前記補助容量は、前記駆動トランジスタのソースとGNDとの間に接続される
請求項1に記載のパネル。 - 前記補助容量は、前記駆動トランジスタのゲートとGNDとの間に接続される
請求項1に記載のパネル。
Priority Applications (1)
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Family Applications (1)
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JP2008268512A Withdrawn JP2010097053A (ja) | 2008-10-17 | 2008-10-17 | パネル |
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2008
- 2008-10-17 JP JP2008268512A patent/JP2010097053A/ja not_active Withdrawn
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