JP2010093102A - Memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device that can suppress a leak of electrons in a charge trap layer due to tunneling effect, make a holding time for data longer, and make a tunnel oxide film thin to improve a data writing speed. <P>SOLUTION: In the memory device which has a memory element including a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film, the gate insulating film is formed by laminating three layers of a tunnel oxide film, a charge trap film, and a block oxide film, wherein the gate electrode is formed on the block oxide film and the silicon layer has a part sandwiched between the gate insulating films or a part sandwiched between the gate insulating film and another insulating film so that the silicon layer is 2 to 14 nm thick. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、メモリ装置に係り、特にシリコン層と、このシリコン層に接して形成されたゲート絶縁膜であってトンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置に関する。   The present invention relates to a memory device, and more particularly, a silicon layer and a gate insulating film formed in contact with the silicon layer, and is configured by laminating three layers of a tunnel oxide film, a charge trap film, and a block oxide film. The present invention relates to a memory device including a memory element having a gate insulating film and a gate electrode formed on a block oxide film.

従来から、メモリ装置として、シリコン層と、このシリコン層に接して形成され、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置が知られている（例えば、特許文献１参照。）。   Conventionally, as a memory device, a silicon layer, a gate insulating film formed in contact with the silicon layer, and formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and a block oxide film 2. Description of the Related Art A memory device including a memory element having a gate electrode formed on a substrate is known (see, for example, Patent Document 1).

図１は、このようなメモリ装置のメモリ素子の構成例を示すものである。図１（ａ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜（酸化シリコン膜）等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、ＳｉＯ2膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたポリシリコンからなるゲート電極１６とを具備した所謂ＳＯＮＯＳ型のメモリ素子である。 FIG. 1 shows a configuration example of a memory element of such a memory device. The memory element shown in FIG. 1A is provided in contact with the silicon layer 11, the tunnel oxide film 12 made of a SiO 2 film (silicon oxide film) or the like, and the charge made of a Si 3 N 4 film or the like. A so-called SONOS type comprising a gate insulating film 15 having a structure in which a block oxide film 14 made of a trap film 13, a SiO 2 film or the like is laminated, and a gate electrode 16 made of polysilicon formed on the block oxide film 14. It is a memory element.

また、図１（ｂ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、Ａｌ2Ｏ3膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたポリシリコンからなるゲート電極１６とを具備した所謂ＳＡＮＯＳ型のメモリ素子である。 Further, the memory element shown in FIG. 1B is provided in contact with the silicon layer 11, the tunnel oxide film 12 made of SiO 2 film or the like, and the charge trap film 13 made of Si 3 N 4 film or the like. A so-called SANOS type memory comprising a gate insulating film 15 having a structure in which a block oxide film 14 made of Al 2 O 3 film or the like is laminated, and a gate electrode 16 made of polysilicon formed on the block oxide film 14. It is an element.

また、図１（ｃ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、Ａｌ2Ｏ3膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたＴａＮからなるゲート電極１６とを具備した所謂ＴＡＮＯＳ型のメモリ素子である。 The memory element shown in FIG. 1C is provided in contact with the silicon layer 11, the tunnel oxide film 12 made of an SiO 2 film or the like, and the charge trap film 13 made of an Si 3 N 4 film or the like. A so-called TANOS type memory device comprising a gate insulating film 15 having a structure in which a block oxide film 14 made of Al 2 O 3 film or the like is laminated, and a gate electrode 16 made of TaN formed on the block oxide film 14 It is.

上記のメモリ素子のうち、ＳＯＮＯＳ型のメモリ素子のバンド構造を図２に示す。ＳＯＮＯＳ型のメモリ素子において、データの書き込みは、ゲート電極に正の電圧を印加し、電極トラップ膜中にＳｉ基板側から電子を注入することにより行う。また、データの消去は、ゲート電極に負の電圧を印加して電極トラップ膜に蓄積された電子をＳｉ基板側に引き抜くことにより行う。
再公表特許ＷＯ２００２／０６７３２０ FIG. 2 shows a band structure of a SONOS type memory element among the above memory elements. In the SONOS type memory element, data is written by applying a positive voltage to the gate electrode and injecting electrons into the electrode trap film from the Si substrate side. Data is erased by applying a negative voltage to the gate electrode and extracting electrons accumulated in the electrode trap film to the Si substrate side.
Republished patent WO2002 / 0667320

上記のメモリ装置のうち、例えばＳＯＮＯＳ型のメモリ素子を具備したメモリ装置では、データの書き込み速度が遅いという問題があった。このような問題は、トンネル酸化膜の厚さを薄くすることによって、ある程度改善することができると考えられる。   Among the above memory devices, for example, a memory device including a SONOS type memory element has a problem that data writing speed is low. It is considered that such a problem can be improved to some extent by reducing the thickness of the tunnel oxide film.

しかしながら、ＳＯＮＯＳ型のメモリ素子の場合、データの保持時間が短く、例えば、数千秒〜数カ月程度の短期間でデータが失われてしまう可能性があるという問題がある。この問題は、図２に示すように、電子が、熱励起やトンネル効果により、電荷トラップ層からトンネル酸化膜を介してシリコン基板側に漏れることが原因であると考えられる。したがって、トンネル酸化膜の厚さを薄くすると、さらにデータの保持時間が短くなることが想定され、トンネル酸化膜の厚さを薄くすることも困難であった。   However, in the case of a SONOS type memory element, there is a problem that data retention time is short, and data may be lost in a short period of, for example, several thousand seconds to several months. This problem is considered to be caused by electrons leaking from the charge trap layer to the silicon substrate side through the tunnel oxide film due to thermal excitation or a tunnel effect, as shown in FIG. Therefore, it is assumed that when the thickness of the tunnel oxide film is reduced, the data retention time is further shortened, and it is difficult to reduce the thickness of the tunnel oxide film.

本発明は、上記従来の事情に対処してなされたもので、電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供しようとするものである。   The present invention has been made in response to the above-described conventional circumstances, and can suppress leakage of electrons due to the tunnel effect from the charge trap layer, can increase the data retention time, and can improve the tunneling time. An object of the present invention is to provide a memory device capable of reducing the oxide film thickness and improving the data writing speed.

請求項１の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することを特徴とする。   The invention of claim 1 is a memory device comprising a memory element having a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film. The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and the gate electrode is a gate electrode formed on the block oxide film. The silicon layer has a portion sandwiched between the gate insulating films so that the silicon layer has a thickness of 2 nm to 14 nm.

請求項２の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することを特徴とする。   According to a second aspect of the present invention, there is provided a memory device including a memory element including a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film. The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and the gate electrode is a gate electrode formed on the block oxide film. The silicon layer has a portion sandwiched between the gate insulating film and another insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less.

請求項３の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することを特徴とする。   According to a third aspect of the present invention, there is provided a memory device including a memory element including a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film. The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and the gate electrode is a gate electrode formed on the block oxide film. The silicon layer has a portion surrounded by three surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less.

請求項４の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することを特徴とする。   According to a fourth aspect of the present invention, there is provided a memory device including a memory element including a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film. The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and the gate electrode is a gate electrode formed on the block oxide film. The silicon layer has a portion surrounded by four surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less.

請求項５の発明は、請求項３又４記載のメモリ装置であって、前記シリコン層が突起状に形成され、前記ゲート絶縁膜が突起状の前記シリコン層の側面に形成されていることを特徴とする。   A fifth aspect of the present invention is the memory device according to the third or fourth aspect, wherein the silicon layer is formed in a protruding shape, and the gate insulating film is formed on a side surface of the protruding silicon layer. Features.

請求項６の発明は、請求項３又は４記載のメモリ装置であって、前記シリコン層が柱状に形成され、前記ゲート絶縁膜が柱状の前記シリコン層の側面に形成されていることを特徴とする。   The invention according to claim 6 is the memory device according to claim 3 or 4, wherein the silicon layer is formed in a columnar shape, and the gate insulating film is formed on a side surface of the columnar silicon layer. To do.

請求項７の発明は、請求項１記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。   The invention according to claim 7 is the memory device according to claim 1, wherein the silicon layer has a portion sandwiched between the gate insulating films so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. Accordingly, the conduction band of the silicon layer is a subband due to a quantum effect, and an energy gap between subbands is caused by noise due to variation in electron energy due to heat, noise due to radiation between bit lines, and an insulating film / substrate. A subband is formed that includes a noise greater than or equal to a predetermined value based on the sum of the noise caused by the interface state and the sense amplifier noise.

請求項８の発明は、請求項２記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。   The invention according to claim 8 is the memory device according to claim 2, wherein the silicon layer includes the gate insulating film and another insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. By having the sandwiched portion, the conduction band of the silicon layer is a subband due to the quantum effect, and the energy gap between subbands is caused by noise due to variation in electron energy due to heat and noise due to radiation between bit lines. In addition, a subband including a noise equal to or higher than a predetermined value based on a sum of noise caused by the insulating film / substrate interface state and sense amplifier noise is formed.

請求項９の発明は、請求項３記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。   The invention according to claim 9 is the memory device according to claim 3, wherein the silicon layer is surrounded by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. By having a portion, the conduction band of the silicon layer is a subband due to a quantum effect, and an energy gap between subbands is insulated from noise due to variation in electron energy due to heat, noise due to radiation between bit lines, and insulation. A sub-band including a noise greater than or equal to a predetermined value based on the sum of noise caused by the film / substrate interface level and sense amplifier noise is formed.

請求項１０の発明は、請求項４記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。   The invention according to claim 10 is the memory device according to claim 4, wherein the silicon layer is surrounded by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. By having a portion, the conduction band of the silicon layer is a subband due to a quantum effect, and an energy gap between subbands is insulated from noise due to variation in electron energy due to heat, noise due to radiation between bit lines, and insulation. A sub-band including a noise greater than or equal to a predetermined value based on the sum of noise caused by the film / substrate interface level and sense amplifier noise is formed.

本発明によれば、電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供することができる。   According to the present invention, leakage of electrons due to the tunnel effect from the charge trapping layer can be suppressed, the data retention time can be prolonged, and the tunnel oxide film can be made thin. A memory device capable of improving the writing speed can be provided.

以下、本発明のメモリ装置の詳細を、図面を参照して実施形態について説明する。   Hereinafter, embodiments of the memory device of the present invention will be described in detail with reference to the drawings.

本実施形態のメモリ装置は、その基本構造として、図１（ａ）に模式的に示したように、シリコン層１１と、このシリコン層１１に接して設けられ、ＳｉＯ2膜（酸化シリコン膜）又はＡｌ2Ｏ3膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜又はＨｆＯ2膜等からなる電荷トラップ膜１３、ＳｉＯ2膜からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されポリシリコン等からなるゲート電極１６とを具備したＳＯＮＯＳ型のメモリ素子等に対して適用することができる。 As shown in FIG. 1A, the basic structure of the memory device of the present embodiment is provided with a silicon layer 11 and in contact with the silicon layer 11, and an SiO 2 film (silicon oxide film). or a tunnel oxide film 12, Si 3 N 4 film or a charge trap film 13, SiO 2 block oxide layer 14 gate insulating film 15 of the laminated structure composed of a film made of HfO 2 film or the like made of Al 2 O 3 film, Further, the present invention can be applied to a SONOS type memory element or the like having a gate electrode 16 formed on the block oxide film 14 and made of polysilicon or the like.

図３は、本発明をプレーナーＳＯＩトランジスタ型のメモリ装置に適用した実施形態のバンド構造を示すものである。同図に示すように、この実施形態では、トンネル酸化膜に接するシリコン層は、その厚さが２ｎｍ以上１４ｎｍ以下（さらに好ましくは４ｎｍ以上１２ｎｍ以下）の厚さの極薄膜Ｓｉボディとされており、この極薄膜Ｓｉボディは、ＳＯＩ基板の埋め込み酸化膜層の上に形成されている。すなわち、極薄膜Ｓｉボディは、トンネル酸化膜と、トンネル酸化膜以外の他の絶縁膜であるＳＯＩ基板の埋め込み酸化膜層とによって挟まれた状態となっている。   FIG. 3 shows a band structure of an embodiment in which the present invention is applied to a planar SOI transistor type memory device. As shown in the figure, in this embodiment, the silicon layer in contact with the tunnel oxide film is an ultra-thin Si body having a thickness of 2 nm to 14 nm (more preferably 4 nm to 12 nm). The ultra-thin Si body is formed on the buried oxide film layer of the SOI substrate. That is, the ultrathin Si body is sandwiched between the tunnel oxide film and the buried oxide film layer of the SOI substrate which is an insulating film other than the tunnel oxide film.

図４は、本発明をマルチゲートトランジスタ型のメモリ装置に適用した実施形態のバンド構造を示すものである。同図に示すように、この実施形態では、トンネル酸化膜に接するシリコン層は、その厚さが２ｎｍ以上１４ｎｍ以下（さらに好ましくは４ｎｍ以上１２ｎｍ以下）の厚さの極薄膜Ｓｉボディとされており、この極薄膜Ｓｉボディは、マルチゲートトランジスタを構成するトンネル酸化膜とトンネル酸化膜とによって挟まれた状態となっている。   FIG. 4 shows a band structure of an embodiment in which the present invention is applied to a multi-gate transistor type memory device. As shown in the figure, in this embodiment, the silicon layer in contact with the tunnel oxide film is an ultra-thin Si body having a thickness of 2 nm to 14 nm (more preferably 4 nm to 12 nm). The ultra-thin Si body is sandwiched between a tunnel oxide film and a tunnel oxide film constituting the multi-gate transistor.

上記のように、極薄膜Ｓｉボディが、トンネル酸化膜とＳＯＩ基板の埋め込み酸化膜層とによって挟まれた状態とされた場合、又は、極薄膜Ｓｉボディが、トンネル酸化膜とトンネル酸化膜とによって挟まれた状態とされた場合、極薄膜Ｓｉボディの伝導帯には、量子力学的効果により、分裂した離散的エネルギー準位（サブバンド）が形成される。図５は、上記の極薄膜Ｓｉボディの厚さと形成されるサブバンドのエネルギーの例を示したもので、極薄膜Ｓｉボディの厚さが薄くなるほど、形成されるサブバンドは、離散的になる。なお、図５においてサブバンドを算出したモデルは、トンネル酸化膜（（ＳｉＯ2）厚さ３．５ｎｍ）／極薄膜Ｓｉボディ／埋め込み酸化膜層（ＳｉＯ2）であり、エネルギーは極薄膜Ｓｉボディの伝導帯を基準としている。 As described above, when the ultrathin Si body is sandwiched between the tunnel oxide film and the buried oxide film layer of the SOI substrate, or the ultrathin Si body is formed by the tunnel oxide film and the tunnel oxide film. In the sandwiched state, split discrete energy levels (subbands) are formed in the conduction band of the ultrathin Si body due to the quantum mechanical effect. FIG. 5 shows an example of the thickness of the ultrathin Si body and the energy of the formed subband. The thinner the ultrathin Si body, the more discrete the subbands are formed. . In FIG. 5, the model for calculating the subband is tunnel oxide film ((SiO 2 ) thickness 3.5 nm) / ultra thin film Si body / buried oxide film layer (SiO 2 ), and energy is ultra thin Si body. Based on the conduction band.

ここで、電荷トラップ膜から、電子がトンネル効果により、極薄膜Ｓｉボディ側に漏れる場合、電荷トラップ膜中における電子のエネルギー、スピン等の始状態と、トンネル後の極薄膜Ｓｉボディ中における電子のエネルギー、スピン等の終状態が同一である必要がある。すなわち、電子の始状態とトンネル後の終状態が同一となり得なければ、トンネル効果による電子の漏れは生じない。このため、極薄膜Ｓｉボディ側に離散的なサブバンドが形成されている場合、このサブバンドのエネルギーと同一の電子しかトンネル効果により極薄膜Ｓｉボディ側に遷移することができず、電子のトンネル効果による漏れを大幅に低減することができる。   Here, when electrons leak from the charge trapping film to the ultrathin Si body side due to the tunnel effect, the initial state of the electron energy, spin, etc. in the charge trapping film and the electrons in the ultrathin Si body after the tunneling The final states of energy, spin, etc. need to be the same. That is, if the electron start state and the end state after tunneling cannot be the same, electron leakage due to the tunnel effect does not occur. For this reason, when a discrete subband is formed on the ultrathin Si body side, only electrons having the same energy as the subband can transit to the ultrathin Si body side by the tunnel effect, and the electron tunnel Leakage due to the effect can be greatly reduced.

上記した極薄膜Ｓｉボディの厚さとは、図６（ａ）に示すように、メモリ素子の構造が、極薄膜Ｓｉボディが突起状（フィン状）に形成されその両側面の２面が絶縁膜で囲まれた構造の場合は、絶縁膜で挟まれたフィン状の極薄膜Ｓｉボディの厚さ（ｔ）となる。また、図６（ｂ）に示すように、極薄膜Ｓｉボディの上下の２面が積層状態とされた上下の絶縁膜で囲まれた構造の場合は、上下の絶縁膜で挟まれた極薄膜Ｓｉボディの厚さ（ｔ）となる。このような場合、極薄膜Ｓｉボディの膜厚方向の一次元で量子化される。極薄膜Ｓｉボディを用いたＳＯＩ基板上に形成されたメモリ構造やＳｉバルク基板上に形成された極薄Ｓｉフィンをボディとするダブルゲート型トランジスタ等がこれに相当する。   As shown in FIG. 6A, the thickness of the ultra-thin Si body is the same as that of the memory element, in which the ultra-thin Si body is formed in a protruding shape (fin shape), and two surfaces on both sides thereof are insulating films. Is the thickness (t) of the fin-like ultrathin Si body sandwiched between the insulating films. In addition, as shown in FIG. 6B, in the case where the upper and lower surfaces of the ultra-thin Si body are surrounded by the upper and lower insulating films stacked, the ultra-thin film sandwiched between the upper and lower insulating films. This is the thickness (t) of the Si body. In such a case, it is quantized in one dimension in the film thickness direction of the ultra-thin Si body. This corresponds to a memory structure formed on an SOI substrate using an ultra-thin Si body, a double gate type transistor having an ultra-thin Si fin formed on an Si bulk substrate, and the like.

また、図７に示すように、フィン状に形成された極薄膜Ｓｉボディの３面が絶縁膜で囲まれた構造の場合は、上記した極薄膜Ｓｉボディの厚さとは、絶縁膜で挟まれた極薄膜Ｓｉボディの厚さうちの狭い側の厚さ（ｔ）（図７ではフィン状に形成された極薄膜Ｓｉボディの厚さ）となる。この場合、極薄のフィンの厚さ方向の一次元、若しくは、フィンの高さが必要条件を満たせば、極薄のフィン断面の二次元で量子化される。Ｓｉバルク基板上に形成されたトライゲート型トランジスタ等がこれに相当する。   In addition, as shown in FIG. 7, in the case where the three surfaces of the ultrathin Si body formed in a fin shape are surrounded by an insulating film, the thickness of the ultrathin Si body is sandwiched between the insulating films. The thickness (t) on the narrow side of the thickness of the ultra-thin Si body (the thickness of the ultra-thin Si body formed in a fin shape in FIG. 7). In this case, quantization is performed in one dimension in the thickness direction of the ultra-thin fin, or in two dimensions in the cross-section of the ultra-thin fin if the height of the fin satisfies the necessary condition. A tri-gate transistor formed on a Si bulk substrate corresponds to this.

また、図８（ａ）の縦断面図、及び図８（ｂ）の横断面図に示すように、極薄膜Ｓｉボディの４面が絶縁膜で囲まれた構造の場合は、上記した極薄膜Ｓｉボディの厚さとは、絶縁膜で挟まれた極薄膜Ｓｉボディの厚さうちの最も狭い側の厚さ（ｔ）となる。図８に示す例では、図８（ｂ）に示すように、柱状の極薄膜Ｓｉボディの横断面の二次元で量子化される。サラウンドゲート型トランジスタや、ＳＯＩ基板上に形成されたダブルゲート型トランジスタ、トライゲート型トランジスタ等がこれに相当する。   In addition, as shown in the longitudinal sectional view of FIG. 8A and the transverse sectional view of FIG. 8B, in the case where the four surfaces of the ultrathin Si body are surrounded by an insulating film, the ultrathin film described above is used. The thickness of the Si body is the thickness (t) on the narrowest side of the thickness of the ultra-thin Si body sandwiched between the insulating films. In the example shown in FIG. 8, as shown in FIG. 8B, the two-dimensional quantization of the cross section of the columnar ultrathin film Si body is performed. A surround gate transistor, a double gate transistor formed on an SOI substrate, a trigate transistor, or the like corresponds to this.

図９〜１１は、上記の図６〜８に示したメモリ素子の構造のより具体的構造を示したものである。図９（ａ）及び図１０はフィン型、図９（ｂ）はプレーナー型、図１１（ａ）、（ｂ）はサラウンド型の場合を示している。図９（ａ）の場合、フィン型の極薄膜Ｓｉボディ１１の両側面にゲート絶縁膜１５が形成され、フィン型の極薄膜Ｓｉボディ１１の頂部には絶縁膜２０が形成され、ゲート絶縁膜１５及び絶縁膜２０の上にゲート電極１６が形成されている。図９（ａ）の場合、ＳＯＩ基板の埋め込み絶縁膜１８上に堆積されるように極薄膜Ｓｉボディ１１が形成され、その上にゲート絶縁膜１５が形成され、ゲート絶縁膜１５の上にゲート電極１６が形成されている。図１０の場合、フィン型の極薄膜Ｓｉボディ１１の両側面及び頂部にゲート絶縁膜１５が形成され、ゲート絶縁膜１５の上にゲート電極１６が形成されている。図１１（ａ）、（ｂ）の場合、ＳＯＩ基板の埋め込み絶縁膜１８上に柱状に形成された極薄膜Ｓｉボディ１１の側面及び頂部を覆うようにゲート絶縁膜１５が形成され、このゲート絶縁膜１５の上にゲート電極１６が形成されている。なお、図１１（ｂ）は、図１１（ａ）の一部を切り欠いて示す斜視図である。また、図９〜１１において、１７は素子分離層を示している。   9 to 11 show more specific structures of the memory elements shown in FIGS. 6 to 8 described above. 9A and 10 show the fin type, FIG. 9B shows the planar type, and FIGS. 11A and 11B show the surround type. In the case of FIG. 9A, a gate insulating film 15 is formed on both side surfaces of the fin-type ultrathin Si body 11, and an insulating film 20 is formed on the top of the fin-type ultrathin Si body 11. A gate electrode 16 is formed on the insulating film 20 and the insulating film 20. In the case of FIG. 9A, an ultra-thin Si body 11 is formed so as to be deposited on the buried insulating film 18 of the SOI substrate, a gate insulating film 15 is formed thereon, and a gate is formed on the gate insulating film 15. An electrode 16 is formed. In the case of FIG. 10, the gate insulating film 15 is formed on both side surfaces and the top of the fin-type ultrathin film Si body 11, and the gate electrode 16 is formed on the gate insulating film 15. 11A and 11B, a gate insulating film 15 is formed on the buried insulating film 18 of the SOI substrate so as to cover the side surface and the top of the ultrathin Si body 11 formed in a columnar shape. A gate electrode 16 is formed on the film 15. In addition, FIG.11 (b) is a perspective view which notches and shows a part of Fig.11 (a). Moreover, in FIGS. 9-11, 17 has shown the element isolation layer.

図１２は、メモリ装置におけるノイズ成分について解析した結果を示すものである。同図に示すように、メモリ装置においては、ビットライン間の輻射によるノイズ（例えば１０ｍｅＶ程度）、絶縁膜／基板界面準位起因のノイズ（例えば６０〜７０ｍｅＶ程度）、センスアンプのＶｔｈミスマッチ起因のノイズ（例えば０〜５０ｍｅＶ程度）がある。また、これらの他に、熱による電子エネルギーばらつきによるノイズ（例えば２５ｍｅＶ程度）がある。これらの合算値を算出すると、図１２に示した例では、最大で１５５ｍｅＶ程度のノイズ成分がある。したがって、前述したサブバンドのエネルギー準位差（エネルギーギャップ）としては、上記した熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとを考慮し、これらの合算値に基づく所定の値以上のものを含むサブバンドが形成されていること、すなわち、例えば、１４０ｍｅＶ程度以上のサブバンドが形成されていることが好ましく、１５５ｍｅＶ以上のサブバンドが形成されていることがさらに好ましい。   FIG. 12 shows the result of analyzing the noise component in the memory device. As shown in the figure, in a memory device, noise (for example, about 10 meV) due to radiation between bit lines, noise (for example, about 60 to 70 meV) due to an insulating film / substrate interface level, and Vth mismatch of a sense amplifier are caused. There is noise (for example, about 0 to 50 meV). In addition to these, there is noise (for example, about 25 meV) due to variations in electron energy due to heat. When these combined values are calculated, in the example shown in FIG. 12, there is a noise component of about 155 meV at the maximum. Therefore, as the energy level difference (energy gap) of the above-mentioned subbands, noise due to the above-described variation in electron energy due to heat, noise due to radiation between bit lines, noise due to insulating film / substrate interface level, In consideration of the sense amplifier noise, it is preferable that a subband including a predetermined value or more based on the sum of these values is formed, that is, for example, a subband of about 140 meV or more is formed, More preferably, a subband of 155 meV or more is formed.

一方、図１３は、極薄膜Ｓｉボディの厚さと、サブバンドのエネルギー及びサブバンド間のエネルギーギャップを算出した結果を示している。図１３に示すように、極薄膜Ｓｉボディの厚さが１６ｎｍになると、サブバンド間のエネルギーギャップが１４０ｍｅＶ未満となる。また、極薄膜Ｓｉボディの厚さが１４ｎｍの場合、サブバンド間のエネルギーギャップが最大１５８ｍｅＶとなり、１４０ｍｅＶ以上となる部分がＥ３６−Ｅ４１の間となる。したがって、極薄膜Ｓｉボディの厚さは、１４ｎｍ以下とすることが好ましい。   On the other hand, FIG. 13 shows the results of calculating the thickness of the ultra-thin Si body, the energy of the subbands, and the energy gap between the subbands. As shown in FIG. 13, when the thickness of the ultra-thin Si body is 16 nm, the energy gap between subbands is less than 140 meV. In addition, when the thickness of the ultra-thin Si body is 14 nm, the energy gap between subbands is 158 meV at the maximum, and the portion where 140 meV or more is between E36 and E41. Therefore, the thickness of the ultrathin Si body is preferably 14 nm or less.

一方、極薄膜Ｓｉボディの厚さの下限について検討すると、この下限は、トランジスタのオン抵抗で決定される。図１４は、横軸をシリコン層の厚さ、縦軸を正規化された電子の移動度として、シリコン層の厚さと、電子の移動度の関係を示したものである。同図に示されるとおり、シリコン層の厚さが２ｎｍより薄くなると電子の移動度は、急激に低下する。したがって、極薄膜Ｓｉボディの厚さは、２ｎｍ以上とすることが好ましい。   On the other hand, considering the lower limit of the thickness of the ultrathin Si body, this lower limit is determined by the on-resistance of the transistor. FIG. 14 shows the relationship between the thickness of the silicon layer and the electron mobility, with the horizontal axis representing the thickness of the silicon layer and the vertical axis representing the normalized electron mobility. As shown in the figure, when the thickness of the silicon layer becomes less than 2 nm, the mobility of electrons rapidly decreases. Therefore, the thickness of the ultra-thin Si body is preferably 2 nm or more.

以上のとおり、極薄膜Ｓｉボディの厚さは２ｎｍ以上１４ｎｍ以下とすることが好ましい。また、誤差等を考慮すれば、極薄膜Ｓｉボディの厚さは４ｎｍ以上１２ｎｍ以下とすることがさらに好ましい。   As described above, the thickness of the ultrathin Si body is preferably 2 nm or more and 14 nm or less. In consideration of errors and the like, the thickness of the ultrathin Si body is more preferably 4 nm or more and 12 nm or less.

次に、本発明に係るメモリ素子の構造が成立する必要条件について示す。図１５にＳｉ基板側に形成されるサブバンドのエネルギー範囲に電荷トラップ膜に蓄積されている電子エネルギーがアライメントするための必要条件を示す。必要条件は蓄積された電子のエネルギーがＳｉ基板側のポテンシャルの井戸の上端よりも低エネルギー側に位置することである。これは、
χTRAP＝電荷トラップ膜の電子親和力
χTNL＝トンネル酸化膜の電子親和力
χSi＝シリコンの電子親和力
ＶHOLD＝データ保持中のトンネル酸化膜バイアス
Φt＝電荷トラップ膜中のトラップサイトのエネルギー深さ
として、以下の必要条件（１）、（２）式で示される。
伝導帯に蓄積した電子に対して
χTRAP−ＶHOLD＞χTNL （１）
トラップサイトに蓄積した電子に対して
χTRAP＋Φt−ＶHOLD＞χTNL （２） Next, the necessary conditions for establishing the structure of the memory element according to the present invention will be described. FIG. 15 shows the necessary conditions for aligning the electron energy accumulated in the charge trapping film within the energy range of the subband formed on the Si substrate side. A necessary condition is that the energy of the accumulated electrons is located on the lower energy side than the upper end of the potential well on the Si substrate side. this is,
χ TRAP = electron affinity of charge trap film χ TNL = electron affinity of tunnel oxide film χ Si = electron affinity of silicon V HOLD = tunnel oxide bias during data retention Φ t = energy depth of trap site in charge trap film As shown in the following necessary conditions (1) and (2).
Χ TRAP −V HOLD > χ TNL for electrons accumulated in the conduction band (1)
Χ TRAP + Φ t −V HOLD > χ TNL for the electrons accumulated at the trap site (2)

フラッシュメモリーとしての構造を形成する場合、図１５に示した必要条件に加えてＳｉボディを囲む絶縁膜は一定の条件を満たす必要がある。データの書き込みを電子のＦＮトンネルによって行うＮＡＮＤ型フラッシュメモリーの設計例を以下に示す。必要条件は、図１５に示したバンドアライメント条件に加えて、（１）ＦＮトンネルによる書き込みが可能である。（２）電荷トラップ膜中のトラップサイト又は伝導帯サブバンドの基底状態近傍の励起され難い準位の状態数のみで十分なＶｔｈシフトが得られることである。   When forming a structure as a flash memory, in addition to the necessary conditions shown in FIG. 15, the insulating film surrounding the Si body must satisfy certain conditions. A design example of a NAND flash memory in which data is written by an electronic FN tunnel is shown below. As necessary conditions, (1) FN tunnel writing is possible in addition to the band alignment condition shown in FIG. (2) A sufficient Vth shift can be obtained only by the number of states of a level that is difficult to be excited in the vicinity of the ground state of the trap site or conduction band subband in the charge trapping film.

（２）の条件は、ブロック酸化膜容量の上限を制限する。電荷トラップ膜中のサブバンド構造は、書き込み時、データ保持中の絶縁膜バイアスの変動により変化するが隣接するブロック酸化膜、トンネル酸化膜との電子親和力差が１ｅＶ、電荷トラップ膜厚７ｎｍの場合で１×１０13／ｃｍ2程度の状態密度を伝導帯の基底準位近傍に確保することができる。図１６に以上の条件から決定される絶縁膜構造設計のウィンドウの概念を示す。図１６では、最適条件を決定する参考として典型的なＮＡＮＤ型ＳＯＮＯＳメモリのゲート容量を併せて記した。 The condition (2) limits the upper limit of the block oxide film capacity. The subband structure in the charge trapping film changes depending on the fluctuation of the insulating film bias during data retention at the time of writing, but the electron affinity difference between the adjacent block oxide film and tunnel oxide film is 1 eV and the charge trap film thickness is 7 nm. Thus, a state density of about 1 × 10 13 / cm 2 can be secured in the vicinity of the ground level of the conduction band. FIG. 16 shows the concept of an insulating film structure design window determined from the above conditions. In FIG. 16, a gate capacity of a typical NAND type SONOS memory is also shown as a reference for determining the optimum condition.

上記の条件は、以下の式によって示される。
データ保持中のトンネル酸化膜バイアスと注入電荷量Ｑinjの関係、但しＣTNLはトンネル酸化膜の容量。
ＶHOLD＝Ｑinj／ＣTNL （３）
注入電荷量とフラッとバンド電圧の変化量ΔＶFBとの関係、但しＣBLKはブロック酸化膜の容量。
ΔＶFB＝Ｑinj／ＣBLK （４）
電荷トラップ層サブバンド中に収容可能な電子密度で必要なΔＶFBを得るための条件、但しＮmaxはサブバンドの状態数（リークしない下位の準位のみ）。
ＣBLK＜ｑＮmax／ΔＶFB （５） The above condition is expressed by the following equation.
Relationship between tunnel oxide bias during data retention and injected charge Q inj , where C TNL is the tunnel oxide capacitance.
V HOLD = Q inj / C TNL (3)
The relationship between the injected charge amount and the amount of change ΔV FB in the flutter and band voltage, where C BLK is the capacity of the block oxide film.
ΔV FB = Q inj / C BLK (4)
Conditions for obtaining the required ΔV FB with the electron density that can be accommodated in the charge trap layer subband, where N max is the number of subband states (only the lower level that does not leak).
C BLK <qN max / ΔV FB (5)

（１），（３），（４）より、伝導帯に電子蓄積される場合に満たすべき条件として、ブロック酸化膜厚ｔBLKは、以下の式で示される。なお、以下の各式において、εは比誘電率、ｔは物理膜厚を示し、添え字BLK、TNL、TRAP、OXは、ブロック酸化膜、トンネル酸化膜、電荷トラップ膜、ＳｉＯ2酸化膜を示している。
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP−χTNL）］ （６） From (1), (3), and (4), as a condition to be satisfied when electrons are accumulated in the conduction band, the block oxide film thickness t BLK is expressed by the following equation. In the following equations, ε represents a relative dielectric constant, t represents a physical film thickness, and suffixes BLK, TNL, TRAP, and OX represent a block oxide film, a tunnel oxide film, a charge trap film, and a SiO 2 oxide film. Show.
t BLK > (ε BLK ΔV FB t TNL ) / [ε TNL (χ TRAP −χ TNL )] (6)

（２），（３），（４）より、トラップサイトに電子蓄積される場合に満たすべき条件として、ブロック酸化膜厚ｔBLKは、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP＋Φt−χTNL）］ （７） From (2), (3), and (4), as a condition to be satisfied when electrons are accumulated at the trap site, the block oxide film thickness t BLK is:
t BLK > (ε BLK ΔV FB t TNL ) / [ε TNL (χ TRAP + Φ t −χ TNL )] (7)

ＦＮトンネルによる書き込み可能となるブロック酸化膜膜厚ｔBLKは、
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP （８）
但し、ＶPGMは書き込み電圧（プログラム電圧）を示している。 Block oxide film thickness t BLK that can be written by FN tunneling is
t BLK <(ε BLK / ε OX ) [{(V PGM −V FB ) / (χ Si −χ TNL )} − (ε OX / ε TNL )] t TNL − (ε BLK / ε TRAP ) t TRAP ( 8)
However, V PGM indicates a write voltage (program voltage).

ゲート容量は典型的ＮＡＮＤ型ＳＯＮＯＳメモリと同等以上を確保する（参考条件）。
（εOX／εTNL）ｔTNL＋（εOX／εBLK）ｔBLK＋（εOX／εTRAP）ｔTRAP
＞２×１０-7（Ｆ／ｃｍ2） （９） The gate capacity should be equal to or greater than that of a typical NAND SONOS memory (reference condition).
(Ε OX / ε TNL ) t TNL + (ε OX / ε BLK ) t BLK + (ε OX / ε TRAP ) t TRAP
> 2 × 10 −7 (F / cm 2 ) (9)

設計のウィンドウは、ＳＯＮＯＳ型メモリを構成する３層の絶縁膜の組み合わせにより異なる。ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯ2を利用したＳＯＮＯＳ構造の設計のウィンドウを図１７に示す。なお、図１７（ａ）は、Ｓｉ3Ｎ4伝導帯に電子蓄積する場合を示し、図１７（ｂ）は、トラップサイト（Φt＝０．７ｅＶ）に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。 The design window differs depending on the combination of the three insulating films constituting the SONOS type memory. FIG. 17 shows a window for designing a SONOS structure using SiO 2 , Si 3 N 4 , and SiO 2 for the block oxide film, the charge trap film, and the tunnel oxide film, respectively. FIG. 17A shows a case where electrons are accumulated in the Si 3 N 4 conduction band, and FIG. 17B shows a case where electrons are accumulated in the trap site (Φt = 0.7 eV). Moreover, it is designed with ΔV FB = 5V.

また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、Ｓｉ、ＳｉＯ2を利用したＳＯＳＯＳ構造の設計のウィンドウを図１８に示す。なお、図１８は、Ｓｉ伝導帯に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。 FIG. 18 shows a window for designing a SOSOS structure using SiO 2 , Si, and SiO 2 for the block oxide film, the charge trap film, and the tunnel oxide film, respectively. FIG. 18 shows a case where electrons are accumulated in the Si conduction band. Moreover, it is designed with ΔV FB = 5V.

また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＡｌ2Ｏ3、Ｓｉ3Ｎ4、ＳｉＯ2を利用したＳＡＮＯＳ構造の設計のウィンドウを図１９に示す。なお、図１９（ａ）は、Ｓｉ3Ｎ4伝導帯に電子蓄積する場合を示し、図１９（ｂ）は、トラップサイト（Φt＝０．７ｅＶ）に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。 FIG. 19 shows a window for designing a SANOS structure using Al 2 O 3 , Si 3 N 4 , and SiO 2 for the block oxide film, the charge trap film, and the tunnel oxide film, respectively. FIG. 19A shows a case where electrons are accumulated in the Si 3 N 4 conduction band, and FIG. 19B shows a case where electrons are accumulated in the trap site (Φt = 0.7 eV). Moreover, it is designed with ΔV FB = 5V.

また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、ＨｆＯ2、ＳｉＯ2を利用したＳＯＨＯＳ構造の設計のウィンドウを図２０に示す。なお、図２０（ａ）は、ＨｆＯ2の比誘電率が２０の場合を示し、図２０（ｂ）は、ＨｆＯ2の比誘電率が２６の場合を示している。また、ΔＶFB＝５Ｖにて設計している。 FIG. 20 shows a design window for the SOHOS structure using SiO 2 , HfO 2 , and SiO 2 for the block oxide film, the charge trap film, and the tunnel oxide film, respectively. 20A shows a case where the relative dielectric constant of HfO 2 is 20, and FIG. 20B shows a case where the relative dielectric constant of HfO 2 is 26. Moreover, it is designed with ΔV FB = 5V.

なお、図１７〜２０において、各絶縁膜の電子親和力は、χＳｉＯ2＝０．５２ｅＶ、χＳｉ3Ｎ4＝１．６２ｅＶ、χＡｌ2Ｏ3＝１．２２ｅＶ、χＨｆＯ2＝２．５２ｅＶとした。また、各絶縁膜の比誘電率は、εＳｉＯ2＝３．９、εＳｉ3Ｎ4＝５．１、εＡｌ2Ｏ3＝９．４、εＨｆＯ2＝２０又は２６とした。また、書き込み電圧ＶPGM＝＋１８Ｖである。 17 to 20, the electron affinity of each insulating film was set to χSiO 2 = 0.52 eV, χSi 3 N 4 = 1.62 eV, χAl 2 O 3 = 1.22 eV, and χHfO 2 = 2.52 eV. The dielectric constant of each insulating film was εSiO 2 = 3.9, εSi 3 N 4 = 5.1, εAl 2 O 3 = 9.4, εHfO 2 = 20 or 26. Further, the write voltage V PGM = + 18V.

図２１に一般化した絶縁膜構造の必要条件を示す。条件１は、トラップサイトにのみ電子蓄積される場合であり、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP＋Φt−χTNL）］ （１０）
かつ
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP （１１）
となる。 FIG. 21 shows the necessary conditions for the generalized insulating film structure. Condition 1 is a case where electrons are accumulated only at the trap site.
t BLK > (ε BLK ΔV FB t TNL ) / [ε TNL (χ TRAP + Φ t −χ TNL )] (10)
And t BLK <(ε BLK / ε OX ) [{(V PGM −V FB ) / (χ Si −χ TNL )} − (ε OX / ε TNL )] t TNL − (ε BLK / ε TRAP ) t TRAP (11)
It becomes.

また、条件２は、トラップサイトと伝導帯への電子蓄積を併用する場合であり、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP−χTNL）］ （１２）
かつ
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP （１３）
となる。 Condition 2 is the case where trap sites and electron accumulation in the conduction band are used in combination.
t BLK > (ε BLK ΔV FB t TNL ) / [ε TNL (χ TRAP −χ TNL )] (12)
And t BLK <(ε BLK / ε OX ) [{(V PGM −V FB ) / (χ Si −χ TNL )} − (ε OX / ε TNL )] t TNL − (ε BLK / ε TRAP ) t TRAP (13)
It becomes.

図２１において、斜線を付した領域の左側の実線が上記（１１）式又は（１３）式の条件であり、右側の実線が上記（１０）式又は（１２）式の条件である。以上のように、本実施形態における極薄Ｓｉボディを利用することにより、従来は３ｎｍ程度が下限であったトンネル酸化膜の膜厚を１ｎｍまで薄膜化可能となる。トンネル酸化膜の膜厚の下限は、ＦＮトンネルによる書き込みが可能となる条件で決定される。ただし、電荷トラップ膜に基板と同じＳｉ材料を用いたＳＯＳＯＳ構造の場合には、両者の電子親和力が等しいことから、直接トンネルによる書き込み動作も可能である。この場合、図２１でトンネル酸化膜の下限に対する制約条件はないため、Ｓｉボディのポテンシャル井戸構造が保持される限りトンネル酸化膜の膜厚を薄膜化することができる。   In FIG. 21, the solid line on the left side of the shaded area is the condition of the above formula (11) or (13), and the solid line on the right side is the condition of the above formula (10) or (12). As described above, by using the ultra-thin Si body in the present embodiment, the tunnel oxide film can be thinned down to 1 nm, which is conventionally about 3 nm. The lower limit of the thickness of the tunnel oxide film is determined on the condition that writing by the FN tunnel is possible. However, in the case of the SOSOS structure using the same Si material as the substrate for the charge trapping film, the electron affinity of both is equal, so that the write operation by direct tunneling is also possible. In this case, since there is no restriction on the lower limit of the tunnel oxide film in FIG. 21, the thickness of the tunnel oxide film can be reduced as long as the potential well structure of the Si body is maintained.

以上説明したように、本実施形態では、従来に比べて電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることができる。   As described above, in the present embodiment, electron leakage due to the tunnel effect from the charge trap layer can be suppressed as compared with the conventional case, the data retention time can be prolonged, and the tunnel oxide film Therefore, the data writing speed can be improved.

本発明の適用対象であるメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which is the application object of this invention. 図１のメモリ装置のバンド構造を説明するため図。FIG. 3 is a diagram for explaining a band structure of the memory device of FIG. 1. 本発明をプレーナーＳＯＩトランジスタ型のメモリ装置に適用した実施形態のバンド構造を説明するため図。The figure for demonstrating the band structure of embodiment which applied this invention to the planar SOI transistor type memory device. 本発明をマルチゲートトランジスタ型のメモリ装置に適用した実施形態のバンド構造を説明するため図。The figure for demonstrating the band structure of embodiment which applied this invention to the memory device of the multi-gate transistor type. 極薄Ｓｉボディの厚さとサブバンド構造の関係を説明するため図。The figure for demonstrating the relationship between the thickness of an ultra-thin Si body, and a subband structure. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. 本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device which concerns on embodiment of this invention. メモリ装置におけるノイズ成分について解析した結果を説明するための図。The figure for demonstrating the result analyzed about the noise component in a memory device. 極薄膜Ｓｉボディの厚さと、サブバンドのエネルギー及びサブバンド間のエネルギーギャップを算出した結果を示す図。The figure which shows the result of having calculated the thickness of the ultra-thin Si body, the energy of a subband, and the energy gap between subbands. シリコン層の厚さと、電子の移動度の関係を示したグラフ。The graph which showed the relationship between the thickness of a silicon layer, and the mobility of an electron. サブバンドのエネルギー範囲に電荷トラップ膜に蓄積されている電子エネルギーがアライメントするための必要条件を説明するための図。The figure for demonstrating the necessary condition for the electron energy accumulate | stored in the electric charge trap film | membrane to align in the energy range of a subband. 絶縁膜構造設計のウィンドウの概念を示す図。The figure which shows the concept of the window of insulation film structure design. ＳＯＮＯＳ構造の設計のウィンドウの例を示す図。The figure which shows the example of the window of the design of a SONOS structure. ＳＯＳＯＳ構造の設計のウィンドウの例を示す図。The figure which shows the example of the window of the design of a SOSOS structure. ＳＡＮＯＳ構造の設計のウィンドウの例を示す図。The figure which shows the example of the window of the design of a SANOS structure. ＳＯＨＯＳ構造の設計のウィンドウの例を示す図。The figure which shows the example of the window of the design of a SOHOS structure. 一般化した絶縁膜構造の必要条件を示す図。The figure which shows the requirements of the generalized insulating film structure.

符号の説明Explanation of symbols

１１……シリコン層、１２……トンネル酸化膜、１３……電荷トラップ膜、１４……ブロック酸化膜、１５……ゲート絶縁膜、１６……ゲート電極。   DESCRIPTION OF SYMBOLS 11 ... Silicon layer, 12 ... Tunnel oxide film, 13 ... Charge trap film, 14 ... Block oxide film, 15 ... Gate insulating film, 16 ... Gate electrode.

Claims (10)

シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することを特徴とするメモリ装置。 In a memory device including a memory element having a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film,
The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film,
The gate electrode is a gate electrode formed on the block oxide film,
The memory device, wherein the silicon layer has a portion sandwiched between the gate insulating films so that the thickness of the silicon layer is 2 nm to 14 nm. シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することを特徴とするメモリ装置。 In a memory device including a memory element having a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film,
The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film,
The gate electrode is a gate electrode formed on the block oxide film,
The memory device, wherein the silicon layer has a portion sandwiched between the gate insulating film and another insulating film so that the thickness of the silicon layer is 2 nm to 14 nm. シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することを特徴とするメモリ装置。 In a memory device including a memory element having a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film,
The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film,
The gate electrode is a gate electrode formed on the block oxide film,
The memory device, wherein the silicon layer has a portion surrounded by three surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することを特徴とするメモリ装置。 In a memory device including a memory element having a silicon layer, a gate insulating film provided in contact with the silicon layer, and a gate electrode provided in contact with the gate insulating film,
The gate insulating film is a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film,
The gate electrode is a gate electrode formed on the block oxide film,
The memory device, wherein the silicon layer has a portion surrounded by four surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less. 請求項３又４記載のメモリ装置であって、
前記シリコン層が突起状に形成され、前記ゲート絶縁膜が突起状の前記シリコン層の側面に形成されていることを特徴とするメモリ装置。 The memory device according to claim 3 or 4,
The memory device, wherein the silicon layer is formed in a protruding shape, and the gate insulating film is formed on a side surface of the protruding silicon layer. 請求項３又は４記載のメモリ装置であって、
前記シリコン層が柱状に形成され、前記ゲート絶縁膜が柱状の前記シリコン層の側面に形成されていることを特徴とするメモリ装置。 The memory device according to claim 3 or 4, wherein
The memory device, wherein the silicon layer is formed in a columnar shape, and the gate insulating film is formed on a side surface of the columnar silicon layer. 請求項１記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。 The memory device according to claim 1, comprising:
The silicon layer has a portion sandwiched between the gate insulating films so that the thickness of the silicon layer is 2 nm or more and 14 nm or less, so that the conduction band of the silicon layer is a subband due to a quantum effect. And
The energy gap between subbands
There are subbands that contain noise above the predetermined value based on the sum of noise due to variations in electron energy due to heat, noise due to radiation between bit lines, noise due to insulating film / substrate interface states, and sense amplifier noise. A memory device formed. 請求項２記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。 The memory device according to claim 2,
The silicon layer has a portion sandwiched between the gate insulating film and another insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less, whereby a quantum band is formed in the conduction band of the silicon layer. A subband by effect,
The energy gap between subbands
There are subbands that contain noise above the predetermined value based on the sum of noise due to variations in electron energy due to heat, noise due to radiation between bit lines, noise due to insulating film / substrate interface states, and sense amplifier noise. A memory device formed. 請求項３記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。 The memory device according to claim 3, wherein
The silicon layer has a portion surrounded by three surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less, so that a subband due to a quantum effect is formed in the conduction band of the silicon layer. A band,
The energy gap between subbands
There are subbands that contain noise above the predetermined value based on the sum of noise due to variations in electron energy due to heat, noise due to radiation between bit lines, noise due to insulating film / substrate interface states, and sense amplifier noise. A memory device formed. 請求項４記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。 The memory device according to claim 4, wherein
The silicon layer has a portion surrounded by four surfaces by the gate insulating film so that the thickness of the silicon layer is 2 nm or more and 14 nm or less, so that a subband due to a quantum effect is formed in the conduction band of the silicon layer. A band,
The energy gap between subbands
There are subbands that contain noise above the predetermined value based on the sum of noise due to variations in electron energy due to heat, noise due to radiation between bit lines, noise due to insulating film / substrate interface states, and sense amplifier noise. A memory device formed.
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