JP2010093053A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
JP2010093053A
JP2010093053A JP2008261480A JP2008261480A JP2010093053A JP 2010093053 A JP2010093053 A JP 2010093053A JP 2008261480 A JP2008261480 A JP 2008261480A JP 2008261480 A JP2008261480 A JP 2008261480A JP 2010093053 A JP2010093053 A JP 2010093053A
Authority
JP
Japan
Prior art keywords
trench
layer
silicon oxide
polysilicon
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008261480A
Other languages
Japanese (ja)
Other versions
JP5353174B2 (en
Inventor
Yukihiro Hisanaga
幸博 久永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2008261480A priority Critical patent/JP5353174B2/en
Publication of JP2010093053A publication Critical patent/JP2010093053A/en
Application granted granted Critical
Publication of JP5353174B2 publication Critical patent/JP5353174B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device for filling a trench with a silicon oxide without forming any seams and without generating any high compressive stress near the trench. <P>SOLUTION: The method of manufacturing the semiconductor device including a structure, where the trench 30 is filled with a silicon oxide 22 includes: a process for forming the trench 30 on the surface of the semiconductor substrate 50; a process for forming a silicon oxide layer 56 on the inner surface of the trench 30 so that a gap 58 is formed at the center of the trench 30; a process for filling the gap 58 with polysilicon 59; and a process for heat-treating a semiconductor substrate 50 under an oxidation atmosphere to change the whole of the filled polysilicon 59 to a silicon oxide. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、トレンチ内に酸化シリコンが充填された構造を有する半導体装置の製造方法に関する。   The present invention relates to a method of manufacturing a semiconductor device having a structure in which silicon oxide is filled in a trench.

特許文献１には、トレンチの下部に酸化シリコンが充填されており、トレンチの上部にゲート電極が充填されたゲート構造を有するＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、トレンチの下端近傍にＰ型フローティング領域が形成されている。Ｐ型フローティング領域を形成することによって、電界集中が抑制され、ＭＯＳＦＥＴの高耐圧化が図られている。   Patent Document 1 discloses a MOSFET having a gate structure in which silicon oxide is filled in a lower portion of a trench and a gate electrode is filled in the upper portion of the trench. In this MOSFET, a P-type floating region is formed near the lower end of the trench. By forming the P-type floating region, the electric field concentration is suppressed and the high breakdown voltage of the MOSFET is achieved.

特許文献１の半導体装置では、以下のようにして、トレンチ内に酸化シリコンを充填する。Ｐ型フローティング領域の形成後に、トレンチの内面にＣＶＤ法によって酸化シリコンの堆積層を形成する。これによって、トレンチ内を堆積層（酸化シリコン）で充填する。このとき、トレンチの一方の壁面に堆積した堆積層と、トレンチの他方の壁面に堆積した堆積層とが接触する位置（すなわち、トレンチの中央部）では、ボイド（空隙）やシーム（堆積層同士が物理的に接触しているが、化学的に結合していない部分）が形成される。トレンチ内を堆積層で充填したら、半導体基板を酸化雰囲気下で熱処理（以下、酸化アニール処理という場合がある）を行う。すると、酸化種が堆積層とシリコン層（半導体基板）の界面まで拡散し、その界面でシリコン層が酸化する。これによって、堆積層とシリコン層の界面に酸化シリコンが成長し、堆積層がトレンチの中央部に向けて押し出される。これによって、ボイドが消滅し、トレンチ内に充填されている堆積層の緻密化が図られる。   In the semiconductor device of Patent Document 1, silicon oxide is filled in the trench as follows. After the formation of the P-type floating region, a silicon oxide deposition layer is formed on the inner surface of the trench by CVD. As a result, the trench is filled with the deposited layer (silicon oxide). At this time, at the position where the deposited layer deposited on one wall surface of the trench and the deposited layer deposited on the other wall surface of the trench are in contact with each other (that is, in the central portion of the trench), Are in physical contact but are not chemically bonded). When the trench is filled with the deposited layer, the semiconductor substrate is subjected to heat treatment (hereinafter also referred to as oxidation annealing treatment) in an oxidizing atmosphere. Then, the oxidized species diffuse to the interface between the deposited layer and the silicon layer (semiconductor substrate), and the silicon layer is oxidized at the interface. As a result, silicon oxide grows at the interface between the deposited layer and the silicon layer, and the deposited layer is pushed out toward the center of the trench. As a result, the void disappears and the deposited layer filled in the trench is densified.

特開２００５−３４０５５２号JP-A-2005-340552

特許文献１の技術では、トレンチ内に堆積層を堆積させた後に、半導体基板を酸化アニール処理する。これによって、堆積層中のボイドを消滅させ、堆積層の緻密化を図る。
しかしながら、この方法では、堆積層内部のシームを消滅させることはできない。すなわち、この方法では、特許文献１に記載されているように、堆積層の表層部（半導体基板の上面に露出している表面の近傍）ではシームを消滅させることはできる。しかしながら、堆積層の内部に存在するシームを消滅させることはできない。堆積層の内部にシームが存在すると、以下の問題が生じる。すなわち、トレンチ内に堆積層を充填した後に、通常は、トレンチの上部の堆積層はエッチングにより除去される。そして、トレンチの壁面にゲート酸化膜を形成した後に、トレンチ内（堆積層の上部）にゲート電極が充填される。トレンチの上部の堆積層をエッチングする工程において、堆積層中にシームが存在していると、そのシーム近傍でエッチングが速く進行する。すなわち、トレンチの中央部でエッチングが速く進行する。このため、エッチング後の堆積層の表面の形状が、中央部にくさび状の溝が形成された形状となる。表面に溝が形成されている堆積層の上部にゲート電極を充填すると、ゲート電極がくさび状に突出した形状に形成され、半導体装置を意図した特性とすることが困難となる。
また、特許文献１の技術では、堆積層形成後の酸化アニール処理によって、堆積層とシリコン層の界面に酸化シリコンを成長させ、その体積膨張によってボイドを消滅させている。この方法では、物理的に堆積層を押し出してボイドを消滅させるため、トレンチ近傍で高い圧縮応力が生じる。高い圧縮応力が生じると、半導体装置の特性の劣化に繋がる。 In the technique of Patent Document 1, after depositing a deposited layer in a trench, the semiconductor substrate is subjected to an oxidation annealing process. As a result, voids in the deposited layer are eliminated, and the deposited layer is densified.
However, this method cannot eliminate the seam inside the deposited layer. That is, in this method, as described in Patent Document 1, the seam can be eliminated in the surface layer portion of the deposited layer (in the vicinity of the surface exposed on the upper surface of the semiconductor substrate). However, the seam existing inside the deposited layer cannot be eliminated. The presence of seams within the deposited layer causes the following problems. That is, after filling the trench with the deposited layer, the deposited layer on the upper portion of the trench is usually removed by etching. Then, after forming a gate oxide film on the wall surface of the trench, the gate electrode is filled in the trench (upper part of the deposited layer). In the step of etching the deposited layer on the upper part of the trench, if a seam is present in the deposited layer, the etching proceeds rapidly in the vicinity of the seam. That is, the etching proceeds fast at the center of the trench. For this reason, the shape of the surface of the deposited layer after etching is a shape in which a wedge-shaped groove is formed in the center. When the gate electrode is filled in the upper portion of the deposited layer having a groove formed on the surface, the gate electrode is formed in a wedge-like shape, making it difficult to make the semiconductor device have intended characteristics.
In the technique of Patent Document 1, silicon oxide is grown at the interface between the deposited layer and the silicon layer by oxidation annealing treatment after the deposited layer is formed, and voids are eliminated by the volume expansion. In this method, since the void is eliminated by physically pushing out the deposited layer, a high compressive stress is generated in the vicinity of the trench. When a high compressive stress is generated, the characteristics of the semiconductor device are deteriorated.

本発明は、上述した実情に鑑みて創作されたものであり、シームを形成せず、トレンチ近傍に高い圧縮応力を生じさせることなく、トレンチ内に酸化シリコンを充填することができる半導体装置の製造方法を提供することを目的とする。   The present invention has been created in view of the above-described circumstances, and manufacture of a semiconductor device capable of filling a trench with silicon oxide without forming a seam and without causing high compressive stress in the vicinity of the trench. It aims to provide a method.

本発明の製造方法では、トレンチ内に酸化シリコンが充填された構造を有する半導体装置を製造する。この製造方法は、半導体基板の表面にトレンチを形成する工程と、トレンチの中心部に隙間が形成されるように、トレンチの内面に酸化シリコン層を形成する工程と、前記隙間に、ポリシリコンを充填する工程と、半導体基板を酸化雰囲気下で熱処理して、充填したポリシリコンの全体を酸化シリコンに変化させる工程を有する。
この製造方法では、トレンチの中心部に隙間が形成されるようにトレンチの内面に酸化シリコン層を形成し、その後、その隙間にポリシリコンを充填する。ポリシリコンを充填したら、半導体基板を酸化雰囲気下で熱処理（酸化アニール処理）する。ポリシリコンは、酸化アニール処理によって酸化シリコンに変化する。ここでは、トレンチ内のポリシリコン全体を酸化シリコンに変化させる。このため、トレンチ内が酸化シリコンで充填される。ポリシリコンが酸化シリコンに変化する際には、予めトレンチの内面に形成しておいた酸化シリコン層と結合する。このため、トレンチ内の酸化シリコンの内部にシームが形成されない。また、この製造方法によれば、トレンチ内を酸化シリコン層とポリシリコンで充填した後に酸化アニール処理を行うので、酸素がポリシリコンの酸化に用いられ、酸化種が酸化シリコン層とシリコン層（半導体基板）の界面にまで拡散することが抑制される。したがって、その界面に酸化シリコンが成長することが抑制される。このため、トレンチ近傍に高い圧縮応力が生じることが抑制される。 In the manufacturing method of the present invention, a semiconductor device having a structure in which silicon oxide is filled in a trench is manufactured. This manufacturing method includes a step of forming a trench in the surface of the semiconductor substrate, a step of forming a silicon oxide layer on the inner surface of the trench so that a gap is formed in the center of the trench, and polysilicon in the gap. A filling step and a step of heat-treating the semiconductor substrate in an oxidizing atmosphere to change the whole filled polysilicon into silicon oxide.
In this manufacturing method, a silicon oxide layer is formed on the inner surface of the trench so that a gap is formed at the center of the trench, and then the gap is filled with polysilicon. After filling the polysilicon, the semiconductor substrate is heat-treated (oxidation annealing treatment) in an oxidizing atmosphere. Polysilicon is changed into silicon oxide by the oxidation annealing treatment. Here, the entire polysilicon in the trench is changed to silicon oxide. For this reason, the trench is filled with silicon oxide. When the polysilicon changes to silicon oxide, it is combined with a silicon oxide layer previously formed on the inner surface of the trench. Therefore, no seam is formed inside the silicon oxide in the trench. Further, according to this manufacturing method, since the trench is filled with the silicon oxide layer and the polysilicon, the oxidation annealing process is performed, so that oxygen is used for the oxidation of the polysilicon and the oxidation species is the silicon oxide layer and the silicon layer (semiconductor Diffusion to the interface of the substrate is suppressed. Therefore, the growth of silicon oxide at the interface is suppressed. For this reason, it is suppressed that a high compressive stress arises in the trench vicinity.

以上に説明したように、本発明の半導体装置の製造方法によれば、シームを形成しないでトレンチ内を酸化シリコンで充填することができる。このため、その後に酸化シリコンをエッチングする際に、トレンチの中央部にくさび型の溝が形成されることが防止される。したがって、意図した特性の半導体装置を製造することが可能である。また、本発明の製造方法によれば、トレンチ近傍に高い圧縮応力が生じることを抑制できる。したがって、信頼性の高い半導体装置を製造することができる。   As described above, according to the method for manufacturing a semiconductor device of the present invention, the trench can be filled with silicon oxide without forming a seam. This prevents the formation of a wedge-shaped groove at the center of the trench when the silicon oxide is subsequently etched. Therefore, it is possible to manufacture a semiconductor device having intended characteristics. Moreover, according to the manufacturing method of this invention, it can suppress that a high compressive stress arises in the trench vicinity. Therefore, a highly reliable semiconductor device can be manufactured.

実施形態に係る半導体装置の製造方法について説明する。本実施形態では、図１に示すトレンチゲート構造を有するＭＯＳＦＥＴ１０の製造方法について説明する。ＭＯＳＦＥＴ１０は、半導体基板１２中に形成されているＮ型のソース領域１４、Ｐ型のボディ領域１６、Ｎ−型のドリフト領域１８、及び、Ｎ＋型のドレイン領域２０を有している。半導体基板１２には、その上面から、ソース領域１４とボディ領域１６を貫通してドリフト領域１８に達するトレンチ３０が形成されている。トレンチ３０の下端近傍のドリフト領域１８内には、Ｐ型のフローティング領域２１が形成されている。トレンチ３０の下部には、酸化シリコン層２２が充填されている。トレンチ３０の上部の壁面には、酸化シリコンからなるゲート絶縁膜２４が形成されている。トレンチ３０の上部には、ポリシリコンからなるゲート電極２６が充填されている。このＭＯＳＦＥＴ１０では、フローティング領域２１によって、ＭＯＳＦＥＴ１０のオフ時にボディ領域１６とドリフト領域１８の界面に電界が集中することが抑制されている。これによって、ＭＯＳＦＥＴ１０の耐圧が向上されている。 A method for manufacturing a semiconductor device according to the embodiment will be described. In the present embodiment, a method for manufacturing the MOSFET 10 having the trench gate structure shown in FIG. 1 will be described. The MOSFET 10 has an N-type source region 14, a P-type body region 16, an N − -type drift region 18, and an N + -type drain region 20 formed in the semiconductor substrate 12. A trench 30 is formed in the semiconductor substrate 12 so as to penetrate the source region 14 and the body region 16 and reach the drift region 18 from the upper surface thereof. A P-type floating region 21 is formed in the drift region 18 near the lower end of the trench 30. A silicon oxide layer 22 is filled in the lower portion of the trench 30. A gate insulating film 24 made of silicon oxide is formed on the upper wall surface of the trench 30. An upper portion of the trench 30 is filled with a gate electrode 26 made of polysilicon. In the MOSFET 10, the floating region 21 prevents the electric field from concentrating on the interface between the body region 16 and the drift region 18 when the MOSFET 10 is turned off. Thereby, the breakdown voltage of the MOSFET 10 is improved.

ＭＯＳＦＥＴ１０の製造方法について説明する。なお、本実施形態の製造方法は、トレンチゲート構造を形成する工程に特徴を有しているので、その他の工程については詳細な説明を省略する。   A method for manufacturing MOSFET 10 will be described. In addition, since the manufacturing method of this embodiment has the characteristics in the process of forming a trench gate structure, detailed description is abbreviate | omitted about another process.

（トレンチ形成工程）
ＭＯＳＦＥＴ１０は、ドリフト領域１８と略同じＮ型不純物濃度を有する半導体ウエハ５０から製造される。半導体ウエハ５０の上面側に拡散層（ソース領域１４、ボディ領域１６）を形成した後に、図２に示すように、ＣＶＤ法によって半導体ウエハ５０の上面に酸化シリコンからなるマスク層５２を形成する。マスク層５２は、トレンチ３０に対応する範囲に開口を設けた形状に形成する。その後、上面側からＲＩＥ法によって半導体ウエハ５０をエッチングする。これによって、図２に示すように、トレンチ３０を形成する。本実施例では、深さが約２．０μｍ、幅が約０．５μｍのトレンチ３０を形成する。また、トレンチ３０は、その壁面の傾斜角度（図２の角度θ１）が８６．５°〜８９．０°となるテーパ形状に形成する。 (Trench formation process)
MOSFET 10 is manufactured from a semiconductor wafer 50 having substantially the same N-type impurity concentration as drift region 18. After the diffusion layer (source region 14 and body region 16) is formed on the upper surface side of the semiconductor wafer 50, a mask layer 52 made of silicon oxide is formed on the upper surface of the semiconductor wafer 50 by CVD, as shown in FIG. The mask layer 52 is formed in a shape having an opening in a range corresponding to the trench 30. Thereafter, the semiconductor wafer 50 is etched from the upper surface side by the RIE method. As a result, a trench 30 is formed as shown in FIG. In this embodiment, a trench 30 having a depth of about 2.0 μm and a width of about 0.5 μm is formed. In addition, the trench 30 is formed in a tapered shape in which the inclination angle of the wall surface (angle θ1 in FIG. 2) is 86.5 ° to 89.0 °.

（犠牲酸化膜形成工程）
トレンチ３０を形成したら、半導体ウエハ５０に対して酸化アニール処理を行う。これによって、図３に示すようにトレンチ３０の内面に犠牲酸化膜５４を形成する。この酸化アニール処理では、ガス種として、Ｏ２を用いる。なお、ガス種として、Ｈ２Ｏ、Ｎ２希釈Ｈ２Ｏ等を用いることもできる。また、この酸化アニール処理は、８００℃〜１１００℃で行う。犠牲酸化膜形成工程では、約２０ｎｍの厚さの犠牲酸化膜５４を形成する。 (Sacrificial oxide film formation process)
After the trench 30 is formed, an oxidation annealing process is performed on the semiconductor wafer 50. As a result, a sacrificial oxide film 54 is formed on the inner surface of the trench 30 as shown in FIG. In this oxidation annealing treatment, O 2 is used as a gas species. Incidentally, as the gas species, H 2 O, N 2 can also be used diluted H 2 O, or the like. The oxidation annealing treatment is performed at 800 ° C. to 1100 ° C. In the sacrificial oxide film forming step, a sacrificial oxide film 54 having a thickness of about 20 nm is formed.

（フローティング領域形成工程）
犠牲酸化膜５４を形成したら、半導体ウエハ５０の上面側からＰ型不純物を注入する。本実施形態では、ボロン（Ｂ）イオンを、加速電圧２０ＫｅＶにて、約１×１０１３／ｃｍ２のドーズ量で注入する。ボロンイオンは、トレンチ３０の底面の犠牲酸化膜５４を貫通して半導体ウエハ５０内に注入される。これによって、図４に示すように、トレンチ３０の下端近傍にフローティング領域２１が形成される。なお、半導体ウエハ５０の上面では、マスク層５２によってボロンイオンが半導体ウエハ５０に注入されることが防止される。また、トレンチ３０の壁面では、犠牲酸化膜５４によってボロンイオンが半導体ウエハ５０に注入されることが防止される。フローティング領域２１を形成したら、図５に示すように、マスク層５２及び犠牲酸化膜５４をエッチングにより除去する。 (Floating region formation process)
After the sacrificial oxide film 54 is formed, P-type impurities are implanted from the upper surface side of the semiconductor wafer 50. In this embodiment, boron (B) ions are implanted at a dose of about 1 × 10 13 / cm 2 at an acceleration voltage of 20 KeV. Boron ions are implanted into the semiconductor wafer 50 through the sacrificial oxide film 54 on the bottom surface of the trench 30. As a result, as shown in FIG. 4, a floating region 21 is formed in the vicinity of the lower end of the trench 30. Note that boron ions are prevented from being implanted into the semiconductor wafer 50 by the mask layer 52 on the upper surface of the semiconductor wafer 50. Further, boron ions are prevented from being implanted into the semiconductor wafer 50 by the sacrificial oxide film 54 on the wall surface of the trench 30. After the floating region 21 is formed, the mask layer 52 and the sacrificial oxide film 54 are removed by etching as shown in FIG.

（堆積層形成工程）
マスク層５２及び犠牲酸化膜５４を除去したら、減圧ＣＶＤ法によって、半導体ウエハ５０上に酸化シリコンを堆積させる。堆積層形成工程におけるＣＶＤ法は、ガス種としてＴＥＯＳ／Ｏ２を用い、約６５０℃の温度で実施する。トレンチ３０内では、トレンチ３０の内面上に酸化シリコンが堆積する。これによって、図６に示すように、半導体ウエハ５０上、及び、トレンチ３０内に、酸化シリコンの堆積層５６が形成される。図６に示すように、堆積層５６は、トレンチ３０の中央部に隙間５８が形成されるように（すなわち、トレンチ３０の一方の壁面に堆積した堆積層５６と他方の壁面に堆積した堆積層５６とが接触しないように）形成する。 (Deposited layer formation process)
After removing the mask layer 52 and the sacrificial oxide film 54, silicon oxide is deposited on the semiconductor wafer 50 by low pressure CVD. The CVD method in the deposited layer forming step is performed at a temperature of about 650 ° C. using TEOS / O 2 as a gas species. In the trench 30, silicon oxide is deposited on the inner surface of the trench 30. As a result, as shown in FIG. 6, a silicon oxide deposition layer 56 is formed on the semiconductor wafer 50 and in the trench 30. As shown in FIG. 6, the deposited layer 56 is formed so that a gap 58 is formed at the center of the trench 30 (that is, the deposited layer 56 deposited on one wall surface of the trench 30 and the deposited layer deposited on the other wall surface). 56 so as not to contact 56).

（ポリシリコン充填工程）
堆積層５６を形成したら、減圧ＣＶＤ法によって、半導体ウエハ５０上にポリシリコン（埋め込み材）を堆積させる。このときのＣＶＤ法は、ガス種としてＳｉＨ４を用い、約６２０℃の温度で実施する。これによって、図７に示すように、半導体ウエハ５０上、及び、隙間５８内にポリシリコン層５９を形成する。この方法は埋め込み性が高いため、図７に示すように、隙間５８内にボイドを形成することなくポリシリコン層５９を充填することができる。 (Polysilicon filling process)
After the deposition layer 56 is formed, polysilicon (embedding material) is deposited on the semiconductor wafer 50 by low pressure CVD. At this time, the CVD method is performed at a temperature of about 620 ° C. using SiH 4 as a gas species. As a result, a polysilicon layer 59 is formed on the semiconductor wafer 50 and in the gap 58 as shown in FIG. Since this method has high embedding properties, the polysilicon layer 59 can be filled without forming voids in the gap 58 as shown in FIG.

（ポリシリコン酸化工程）
ポリシリコン層５９を形成したら、半導体ウエハ５０を酸化アニール処理する。この酸化アニール処理は、ガス種としてＨ２Ｏを用い、８００℃〜１１００℃の温度で実施する。酸化アニール処理によって、ポリシリコン層５９の全体を酸化させて酸化シリコンに変化させる。酸化により酸化シリコンに変化する際に、ポリシリコン層５９は、隣接する堆積層５６と化学的に結合して一体化する。これによって、図８に示すように、トレンチ３０内が酸化シリコン層２２（すなわち、ポリシリコン層５９と堆積層５６が一体化した層）によって充填される。ポリシリコン層５９が酸化時に堆積層５６と結合するため、シームが存在しない酸化シリコン層２２がトレンチ３０内に形成される。また、ポリシリコン層酸化工程の開始時において、トレンチ３０内は堆積層５６とポリシリコン層５９で充填されている。したがって、ポリシリコン酸化工程において、ポリシリコン層５９を酸化するために酸素が消費されて、酸化種（酸化ガス）が堆積層５６とシリコン層（ソース領域１４、ボディ領域１６、及び、ボディ領域１６より下側の半導体領域（後にドリフト領域１８となる領域））の界面に拡散することが防止される。したがって、その界面に酸化シリコンが成長することが防止される。このため、酸化アニール工程を実施しても、トレンチ３０近傍に高い圧縮応力が生じることが防止される。 (Polysilicon oxidation process)
After the polysilicon layer 59 is formed, the semiconductor wafer 50 is subjected to an oxidation annealing process. This oxidation annealing treatment is performed at a temperature of 800 ° C. to 1100 ° C. using H 2 O as a gas species. By oxidation annealing, the entire polysilicon layer 59 is oxidized and converted into silicon oxide. When changing into silicon oxide by oxidation, the polysilicon layer 59 is chemically bonded and integrated with the adjacent deposited layer 56. As a result, as shown in FIG. 8, the trench 30 is filled with the silicon oxide layer 22 (that is, a layer in which the polysilicon layer 59 and the deposition layer 56 are integrated). Since the polysilicon layer 59 is bonded to the deposited layer 56 during oxidation, a silicon oxide layer 22 having no seam is formed in the trench 30. At the start of the polysilicon layer oxidation process, the trench 30 is filled with the deposited layer 56 and the polysilicon layer 59. Therefore, in the polysilicon oxidation process, oxygen is consumed to oxidize the polysilicon layer 59, and the oxidized species (oxidation gas) becomes the deposited layer 56 and the silicon layer (source region 14, body region 16, and body region 16). Diffusion to the interface of the lower semiconductor region (the region that will later become the drift region 18) is prevented. Therefore, silicon oxide is prevented from growing on the interface. For this reason, even if the oxidation annealing step is performed, high compressive stress is prevented from being generated in the vicinity of the trench 30.

（酸化シリコン層エッチバック工程）
酸化シリコン層２２を形成したら、ＲＩＥ法によって、半導体ウエハ５０の上面側から酸化シリコン層２２をエッチバックする。これによって、図９に示すように、トレンチ３０内の上部の酸化シリコン層２２を除去するとともに、半導体ウエハ５０上の酸化シリコン層２２を除去する。上述したように、トレンチ３０内の酸化シリコン層２２中にボイド及びシームが存在していないので、トレンチ３０内の酸化シリコン層２２は略均一な速度でエッチングされる。したがって、トレンチ３０内に残存させる酸化シリコン層２２の上面２２ａを略平坦な形状に成形することができる。 (Silicon oxide layer etchback process)
After the silicon oxide layer 22 is formed, the silicon oxide layer 22 is etched back from the upper surface side of the semiconductor wafer 50 by the RIE method. As a result, as shown in FIG. 9, the upper silicon oxide layer 22 in the trench 30 is removed and the silicon oxide layer 22 on the semiconductor wafer 50 is removed. As described above, since there are no voids and seams in the silicon oxide layer 22 in the trench 30, the silicon oxide layer 22 in the trench 30 is etched at a substantially uniform rate. Therefore, the upper surface 22a of the silicon oxide layer 22 remaining in the trench 30 can be formed into a substantially flat shape.

（犠牲酸化膜形成・除去工程）
酸化シリコン層２２のエッチバックを実施したら、半導体ウエハ５０を酸化アニール処理することによって、半導体ウエハ５０の表面に犠牲酸化膜を形成する。このときの酸化アニール処理は、ガス種としてＯ２を用い、１０００℃〜１１００℃の温度で実施する。これによって、厚さが約５０ｎｍの犠牲酸化膜を形成する。犠牲酸化膜を形成したら、ウェットエッチングによって犠牲酸化膜を除去する。このときのウェットエッチングは、バッファードフッ酸を用いて、約１００ｎｍの酸化シリコンをエッチング可能な時間だけ実施する。 (Sacrificial oxide film formation / removal process)
After the silicon oxide layer 22 is etched back, a sacrificial oxide film is formed on the surface of the semiconductor wafer 50 by subjecting the semiconductor wafer 50 to an oxidation annealing process. The oxidation annealing treatment at this time is performed at a temperature of 1000 ° C. to 1100 ° C. using O 2 as a gas species. Thereby, a sacrificial oxide film having a thickness of about 50 nm is formed. After the sacrificial oxide film is formed, the sacrificial oxide film is removed by wet etching. At this time, the wet etching is performed using a buffered hydrofluoric acid for a time during which silicon oxide of about 100 nm can be etched.

（酸化シリコン膜形成工程）
犠牲酸化膜を除去したら、半導体ウエハ５０を酸化アニール処理する。これによって、図１０に示すように、酸化シリコン層２２の上部のトレンチ３０の壁面、及び、半導体ウエハ５０の上面に酸化シリコン膜２４を形成する。このときの酸化アニール処理は、ガス種としてＯ２を用い、１０００℃〜１１００℃の温度で実施する。これによって、約１００ｎｍの厚さの酸化シリコン膜２４を形成する。 (Silicon oxide film formation process)
After removing the sacrificial oxide film, the semiconductor wafer 50 is subjected to an oxidation annealing process. As a result, as shown in FIG. 10, a silicon oxide film 24 is formed on the wall surface of the trench 30 above the silicon oxide layer 22 and the upper surface of the semiconductor wafer 50. The oxidation annealing treatment at this time is performed at a temperature of 1000 ° C. to 1100 ° C. using O 2 as a gas species. Thereby, a silicon oxide film 24 having a thickness of about 100 nm is formed.

（ゲート電極形成工程）
酸化シリコン膜形成工程を実施したら、ＣＶＤ法によって、図１１に示すように、半導体ウエハ５０上にポリシリコン層２６を堆積させる。この際、図１１に示すように、トレンチ３０内（酸化シリコン層２２の上部）にポリシリコン層２６が充填される。このときのＣＶＤ法は、ガス種としてＳｉＨ４を用い、約６２０℃の温度で実施する。これによって、約７００ｎｍの厚さのポリシリコン層２６を形成する。ポリシリコン層２６を形成したら、ドライエッチングによって、図１２に示すように、トレンチ３０外のポリシリコン層２６を除去する。トレンチ３０内に残存したポリシリコン層２６が、ゲート電極２６となる。 (Gate electrode formation process)
After performing the silicon oxide film forming step, a polysilicon layer 26 is deposited on the semiconductor wafer 50 by CVD, as shown in FIG. At this time, as shown in FIG. 11, the polysilicon layer 26 is filled in the trench 30 (above the silicon oxide layer 22). At this time, the CVD method is performed at a temperature of about 620 ° C. using SiH 4 as a gas species. As a result, a polysilicon layer 26 having a thickness of about 700 nm is formed. After the polysilicon layer 26 is formed, the polysilicon layer 26 outside the trench 30 is removed by dry etching as shown in FIG. The polysilicon layer 26 remaining in the trench 30 becomes the gate electrode 26.

以上の工程によって、トレンチゲート構造が完成する。トレンチゲート構造を形成したら、半導体ウエハ５０の下面側に拡散層（ドレイン層）を形成する。また、その他の必要な構造（電極、絶縁膜等）を形成する。その後、半導体ウエハ５０をダイシングにより分割する。これによって、図１に示すＭＯＳＦＥＴ１０が製造される。   The trench gate structure is completed through the above steps. When the trench gate structure is formed, a diffusion layer (drain layer) is formed on the lower surface side of the semiconductor wafer 50. Further, other necessary structures (electrodes, insulating films, etc.) are formed. Thereafter, the semiconductor wafer 50 is divided by dicing. As a result, the MOSFET 10 shown in FIG. 1 is manufactured.

以上に説明したように、この製造方法では、トレンチ３０の中心部に隙間５８が形成されるようにトレンチ３０の内面に酸化シリコンの堆積層５６を形成し（図６参照）、その後、その隙間５８にポリシリコン層５９を充填する（図７参照）。そして、半導体ウエハ５０を酸化アニール処理することによって、ポリシリコン層５９を酸化シリコンに変化させる。ポリシリコン層５９が酸化時に堆積層５６と結合するため、トレンチ３０内にシームが存在しない酸化シリコン層２２を形成することができる（図８参照）。したがって、その後の酸化シリコン層２２のエッチングにおいて、酸化シリコン層２２の上面に溝が形成されることが防止され、エッチング後の酸化シリコン層２２の上面を平坦な形状に成形することができる（図９参照）。このため、ゲート電極２６にくさび状の凸部が形成されず、安定した特性を有するＭＯＳＦＥＴ１０を製造することができる。
また、ポリシリコン層５９を酸化させる酸化アニール処理の開始時に、トレンチ３０内が堆積層５６とポリシリコン層５９によって充填されている。このため、その酸化アニール処理において、ポリシリコン層５９の酸化に酸素が消費され、酸化種が堆積層５６とシリコン層の界面にまで拡散することが防止される。これによって、その界面で酸化シリコンが成長し、トレンチ３０近傍で高い圧縮応力が生じることが防止される。したがって、信頼性の高いＭＯＳＦＥＴ１０を製造することができる。 As described above, in this manufacturing method, the silicon oxide deposition layer 56 is formed on the inner surface of the trench 30 so that the gap 58 is formed at the center of the trench 30 (see FIG. 6). 58 is filled with a polysilicon layer 59 (see FIG. 7). Then, by subjecting the semiconductor wafer 50 to an oxidation annealing process, the polysilicon layer 59 is changed to silicon oxide. Since the polysilicon layer 59 is bonded to the deposited layer 56 during oxidation, the silicon oxide layer 22 having no seam in the trench 30 can be formed (see FIG. 8). Therefore, in the subsequent etching of the silicon oxide layer 22, it is possible to prevent a groove from being formed on the upper surface of the silicon oxide layer 22, and to form the upper surface of the silicon oxide layer 22 after etching into a flat shape (FIG. 9). For this reason, the wedge-shaped convex part is not formed in the gate electrode 26, and the MOSFET 10 having stable characteristics can be manufactured.
In addition, the trench 30 is filled with the deposited layer 56 and the polysilicon layer 59 at the start of the oxidation annealing process for oxidizing the polysilicon layer 59. For this reason, in the oxidation annealing treatment, oxygen is consumed for the oxidation of the polysilicon layer 59, and the oxidized species are prevented from diffusing up to the interface between the deposited layer 56 and the silicon layer. This prevents silicon oxide from growing at the interface and causing high compressive stress in the vicinity of the trench 30. Therefore, a highly reliable MOSFET 10 can be manufactured.

なお、上述した実施形態では、ＭＯＳＦＥＴを例として説明した。しかしながら、本発明は、トレンチ内に酸化シリコンが充填されている種々の半導体装置の製造に適用することができる。また、上述した実施形態では、トレンチゲート電極の形成について説明した。しかしながら、本発明は、トレンチ内に酸化シリコンが充填されている種々の構造（例えば、トレンチ素子分離構造等）の形成に適用することができる。   In the above-described embodiment, the MOSFET has been described as an example. However, the present invention can be applied to the manufacture of various semiconductor devices in which silicon oxide is filled in the trench. In the above-described embodiment, the formation of the trench gate electrode has been described. However, the present invention can be applied to the formation of various structures in which silicon oxide is filled in the trench (for example, a trench element isolation structure).

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

ＭＯＳＦＥＴ１０の断面図。A sectional view of MOSFET10. トレンチ３０形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the trench 30 is formed. 犠牲酸化膜５４形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the sacrificial oxide film 54 is formed. フローティング領域２１形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the floating region 21 is formed. 犠牲酸化膜５４除去後の半導体ウエハ５０の断面図。FIG. 4 is a cross-sectional view of the semiconductor wafer 50 after the sacrificial oxide film 54 is removed. 堆積層５６形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the deposition layer 56 is formed. ポリシリコン層５９形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the polysilicon layer 59 is formed. ポリシリコン層５９酸化後の半導体ウエハ５０の断面図。Sectional drawing of the semiconductor wafer 50 after the polysilicon layer 59 oxidation. 酸化シリコン層２２エッチバック後の半導体ウエハ５０の断面図。Sectional drawing of the semiconductor wafer 50 after the silicon oxide layer 22 etch-back. 酸化シリコン膜２４形成後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the silicon oxide film 24 is formed. ポリシリコン層２６堆積後の半導体ウエハ５０の断面図。FIG. 4 is a cross-sectional view of the semiconductor wafer 50 after the polysilicon layer 26 is deposited. ポリシリコン層２６エッチング後の半導体ウエハ５０の断面図。FIG. 6 is a cross-sectional view of the semiconductor wafer 50 after the polysilicon layer 26 is etched.

符号の説明Explanation of symbols

１０：ＭＯＳＦＥＴ
１２：半導体基板
１４：ソース領域
１６：ボディ領域
１８：ドリフト領域
２０：ドレイン領域
２１：フローティング領域
２２：酸化シリコン層
２４：ゲート絶縁膜
２６：ゲート電極
３０：トレンチ
５０：半導体ウエハ
５２：マスク層
５４：犠牲酸化膜
５６：堆積層
５８：隙間
５９：ポリシリコン層 10: MOSFET
12: Semiconductor substrate 14: Source region 16: Body region 18: Drift region 20: Drain region 21: Floating region 22: Silicon oxide layer 24: Gate insulating film 26: Gate electrode 30: Trench 50: Semiconductor wafer 52: Mask layer 54 : Sacrificial oxide film 56: Deposition layer 58: Gap 59: Polysilicon layer

Claims (1)

トレンチ内に酸化シリコンが充填された構造を有する半導体装置の製造方法であって、
半導体基板の表面にトレンチを形成する工程と、
トレンチの中心部に隙間が形成されるように、トレンチの内面に酸化シリコン層を形成する工程と、
前記隙間に、ポリシリコンを充填する工程と、
半導体基板を酸化雰囲気下で熱処理して、充填したポリシリコンの全体を酸化シリコンに変化させる工程、
を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a structure in which silicon oxide is filled in a trench,
Forming a trench in the surface of the semiconductor substrate;
Forming a silicon oxide layer on the inner surface of the trench so that a gap is formed in the center of the trench;
Filling the gap with polysilicon;
A step of heat-treating a semiconductor substrate in an oxidizing atmosphere to change the entire filled polysilicon into silicon oxide;
A method for manufacturing a semiconductor device, comprising:
JP2008261480A 2008-10-08 2008-10-08 Manufacturing method of semiconductor device Active JP5353174B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008261480A JP5353174B2 (en) 2008-10-08 2008-10-08 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008261480A JP5353174B2 (en) 2008-10-08 2008-10-08 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2010093053A true JP2010093053A (en) 2010-04-22
JP5353174B2 JP5353174B2 (en) 2013-11-27

Family

ID=42255503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008261480A Active JP5353174B2 (en) 2008-10-08 2008-10-08 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5353174B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015179729A (en) * 2014-03-19 2015-10-08 東京エレクトロン株式会社 Method for forming silicon oxide film, and device for forming silicon oxide film
JP2017126630A (en) * 2016-01-13 2017-07-20 富士電機株式会社 Silicon carbide semiconductor device manufacturing method
KR20190056955A (en) * 2017-11-17 2019-05-27 삼성전자주식회사 Vertical optical via and method of fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61268038A (en) * 1985-05-22 1986-11-27 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS63181444A (en) * 1987-01-23 1988-07-26 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JP2005252204A (en) * 2004-03-08 2005-09-15 Toyota Motor Corp Insulating gate type semiconductor device and method of manufacturing the same
JP2005340552A (en) * 2004-05-28 2005-12-08 Toyota Motor Corp Insulated gate type semiconductor device and its manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61268038A (en) * 1985-05-22 1986-11-27 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS63181444A (en) * 1987-01-23 1988-07-26 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JP2005252204A (en) * 2004-03-08 2005-09-15 Toyota Motor Corp Insulating gate type semiconductor device and method of manufacturing the same
JP2005340552A (en) * 2004-05-28 2005-12-08 Toyota Motor Corp Insulated gate type semiconductor device and its manufacturing method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015179729A (en) * 2014-03-19 2015-10-08 東京エレクトロン株式会社 Method for forming silicon oxide film, and device for forming silicon oxide film
JP2017126630A (en) * 2016-01-13 2017-07-20 富士電機株式会社 Silicon carbide semiconductor device manufacturing method
KR20190056955A (en) * 2017-11-17 2019-05-27 삼성전자주식회사 Vertical optical via and method of fabrication
KR102626836B1 (en) 2017-11-17 2024-01-18 삼성전자주식회사 Vertical optical via and method of fabrication

Also Published As

Publication number Publication date
JP5353174B2 (en) 2013-11-27

Similar Documents

Publication Publication Date Title
JP5488687B2 (en) Semiconductor device and manufacturing method thereof
US7459365B2 (en) Method for fabricating a semiconductor component
TWI338336B (en) Methods for forming semiconductor structures
JP2007250855A (en) Semiconductor device and its manufacturing method
JP4735414B2 (en) Insulated gate semiconductor device
US8975151B2 (en) Semiconductor body with a buried material layer and method
JP5054735B2 (en) Method for producing a material layer in a semiconductor substrate
JP5767869B2 (en) Manufacturing method of semiconductor device
JP5137384B2 (en) Transistor having a dielectric element that is present under the active semiconductor region and generates stress
JP2018046251A (en) Semiconductor device and method of manufacturing the same
JP2009224365A (en) Semiconductor device and method for fabricating the same
JP2007242943A (en) Process for fabrication of mos semiconductor device
JP5446297B2 (en) Manufacturing method of semiconductor device
JP5353174B2 (en) Manufacturing method of semiconductor device
JP2005150522A (en) Semiconductor device and manufacturing method thereof
JP6183224B2 (en) Method for manufacturing silicon carbide semiconductor device
JP4622905B2 (en) Method of manufacturing insulated gate semiconductor device
JP2012009489A (en) Method of manufacturing semiconductor device and semiconductor device
JP4447377B2 (en) Insulated gate semiconductor device and manufacturing method thereof
JP2009026809A (en) Semiconductor apparatus and manufacturing method thereof
JP2010177474A (en) Production process of semiconductor device
JP2007103492A (en) Semiconductor device and manufacturing method thereof
JP2007081057A (en) Semiconductor device and manufacturing method thereof
JP4913339B2 (en) Manufacturing method of semiconductor device
JP2008270365A (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130812

R151 Written notification of patent or utility model registration

Ref document number: 5353174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151