JP2010087804A - 画像処理装置 - Google Patents

Abstract

【課題】低コストかつ処理負担を抑えつつ、記憶手段の記憶領域を有効に活用して、変倍処理を挟んだ複数回のフィルタ処理ができる画像処理装置を提供することを目的とする。
【解決手段】読み出した入力画像を記憶する第１の記憶手段１４と、第１の記憶手段１４に記憶された入力画像を受け付けてフィルタ処理を行う第１の画像処理手段１６と、第１の画像処理手段１６によりフィルタ処理された入力画像の変倍を行う変倍手段１８と、変倍手段１８により変倍された入力画像を記憶する第２の記憶手段１５と、第２の記憶手段１５に記憶された入力画像を受け付けてフィルタ処理を行う第２の画像処理手段１９と、変倍手段１８により入力画像の拡大或いは縮小を行うかに応じて、第１の記憶手段１４及び第２の記憶手段１５の記憶容量を可変設定する可変設定手段２１と、を備える。
【選択図】図１

Description

本発明は、低コストかつ処理負担を抑えつつ、記憶手段の記憶領域を有効に活用して、変倍処理を挟んだ複数回のフィルタ処理ができる画像処理装置に関するものである。

ファクシミリ装置やプリンタなどの画像処理装置の中には、ページメモリに記憶された入力画像をライン毎に読み出してフィルタ処理するのではなく、特許文献１に示すように、ページメモリに記憶された入力画像を主走査方向及び副走査方向に所定画素分づつ区切った２次元の画素ブロックに区分して読み出し、画素ブロック毎に１ラインづつ入力画像を読み出してフィルタ処理を行い、その後、画素ブロック毎にフィルタ処理を行った入力画像のラインを復元することにより、ラインメモリの容量を削減できる画像処理装置が存在する。

このような画像処理装置の例を図５（ａ）に示す。図示する画像処理装置１００において、セグメント読み出し部１２０は、入力画像をページ単位で記憶するページメモリ１１０に記憶された入力画像を、複数の２次元の画素ブロック（ここでは９個の画素ブロック（１）〜（９））に区分する。

画素ブロック（１）〜（９）の各々は、図５（ｂ）に示すように、主走査方向及び副走査方向へ所定個数の画素が配列された構成とされている。

セグメント読み出し部１２０は、これらの画素ブロック（１）〜（９）単位で、画素ブロック（１）〜（９）内の入力画像を主走査方向に読み出してメモリブロック１３０に出力する処理を、副走査方向に繰り返し、その処理が終了した際には、次の画素ブロック（１）〜（９）について同様の処理を行う。このようにして、セグメント読み出し部１２０は、画素ブロック（１）〜（９）の順に入力画像の読み出し及びメモリブロック１３０への出力を行う。ここに、セグメント読み出し部１２０が主走査方向に読み出した１ライン分の入力画像を、以下、セグメントデータという。

また、セグメント読み出し部１２０は、画素オーバーラップ読み出し機能を有しており、画素ブロック（１）〜（９）において、フィルタ処理を行うべき注目画素の周辺画素であって、主走査方向又は副走査方向に隣接する画素ブロック（１）〜（９）内に存在する画素（オーバーラップ画素）を読み出すことができる。そのために、後述するフィルタ処理が行われる注目画素に隣接する周辺画素が隣接する画素ブロック（１）〜（９）に存在する場合には、オーバーラップ画素を読み出すことにより、当該注目画素のフィルタ処理ができる。

メモリブロック１３０は、セグメントメモリ１４０及び１５０を備える。このようなメモリブロック１３０は、セグメント読み出し部１２０により読み出されたセグメントデータを順次記憶するよう構成されてなり、セグメントメモリ１４０は１つ前のセグメントデータを、セグメントメモリ１５０は２つ前のセグメントデータを、それぞれ記憶する。

画像処理部１６０は、セグメント読み出し部１２０から出力されたセグメントデータ、及び、メモリブロック１３０に記憶されたセグメントデータを３×３画素からなる画素ブロックに区分し、区分した画素ブロックについてフィルタ処理を行う。

ライン復元部１７０は、画像処理部１６０によりフィルタ処理されたセグメントデータを主走査方向に所定ブロック分（ここでは画素ブロック（１）〜（３）分）受け付けた際には、各々の画素ブロックのセグメントデータから１ラインを復元し、後段の画像出力装置へ出力する。
特開２０００−２５１０６５号公報

ところが、上記技術では、メモリブロックと画像処理部との組み合わせを複数用いたフィルタ処理を行う場合があり、それぞれの組み合わせの間に、入力画像の変倍（少なくとも主走査方向の縮小及び拡大）を行う変倍手段を設けた場合には、以下の問題が生ずる。

以下、メモリブロックと画像処理部との組み合わせを２つ直列に接続した例を説明するが、前段の組み合わせが、第１のメモリブロックと第１の画像処理部、後段の組み合わせが、第２のメモリブロックと第２の画像処理部で構成されているとする。

［縮小時］
第１の画像処理部から出力されたセグメントデータは、変倍手段により主走査方向のサイズが小さくなるため（主走査方向の画素数が減少するため）、後段の第２のメモリブロックにセグメントデータを記憶させるべき記憶領域に空きが生じ、第２のメモリブロックの記憶領域を有効に活用できない。

［拡大時］
第１の画像処理部から出力されたセグメントデータは、変倍手段により主走査方向のサイズが大きくなるため（主走査方向の画素数が増加するため）、後段の第２のメモリブロックにセグメントデータを記憶させるべき記憶領域の容量をオーバーすることがある。これを防止するには、第１のメモリブロックの記憶領域に記憶させるセグメントデータのデータ量を小さくすることが考えられるが、この場合、第１のメモリブロックの記憶領域に空きが生じ、この記憶領域を有効に活用できない。一方、第２のメモリブロックに関して、増設メモリを拡張することにより、記憶領域を大きくすることが考えられるが、この場合、画像処理装置のコストが高くなる。

また、第２のメモリブロックの記憶領域の容量がオーバーしないように、第１のメモリブロックに記憶させるセグメントデータを第２のメモリブロックの容量をオーバーしない程度に、セグメントデータのサイズを小さくすることが考えられる。

そのためには、セグメント読み出し部が、入力画像をより多くの画素ブロックに区分する必要があり、これに付随して読み出すべきオーバーラップ画素の数も増加するので、セグメント読み出し部がページメモリに記憶された入力画像の読み出し回数が増加し、処理負担が生じる。

本発明は、上記の問題を解決するためになされたもので、低コストかつ処理負担を抑えつつ、記憶手段の記憶領域を有効に活用して、変倍処理を挟んだ複数回のフィルタ処理ができる画像処理装置を提供することを目的とするものである。

請求項１に記載の発明の画像処理装置は、入力画像をページ単位で記憶するページメモリに記憶された入力画像を主走査方向及び副走査方向へ所定画素分づつ区切った２次元の画素ブロックに区分し、前記画素ブロック毎に、前記入力画像を読み出し、読み出した前記入力画像をフィルタ処理する画像処理装置において、読み出した前記入力画像を記憶する第１の記憶手段と、前記第１の記憶手段に記憶された前記入力画像を受け付けてフィルタ処理を行う第１の画像処理手段と、前記第１の画像処理手段によりフィルタ処理された前記入力画像の変倍を行う変倍手段と、前記変倍手段により変倍された前記入力画像を記憶する第２の記憶手段と、前記第２の記憶手段に記憶された前記入力画像を受け付けてフィルタ処理を行う第２の画像処理手段と、前記変倍手段により前記入力画像の拡大或いは縮小を行うかに応じて、前記第１の記憶手段及び前記第２の記憶手段の記憶容量を可変設定する可変設定手段と、を備えることを特徴とする。

この請求項１に記載の発明によれば、変倍処理を挟んだ複数回のフィルタ処理を行う場合に、可変設定手段が、変倍手段により入力画像の拡大或いは縮小を行うかに応じて、第１の記憶手段及び第２の記憶手段の記憶容量を可変設定する。

そのため、入力画像の複数回にわたるフィルタ処理の間に拡大、縮小のいずれの処理を行う場合でも、いずれかの処理に応じた第１の記憶手段及び第２の記憶手段の記憶容量が自動的に設定されるので、メモリを新たに増設したり、セグメント読み出し部による入力画像の読み出しに要する処理負担を要することなく、変倍処理を挟んだ複数回のフィルタ処理ができる。

請求項２に記載の発明の画像処理装置は、請求項１に記載の発明の画像処理装置であって、前記可変設定手段は、予め設定された記憶容量を有する記憶手段の記憶領域を、前記第１の記憶手段及び前記第２の記憶手段に分配することにより、前記可変設定を行うことを特徴とする。

この請求項２に記載の発明によれば、可変設定手段は、予め設定された記憶容量を有する記憶手段の記憶領域を、第１の記憶手段及び第２の記憶手段に分配することにより、可変設定を行うので、予め記憶容量の制限された記憶手段を有効に活用して、第１の記憶手段及び第２の記憶手段を構成でき、記憶手段を複数設ける必要がなく、画像処理装置の製造コストの削減ができる。

請求項３に記載の発明の画像処理装置は、請求項２に記載の発明の画像処理装置であって、前記可変設定手段は、前記第１及び第２の記憶手段にそれぞれ対応するアドレス信号を生成して、前記記憶手段へ出力するアドレス信号出力手段を備えており、前記アドレス信号出力手段から出力される前記アドレス信号により、前記記憶手段における前記入力画像の書き込みアドレス及び読み出しアドレスを特定することにより、前記第１の記憶手段及び前記第２の記憶手段の記憶容量を設定することを特徴とする。

この請求項３に記載の発明によれば、可変設定手段は、第１及び第２の記憶手段にそれぞれ対応するアドレス信号を生成して、記憶手段における入力画像の書き込みアドレス及び読み出しアドレスを特定することにより、第１及び第２の記憶手段の記憶容量を設定する。

そのため、可変設定手段は、入力画像を拡大するか縮小するかに応じて、容易に、第１及び第２の記憶手段の記憶容量を設定できる。

請求項４に記載の発明の画像処理装置は、請求項１〜請求項３のいずれかに記載の発明の画像処理装置であって、前記可変設定手段は、前記入力画像の拡大を行う際には、前記第１の記憶手段の前記記憶容量を小さくする一方、前記第２の記憶手段の前記記憶容量を大きくすることを特徴とする。

この請求項４に記載の発明によれば、可変設定手段は、入力画像の拡大を行う際には、第１の記憶手段の記憶容量を小さく、第２の記憶手段の記憶容量を大きくする。

そのため、第１の記憶手段の記憶領域から拡大されて第２の記憶手段に出力される入力画像が、第２の記憶手段の記憶領域に収まるように、第１の記憶手段の記憶領域に記憶させる入力画像のデータ量を小さくする必要がないため、第１の記憶手段の記憶領域に空きが生じず、第１の記憶手段を有効に活用できる。

また、第１の記憶手段の記憶領域から拡大されて第２の記憶手段に出力される入力画像が、第２の記憶手段の記憶領域に収まるように、増設等により第２の記憶手段の記憶領域の容量を大きくする必要がないため、画像処理装置の製造コストを削減できる。

更に、第２の記憶手段の記憶領域の容量がオーバーしないように、第１の記憶手段に記憶させる入力画像を第２の記憶手段の容量をオーバーしない程度に、画素ブロックの主走査方向のサイズを小さくする必要がないため、入力画像をより多くの画素ブロックに区分する必要がなく、入力画像の読み出し回数が増加せず、処理負担が生じることがない。

請求項５に記載の発明の画像処理装置は、請求項１〜請求項４のいずれかに記載の発明の画像処理装置であって、前記可変設定手段は、前記入力画像の縮小を行う際には、前記第１の記憶手段の前記記憶容量を大きくする一方、前記第２の記憶手段の前記記憶容量を小さくすることを特徴とする。

この請求項５に記載の発明によれば、可変設定手段は、入力画像の縮小を行う際には、第１の記憶手段の記憶容量を大きく、第２の記憶手段の記憶容量を小さくする。

そのため、第１の記憶手段の記憶領域から縮小されて出力される入力画像を第２の記憶手段に記憶した際には、第２の記憶手段の記憶領域に空きが生じず、第２の記憶手段の記憶領域を有効に活用できる。

請求項６に記載の発明の画像処理装置は、請求項１〜５のいずれかに記載の発明の画像処理装置であって、前記ページメモリに記憶された入力画像を、前記画素ブロック毎に、前記画素ブロックに主走査方向又は副走査方向に隣接するオーバーラップ画素を含んで読み出す構成とされており、前記可変設定手段は、前記第１の記憶手段及び前記第２の記憶手段の前記記憶容量を、以下の計算式により算出することを特徴とする。
（式）
Ｘ１＝（Ｍ−α×Ｐ）／（１＋Ｐ）
Ｘ２＝（Ｍ＋α）×Ｐ／（１＋Ｐ）
但し、Ｘ１は前記第１の記憶手段の前記記憶容量の容量、Ｘ２は前記第２の記憶手段の前記記憶容量の容量、Ｍは前記第１の記憶手段の前記記憶容量の容量と前記第２の記憶手段の前記記憶容量の容量との合計、αは前記第１の画像処理手段が受け付けた前記入力画像における前記オーバーラップ画素の数、Ｐは前記変倍手段の変倍率、をそれぞれ示す。

この請求項６に記載の発明によれば、可変設定手段は、上記計算式により、第１の記憶手段及び第２の記憶手段の記憶容量を算出するので、入力画像におけるオーバーラップ画素数と変倍率とに応じて、適切に、１つの記憶手段を、第１の記憶手段と第２の記憶手段とに区分したメモリマップを構成できる。

請求項１に記載の発明によれば、変倍処理を挟んだ複数回のフィルタ処理を行う場合に、可変設定手段が、変倍手段により入力画像の拡大或いは縮小を行うかに応じて、第１の記憶手段及び第２の記憶手段の記憶容量を可変設定するので、入力画像の複数回にわたるフィルタ処理の間に拡大、縮小のいずれの処理を行う場合でも、いずれかの処理に応じた第１の記憶手段及び第２の記憶手段の記憶容量が自動的に設定されるので、メモリを新たに増設したり、セグメント読み出し部による入力画像の読み出しに要する処理負担を要することなく、変倍処理を挟んだ複数回のフィルタ処理ができる。

請求項２に記載の発明によれば、可変設定手段は、予め設定された記憶容量を有する記憶手段の記憶領域を、第１の記憶手段及び第２の記憶手段に分配することにより、可変設定を行うので、予め記憶容量の制限された記憶手段を有効に活用して、第１の記憶手段及び第２の記憶手段を構成でき、記憶手段を複数設ける必要がなく、画像処理装置の製造コストの削減ができる。

請求項３に記載の発明によれば、可変設定手段は、第１及び第２の記憶手段にそれぞれ対応するアドレス信号を生成して、記憶手段における入力画像の書き込みアドレス及び読み出しアドレスを特定することにより、第１及び第２の記憶手段の記憶容量を設定するので、可変設定手段は、入力画像を拡大するか縮小するかに応じて、容易に、第１及び第２の記憶手段の記憶容量を設定できる。

請求項４に記載の発明によれば、可変設定手段は、入力画像の拡大を行う際には、第１の記憶手段の記憶容量を小さく、第２の記憶手段の記憶容量を大きくするので、第１の記憶手段の記憶領域から拡大されて第２の記憶手段に出力される入力画像が、第２の記憶手段の記憶領域に収まるように、第１の記憶手段の記憶領域に記憶させる入力画像のデータ量を小さくする必要がないため、第１の記憶手段の記憶領域に空きが生じず、第１の記憶手段を有効に活用できる。

また、第１の記憶手段の記憶領域から拡大されて第２の記憶手段に出力される入力画像が、第２の記憶手段の記憶領域に収まるように、増設等により第２の記憶手段の記憶領域の容量を大きくする必要がないため、画像処理装置の製造コストを削減できる。

更に、第２の記憶手段の記憶領域の容量がオーバーしないように、第１の記憶手段に記憶させる入力画像を第２の記憶手段の容量をオーバーしない程度に、画素ブロックの主走査方向のサイズを小さくする必要がないため、入力画像をより多くの画素ブロックに区分する必要がなく、入力画像の読み出し回数が増加せず、処理負担が生じることがない。

請求項５に記載の発明によれば、可変設定手段は、入力画像の縮小を行う際には、第１の記憶手段の記憶容量を大きく、第２の記憶手段の記憶容量を小さくするので、第１の記憶手段の記憶領域から縮小されて出力される入力画像を第２の記憶手段に記憶した際には、第２の記憶手段の記憶領域に空きが生じず、第２の記憶手段の記憶領域を有効に活用できる。

請求項６に記載の発明によれば、可変設定手段は、上記計算式により、第１の記憶手段及び第２の記憶手段の記憶容量を算出するので、入力画像におけるオーバーラップ画素数と変倍率とに応じて、適切に、１つの記憶手段を、第１の記憶手段と第２の記憶手段とに区分したメモリマップを構成できる。

以下、本発明の一実施形態に係る画像処理装置について説明する。図１は、本発明の実施形態に係る画像処理装置の一例を示す図である。

図１に示す画像処理装置１において、ページメモリ１１には入力画像がページ単位で記憶され、ページメモリ１１に記憶された入力画像をセグメント読み出し部１２が読み出す。

セグメント読み出し部１２は、ページメモリ１１に記憶された入力画像を、主走査方向及び副走査方向へ所定画素分づつ区切った２次元の画素ブロック単位で、セグメントデータ（図５参照）を読み出してセグメントメモリ１３に出力する処理を画素ブロック数分繰り返す。尚、このセグメント読み出し部１２による処理は、図５に示すセグメント読み出し部１２０による処理と同様であり、その詳細は、特許文献１に示されている。

また、セグメント読み出し部１２は、画素オーバーラップ機能を備えている。この画素オーバーラップ機能も、図５に示すセグメント読み出し部１２０が有する画素オーバーラップ機能と同様であり、その詳細は、特許文献１に示されている。

セグメントメモリ１３（記憶手段）は、例えば、ＳＲＡＭ、ＤＲＡＭ等、種々のメモリで構成することができ、Ｒ／Ｗ信号（書き込み／読み出し信号）の入力により、入力画像を記憶して画像処理部２０に出力するよう構成されてなる。セグメントメモリ１３は、後述するアドレス信号の出力による分配処理により、第１のメモリブロック１４（第１の記憶手段）と第２のメモリブロック１５（第２の記憶手段）とに分配されている。尚、本実施形態では、第１のメモリブロック１４と第２のメモリブロック１５とを分配処理により構成しているが、このような例には限られず、それぞれ、セグメントメモリにより独立して設けてもよい。

第１のメモリブロック１４と第２のメモリブロック１５の構成は、図５に示すメモリブロック１３０と同様である。

第１のメモリブロック１４は、セグメント読み出し部１２により読み出され第１のフィルタ部１６にダイレクトに出力されるセグメントデータに対して１つ前のセグメントデータと２つ前のセグメントデータとが記憶されるよう構成されてなり、第２のメモリブロック１５は、主走査変倍部１８で変倍されダイレクトに第２のフィルタ部１９に出力されるセグメントデータに対して１つ前のセグメントデータと２つ前のセグメントデータとが記憶されるよう構成されてなる。

尚、図１において、第１のメモリブロック１４及び第２のメモリブロック１５では、前記１つ前のセグメントデータ及び前記２つ前のセグメントデータを記憶する２つのメモリブロックを設けている。このような２つのメモリブロックは、後述するように、アドレス信号をそれぞれのメモリブロック１４，１５に出力することにより、セグメントデータの書き込みアドレス及び読み出しアドレスを特定することで実現できる。尚、このように、第１のメモリブロック１４及び第２のメモリブロック１５において、アドレス信号をそれぞれのメモリブロック１４，１５に出力することにより２つのメモリブロックを設けることには限られず、それぞれのメモリブロック１４，１５において、物理的に２つのセグメントメモリを設けてもよい。

画像処理部２０は、セグメントデータのフィルタ処理及び変倍処理を行う。画像処理部２０は、第１のフィルタ部１６と主走査変倍部１８と第２のフィルタ部１９とを備えている。

第１のフィルタ部１６（第１の画像処理手段）は、セグメント読み出し部１２から出力されたセグメントデータ、及び、第１のメモリブロック１４に記憶されたセグメントデータを３×３画素からなる画素ブロックに区分し、区分した画素ブロックについてフィルタ処理を行う。

主走査変倍部１８（変倍手段）は、第１のフィルタ部１６によりフィルタ処理されたセグメントデータのサイズを、主走査方向の画素数を増加させることにより大きくし（拡大処理）、主走査方向の画素数を減少させることにより小さくする（縮小処理）。そして、サイズの拡大又は縮小を施したセグメントデータを第２のメモリブロック１５に出力する。尚、主走査変倍部１８による拡大或いは縮小処理は、（必要により補間演算を伴う）公知の手法により実現できる。

第２のフィルタ部１９（第２の画像処理手段）は、主走査変倍部１８から出力されたセグメントデータ及びセグメントメモリ１３に記憶されたセグメントデータを３×３画素からなる画素ブロックに区分し、区分した画素ブロックについてフィルタ処理を行う。

ライン復元部１７は、図５に示すライン復元部１７０と同様であり、画像処理部２０によりフィルタ処理されたセグメントデータを主走査方向に所定ブロック分受け付けた際には、これらのセグメントデータから１ラインを復元する。

セグメントメモリサイズ決定部２１（可変設定手段）は、主走査変倍部１８が、セグメントデータの拡大或いは縮小を行うかに応じて、第１のメモリブロック１４及び第２のメモリブロック１５の記憶容量を可変設定する。

そのため、セグメントメモリサイズ決定部２１は、アドレス信号出力部２２（アドレス信号出力手段）を備えており、後述するアドレス信号をセグメントメモリ１３に出力して、セグメントデータの書き込みアドレス及び読み出しアドレスを特定することにより、セグメントメモリ１３の記憶領域を第１のメモリブロック１４と第２のメモリブロック１５とに分配して、第１のメモリブロック１４及び第２のメモリブロック１５がセグメントメモリ１３内で占めるそれぞれの記憶容量を設定する。

以下に、セグメントメモリ１３の記憶領域の第１のメモリブロック１４及び第２のメモリブロック１５への分配処理と、第１のメモリブロック１４及び第２のメモリブロック１５の記憶容量の設定処理とを、詳述する。

図２は、セグメントメモリ１３のメモリマップの一例を示す図である。尚、図中、括弧内に示す数字は、セグメントメモリ１３の記憶領域に割り当てられた番地（アドレス）を示している。

図２において、セグメントメモリ１３は、０〜４０９５までの４０９６個からなる番地が割り当てられた４キロバイトの記憶領域を有しており、この記憶領域が２つの記憶容量に区分されることにより、第１のメモリブロック１４と第２のメモリブロック１５とに分配される。

セグメントメモリ１３において、通常時（拡大又は縮小処理を行わず等倍処理を行う時）には、０〜２０４７までの２０４８個からなる番地が第１のメモリブロック１４の記憶容量とされ、２０４８〜４０９５までの２０４８個からなる番地が第２のメモリブロック１５の記憶容量とされる。その結果、第１のメモリブロック１４及び第２のメモリブロック１５の記憶容量が２キロバイトと設定される。

また、セグメントメモリ１３において、拡大処理を行う時には、０〜１０２３までの１０２４個からなる番地が第１のメモリブロック１４の記憶容量とされ、１０２４〜４０９５までの３０７２個からなる番地が第２のメモリブロック１５の記憶容量とされる。その結果、第１のメモリブロック１４の記憶容量が１キロバイトとなり、通常時に比べて小さくなる。一方、第２のメモリブロック１５の記憶容量が３キロバイトとなり、通常時に比べて大きくなる。

そのため、第１のメモリブロック１４の記憶領域から拡大されて第２のメモリブロック１５に出力されるセグメントデータが、第２のメモリブロック１５の記憶領域に収まるように、第１のメモリブロック１４の記憶領域に記憶させるデータ量を小さくする必要がないため、第１のメモリブロック１４の記憶領域に空きが生じず、第１のメモリブロック１４を有効に活用できる。

また、第１のメモリブロック１４の記憶領域から拡大されて第２のメモリブロック１５に出力される入力画像が、第２のメモリブロック１５の記憶領域に収まるように、増設等により第２のメモリブロック１５の記憶領域の容量を大きくする必要がないため、画像処理装置１の製造コストを削減できる。

更に、第２のメモリブロック１５の記憶領域の容量がオーバーしないように、第１のメモリブロック１４に記憶させるセグメントデータを第２のメモリブロック１５の容量をオーバーしない程度に、セグメントデータの主走査方向のサイズを小さくする必要がないため、入力画像をより多くの画素ブロックに区分する必要がなく、入力画像の読み出し回数が増加せず、処理負担が生じることがない。

また、セグメントメモリ１３において、縮小処理を行う時には、０〜３０７１までの３０７２個からなる番地が第１のメモリブロック１４の記憶容量とされ、３０７２〜４０９５までの１０２４個からなる番地が第２のメモリブロック１５の記憶容量とされる。その結果、第１のメモリブロック１４の記憶容量が３キロバイトとなり、通常時に比べて大きくなる。一方、第２のメモリブロック１５の記憶容量が１キロバイトとなり、通常時に比べて小さくなる。

そのため、第１のメモリブロック１４の記憶領域から縮小されて出力される入力画像を第２のメモリブロック１５に記憶した際には、第２のメモリブロック１５の記憶領域に空きが生じず、第２のメモリブロック１５の記憶領域を有効に活用できる。

このような分配処理と記憶容量の設定処理とを行うため、セグメントメモリサイズ決定部２１は、アドレス信号出力部２２を備えており、少なくとも、０〜４０９５番地のいずれかの番地を特定できるように、１１ビットからなるアドレス信号を出力して、セグメントメモリ１３におけるセグメントデータの書き込みアドレス及び読み込みアドレスを特定するよう構成されてなる。尚、アドレス信号の構成は公知技術であるので、説明を省略する。

アドレス信号出力部２２は、以下の処理を行うことにより、セグメントメモリ１３を第１のメモリブロック１４及び第２のメモリブロック１５に分配している。

［通常時］
アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、０〜２０４７の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

また、アドレス信号出力部２２は、主走査変倍部１８を通じたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、２０４８〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

このように、アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータの書き込み及び当該セグメントデータの読み出しを、０〜２０４７の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行い、主走査変倍部１８を通じたセグメントデータの書き込み及び当該セグメントデータの読み出しを、２０４８〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行うので、セグメントメモリ１３のうち、０〜２０４７番地を２キロバイトの記憶容量とした第１のメモリブロック１４と、２０４８〜４０９５番地を２キロバイトの記憶容量とした第２のメモリブロック１５とに分配できる。

［拡大時］
アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、０〜１０２３の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

また、アドレス信号出力部２２は、主走査変倍部１８を通じたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、１０２４〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

このように、アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータの書き込み及び当該セグメントデータの読み出しを、０〜１０２３の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行い、主走査変倍部１８を通じたセグメントデータの書き込み及び当該セグメントデータの読み出しを、１０２４〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行うので、セグメントメモリ１３のうち、０〜１０２３番地を１キロバイトの記憶容量とした第１のメモリブロック１４と、１０２４〜４０９５番地を３キロバイトの記憶容量とした第２のメモリブロック１５とに分配できる。

［縮小時］
アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、０〜３０７１の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

また、アドレス信号出力部２２は、主走査変倍部１８を通じたセグメントデータをセグメントメモリ１３へ記憶する際には、セグメントメモリ１３へ、３０７２〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力して、特定した番地へセグメントデータを書き込む。一方、セグメントメモリ１３に書き込まれた当該セグメントデータを、同番地を特定するアドレス信号を出力して読み出す。

このように、アドレス信号出力部２２は、セグメント読み出し部１２によって読み出されたセグメントデータの書き込み及び当該セグメントデータの読み出しを、０〜３０７１の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行い、主走査変倍部１８を通じたセグメントデータの書き込み及び当該セグメントデータの読み出しを、３０７２〜４０９５の番地のうちいずれかの番地を特定するアドレス信号を出力することにより行うので、セグメントメモリ１３のうち、０〜３０７１番地を３キロバイトの記憶容量とした第１のメモリブロック１４と、３０７２〜４０９５番地を１キロバイトの記憶容量とした第２のメモリブロック１５とに分配できる。

このような分配処理及び記憶容量の設定処理は、以下の計算式に基づいて行われる。図３は、分配処理及び記憶容量の設定処理に用いる計算式の一例を示す図であり、図４は、オーバーラップ画素について説明するための図である。

図３には、以下の計算式が図示されている。
（式）
Ｘ１＝（Ｍ−α×Ｐ）／（１＋Ｐ）
Ｘ２＝（Ｍ＋α）×Ｐ／（１＋Ｐ）
但し、Ｘ１は第１のメモリブロック１４の記憶容量の容量、Ｘ２は第２のメモリブロック１５の記憶容量の容量、Ｍは第１のメモリブロック１４の記憶容量の容量と第２のメモリブロック１５の記憶容量の容量との合計（セグメントメモリ１３の記憶容量）、αは第１のフィルタ部１６が受け付けたセグメントデータにおけるオーバーラップ画素の数、Ｐは主走査変倍部１８の変倍率（拡大率又は縮小率）、をそれぞれ示す。

尚、このような計算式は、Ｘ１＋Ｘ２＝Ｍ・・・（式１）と、（Ｘ１＋α）×Ｐ＝Ｘ２・・・（式２）とからなる連立方程式より導かれるものである。ここに、式１はセグメントメモリ１３に予め設定された記憶容量を示しており、式２は変倍率Ｐによる第２のメモリブロック１５の記憶容量の変化を示している。

オーバーラップ画素は、図４に示すように、画素ブロック（ここでは画素ブロック（１））においてフィルタ処理を行うべき注目画素（図中、黒丸で示す）の周辺画素であって、主走査方向又は副走査方向に隣接する画素ブロック（ここでは画素ブロック（２））内に存在する画素２３を意味しており、このようなオーバーラップ画素２３は、セグメント読み出し部１２により画素ブロックに付随して読み出される。

このように、セグメント読み出し部１２が、画素ブロックに付随してオーバーラップ画素２３を読み出すので、第１のフィルタ部１６及び第２のフィルタ部１７が、画素ブロックのつなぎ目部分も適切にフィルタ処理することができる。

セグメントメモリサイズ決定部２１は、このような計算式に基づいて、先述したような分配処理及び記憶容量の設定処理を行い、算出できた第１のメモリブロック１４及び第２のメモリブロック１５の記憶容量を満たすように、通常時、拡大時、縮小時のいずれかに応じて特定する番地が異なるアドレス信号を生成して、アドレス信号出力部２２より出力させる。

そのため、入力画像におけるオーバーラップ画素数αと変倍率Ｐとに応じて、適切に、セグメントメモリ１３を、第１のメモリブロック１４と第２のメモリブロック１５とに区分したメモリマップを構成できる。

尚、このような計算式は、第１のメモリブロック１４と第２のメモリブロック１５とが独立して設けられている場合にも適用することができ、このような場合には、セグメントメモリサイズ決定部２１が、前記計算式に基づいて算出できた第１のメモリブロック１４及び第２のメモリブロック１５の記憶容量を満たすようなアドレス信号を生成して、生成したアドレス信号を、アドレス信号出力部２２より第１のメモリブロック１４及び第２のメモリブロック１５に対して出力させる。

本発明の実施形態に係る画像処理装置の一例を示す図である。 セグメントメモリのメモリマップの一例を示す図である。 分配処理及び記憶容量の設定処理に用いる計算式の一例を示す図である。 オーバーラップ画素について説明するための図である。 従来の画像処理装置を示す図である。

符号の説明

１ 画像処理装置
１１ ページメモリ
１３ セグメントメモリ
１４ 第１のメモリブロック
１５ 第２のメモリブロック
１６ 第１のフィルタ部
１８ 主走査変倍部
１９ 第２のフィルタ部
２１ セグメントメモリサイズ決定部
２２ アドレス信号出力部
２３ オーバーラップ画素

Claims (6)

1. 入力画像をページ単位で記憶するページメモリに記憶された入力画像を主走査方向及び副走査方向へ所定画素分づつ区切った２次元の画素ブロックに区分し、前記画素ブロック毎に、前記入力画像を読み出し、読み出した前記入力画像をフィルタ処理する画像処理装置において、
   読み出した前記入力画像を記憶する第１の記憶手段と、
   前記第１の記憶手段に記憶された前記入力画像を受け付けてフィルタ処理を行う第１の画像処理手段と、
   前記第１の画像処理手段によりフィルタ処理された前記入力画像の変倍を行う変倍手段と、
   前記変倍手段により変倍された前記入力画像を記憶する第２の記憶手段と、
   前記第２の記憶手段に記憶された前記入力画像を受け付けてフィルタ処理を行う第２の画像処理手段と、
   前記変倍手段により前記入力画像の拡大或いは縮小を行うかに応じて、前記第１の記憶手段及び前記第２の記憶手段の記憶容量を可変設定する可変設定手段と、
   を備えることを特徴とする画像処理装置。
2. 前記可変設定手段は、
   予め設定された記憶容量を有する記憶手段の記憶領域を、前記第１の記憶手段及び前記第２の記憶手段に分配することにより、前記可変設定を行うことを特徴とする請求項１に記載の画像処理装置。
3. 前記可変設定手段は、
   前記第１及び第２の記憶手段にそれぞれ対応するアドレス信号を生成して、前記記憶手段へ出力するアドレス信号出力手段を備えており、
   前記アドレス信号出力手段から出力される前記アドレス信号により、前記記憶手段における前記入力画像の書き込みアドレス及び読み出しアドレスを特定することにより、前記第１の記憶手段及び前記第２の記憶手段の記憶容量を設定することを特徴とする請求項２に記載の画像処理装置。
4. 前記可変設定手段は、前記入力画像の拡大を行う際には、前記第１の記憶手段の前記記憶容量を小さくする一方、前記第２の記憶手段の前記記憶容量を大きくすることを特徴とする請求項１〜請求項３のいずれかに記載の画像処理装置。
5. 前記可変設定手段は、前記入力画像の縮小を行う際には、前記第１の記憶手段の前記記憶容量を大きくする一方、前記第２の記憶手段の前記記憶容量を小さくすることを特徴とする請求項１〜請求項４のいずれかに記載の画像処理装置。
6. 前記ページメモリに記憶された入力画像を、前記画素ブロック毎に、前記画素ブロックに主走査方向又は副走査方向に隣接するオーバーラップ画素を含んで読み出す構成とされており、
   前記可変設定手段は、前記第１の記憶手段及び前記第２の記憶手段の前記記憶容量を、以下の計算式により算出することを特徴とする請求項１〜請求項５のいずれかに記載の画像処理装置。
   （式）
   Ｘ１＝（Ｍ−α×Ｐ）／（１＋Ｐ）
   Ｘ２＝（Ｍ＋α）×Ｐ／（１＋Ｐ）
   但し、Ｘ１は前記第１の記憶手段の前記記憶容量の容量、Ｘ２は前記第２の記憶手段の前記記憶容量の容量、Ｍは前記第１の記憶手段の前記記憶容量の容量と前記第２の記憶手段の前記記憶容量の容量との合計、αは前記第１の画像処理手段が受け付けた前記入力画像における前記オーバーラップ画素の数、Ｐは前記変倍手段の変倍率、をそれぞれ示す。

Images