JP2010082371A - 超音波受信ビーム成形装置 - Google Patents

Abstract

【課題】小規模な遅延調整回路と少量の遅延調整メモリ容量でビーム成形可能な超音波受信ビーム成形装置を提供する。
【解決手段】複数チャンネルの超音波受信素子によって受信される超音波信号の位相ずれを調整して加算する超音波受信ビーム成形装置であって、前記複数チャンネルを所定数（３以上の整数）のチャンネルを１グループとする複数のグループに分けて、各グループ内の信号を整相加算する複数の第１整相加算手段と、前記第１整相加算手段の出力信号を整相加算する後段整相加算手段と、を備える。後段整相加算手段は、１段又は複数段の整相加算手段のいずれにより構成してもよい。
【選択図】図３

Description

本発明は超音波受信データに基づいて医用画像を形成する技術に関する。

従来より、超音波診断装置では、被検体、特に生体内に超音波を送波し、反射して戻ってきたエコーを、電子走査という手法を用いて高精度に受信する方法が採用されている。

超音波診断装置では、複数の微小振動素子を１次元または２次元に配列したプローブにより、超音波ビームの送受信を行う。送信時には、遅延回路によって各微小振動素子に対する電圧印加のタイミングを変化させることで、超音波ビームの走査方向が変更可能となっている。各遅延回路の遅延時間を逐次変えることで、超音波ビームの走査が行われる。

一方、超音波ビームの受信時には、目標点から反射する反射波を受信することとなるが、目標点から各微小振動素子への距離は同一ではない。そのため、目標点から反射してきた超音波信号は各微小振動素子に異なる時間に到着する。そこで、一般的に超音波受信ビーム成形装置においては、複数チャンネルの微小振動素子によって受信される超音波信号の時間ずれ（位相ずれ）を整相加算処理により調整し、超音波ビーム成形している。整相加算処理では、微小振動子が受信した超音波アナログ信号をアンプにより増幅し、ＡＤコンバータにてアナログ―デジタル変換を行った後、超音波受信デジタル信号を記憶装置に保持する。そして、同一受信波面に由来する信号値を必要な全てのチャンネルにおいて同時に加算するものである。

また、超音波ビーム成形装置においては、１次元または２次元プローブの指向性改善のため、アポダイゼーション（apodization）と呼ばれる処理が行われる。これは、プロー
ブ中の各微小振動素子で受信したエコー信号を均等に加算するのではなく、プローブ中の微小振動素子アレイの端に位置するエコー信号を減衰させて加算する処理である。これにより、サイドローブと呼ばれる目的方向以外に由来する超音波信号の勢力を抑え、微小振動素子アレイの指向性を改善することができる。一般的には、各微小信号素子で受信した各エコー信号に対し、異なる重み付け係数を掛け、重み関数を掛けたのと同様の効果を得ようとしている。

デジタル信号の整相加算処理では、受信チャンネルごとに遅延時間調整のための遅延装置を用いている。遅延装置としては、主にＦＩＦＯ（先入れ先出し）メモリやＲＡＭ（Random Access Memory）などの記憶装置が用いられている。

また、近年の超音波診断装置では、少ない超音波送受信回数で多くの超音波受信信号を効率良く獲得し、フレームレートを向上させ、装置の診断能を高めようとしている。そこで、マルチビームを取得可能な超音波受信ビーム成形装置が必要となる。

マルチビームを取得可能な超音波受信ビーム成形装置においては、チャンネルごと、ビームごとに相異なる遅延量を適用するため、１つのビームを取得する場合に比べてシステムの構成が複雑化する。特に、顕著なのは遅延装置として用いられるメモリの容量増加である。従来の超音波受信ビーム成形装置における必要メモリ容量は、チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして１ビームの場合、１２８×８０００×１４×１＝１４３３６０００ｂと、およそ１４．４Ｍｂとなる。そして、チャンネル数が１２８、最大遅延量が８０００クロック、データが１４ビット、そして４ビーム取得可能な超音波受信ビーム成形装置においては、１２８×８０００×１４×４＝
５７３４４０００ｂと、およそ５７．３Ｍｂのメモリ容量が必要となる。

近年はＦＰＧＡ（Field Programmable Gate Array）チップに高速読み出し・書き込み
可能なメモリが搭載されているため、超音波受信ビーム成形装置をＦＰＧＡチップに実装することも多い。しかし、ＦＰＧＡチップに搭載されている高速メモリの容量にも限りがあるため、少ないメモリ容量で構成可能な超音波受信ビーム成形装置が求められている。また超音波受信ビーム成形装置で消費するメモリ容量が少なくなると、同じＦＰＧＡチップ内に実装する他の超音波受信信号処理回路でより多くのメモリを使用できるようになる。それがＦＰＧＡチップの使用効率を向上させ、装置の低コスト化につながるというメリットを生む。

下記特許文献１には、多段構造の遅延素子を備え、従来の超音波受信ビーム成形装置よりも少ないメモリ容量で複数の走査線またはビームを処理する受信ビーム成形装置に関する技術が開示されている。しかし、１チャンネルごとに遅延調整メモリを配置している先行件では、使用されない無駄なメモリ領域が多く存在する。最大走査角度方向からの超音波信号を受信している場合に、受信ビーム成形装置において最も多くの遅延調整メモリを必要となるが、この場合でも遅延量調整に対して有効には使用されていないメモリ領域が多く存在する。
特開２００２−３３６２４９号公報

超音波受信ビーム成形装置において、多チャンネルシステムでビーム成形したい場合、必要となるメモリ量が非常に大きくなり、設計コストの増大につながっていた。また、遅延調整メモリ量を減少させるため多段で遅延調整を行うと、遅延調整回路の構成が煩雑になっていた。

本発明は、上述の課題を鑑みてなされたものである。遅延量調整においてコントロールしなければならない遅延調整メモリの数を減少させ、少量の遅延調整メモリ容量と小規模な遅延調整回路でビーム成形処理が可能な超音波受信ビーム成形装置を提供することを目的としている。

本発明に係る超音波受信ビーム成形装置は、
複数チャンネルの超音波受信素子によって受信される超音波信号の位相ずれを調整して加算する超音波受信ビーム成形装置であって、
前記複数チャンネルを所定数（３以上の整数）のチャンネルを１グループとする複数のグループに分けて、各グループ内の信号を整相加算する複数の第１整相加算手段と、
前記第１整相加算手段の出力信号を整相加算する後段整相加算手段と、
を備えることを特徴とする。

以上説明したように、本発明によれば、小規模な遅延調整回路構成と少量の遅延調整メモリ容量で超音波受信ビーム成形装置を形成できる。

以下、本発明を実施するための形態について、図面を参照しながら詳しく説明する。

また、実施形態で述べる従来例とは、上述した１チャンネルごとに最大遅延量ステップ×データビット数×取得ビーム本数分の受信デジタルデータを記憶可能な容量を持つ遅延
調整メモリを配置した構成を指す。加えて、先行例とは、特許文献１（特開２００２−３３６２４９号公報）における超音波受信ビーム成形装置の構成を指す。

図１は、所定数のチャンネルを１グループとして独立して整相加算処理を行うための超音波受信ビーム成形装置ユニット６と、超音波信号をデジタル変換して超音波受信ビーム成形装置ユニット６に出力するＡＤ変換器１−１〜１−４を表したものである。図１の場合、４チャンネルを１グループとし、独立して整相加算処理を行う構成を示している。なお、１グループのチャンネル数は４チャンネルに限られるわけではなく、３以上の整数であればいくつでも良い。超音波受信ビーム成形装置ユニット６は、１グループ内のチャンネル数すなわち４チャンネル間の遅延時間を調整可能な容量を持つ遅延調整メモリ２−１〜２−４と、受信デジタル信号にアポダイゼーション用の重み付け係数を付する乗算器３−１〜３−４を有する。また、各チャンネルの乗算結果を加算し、４チャンネル分の整相加算出力を行うための加算器４−１，４−２，５を具備する。加算方式は、必ずしも図１の形態を取る必要はなく、最終的に４チャンネル分の整相加算出力が得られる構成でありさえすれば良い。よって、図２のような表記も可能である。この時の加算処理Σは、複数段の加算器やレジスタにて構成される回路を用いて行われることとなる。

遅延時間調整メモリ２は、ＦＩＦＯ（先入れ先出しメモリ）を用いて構成してもよく、またはシングルポートあるいはデュアルポートのＲＡＭ（ランダムアクセスメモリ）を用いて構成してもよい。

［第１の実施形態］
図３は、図１、図２に示すような超音波受信ビーム成形装置ユニットを用いた、本発明の第１の実施形態に係る超音波受信ビーム成形装置を示す図である。本実施形態に係る超音波受信ビーム成形装置は、複数チャンネルの超音波受信素子によって受信される超音波信号の位相ずれを調整して加算する。図３では、総受信チャンネル数が１２８の時に、４チャンネルを１グループとして第一超音波受信ビーム成形装置ユニットを形成している場合の例を示している。

この超音波受信ビーム成形装置は、１２８個のＡＤコンバータ群９、超音波受信ビーム成形装置のＡＤコンバータ以降の構成１０から構成される。超音波受信ビーム成形装置のＡＤコンバータ以降の構成１０は、第一超音波受信ビーム成形装置ユニット８−１〜８−３２を有する。加えて、３２個の超音波受信ビーム成形装置ユニット８−１〜８−３２のうちの４ユニット分の出力データを整相加算する第二超音波受信ビーム成形装置ユニット１１−１〜１１−８を持つ。さらに、第二超音波受信ビーム成形装置ユニット１１−１〜１１−８のうちの４ユニット分の出力データを整相加算する第三超音波受信ビーム成形装置ユニット１６−１，１６−２を持つ。さらに第三超音波受信ビーム成形装置ユニット１６−１，１６−２からの出力データを整相加算するのに必要な遅延調整メモリ１７−１，１７−２と加算器１８とを具備する。

なお、第一超音波受信ビーム成形装置ユニット８のそれぞれが第１整相加算手段に相当する。また、第一超音波受信ビーム成型装置ユニット８より後段の構成、すなわち第二、第三超音波受信ビーム成形装置１１，１６および遅延調整メモリ１７、加算器１８が後段整相加算手段に相当する。後段加算手段における、各超音波受信ビーム成形装置ユニットあるいは、遅延調整メモリと加算器は、それぞれ整相加算手段に相当し、複数の信号の整相加算処理を行うものである。本実施形態では、後段整相加算手段は整相加算手段が複数段配置された構成である。

第一超音波受信ビーム成形装置ユニット８−１〜８−３２中の遅延調整メモリ２−１〜２−４は、少なくとも、４チャンネル間の遅延時間差分のデジタル信号を記憶可能な容量
を有し、４チャンネルの信号間の位相ずれを調整可能である。また、第二超音波受信ビーム成形装置ユニット１１−１〜１１−８中の遅延調整メモリ１２−１〜１２−３２は、３２個の第一超音波受信ビーム成形装置ユニット８−１〜８−３２のうち４ユニット分、つまり１６チャンネル間の遅延時間を調整可能な容量を持つ。加えて、第三超音波受信ビーム成形装置ユニット１６−１，１６−２中の遅延調整メモリ１４−１〜１４−８は、８個の第二超音波受信ビーム成形装置ユニット１１−１〜１１−８のうち４ユニット分、つまり６４チャンネル間の遅延時間を調整可能な容量を持つ。最後に、遅延調整メモリ１７−１，１７−２は、６４チャンネル間の遅延時間を調整可能な容量を持つ。

このように、４信号処理経路分の遅延時間調整を行う構成を順次繰り返すことにより、先行例のように各加算段ごとに遅延調整メモリを配置する必要がなり、遅延調整メモリの個数を減らすことが可能となる。従って、個々の遅延調整メモリをコントロールするための周辺回路の数も少なくて済み、超音波受信ビーム成形装置を簡易な回路構成にて実現できる。

第１実施形態の動作について、具体的に述べる。

各チャンネルで受信された超音波受信シグナルデータはＡＤコンバータ群９に入力されサンプリングされる。ＡＤコンバータ群９からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。

ある目標点から各超音波受信素子までの距離は異なるため、目標点から反射される超音波受信シグナルが各超音波受信素子すなわち各超音波受信チャンネルに到達する時間には差違が生じる。そのため、超音波受信ビーム成形装置では、各超音波受信素子から受信した信号を遅延時間調整し、目標点から反射してきた超音波受信シグナルの検出を行う。図３に示す超音波受信ビーム成形装置中の各チャンネルに対しても、目標点から反射された超音波受信シグナルを得るため、遅延時間調整を行う。この時、第一超音波受信ビーム成形装置ユニット８−１〜８−３２は、所望の方向からのビームを得るため、各チャンネルに割り当てられた遅延量情報に従い、遅延調整メモリ２−１〜２−４に蓄えられた受信デジタル信号を乗算器３−１〜３−４に出力する。出力された受信デジタル信号は、アポダイゼーションのための重み付け係数を付され、加算手段７へ出力される。このような処理によって、それぞれの第一超音波受信ビーム成形装置ユニット８−１〜８−３２内では、ある目標点から反射してきた４チャンネル分の超音波受信シグナル情報が整相加算される。

しかし、各チャンネルに配置されている遅延調整メモリが４チャンネル間の遅延時間分の受信デジタルデータしか保持できないため、各々の第一超音波受信ビーム成形装置ユニット８−１〜８−３２内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に８個の第二超音波受信ビーム成形装置ユニット１１−１〜１１−８が配置される。各々の第二の超音波受信ビーム成形装置ユニット１１−１〜１１−８は、３２個の第一超音波受信ビーム成形装置ユニット８−１〜８−３２からの出力信号のうち、４個分の遅延時間調整を行う。そのため、１６チャンネル間の遅延時間差を調整可能な遅延調整メモリを４つ具備している。第一超音波受信ビーム成形装置ユニット８−１〜８−３２からある遅延時間差をもって順次出力される整相加算結果は、４信号を１グループとして第二の超音波受信ビーム成形装置ユニット１１−１〜１１−８に入力され、１グループごとに整相加算される。

また、第二超音波受信ビーム成形装置ユニット１１−１〜１１−８の各信号処理経路に配置されている遅延調整メモリも４信号経路間、つまり１６チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の第二超音波受信ビーム成形装置ユニット１１−１〜１１−８内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に２個の第三超音波受信ビーム成形装置ユニット１６−１，１６−２が配置される。各々の第三超音波受信ビーム成形装置ユニット１６−１，１６−２は、８個の第二超音波受信ビーム成形装置ユニット１１−１〜１１−８からの出力信号のうち、４個分の遅延時間調整を行う。そのため、６４チャンネル間の遅延時間差を調整可能な遅延調整メモリを４つ具備している。第二超音波受信ビーム成形装置ユニット１１−１〜１１−８からある遅延時間差をもって順次出力される整相加算結果は、４信号を１グループとして第三の超音波受信ビーム成形装置ユニット１６−１〜１６−２に入力され、１グループごとに整相加算される。

さらに遅延調整は必要となる。第三超音波受信ビーム成形装置ユニット１６−１，１６−２の各信号処理経路に配置されている遅延調整メモリは４信号経路間、つまり６４チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の第三超音波受信ビーム成形装置ユニット１６−１，１６−２内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に２個の遅延調整メモリ１７−１，１７−２が配置される。遅延調整メモリ１７−１，１７−２は、少なくとも６４チャンネルの遅延時間分の受信デジタルデータを保持できる容量を持っており、２つの第三超音波受信ビーム成形装置ユニット１６−１，１６−２からの整相加算出力の遅延時間差を調整することができる。遅延時間調整された２つの第三超音波受信ビーム成形装置ユニット１６−１，１６−２からの整相加算出力結果は加算器１８に入力され、この時点を以って１２８チャンネル分の位相ずれが全て調整され整相加算処理が完了することとなる。

このように、４信号処理経路分の遅延時間調整を行う構成を順次繰り返す構成を取ることで、各加算段ごとに遅延調整メモリを配置する必要がなくなる。これにより、超音波受信ビーム成形装置にて使用される遅延調整メモリの個数を減らせるだけでなく、遅延調整メモリの容量も大きく減らすことができる。例えば１２８チャンネルを持つ超音波受信ビーム成形装置において、最大遅延量が８０００ステップ、データが１４ビット、そして１ビーム取得の場合にチャンネル間の遅延時間差がすべて等しいと仮定する。この時、整相加算に必要なメモリ容量を算出してみる。加算初段では、８０００×４／１２８×１４ｂｉｔ×１２８個、次の加算段では８０００×１６／１２８×１４ｂｉｔ×３２個となる。さらに次の加算段では８０００×６４／１２８×１４ｂｉｔ×８個となり、最終加算段では、８０００×６４／１２８×１４ｂｉｔ×２個で、合計１．４６Ｍｂのメモリ容量となる。これは、従来例の超音波受信ビーム成形装置で使用される遅延調整メモリ容量の１０．２％程度である。

また、すでに述べたように、必要となる遅延調整メモリの数を減らせるので、必要となる遅延調整メモリのコントロール回路数が先行例よりも少なくなる。

第１実施形態としては、４チャンネルまたは４信号処理経路ごとに遅延時間調整を行う場合の動作を紹介した。しかし、いくつのチャンネルまたは信号処理経路を１グループとして遅延時間調整するべきかは、超音波診断装置の総チャンネル数や超音波受信ビーム成
形装置を実装するＦＰＧＡチップの使用可能リソース状況によって適宜決定されるべきである。また、第一、第二、第三、またはそれ以降の超音波受信ビーム成形装置ユニットごとに、グループ化するチャンネル数または信号処理経路数が異なっていてもよい。また、第一、第二、第三、またはそれ以降のそれぞれの超音波受信ビーム成形装置ユニットにおいて、ユニット間でグループ化するチャンネル数または信号処理経路数が異なっていてもよい。

次に複数本のビーム（マルチビーム）取得の際の動作について述べる。超音波診断装置のサンプリング周波数の複数倍の動作周波数にて超音波受信ビーム成形装置を動作させることにより、複数本のビームを取得できる。例えば超音波診断装置のサンプリング周波数４０ＭＨｚの場合、超音波受信ビーム成形装置を１６０ＭＨｚで動作させれば、一回の送受信で４本のビームを取得することができ、フレームレートの向上が可能となる。しかし、超音波ビーム成形装置の動作周波数にも上限があるため、［超音波ビーム成形装置の最大動作周波数／サンプリング周波数］の値が、一つの超音波受信ビーム成形装置から得られる最大のビーム本数となる。これより多くのビーム本数を取得したい場合、図１０に示すように、本超音波ビーム成形装置を複数個並列に実装するとよい。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置５３−１〜５３−ＮでＡＤコンバータ群５０を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成５３を複数並列に配置するようにしてもよい。第１実施形態の場合、図１０におけるＡＤコンバータ群５０には、図１のＡＤコンバータ群９が相当し、図１０における超音波受信ビーム成形装置５３には、図１におけるＡＤコンバータ以降の構成１０が相当することとなる。

本発明の第１の実施形態によれば、超音波受信ビーム成形装置における遅延調整メモリの容量が少ないため、ＦＰＧＡチップ内に並列で実装できる超音波受信ビーム成形装置の数も増加させることができる。よって、従来例と比較した場合、同じメモリ容量を用いてより多くのビームを取得することが可能となる。従来例の場合においても、一つの超音波受信ビーム成形装置から取得できるビーム本数は、［超音波ビーム成形装置の最大動作周波数／サンプリング周波数］の値が上限となる。よって、遅延調整メモリとして使用可能なメモリ容量が限られている場合、超音波受信ビーム成形装置一つあたりの遅延調整メモリ容量が少ない方が、並列に配置できる超音波受信ビーム成形装置数を多くできる。結果、取得可能ビーム本数も増えることとなる。

また、遅延調整を一つの加算段ごとに行うのではなく、複数加算段ごとに繰り返す構成とすることで、遅延調整に要する遅延調整メモリ個数を減らすことができ、結果として、遅延調整メモリをコントロールする回路の数も低減させることができる。よって、本発明の第１の実施形態によれば、小規模な遅延調整回路構成と少量の遅延調整メモリ容量で超音波受信ビーム成形装置を形成できる。

［第２の実施形態］
図４は、図１、図２に示すような超音波受信ビーム成形装置ユニットを用いた、本発明の第２の実施形態に係る超音波受信ビーム成形装置を示す図である。図４では、総受信チャンネル数が１２８の時に、１６チャンネルを１グループとして第一超音波受信ビーム成形装置ユニットを形成している場合の例を示している。

この超音波受信ビーム成形装置は、１２８個のＡＤコンバータ群２１、超音波受信ビーム成形装置のＡＤコンバータ以降の構成２２から構成される。超音波受信ビーム成形装置のＡＤコンバータ以降の構成２２は、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８と整相加算回路２９を有する。整相加算回路２９は、８個の第一超音波受信ビーム成形装置ユニット２３−１〜２３−８の出力信号の各々に対応し、これらの出力信号を
整相加算する遅延調整メモリ２７−１〜２７−８と、位相ずれが調整された出力信号を加算する加算手段２８を具備する。

なお、第一超音波受信ビーム成形装置ユニット２３のそれぞれが第１整相加算手段に相当する。また、整相加算回路２９は後段整相加算手段に相当する。本実施形態では、後段整相加算手段は、１段の整相加算手段によって構成されている。

第一超音波受信ビーム成形装置ユニット２３−１〜２３−８中の遅延調整メモリ２４−１〜２４−１２８は、１６チャンネル間の遅延時間を調整可能な容量を持つ。また、遅延調整メモリ２７−１〜２７−８は、１２８チャンネル間の遅延時間を調整可能な容量を持つ。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８の後段に、１２８チャンネル間の遅延時間を調整可能な容量を持つ遅延調整メモリ２７−１〜２７−８を配置することにより、２段の遅延調整メモリで整相加算が終了する。よって、先行例のように各加算段ごとに遅延調整メモリを配置する必要がなくなり、遅延調整メモリの個数を減らすことが可能となる。従って、個々の遅延調整メモリをコントロールするための周辺回路の数も少なくて済み、超音波受信ビーム成形装置を簡易な回路構成にて実現できる。

また、１２８チャンネル、すなわち全チャンネル間における遅延時間差分の受信データを記憶可能な容量を持つ遅延調整メモリを配置する場所が第一超音波受信ビーム成形装置ユニット２３−１〜２３−８の後段である。よって、１２８チャンネルすべてに全チャンネル間の遅延時間差分の受信データを記憶可能な容量を持つ遅延調整メモリを配置する必要がなくなる。結果的に、従来例に比べ、超音波受信ビーム成形装置全体で必要とする遅延調整メモリ容量を低減することができる。

第２実施形態の動作について、具体的に述べる。

各チャンネルで受信された超音波受信シグナルデータはＡＤコンバータ群２１に入力されサンプリングされる。ＡＤコンバータ群２１からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。

ある目標点から各超音波受信素子までの距離は異なるため、目標点から反射される超音波受信シグナルが各超音波受信素子すなわち各超音波受信チャンネルに到達する時間には差違が生じる。そのため、超音波受信ビーム成形装置では、各超音波受信素子から受信した信号を遅延時間調整し、目標点から反射してきた超音波受信シグナルの検出を行う。図４に示す超音波受信ビーム成形装置中の各チャンネルに対しても、目標点から反射された超音波受信シグナルを得るため、遅延時間調整を行う。この時、第一超音波受信ビーム成形装置ユニット２３−１〜８は、所望の方向からのビームを得るため、各チャンネルに割り当てられた遅延量情報に従い、遅延調整メモリ２４−１〜１２８に蓄えられた受信デジタルデータを乗算器２５−１〜１２８に出力する。出力された受信デジタル信号は、アポダイゼーションのための重み付け係数を付され、加算手段２６−１〜２６−８へ出力される。このような処理によって、それぞれの第一超音波受信ビーム成形装置ユニット２３−１〜２３−８内では、ある目標点から反射してきた１６チャンネル分の超音波受信シグナル情報が整相加算される。

しかし、各チャンネルに配置されている遅延調整メモリが１６チャンネル間の遅延時間分の受信デジタルデータしか保持できないため、各々の第一超音波受信ビーム成形装置ユニット２３−１〜２３−８内で整相加算が終了するタイミングには時間差が生ずる。その
ため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に８個の遅延調整メモリ２７−１〜２７−８が配置される。第一超音波受信ビーム成形装置ユニット２３−１〜２３−８からある遅延時間差をもって順次出力される整相加算結果は、それぞれ、遅延調整メモリ２７−１〜２７−８に入力され遅延時間調整される。遅延時間調整された８つの遅延調整メモリ２７−１〜２７−８からの出力は加算手段２８に入力され、この時点を以って１２８チャンネル分の整相加算処理が完了することとなる。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８の後段に全チャンネル分の遅延時間を調整可能な遅延調整メモリを配置する構成をとることで、従来例に比べ使用される遅延調整メモリの容量を減らすことができる。

例えば１２８チャンネルを持つ超音波受信ビーム成形装置において、最大遅延量が８０００ステップ、データが１４ビット、そして１ビーム取得の場合にチャンネル間の遅延時間差がすべて等しいと仮定する。この時、ビーム成形装置初段で１６信号処理経路分の遅延時間調整を行う場合に必要なメモリ容量を算出してみる。加算初段では、８０００×１６／１２８×１４ｂｉｔ×１２８個、最終加算段では、８０００×１４ｂｉｔ×８個で、合計２．６９Ｍｂのメモリ容量となる。これは、従来例の超音波受信ビーム成形装置で使用される遅延調整メモリ容量の１８．８％程度である。

第２実施形態としては、１６チャンネルごとに遅延時間調整を行う場合の動作を紹介した。しかし、いくつのチャンネルまたは信号処理経路を１グループとして遅延時間調整するべきかは、超音波診断装置の総チャンネル数や超音波受信ビーム成形装置を実装するＦＰＧＡチップの使用可能リソース状況によって適宜決定されるべきである。また、第一超音波受信ビーム成形装置ユニットごとに、グループ化するチャンネル数または信号処理経路数が異なっていてもよい。

次に複数本のビーム（マルチビーム）を取得したい場合、図１０に示すように、本超音波ビーム成形装置を複数個並列に実装するとよい。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置５３−１〜５３−ＮでＡＤコンバータ群５０を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成５３を複数並列に配置するようにしてもよい。第２実施形態の場合、図１０におけるＡＤコンバータ群５０には、図４のＡＤコンバータ群２１が相当し、図１０における超音波受信ビーム成形装置５３には、図４におけるＡＤコンバータ以降の構成２２が相当することとなる。

このように、本発明の第２の実施形態によれば、小規模な遅延調整回路構成と少量の遅延調整メモリ容量で超音波受信ビーム成形装置を形成できる。

［第３の実施形態］
図５は、図１、図２に示すような超音波受信ビーム成形装置ユニットを用いた、本発明の第３の実施形態に係る超音波受信ビーム成形装置を示す図である。図５では、総受信チャンネル数が１２８の時に、１６チャンネルを１グループとして第一超音波受信ビーム成形装置ユニットを形成している場合の例を示している。

この超音波受信ビーム成形装置は、１２８個のＡＤコンバータ群３０、超音波受信ビーム成形装置のＡＤコンバータ以降の構成３１から構成される。超音波受信ビーム成形装置のＡＤコンバータ以降の構成３１は、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８を有する。加えて、８個の超音波受信ビーム成形装置ユニット２３−１〜２３−
８の出力データは遅延調整する第二遅延調整メモリ３２−１〜３２−８へ入力される。さらに、第二遅延調整メモリ３２−１〜３２−８の出力は加算器３３−１〜３３−４へ入力される。加算器３３−１〜３３−４の出力は、加算器３３−１〜３３−４の出力間の遅延調整を行うための第三遅延調整メモリ３４−１〜３４−４へ入力される。第三遅延調整メモリ３４−１〜３４−４の出力は加算器３５−１〜３５−２へ入力される。加算器３５−１〜３５−２の出力は第四遅延調整メモリ３６−１〜３６−２へ入力される。第四遅延調整メモリ３６−１〜３６−２の出力は加算器３７へ入力され、最終的な整相加算結果が出力される。

なお、第一超音波受信ビーム成形装置ユニット２３のそれぞれが第１整相加算手段に相当する。また、第一超音波受信ビーム成形装置ユニット２３より後段の構成、すなわち第二〜第四遅延調整メモリ３２，３４，３６および加算器３３，３５，３７が、後段整相加算手段に相当する。また、各加算器とその加算器に信号を出力する２つの遅延調整メモリ（例えば、加算器３３−１と遅延調整メモリ３２−１，２）のそれぞれが整相加算手段に相当する。つまり、本実施形態では、後段整相加算手段は整相加算手段が複数配置された構成である。

第一超音波受信ビーム成形装置ユニット２３−１〜２３−８中の遅延調整メモリ２４−１〜２４−１２８は、１６チャンネル間の遅延時間を調整可能な容量を持つ。また、第二遅延調整メモリ３２−１〜３２−８は、２つの第一超音波受信ビーム成形装置ユニット間つまり１６チャンネル間の遅延時間を調整可能な容量を持つ。加えて、第三遅延調整メモリ３４−１〜３４−４は、２つの遅延調整メモリ３２−１〜３２−８の出力間つまり３２チャンネル間の遅延時間を調整可能な容量を持つ。最後に、第四遅延調整メモリ３６−１〜３６−２は、６４チャンネル間の遅延時間を調整可能な容量を持つ。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８以下、各加算段にて遅延時間調整を行う構成により、従来例よりも少ない遅延調整メモリ容量で超音波受信ビーム成形装置を実現できる。

第３実施形態の動作について、具体的に述べる。

各チャンネルで受信された超音波受信シグナルデータはＡＤコンバータ群３０に入力されサンプリングされる。ＡＤコンバータ群３０からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。

ある目標点から各超音波受信素子までの距離は異なるため、目標点から反射される超音波受信シグナルが各超音波受信素子すなわち各超音波受信チャンネルに到達する時間には差違が生じる。そのため、超音波受信ビーム成形装置では、各超音波受信素子から受信した信号を遅延時間調整し、目標点から反射してきた超音波受信シグナルの検出を行う。図５に示す超音波受信ビーム成形装置中の各チャンネルに対しても、目標点から反射された超音波受信シグナルを得るため、遅延時間調整を行う。この時、第一超音波受信ビーム成形装置ユニット２３−１〜８は、所望の方向からのビームを得るため、各チャンネルに割り当てられた遅延量情報に従い、遅延調整メモリ２４−１〜１２８に蓄えられた受信デジタルデータを乗算器２５−１〜１２８に出力する。出力された受信デジタル信号は、アポダイゼーションのための重み付け係数を付され、加算手段３３−１〜３３−４へ出力される。このような処理によって、それぞれの第一超音波受信ビーム成形装置ユニット２３−１〜２３−８内では、ある目標点から反射してきた１６チャンネル分の超音波受信シグナル情報が整相加算される。

しかし、各チャンネルに配置されている遅延調整メモリが１６チャンネル間の遅延時間
分の受信デジタルデータしか保持できないため、各々の第一超音波受信ビーム成形装置ユニット２３−１〜２３−８内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に８個の第二遅延調整メモリ３２−１〜３２−８が配置される。各々の第二遅延調整メモリ３２−１〜３２−８は、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８間の遅延時間調整を行う構成となっており、１６チャンネル間の遅延時間差を調整可能な容量を有している。第一超音波受信ビーム成形装置ユニット２３−１〜２３−８からある遅延時間差をもって順次出力される整相加算結果は、第二遅延調整メモリ３２−１〜３２−８に入力され、整相加算処理を施される。

また、第二遅延調整メモリ３２−１〜３２−８は１６チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の加算器３３−１〜３３−４で有効な整相加算結果が出力されるタイミングには時間差が生ずる。そのため、整相加算結果出力タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に４個の第三遅延調整メモリ３４−１〜３４−４が配置される。各々の第三遅延調整メモリ３４−１〜３４−４は、第二遅延調整メモリ３２−１〜３２−８間の遅延時間調整を行う構成となっており、３２チャンネル間の遅延時間差を調整可能な容量を有している。第二遅延調整メモリ３２−１〜３２−８からある遅延時間差をもって順次出力される整相加算結果は、第三遅延調整メモリ３４−１〜３４−４に入力される。入力された受信デジタルデータは、遅延時間調整を行われた後、加算器３５−１〜３５−２へ入力され、加算処理を施される。

さらに遅延調整は必要となる。第三遅延調整メモリ３４−１〜３４−４は３２チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の第三遅延調整メモリ３４−１〜３４−４内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に２個の第四遅延調整メモリ３６−１〜３６−２が配置される。各々の第四遅延調整メモリ３６−１〜３６−２は、第三遅延調整メモリ３４−１〜３４−４間の遅延時間調整を行う構成となっており、６４チャンネル間の遅延時間差を調整可能な容量を有している。第三遅延調整メモリ３４−１〜３４−４からある遅延時間差をもって順次出力される整相加算結果は、第四遅延調整メモリ３６−１〜３６−２に入力される。入力された受信デジタルデータは、遅延時間調整を行われた後、加算器３７へ入力され、加算処理を施され、ここで全チャンネル分の整相加算処理が終了する。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８以下、各加算段にて遅延時間調整を行う構成により、従来例よりも少ない遅延調整メモリ容量で超音波受信ビーム成形装置を実現できる。例えば１２８チャンネルを持つ超音波受信ビーム成形装置において、最大遅延量が８０００ステップ、データが１４ビット、そして１ビーム取得の場合にチャンネル間の遅延時間差がすべて等しいと仮定する。この時、ビーム成形装置初段で１６信号処理経路分の遅延時間調整を行う場合に必要なメモリ容量を算出してみる。加算初段では、８０００×１６／１２８×１４ｂｉｔ×１２８個のメモリが必要となる。次の加算段では８０００×１６／１２８×１４ｂｉｔ×８個、さらに次の加算段で、８０００×３２／１２８×１４ｂｉｔ×４個のメモリが必要となる。最終加算段では、８０００×６４／１２８×１４ｂｉｔ×２個のメモリが必要となり、整相加算に必要なメモリ容量は、合計２.１３Ｍｂとなる。これは、従来例の超音波受信ビーム成形装置で使用
される遅延調整メモリ容量の１４．８％程度である。

第３実施形態としては、１６チャンネルごとに遅延時間調整を行う場合の動作を紹介した。しかし、いくつのチャンネルを１グループとして遅延時間調整するべきかは、超音波診断装置の総チャンネル数や超音波受信ビーム成形装置を実装するＦＰＧＡチップの使用可能リソース状況によって適宜決定されるべきである。また、第一超音波受信ビーム成形装置ユニットごとに、グループ化するチャンネル数が異なっていてもよい。

次に複数本のビーム（マルチビーム）を取得したい場合、図１０に示すように、本超音波ビーム成形装置を複数個並列に実装するとよい。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置５３−１〜５３−ＮでＡＤコンバータ群５０を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成５３を複数並列に配置するようにしてもよい。第３実施形態の場合、図１０におけるＡＤコンバータ群５０には、図５のＡＤコンバータ群３０が相当し、図１０における超音波受信ビーム成形装置５３には、図５におけるＡＤコンバータ以降の構成３１が相当することとなる。

このように、本発明の第３の実施形態によれば、小規模な遅延調整回路構成と少量の遅延調整メモリ容量で超音波受信ビーム成形装置を形成できる。

［第４の実施形態］
図６は、図１、図２に示すような超音波受信ビーム成形装置ユニットを用いた、本発明の第４の実施形態に係る超音波受信ビーム成形装置を示す図である。図６では、総受信チャンネル数が１２８の時に、１６チャンネルを１グループとして第一超音波受信ビーム成形装置ユニットを形成している場合の例を示している。

この超音波受信ビーム成形装置は、１２８個のＡＤコンバータ群３８、超音波受信ビーム成形装置のＡＤコンバータ以降の構成３９から構成される。超音波受信ビーム成形装置のＡＤコンバータ以降の構成３９は、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８を有する。加えて、８個の超音波受信ビーム成形装置ユニット２３−１〜２３−８の出力データは遅延調整する第二超音波受信ビーム成形装置ユニット４０−１〜４０−４へ入力される。

図６中の第二超音波受信ビーム成形装置ユニット４０−１〜４０−４は、図７に示す構造を有する。この回路は、２つの信号入力である入力Ａ６０と入力Ｂ６１の遅延時間を比較し、比較結果により、入力Ａ６０か入力Ｂ６１いずれかを遅延調整メモリ６３に接続するマルチプレクサ６２を有する。また、２つの入力信号である入力Ａ６０と入力Ｂ６１の遅延時間をコンパレータ（比較回路）を用いて比較し、比較結果により入力Ａ６０と遅延時間調整メモリ６３の出力のいずれかを出力Ａ６６に接続するマルチプレクサ６４を有する。さらに、２つの入力信号である入力Ａ６０と入力Ｂ６１の遅延時間の比較結果により入力Ｂ６１と遅延時間調整メモリ６３の出力のいずれかを出力Ｂ６７に接続するマルチプレクサ６５を有する。つまり、コンパレータとマルチプレクサ６２，６４，６５により、遅延が少ない信号を遅延調整メモリを介して出力し、遅延が多い信号を遅延調整メモリを介さずに出力するものであり、これらの構成が本発明の回路接続手段に相当する。遅延時間調整メモリ６３は、ＦＩＦＯ（先入れ先出しメモリ）を用いて構成してもよく、またはＲＡＭ（ランダムアクセスメモリ）を用いて構成してもよい。

さらに、第二超音波受信ビーム成形装置ユニット４０−１〜４０−４の出力は加算器４１−１〜４１−４へ入力される。加算器４１−１〜４１−４の出力は、加算器４１−１〜４１−４の出力間の遅延調整を行うための第三超音波受信ビーム成形装置ユニット５４−１〜５４−２へ入力される。第三超音波受信ビーム成形装置ユニット５４−１〜５４−２
の出力は加算器４２−１〜４２−２へ入力される。加算器４２−１〜４２−２の出力は第四超音波受信ビーム成形装置ユニット５５へ入力される。第四超音波受信ビーム成形装置ユニット５５の出力は加算器４３へ入力され、最終的な整相加算結果が出力される。

第二超音波受信ビーム成形装置ユニット４０−１〜４０−４、第三超音波受信ビーム成形装置ユニット５４−１〜５４−２、第四超音波受信ビーム成形装置ユニット５５は、いずれも図７に示す構造を有するが、遅延時間調整メモリ６３の容量が異なり得る。

なお、第一超音波受信ビーム成形装置ユニット２３のそれぞれが第１整相加算手段に相当する。また、第一超音波受信ビーム成形装置ユニット２３より後段の構成、すなわち第二〜第四超音波受信ビーム成形装置ユニット４０，４１，５４，４２，５５，４３が、後段整相加算手段に相当する。また、第二〜第四超音波受信ビーム成形装置ユニット４０，５４，５５のそれぞれは、２つの信号入力を受け付けて整相を行う整相手段に相当する。

第一超音波受信ビーム成形装置ユニット２３−１〜２３−８中の遅延調整メモリ２４−１〜２４−１２８は、少なくとも１６チャンネル間の遅延時間を調整可能な容量を持つ。また、第二超音波受信ビーム成形装置ユニット４０−１〜４０−４は、２つの第一超音波受信ビーム成形装置ユニット間つまり少なくとも１６チャンネル間の遅延時間を調整可能な容量を持つ。加えて、第三超音波受信ビーム成形装置ユニット５４−１〜５４−２は、２つの第二超音波受信ビーム成形装置ユニット４０−１〜４０−４の出力間つまり少なくとも３２チャンネル間の遅延時間を調整可能な容量を持つ。最後に、第四超音波受信ビーム成形装置ユニット５５は、少なくとも６４チャンネル間の遅延時間を調整可能な容量を持つ。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８以下、各加算段にて遅延時間調整を行う構成により、従来例よりも少ない遅延調整メモリ容量で超音波受信ビーム成形装置を実現できる。

第４実施形態の動作について、具体的に述べる。

各チャンネルで受信された超音波受信シグナルデータはＡＤコンバータ群３８に入力されサンプリングされる。ＡＤコンバータ群３８からのサンプルデータは、所望の方向からのビームを得るために遅延時間調整される必要がある。

ある目標点から各超音波受信素子までの距離は異なるため、目標点から反射される超音波受信シグナルが各超音波受信素子すなわち各超音波受信チャンネルに到達する時間には差違が生じる。そのため、超音波受信ビーム成形装置では、各超音波受信素子から受信した信号を遅延時間調整し、目標点から反射してきた超音波受信シグナルの検出を行う。図６に示す超音波受信ビーム成形装置中の各チャンネルに対しても、目標点から反射された超音波受信シグナルを得るため、遅延時間調整を行う。この時、第一超音波受信ビーム成形装置ユニット２３−１〜８は、所望の方向からのビームを得るため、各チャンネルに割り当てられた遅延量情報に従い、遅延調整メモリ２４−１〜１２８に蓄えられた受信デジタルデータを乗算器２５−１〜１２８に出力する。出力された受信デジタル信号は、アポダイゼーションのための重み付け係数を付され、加算手段２６−１〜２６−８へ出力される。このような処理によって、それぞれの第一超音波受信ビーム成形装置ユニット２３−１〜２３−８内では、ある目標点から反射してきた１６チャンネル分の超音波受信シグナル情報が整相加算される。

しかし、各チャンネルに配置されている遅延調整メモリが１６チャンネル間の遅延時間分の受信デジタルデータしか保持できないため、各々の第一超音波受信ビーム成形装置ユ
ニット２３−１〜２３−８内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に４個の第二超音波受信ビーム成形装置ユニット４０−１〜４０−４が配置される。各々の第二超音波受信ビーム成形装置ユニット４０−１〜４０−４は、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８間の遅延時間調整を行う構成となっており、少なくとも１６チャンネル間の遅延時間差を調整可能な容量を有している。

図７に示される超音波受信ビーム成形装置ユニットでは、隣りあう２信号処理経路に対してかけられる遅延時間の比較を行う。遅延時間の比較は、コンパレータ（比較回路）によって行われ、比較結果により、遅延が少ない方の信号処理経路を遅延時間調整メモリ６３に接続し、遅延が多い方の信号処理経路を直接後段の出力に接続する。例として、入力Ａ６０の信号の遅延時間が入力Ｂ６１の信号の遅延時間よりも少ない場合の回路動作を述べる。この時、マルチプレクサ６２により、入力Ａ６０は遅延量調整メモリ６３に接続され、遅延量調整メモリ６３の出力はマルチプレクサ６４により出力Ａ６６に接続される。一方、入力Ｂ６１はマルチプレクサ６２，６５により、出力Ｂ６７に直接接続される。このような接続状態になっている場合において、入力Ａ６０に到達した超音波受信シグナルのみが遅延調整メモリ６３による遅延調整を受ける。そして、入力Ｂ６１に到達した超音波受信デジタルデータが出力Ｂ６７に出力されるのと同じタイミングで、入力Ａ６０に到達した超音波受信デジタルデータが出力Ａ６６に出力される。

第一超音波受信ビーム成形装置ユニット２３−１〜２３−８からある遅延時間差をもって順次出力される整相加算結果は、第二超音波受信ビーム成形装置ユニット４０−１〜４０−４に入力され、整相加算処理を施される。

しかし、第二超音波受信ビーム成形装置ユニット４０−１〜４０−４は１６チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の加算器４１−１〜４１−４で有効な整相加算結果が出力されるタイミングには時間差が生ずる。そのため、整相加算結果出力タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に２個の第三超音波受信ビーム成形装置ユニット５４−１〜５４−２が配置される。各々の第三超音波受信ビーム成形装置ユニット５４−１〜５４−２は、第二超音波受信ビーム成形装置ユニット４０−１〜４０−４間の遅延時間調整を行う構成となっており、少なくとも３２チャンネル間の遅延時間差を調整可能な容量を有している。第二超音波受信ビーム成形装置ユニット４０−１〜４０−４からある遅延時間差をもって順次出力される整相加算結果は、第三超音波受信ビーム成形装置ユニット５４−１〜５４−２に入力される。入力された受信デジタルデータは、遅延時間調整を行われた後、加算器４２−１〜４２−２へ入力され、加算処理を施される。

さらに遅延調整は必要となる。第三超音波受信ビーム成形装置ユニット５４−１〜５４−２は３２チャンネル間の遅延時間分の受信デジタルデータしか保持できない。よって、各々の第三超音波受信ビーム成形装置ユニット５４−１〜５４−２内で整相加算が終了するタイミングには時間差が生ずる。そのため、整相加算終了タイミングの時間差を後段にて吸収、つまり遅延時間調整を行う必要がある。

そこで、後段に１個の第四超音波受信ビーム成形装置ユニット５５が配置される。第四超音波受信ビーム成形装置ユニット５５は、第三超音波受信ビーム成形装置ユニット５４−１〜５４−２間の遅延時間調整を行う構成となっており、少なくとも６４チャンネル間
の遅延時間差を調整可能な容量を有している。第三超音波受信ビーム成形装置ユニット５４−１〜５４−２からある遅延時間差をもって順次出力される整相加算結果は、第四超音波受信ビーム成形装置ユニット５５に入力される。入力された受信デジタルデータは、遅延時間調整を行われた後、加算器４３へ入力され、加算処理を施され、ここで全チャンネル分の整相加算処理が終了する。

このように、第一超音波受信ビーム成形装置ユニット２３−１〜２３−８以下、各加算段にて遅延時間調整を行う構成により、従来例よりも少ない遅延調整メモリ容量で超音波受信ビーム成形装置を実現できる。例えば１２８チャンネルを持つ超音波受信ビーム成形装置において、最大遅延量が８０００ステップ、データが１４ビット、そして１ビーム取得の場合にチャンネル間の遅延時間差がすべて等しいと仮定する。そして、ビーム成形装置初段で１６信号処理経路分の遅延時間調整を行う場合に必要なメモリ容量を算出してみる。加算初段では、８０００×１６／１２８×１４ｂｉｔ×１２８個のメモリが必要となる。次の加算段では８０００×１６／１２８×１４ｂｉｔ×４個、さらに次の加算段で、８０００×３２／１２８×１４ｂｉｔ×２個のメモリが必要となる。最終加算段では、８０００×６４／１２８×１４ｂｉｔ×１個のメモリが必要となり、整相加算に必要なメモリ容量は、合計１.９６Ｍｂとなる。これは、従来例の超音波受信ビーム成形装置で使用
される遅延調整メモリ容量の１３.７％程度である。

第４実施形態としては、１６チャンネルごとに遅延時間調整を行う場合の動作を紹介した。しかし、いくつのチャンネルを１グループとして遅延時間調整するべきかは、超音波診断装置の総チャンネル数や超音波受信ビーム成形装置を実装するＦＰＧＡチップの使用可能リソース状況によって適宜決定されるべきである。また、第一超音波受信ビーム成形装置ユニットごとに、グループ化するチャンネル数が異なっていてもよい。

次に複数本のビーム（マルチビーム）を取得したい場合、図１０に示すように、本超音波ビーム成形装置を複数個並列に実装するとよい。この場合、ＡＤコンバータは並列に配置する必要はなく、複数の超音波受信ビーム成形装置５３−１〜５３−ＮでＡＤコンバータ群５０を共有し、超音波受信ビーム成形装置のＡＤコンバータ以降の構成５３を複数並列に配置するようにしてもよい。第４実施形態の場合、図１０におけるＡＤコンバータ群５０には、図６のＡＤコンバータ群３８が相当し、図１０における超音波受信ビーム成形装置５３には、図６におけるＡＤコンバータ以降の構成３９が相当することとなる。

このように、本発明の第４の実施形態によれば、小規模な遅延調整回路構成と少量の遅延調整メモリ容量で超音波受信ビーム成形装置を形成できる。

［第５の実施形態］
詳細な説明は割愛するが、本発明の第５の実施形態として、第４の実施形態における図７の構成の代わりに図９に示す構成を用いて、図８に示すような超音波受信ビーム成形装置を形成できる。図９に示す構成は、図７の構成におけるマルチプレクサ６２と遅延調整メモリ６３の部位をデュアルポートメモリに置き換えたものであり、図７に示す回路と同様の動作が可能となる。よって、第５実施形態に示す超音波受信ビーム成形装置の動作、効果は第４の実施形態と同様となる。

図１１は、超音波診断装置におけるＢモード画像取得のための信号処理プロセス例のフローチャートである。受信されたアナログのエコー信号は低雑音増幅器（Low Noise Amplifier）や可変利得増幅器（Variable Gain Amplifier）によって増幅されたのち、ＡＤ変換によりデジタル化される。その後、整相加算処理（遅延制御・アポダイゼーション・加算）・対数圧縮・包絡線検波といった処理によりＡモード波形生成、ひいてはＢモード画像の構築がなされる。本発明の超音波受信ビーム成形装置は、図１１に示された整相加算
処理にて用いられるものである。また、本発明の超音波受信ビーム成形装置は、図１１に示された信号処理プロセスフロー以外の信号処理プロセスフローにおける整相加算処理においても使用可能であることは言うまでもない。

以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。

４チャンネルを１グループとして独立して整相加算処理を行うための超音波受信ビーム成形装置ユニットの構成を示す図である。 ４チャンネルを１グループとして独立して整相加算処理を行うための超音波受信ビーム成形装置ユニットの一般的表記を示す図である。 第１の実施形態に係る超音波受信ビーム成形装置構成を示す図である。 第２の実施形態に係る超音波受信ビーム成形装置構成を示す図である。 第３の実施形態に係る超音波受信ビーム成形装置構成を示す図である。 第４の実施形態に係る超音波受信ビーム成形装置構成を示す図である。 第４の実施形態に係る超音波受信ビーム成形装置ユニット構成を示す図である。 第５の実施形態に係る超音波受信ビーム成形装置構成を示す図である。 第５の実施形態に係る超音波受信ビーム成形装置ユニット構成を示す図である。 マルチビームを取得可能な超音波受信ビーム成形装置構成を示す図である。 超音波診断装置におけるＢモード画像取得のための信号処理プロセス例を示すフローチャートである。

符号の説明

１：ＡＤコンバータ
２：遅延調整メモリ
３：乗算器
４，５：加算器
６，８：超音波受信ビーム成形装置ユニット
７：加算手段
９：ＡＤコンバータ群
１０：第１の実施形態における遅延調整モジュール
１１，１６：第１の実施形態における超音波受信ビーム成形装置ユニット
１７：遅延調整メモリ
１８：加算器
２１：ＡＤコンバータ群
２２：第２の実施形態における遅延調整モジュール
２３：第２の実施形態における超音波受信ビーム成形装置ユニット
２７：遅延調整メモリ
２８：加算手段
２９：整相加算回路
３０：ＡＤコンバータ群
３１：第３の実施形態における遅延調整モジュール
３２，３４，３６：第３の実施形態における遅延調整メモリ
３３，３５，３７：第３の実施形態における加算器
３８：ＡＤコンバータ群
３９：第４の実施形態における遅延調整モジュール
４０，５４，５５：第４の実施形態における超音波受信ビーム成形装置ユニット
４４：ＡＤコンバータ群
４５：第５の実施形態における遅延調整モジュール
４６，５６，５７：第５の実施形態における超音波受信ビーム成形装置ユニット
５０：ＡＤコンバータ群
５１：ＡＤコンバータ群の出力データ
５２：ＡＤコンバータ群の出力データの分配経路
５３：遅延調整モジュール
６２，６４，６５：マルチプレクサ
６３：遅延調整メモリ
７２：デュアルポートメモリ
７３，７４：マルチプレクサ

Claims (11)

1. 複数チャンネルの超音波受信素子によって受信される超音波信号の位相ずれを調整して加算する超音波受信ビーム成形装置であって、
   前記複数チャンネルを所定数（３以上の整数）のチャンネルを１グループとする複数のグループに分けて、各グループ内の信号を整相加算する複数の第１整相加算手段と、
   前記第１整相加算手段の出力信号を整相加算する後段整相加算手段と、
   を備えることを特徴とする超音波受信ビーム成形装置。
2. 請求項１記載の超音波受信ビーム成形装置であって、前記第１整相加算手段は、
   ＡＤ変換器によってデジタル変換されたデジタル信号を入力するものであり、
   入力信号のそれぞれについて、信号間の位相ずれを調整するための、複数の記憶手段と、
   前記記憶手段において位相を揃えられたデジタル信号を加算するための加算手段と、
   から構成されることを特徴とする超音波受信ビーム成形装置。
3. 請求項２に記載の超音波受信ビーム成形装置であって、前記記憶手段は、少なくとも、前記１グループ内のチャンネル間における遅延時間差分のデジタル信号を記憶できる容量を持つ、ことを特徴とする超音波受信ビーム成形装置。
4. 請求項３に記載の超音波受信ビーム成形装置であって、前記複数の第１整相加算手段は、各グループについて独立して遅延時間調整を行う、ことを特徴とする超音波受信ビーム成形装置。
5. 請求項２〜４のいずれかに記載の超音波受信ビーム成形装置であって、前記第１整相加算手段は、各チャンネルの信号に重み付けを行う乗算手段をさらに有する、ことを特徴とする超音波受信ビーム成形装置。
6. 請求項２〜５のいずれかに記載の超音波受信ビーム成形装置であって、前記記憶手段は、ＦＩＦＯ（先入れ先出し）メモリ、シングルポートのランダムアクセスメモリ、または、デュアルポートのランダムアクセスメモリのいずれかによって構成される、ことを特徴とする超音波受信ビーム成形装置。
7. 請求項１〜６のいずれかに記載の超音波受信ビーム成形装置であって、前記後段整相加算手段は、
   前記複数の第１整相加算手段の出力信号の各々に対応し、該出力信号の間の位相ずれを調整可能な複数の記憶手段と、位相ずれが調整された出力信号を加算する加算手段と、を有する１段の整相加算手段から構成される、
   ことを特徴とする超音波受信ビーム成形装置。
8. 請求項１〜６のいずれかに記載の超音波受信ビーム成形装置であって、前記後段整相加算手段は、複数の信号の整相加算を行う整相加算手段を複数段配置して構成される、
   ことを特徴とする超音波受信ビーム成形装置。
9. 請求項８に記載の超音波受信ビーム成形装置であって、前記後段整相加算手段を構成する各整相加算手段は、
   ２つの信号入力を受け付けて整相加算を行うものであり、
   ２つの信号間の位相ずれを揃えるための遅延調整メモリと、
   ２つの信号間の遅延時間を比較し、遅延の少ない信号を前記遅延調整メモリを介して出力し、遅延の多い信号を前記遅延調整メモリを介さずに出力する回路接続手段と、
   位相ずれが揃えられた信号を加算する加算手段と、
   から構成される、ことを特徴とする超音波受信ビーム成形装置。
10. 請求項１〜９のいずれかに記載の超音波受信ビーム成形装置であって、サンプリング周波数の複数倍の動作周波数で整相加算処理を行うことによりマルチビームを取得可能である、ことを特徴とする超音波受信ビーム成形装置。
11. 請求項１〜９のいずれかに記載の超音波受信ビーム成形装置であって、前記第１整相加算手段と前記後段整相加算手段の組み合わせを複数並列に配置することによりマルチビームを取得可能である、ことを特徴とする超音波受信ビーム成形装置。

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