JP2010074673A

JP2010074673A - 画像読取装置のサンプルホールドパルスタイミング調整方法及び画像読取装置

Info

Publication number: JP2010074673A
Application number: JP2008241691A
Authority: JP
Inventors: Katsuhiro Ishido; 勝宏石戸
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2008-09-19
Filing date: 2008-09-19
Publication date: 2010-04-02

Abstract

【課題】サンプルホールド回路に供給するサンプルホールド位相をＣＭＯＳイメージセンサの出力画素に合わせて変更することによって、画像信号出力のサンプルホールド位相を適切に設定する。
【解決手段】複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路と、前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整手段を有する。
【選択図】図６Ａ

Description

本発明は、画像読取装置のサンプルホールドパルスタイミング調整方法及び画像読取装置に関する。特に、ＣＭＯＳイメージセンサの出力信号処理回路におけるサンプルホールドパルスタイミング調整方法に関する。また、複写機、スキャナ、ファクシミルなどのＣＭＯＳイメージセンサを用いた走査型の画像読取装置に関するものである。

従来、複写機、ＦＡＸ、スキャナなどの原稿読取装置の読取用センサには、ＣＣＤが使用されることが多かった。また、近年、デジタルカメラやデジタルビデオカメラ等の読取用センサとして、ＣＣＤ同様にＣＭＯＳイメージセンサが急速に普及してきている。

ＣＭＯＳイメージセンサは、一般的にＣＣＤに対し低消費電力で高速読み出しが可能であり、画素のランダムアクセスが可能である。そのため、複写機、スキャナなどの原稿読取装置の高速化や高解像度化に伴い、ＣＭＯＳイメージセンサの複写機、ＦＡＸ、スキャナへの適応も始まってきている。

また、複写機、スキャナなどの原稿読取装置の高速化、高解像度化に伴い、ＣＣＤ、ＣＭＯＳイメージセンサ等のイメージセンサの高速駆動が必要になってきている。その結果、イメージセンサが出力するアナログ信号をサンプルホールド処理する際のサンプルホールドポイントの最適化が難しくなってきている。

原稿読取装置の階調性能やＳ／Ｎ比は、イメージセンサが出力するアナログ信号のサンプルホールドポイントによるところが大きい。そこで、例えば特許文献１では、階調性が最良のポイントになるようにサンプルホールド位相を調整する装置が提案されている。また、特許文献２では、ＣＣＤイメージセンサの出力信号中に含まれるリセットパルスを検出し、その検出したリセットパルスと基準パルス位相を比較しその位相差を検出し位相差を調整する回路が提案されている。しかし、上述した従来技術においては、ＣＭＯＳイメージセンサにおけるサンプルホールドポイントの位相調整については言及されていない。
特開平１０−３３６４５２号公報特開平１０−１２６６９８号公報

ところが、ＣＭＯＳイメージセンサにおいても、ＣＣＤ同様にサンプルホールドポイントの問題は発生しており、更にＣＭＯＳイメージセンサに特有の問題も発生する。

図２に示す本件の説明に使用するＣＭＯＳイメージセンサは、ＰＤ部（フォトダイオード）で生成された信号電荷を、画素毎にＦＤ部（フローティングディフュージョンアンプ）で電圧レベルに変換する。そして、その信号電圧を画素毎に設けられたバッファＡＭＰと出力端子に接続される画素選択スイッチを順次切り換えることにより、画像信号を出力バッファを介し出力端子に読み出す構成となっている。

この際に、出力端子に近い画素と出力端子に遠い画素において、伝送路の長さにより画素選択パルスの各画素選択スイッチまでの信号遅延時間及び各画素検出部からの信号遅延時間が異なるという問題が発生する。

例えば、１画素サイズ９．３２５ｕｍにて７５００画素のＣＭＯＳイメージセンサの場合、先頭画素と最終画素とでは、出力端子に対し９．３２５ｕｍ×７５００＝約７０ｍｍ程度の違いが生じることとなり、信号遅延時間ばらつきは数ｎｓｅｃに及ぶ場合もある。更には、各画素毎に設けられたバッファＡＭＰの特性ばらつきなども重なり、画素毎に信号遅延時間が異なることになる。

上記信号遅延時間は、特に高速動作させた場合に問題になる。画素毎に異なる適切なサンプルホールド位相でサンプルホールドを行わないと、画像の品質低下に繋がる場合があった。

例えば、５０ＭＨｚでＣＭＯＳイメージセンサを動作させることを想定した場合は、１画素周期は２０ｎｓｅｃである。その中で、画素出力信号の立ち上がり時間が６ｎｓｅｃ、立下り時間が６ｎｓｅｃ、安定期間が８ｎｓｅｃだった場合を想定する。この条件で、サンプルホールドに必要なパルス期間が５ｎｓｅｃだと仮定した場合、信号遅延時間のばらつきとサンプルホールドパルスのばらつきは３ｎｓｅｃしか許容されないことになる。このような状態では、全ての画素出力信号に対する平均的なタイミングでサンプルホールドを行うだけでは、温度上昇などによる半導体の特性変化により遅延時間に変動が起きた際に、出力安定期間でない部分でサンプルホールド位相が相対的にずれてしまう。その結果、画像の品質低下が発生する場合がある。このため、サンプルホールド位相の調整精度に非常に高いレベルが求められることとなる。

上述のような画素毎の遅延時間ばらつき問題は、ＣＣＤでは原理的に発生しない。ＣＣＤでは、ＰＤで生成された信号電荷自身をＣＣＤシフトレジスタに転送し、ＣＣＤシフトレジスタの最終段に用意されたＦＤ（フローティングディフュージョンアンプ）で電圧レベルに変換し出力する構成となっている。この場合には、全ての画素を共通のＦＤにて電圧レベルに変換して出力することとなるため、画素毎の遅延時間ばらつきは基本的に発生しない。

本発明は、上述した点に鑑みたものであり、サンプルホールド回路に供給するサンプルホールド位相をＣＭＯＳイメージセンサの出力画素に合わせて変更することによって、画像信号出力のサンプルホールド位相を適切に設定する。

上記目的を達成するため、本発明の画像読取装置は、複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路と、前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整手段を有することを特徴とする。

また、本発明の画像読取装置のサンプルホールドパルスタイミング調整方法は、複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路とを有する画像読取装置のサンプルホールドパルスタイミング調整方法であって、前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整工程を有し、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、前記ＣＭＯＳイメージセンサからの出力信号の遅延時間であって、前記位相調整工程は、複数のサンプルホールドパルスの位相を記憶手段に記憶する記憶工程と、画素の位置に対応して前記記憶手段からの読み出しを切り替えて、前記複数のサンプルホールドパルスの位相を切り替える工程とを有することを特徴とする。

また、本発明の画像読取装置のサンプルホールドパルスタイミング調整方法は、複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路とを有する画像読取装置のサンプルホールドパルスタイミング調整方法であって、前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整工程を有し、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、各画素に対応する出力信号の特性であって、前記位相調整工程は、各画素に適切なサンプルホールドパルスの位相を取得する取得工程と、各画素に対応して前記取得工程で取得したサンプルホールドパルスの位相を記憶手段に記憶する記憶工程と、前記記憶手段から読み出したサンプルホールドパルスの位相となるよう、各画素に対応してサンプルホールドパルスの位相を調整する工程とを有することを特徴とする。

本発明のサンプルホールドパルス調整方法を使用すれば、複数画素の信号を出力端子より出力するＣＭＯＳイメージセンサを高速動作させた場合にも、サンプルホールドパルス位相を各画素の出力遅延時間に合わせて変更することが可能となる。

また、ＣＭＯＳイメージセンサを高速動作させた場合にも、常に適切なサンプルホールドポイントにてサンプルホールドを行うことが可能となり、階調性の良いＳ／Ｎ劣化の少ない画像の品質低下の無い画像読取装置を提供できる。

以下、本発明の実施形態を添付図面に従って詳細に説明する。なお、本実施形態では、ＣＭＯＳイメージセンサによる画像読み取りにおけるタイミング制御を主に説明するが、本発明は、かかるＣＭＯＳイメージセンサを使用する回路や装置をも含むものである。

［実施形態１］
＜実施形態１の画像読取装置の構成例＞
図１は、実施形態１の画像読取装置の画像処理の構成例を示すブロック構成図である。なお、図１では、画像読取装置の動作機構などは省かれている。

図１に示すように、画像読取装置は以下の構成要素を含む。画像を光学的に読み取るＣＭＯＳイメージセンサ１０１を含む。また、ＣＭＯＳイメージセンサ１０１の出力するアナログ信号をサンプルホールド用ＣＬＫにてサンプルホールドするサンプルホールド回路１０２を含む。また、サンプルホールド回路１０２からの出力にゲイン調整を行うゲイン回路１０５を含む。また、ゲイン回路１０５から出力されたアナログ信号をＡ／Ｄ変換用ＣＬＫに同期してデジタル値に変換するＡ／Ｄ変換回路１０６を含む。また、Ａ／Ｄ変換回路１０６から出力されたデジタルデータをシェーディング補正するシェーディング補正回路１０７を含む。また、これらの回路に対しての各種動作ＣＬＫを水晶発振器１０４が出力する基準ＣＬＫを元に生成するパルス生成回路１０３−１を含む。そして、これらの構成要素を制御するコントロール部１０８を有する。

次に、図１に示すブロック構成図の各部要素の詳細について説明する。

（ＣＭＯＳイメージセンサ１０１）
ＣＭＯＳイメージセンサ１０１は、本例では７５００画素分の画素をライン上に有し、１画素あたりのサイズは９．３２５ｕｍ角となっている。かかる構成により、Ａ３サイズの原稿を６００ｄｐｉで読み取ることが出来るようになっている。

図２に、ＣＭＯＳイメージセンサ１０１の詳細ブロック図を示す。

図２に示すように、ＣＭＯＳイメージセンサ１０１は、画素ブロックを７５００画素分有している。また、画素選択パルス出力部と各画素ブロックがそれぞれ個別の選択パルスで接続されており、画素選択パルス出力部からの選択パルスを図２の左側から右にかけて順次（１画素目から７５００画素目にかけて）切り換えて順次選択していく。このようにして、７５００個の画素ブロックからの画像データは、出力端子に１，２，３，４，…，７４９９，７５００という順に読み出すことが出来るようになっている。

各画素ブロックは、ＰＤ部（フォトダイオード）と、ＰＤ部で生成した信号電荷を電圧レベルに変換するＦＤ部（フローティングディフュージョンアンプ）と、信号電圧を増幅して出力するバッファＡＭＰと、出力端子に接続する画素選択スイッチを有している。

また、ＣＭＯＳイメージセンサ１０１は、パルス生成回路１０３から入力されるＨＳＹＮＣ信号とセンサ駆動用ＣＬＫとを基準として上述した画像データ出力を行う構成となっており、以下に説明する図３に示すように画像データを出力する。

（サンプルホールド回路１０２）
サンプルホールド回路１０２は、パルス生成回路１０３からのサンプルホールド用ＣＬＫに同期して、ＣＭＯＳイメージセンサ１０１からの画像信号出力をサンプルホールドする。

（ゲイン回路１０５）
ゲイン回路１０５は、サンプルホールドされたＣＭＯＳイメージセンサ１０１からの画像信号出力を、後段に接続されたＡ／Ｄ変換回路１０６の処理できる最適レベルへゲイン増幅する。

（Ａ／Ｄ変換回路１０６）
Ａ／Ｄ変換回路１０６では、パルス生成回路１０３からのＡＤ変換用ＣＬＫに同期してアナログの画像信号を多値のデジタル信号に変換する。

（シェーディング補正回路１０７）
シェーディング補正回路１０７では、白シェーディング補正と黒シェーディング補正が行えるようになっている。黒シェーディング補正ではＣＭＯＳイメージセンサ１０１が持っているＤＳＮＵ（暗時出力不均一性）を正規化し、白シェーディング補正ではＣＭＯＳイメージセンサ１０１が持っているＰＲＮＵ（明時出力不均一性）を正規化する。そして、最終的な画像データを出力する。

（パルス生成回路１０３−１）
パルス生成回路１０３−１は、水晶発振器１０４からの基準ＣＬＫを基準として、各部で必要なパルス信号を生成する。更に、パルス生成回路１０３−１は、各部へ供給するパルスの位相調整が出来るようになっている。

図４に、パルス生成回路１０３−１の詳細な構成例のブロック図を示す。

ＰＬＬ４０１は、水晶発振器１０４からのＣＬＫ入力と、ＰＬＬ４０１のＦＢ（フィードバック）入力に入力される、ＰＬＬ４０１が出力するＣＬＫを分周器４０２で分周した信号（本件の分周器は８分周を行っている）を比較する。この比較により、水晶発振器１０４からのＣＬＫ入力の８逓倍の周波数のクロックを出力する構成となっている。ここでの周波数は、入力の８倍に限られる物ではない、８倍はあくまで一例である。

パルス生成部４０５，４０６−１，４０７は、各回路部へ供給するＣＬＫを生成するブロックであり、８倍となったクロックを受け、コントロール部１０８から設定されるパルス位相調整用レジスタ部４０３のデータに従ってパルスを生成できるようになっている。

図５に、パルス位相調整用レジスタ部４０３の設定と生成されるクロック（ＣＬＫ）との対応を示す図である。

ここで、パルス位相調整用レジスタ部４０３の設定は、１６ｂｉｔのレジスタになっている。例えば“０１１００１１００１１００１１０”（２値データ列）という設定をした場合には、基準ＣＬＫを基準として“１”でＯＮ、“０”でＯＦＦのＯＮ／ＯＦＦを行い、図５に示すような位相及びパルス幅のＣＬＫを生成できるようになっている。この設定を変更することで、位相を調整することが可能となっている。従って、例えば、水晶発振器１０４からのＣＬＫ入力を２０ＭＨｚとした場合、内部動作ＣＬＫは１６０ＭＨｚとなり、約６．２５ｎｓｅｃ単位の調整幅でのパルス位相調整が可能となる。

なお、ここでは、ＰＬＬを使用したパルス位相調整方法を例として挙げたが、位相調整方法はこの方法に限られる物ではない、基準ＣＬＫに対して遅延線等を選択的に使用する事で位相変更したパルスを作成する方法でも良い。

また、パルス生成回路１０３−１は、ＣＭＯＳイメージセンサ１０１に対して、１ラインの先頭を示すＨＳＹＮＣ信号を出力出来るようになっている。

図３には、生成されるＨＳＹＮＣ信号の例が図示されている。ＨＳＹＮＣ生成部４０４は基準クロック数をカウントし、設定されたクロック数毎にＨＳＹＮＣ信号を生成することが出来る。

（実施形態１のパルス生成部４０６−１の構成例）
本実施形態では、サンプルホールド用ＣＬＫを生成するパルス生成部４０６−１のみが特殊な機能を有しており、２つの設定値を持つことが可能になっている。パルス生成部４０６−１は、ＨＳＹＮＣ信号からクロックカウンタ４０６ａにて基準クロック数をカウントし、設定クロック数をデコーダ４０６ｂでデコードした結果から、セレクタ４０６ｃで設定値をＡからＢへと自動的に切り換えることが可能である。

図６Ａは、この２つの設定値を設定Ａ，設定Ｂとし、画素出力期間が全体の半分の３７５０クロックの所で設定変更をするように設定をした際の、パルスタイミングチャートである。

ＣＭＯＳイメージセンサ１０１の１画素目と７５００画素目との信号伝送路の違いによって、図６のように出力遅延時間があった場合においても、なるべく適切な位相にてサンプルホールドを行えるようになっている。適切な位相でサンプルホールドした際の効果については後述する。

図６Ｂは、設定Ａのパルス位相調整用レジスタ部４０３のデータ例と、その時に生成されるサンプルホールド用ＣＬＫを示す図である。

図６Ｂでは、後述するように、１画素信号の出力で８倍クロックの５番目（以下、ポイント(5)と称す）にサンプルホールド用ＣＬＫをを発生する。

図６Ｃは、設定Ｂのパルス位相調整用レジスタ部４０３のデータ例と、その時に生成されるサンプルホールド用ＣＬＫを示す図である。

図６Ｃでは、後述するように、１画素信号の出力で８倍クロックの６番目（以下、ポイント(6)と称す）にサンプルホールド用ＣＬＫをを発生する。

このような構成で各回路を動作させ、ＣＭＯＳイメージセンサ１０１からの画像信号を処理するようになっている。

＜実施形態１におけるＣＭＯＳイメージセンサの出力波形のサンプルホールドの動作例＞
図７は、各部の動作クロックと、ＣＭＯＳイメージセンサ１０１の出力波形と、サンプルホールド用ＣＬＫ等の詳細関係を示した図である。

図７のように、本件のＣＭＯＳイメージセンサ１０１はセンサ駆動用ＣＬＫの１ＣＬＫで２画素分が出力される構成となっている。

図８は、ＣＭＯＳイメージセンサ１０１の出力信号とサンプルホールド用ＣＬＫとの関係をクローズアップした図である。

図８で、(1)〜(8)で示すのは、センサ駆動用ＣＬＫの１画素区間における８倍ＣＬＫに順番を付けたものである。図８には、１画素出力期間とセンサ駆動用ＣＬＫの１画素区間とが一致する、ＣＭＯＳイメージセンサ１０１からの出力とサンプリングホールドとの間に遅延の無い理想的な場合が示されている。

ＣＭＯＳイメージセンサ１０１の出力信号には、まず、１画素毎に信号が立ち上がり期間（図８では、８倍ＣＬＫの３つ分）がある。次に、反射率の高い原稿を読み込んだ際は図８中の“高”のような信号波形が出力され、反射率が低い原稿を読み込んだ際は図８中の“低”のような信号波形が出力される出力が安定的にサンプルホールドできる期間（図８では、８倍ＣＬＫの２つ分）がある。最後に、信号立下り期間（図８では、８倍ＣＬＫの３つ分）があり、次の画素へと繋がる波形となっている。なお、この信号出力波形はあくまで一例であり、ＣＭＯＳイメージセンサ１０１の画素ブロックのバッファＡＭＰの特性や信号伝送路のインピーダンス特性などによっても変わる場合がある。

例えば、図９Ａには、遅延の少ないＣＭＯＳイメージセンサ１０１の１画素目の出力波形が示されている。一方、図９Ｂには、信号伝送路による遅延のある７５００画素目の出力波形が示されている。その他諸条件（センサ内部のインピーダンス特性の違い等）によっても、画素毎に波形が異なる場合がある。

本実施例では、例えば、１画素目〜３７５０画素までは図９Ａのようにポイント(5)のタイミングにサンプルホールドし、３７５１画素目〜７５００画素目までは図９Ｂのようにポイント(6)のタイミングにサンプルホールドするように制御される。

図１０に、上述したＣＭＯＳイメージセンサ１０１の出力信号をサンプルホールド回路１０２でサンプルホールドする際のサンプルホールド位相による読み取り特性の差の一例を示す。ここで、図１１は、サンプルホールドにおける特性を測定するために使用されるグレースケールチャートである。

図１１のようなグレースケールチャートを読み込んだ際、理想的なポイント（例えば、図８のポイント(5)）でサンプルホールドした場合と、理想的でないポイント（例えば、図８のポイント(3)）でサンプルホールドした場合の特性は、図１０のようになる。すなわち、理想的でないポイントでサンプルした際には、階調特性（原稿反射率とサンプルホーリド回路の出力との対応）が崩れ、読み取りレベルピーク値が下がり、各回路等で乗るノイズ成分に対する信号比が下がり、最終画像出力のＳ／Ｎ劣化を招くこととなる。

＜本実施例のデジタル画像読取装置の構成例＞
図１２に、本発明のサンプルホールドパルスタイミング調整方法を適用可能な一般的なデジタル画像読取装置の構成例を示す。

ここでは、ＣＭＯＳイメージセンサ１０１にてグレースケールチャートを読み取る際の構成の一例について説明する。

図１２において、以下の構成要素を含む。原稿を載置するための原稿ガラス１６０２を含む。また、ランプ１６０５、ミラー１６０６を有する光学台１６０７を含む。また、ミラー１６０８、ミラー１６０９を有する光学台１６１０を含む。また、レンズ１６１１、ＣＭＯＳイメージセンサ１０１、図示しない光学モータ１６１３を筺体１６１４の各部に備えている。

図１２中、１６０１はグレースケールチャートを示し、ＣＭＯＳイメージセンサ１０１の１画素〜７５００画素全ての画素にて読み取れるように、原稿ガラス１６０２上に載置する。

光学台１６０７に配置されたランプ１６０５は、原稿ガラス面に対して光を照射する。光学台１６０７に配置されたミラー１６０６は、グレースケールチャート１６０１によって反射されたランプ１６０５からの光を反射する。光学台１６１０に配置されたミラー１６０８、１６０９は、光学台１６０７のミラー１６０６によって反射された光を反射させレンズ１６１１に向ける。レンズ１６１１は、光学台１６１０によって導かれる原稿ガラス面からの光を集光する。レンズ１６１１によって集光された原稿ガラス面からの光を受ける位置に、ＣＭＯＳイメージセンサ１０１を配置する。

この構成を用いて、図示しない光学モータ１６１３を駆動することにより、光学台１６０７，１６１０を副走査方向に走査させる。そして、副走査方向に走査させながらグレースケールチャート１６０１をＣＭＯＳイメージセンサ１０１にて読み取り、前述した読み取り特性を取得することが出来るようになっている。

＜実施形態１の効果＞
ここで、ＣＭＯＳイメージセンサ１０１の１画素目と７５００画素目の信号伝送路の違いによって、図９Ａ及び図９Ｂに示すような出力波形の差がある場合を想定する。このような場合であっても、本件のような構成をとれば、パルス生成部４０６−１によって、１画素目付近ではサンプルホールドパルスをポイント(5)の位置と設定しておき、７５００画素目付近ではサンプルホールドパルスをポイント(6)の位置に設定できる。その結果、常に適切なサンプルホールドパルス位置でサンプルホールドを行うことが可能となり、階調特性の良い、Ｓ／Ｎの安定した画像の品質低下の無い画像読み取りを可能とする。

［実施形態２］
実施形態２は、実施形態１の構成に加えて、後述する複数の機能を追加した構成にて説明する。ＣＭＯＳイメージセンサ１０１では、実施形態１で説明したような信号伝送路の距離の違いによる遅延時間のばらつきだけでなく、画素毎に持っているバッファＡＭＰのばらつきによっても遅延時間がばらつく場合がある。このようなばらつきによって生じる画素毎のサンプルホールドタイミングのばらつきは、実施形態１で説明したような構成だけでは低減出来ない。

＜実施形態２の画像読取装置の構成例＞
本実施形態２では、図１３に示すような画像処理構成を使用する。なお、図１３で、実施形態１と同様の要素には同じ参照番号を付している。

実施形態１と異なるのはＡ／Ｄ変換回路１０６の出力をコントロール部１０８でモニターできるようになっている部分１３０である。そして、コントロール部１０８には、予め適切に設定された各画素に対応するサンプルホールドタイミングを一次記憶する、サンプルホールドパルス位置記憶部１０８ａが用意されている。また、パルス生成回路１０３−２は、パルス位相調整用レジスタ部４０３に記憶された１６ビットデータに基づき画素毎のサンプルホールドタイミングでサンプルホールド用ＣＬＫを発生する。

（パルス生成回路１０３−２）
図１４は、実施形態２のパルス生成回路１０３−２の詳細な構成例のブロック図である。

ここで、パルス生成部４０６−２では、ＨＳＹＮＣ信号からクロックカウンタ４０６ａにて基準クロック数をカウントし、各クロック数（画素数に対応する）に対応してセレクタ４０６ｅで設定値を順次に自動的に切り換えることが可能である。かかる画素単位のパルス位相調整用データの設定には、種々の方法が考えられる。本例では、パルス位相調整用レジスタ部４０３に全画素のパルス位相調整用データを予めセットしておき、クロックカウンタ４０６ａからのカウンと値（画素数）に従って選択する構成である。

＜実施形態２のサンプルホールドパルス位置の作成例＞
ここで、サンプルホールドパルス位置記憶部１０８ａのサンプルホールドパルス位置の作成方法を示す。

以下、図１７のサンプルホールドパルス位置の作成手順例のフローチャートに従って説明する。なお、図１７のフローチャートは、コントロール部１０８を構成するメモリ内のプログラムであり、かかるプログラムを不図示のＣＰＵが実行する。

コントロール部１０８は、実施形態１と同様のタイミングでパルス生成回路１０３−２を制御し、ＣＭＯＳイメージセンサ１０１、Ａ／Ｄ変換回路１０６を駆動する（Ｓ１５０１）。サンプルホールドのポイントは、例えば所定の位相として図８のポイント(5)の位置で駆動する（Ｓ１５０２）。図１１に示すようなグレースケールチャートを、図１２で前述した画像読取装置を用いて、全ての画素で読み取る（Ｓ１５０３）。

ここで、後述する適切な位相が確認出来ていない全ての画素について各画素毎の階調特性をモニターして、階調特性が所定の許容範囲内にあるか否かをチェックする（Ｓ１５０４）。階調特性の許容範囲とは、図１５に示す斜線の範囲である。読み取った階調特性が許容範囲内である画素については、その時のサンプルホールドポイントが適切な位相として、コントロール部１０８のサンプルホールドパルス位置記憶部１０８ａに位相設定値として記憶しておく（Ｓ１５０５）。サンプルホールドパルス位置記憶部１０８ａにおける記憶形式の一例は、パルス位相調整用レジスタ部４０３と同様に、図１６に示す形式である。

ここで、全ての画素の位相設定値が決定したかを確認する（Ｓ１５０６）。全ての画素の位相設定値が決定していない場合（Ｓ１５０６のＮＯ）、更にサンプルホールドポイントを予め決められた順番で設定変更する（Ｓ１５０７）。なお、設定変更は、例えば、ポイント(5)の次はポイント(6)などと予め順番を決めておく。そして、ステップＳ１５０３に戻って、前回のサンプルホールドポイントで許容範囲に入らなかった画素についてのみ、サンプルホールドポイントを変更し同様の測定を行う。

上記動作を全ての画素が許容範囲内に入るまで継続する。全ての画素のサンプルホールドポイントを測定すれば（Ｓ１５０６のＹＥＳ）、全画素のサンプルホールドポイントを記憶するサンプルホールドパルス位置記憶部１０８ａからパルス位相調整用レジスタ部４０３へ設定する（Ｓ１５０７）。実施形態２のパルス位相調整用レジスタ部４０３は、設定値をＣＭＯＳイメージセンサ１０１の画素数（７５００画素）分記憶できるように構成されている。パルス位相調整用レジスタ部４０３の構成も、図１６の形式でよい。

全画素の設定値が設定された後は、図１４でパルス生成部４０６−２はクロックカウンタ４０６ａのカウンタ値に合わせて、画素毎にパルス設定値をパルス位相調整用レジスタ部４０３から読み出し、設定変更できるようになる。実際に画像を読み込む際、パルス生成部４０６−２は、ＨＳＹＮＣ信号から基準クロックのクロック数をクロックカウンタ４０６ａにてカウントし、カウンタ値に合わせて出力画素に合わせたサンプルホールドパルスをサンプルホールド回路１０２に供給する。

＜実施形態２の効果＞
本件のような構成をとれば、画素毎に出力信号波形が異なってしまった場合にも、常に適切なサンプルホールドパルス位置でサンプルホールドを行うことが可能となる。すなわち、ＣＭＯＳイメージセンサの１画素目と７５００画素目に信号伝送路の違いや、画素毎に持っているバッファＡＭＰのばらつきにより、画素毎に出力信号波形が異なってしまった場合にも、対応が可能である。

なお、本例では、パルス位相調整用レジスタ部４０３に全画素のパルス位相調整用データを予めセットしたが、必要なパルス位相調整用データを予めセットしておき、選択するように構成してもよい。

実施形態１の画像読取装置の構成例を示すブロック図である。本実施形態のＣＭＯＳイメージセンサの構成例を示す図である。本実施形態で生成されるＨＳＹＮＣ信号の例を示す図である。実施形態１のパルス生成回路１０３−１の詳細な構成例を示すブロック図である。本実施形態のパルス位相調整用レジスタ部４０３の設定と生成されるクロック（ＣＬＫ）との対応を示す図である。実施形態１の２つの設定値を設定Ａ，設定Ｂとし、画素出力期間が全体の半分の３７５０クロックの所で設定変更をするように設定をした際の、パルスタイミングチャートである。図６Ａにおける、設定Ａのパルス位相調整用レジスタ部４０３のデータ例と、その時に生成されるサンプルホールド用ＣＬＫを示す図である。図６Ａにおける、設定Ｂのパルス位相調整用レジスタ部４０３のデータ例と、その時に生成されるサンプルホールド用ＣＬＫを示す図である。本実施形態の、各部の動作クロックと、ＣＭＯＳイメージセンサ１０１の出力波形と、サンプルホールド用ＣＬＫ等の詳細関係を示した図である。本実施形態の、ＣＭＯＳイメージセンサ１０１の出力信号とサンプルホールド用ＣＬＫとの関係をクローズアップした図である。実施形態１で、遅延の少ないＣＭＯＳイメージセンサ１０１の１画素目の出力波形を示す図である。実施形態１で、信号伝送路による遅延のある７５００画素目の出力波形を示す図である。ＣＭＯＳイメージセンサ１０１の出力信号をサンプルホールド回路１０２でサンプルホールドする際のサンプルホールド位相による読み取り特性の差の一例を示す図である。本実施形態でサンプルホールドにおける特性を測定するために使用されるグレースケールチャートである。本実施形態のサンプルホールドパルスタイミング調整方法を適用可能な一般的なデジタル画像読取装置の構成例を示す図である。実施形態２の画像読取装置の構成例を示すブロック図である。実施形態２のパルス生成回路１０３−２の詳細な構成例を示すブロック図である。実施形態２の階調特性の許容範囲を示す図である。実施形態２の、サンプルホールドパルス位置記憶部１０８ａ及びパルス位相調整用レジスタ部４０３の記憶形式の一例を示す図である。実施形態２のサンプルホールドパルス位置の作成手順例を示すフローチャートである。

Claims

複数画素の信号を出力するＣＭＯＳイメージセンサと、
前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路と、
前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整手段を有することを特徴とする画像読取装置。
前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、前記ＣＭＯＳイメージセンサからの出力信号の遅延時間であって、
前記位相調整手段は、
複数のサンプルホールドパルスの位相を記憶する記憶手段と、
画素の位置に対応して前記記憶手段からの読み出しを切り替えて、前記複数のサンプルホールドパルスの位相を切り替える手段とを有することを特徴とする請求項１に記載の画像読取装置。
前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、各画素に対応する出力信号の特性であって、
前記位相調整手段は、
各画素に適切なサンプルホールドパルスの位相を取得する取得手段と、
各画素に対応して前記取得手段で取得したサンプルホールドパルスの位相を記憶する記憶手段と、
前記記憶手段から読み出したサンプルホールドパルスの位相となるよう、各画素に対応してサンプルホールドパルスの位相を調整する手段とを有することを特徴とする請求項１に記載の画像読取装置。
前記取得手段は、
所定のサンプルホールドパルスの位相でグレースケールチャートを読み込む手段と、
ＣＭＯＳイメージセンサからの各画素の出力信号の階調特性が所定の範囲内の入るようにサンプルホールドパルスの位相を変えて、階調特性が所定の範囲内の入るサンプルホールドパルスの位相を取得する手段とを有することを特徴とする請求項３に記載の画像読取装置。
前記サンプルホールドパルスの位相は、位相の調整幅に対応するクロックのＯＮ／ＯＦＦを選択するＣＭＯＳイメージセンサの１画素出力期間の幅の２値データ列により調整されることを特徴とする請求項２または３に記載の画像読取装置。
複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路とを有する画像読取装置のサンプルホールドパルスタイミング調整方法であって、
前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整工程を有し、
前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、前記ＣＭＯＳイメージセンサからの出力信号の遅延時間であって、
前記位相調整工程は、
複数のサンプルホールドパルスの位相を記憶手段に記憶する記憶工程と、
画素の位置に対応して前記記憶手段からの読み出しを切り替えて、前記複数のサンプルホールドパルスの位相を切り替える工程とを有することを特徴とする画像読取装置のサンプルホールドパルスタイミング調整方法。
複数画素の信号を出力するＣＭＯＳイメージセンサと、前記ＣＭＯＳイメージセンサからの信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路にサンプルホールドパルスを供給するパルス生成回路とを有する画像読取装置のサンプルホールドパルスタイミング調整方法であって、
前記サンプルホールド回路に供給するサンプルホールドパルスの位相を、前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性に対応したタイミングに調整する位相調整工程を有し、
前記ＣＭＯＳイメージセンサの画素の位置に対応する出力信号の特性は、各画素に対応する出力信号の特性であって、
前記位相調整工程は、
各画素に適切なサンプルホールドパルスの位相を取得する取得工程と、
各画素に対応して前記取得工程で取得したサンプルホールドパルスの位相を記憶手段に記憶する記憶工程と、
前記記憶手段から読み出したサンプルホールドパルスの位相となるよう、各画素に対応してサンプルホールドパルスの位相を調整する工程とを有することを特徴とする画像読取装置のサンプルホールドパルスタイミング調整方法。
前記取得工程は、
所定のサンプルホールドパルスの位相でグレースケールチャートを読み込む工程と、
ＣＭＯＳイメージセンサからの各画素の出力信号の階調特性が所定の範囲内の入るようにサンプルホールドパルスの位相を変えて、階調特性が所定の範囲内の入るサンプルホールドパルスの位相を取得する工程とを有することを特徴とする請求項７に記載の画像読取装置のサンプルホールドパルスタイミング調整方法。