JP2010067975A - イメージセンサ及びこれの製造方法 - Google Patents

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Abstract


【課題】 イメージセンサと、その製造方法、及びこれを含む事務機器を提供すること。
【解決手段】 イメージセンサは、マトリクス形状に配列された単位画素を含み、単位画素それぞれは、スイッチングダイオード及びセンシングダイオードを含む。スイッチングダイオードは、ゲートラインに電気的に接続されたプラス端子及びシグナルノードに電気的に接続されたマイナス端子を含む。センシングダイオードは、データラインに電気的に接続されたプラス端子及びシグナルノードに電気的に接続されたマイナス端子を含む。これにより、２次元的イメージを一度にスキャンできるため、スキャン時間を短縮することができる。
【選択図】図５

Description

本発明は、イメージセンサ及びこれの製造方法に関し、より詳細には、イメージセンシング時間を短縮させることができ、製造工程を単純化しうる構造を有するイメージセンサ及びこれの製造方法に関する。
オフィスオートメーションが進むにつれてコピー機及びスキャナのような事務用機器が広く普及してきた。コピー機とは、他の用紙の絵や写真あるいは文字などを印刷する装置を示し、スキャナとは、絵や写真あるいは文字などをコピーするように読み込んで電子ファイルに変換して保存する装置を示す。これら装置の多くはデジタル方式となっている。なお、個人用コンピュータとネットワークの普及とともに、コピー機、プリンタ、ファクシミリ、イメージスキャナなどの各種機能がまとめられているデジタル複合機が発売されつつある。
図１は、従来のイメージセンサを含むスキャナまたはコピー機を示す概略的な側面図である。
図１を参照すると、従来のスキャナまたはコピー機１００は、支持台１１０の上部にコピーまたはスキャンしようとする用紙１０１を載せており、ドライバ１３０を用いて駆動モジュール１４０を動作させると、駆動モジュール１４０は、センシングモジュール１２０を一側から他側に移動させながら用紙１０１のイメージをセンシングするようになる。
センシングモジュール１２０は、光源１２１とイメージセンサ１２２を含み、光源１２１から用紙１０１に向かって光を照射し、用紙１０１から反射された光をイメージセンサ１２２が読み込む。
このように、センシングモジュール１２０が一側から他側に移動しながらライン単位にスキャンされたイメージは、Ａ／Ｄコンバータ１５０によってデジタルに変換され、このようにデジタル値に変換されたイメージは、メモリ１６０にライン単位のデータとして保存される。
しかし、このような従来のプリンタまたはスキャナの場合、センシングモジュール１２０が一側から他側に移動しながらイメージをスキャンするため、所要時間が長いという問題点があった。
また、従来のイメージセンサは、薄膜トランジスタを用いるため、これを製造するための工程が複雑であった。
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、イメージセンシングの時間を短縮し、製造工程を単純化することが可能な、新規かつ改良されたイメージセンサを提供することにある。
本発明の他の目的は、前記イメージセンサを製造する方法を提供することにある。
本発明の更に他の目的は、前記イメージセンサを含むコピー機またはスキャナのような事務機器を提供することにある。
このような課題を解決するための本発明の例示的な一実施例によるイメージセンサは、第１方向に延長されたゲートラインと、第１方向と異なる第２方向に延長されたデータラインとによって定義される領域に、マトリクス形状に配列される単位画素を含み、単位画素のそれぞれは、スイッチングダイオード及びセンシングダイオードを含む。
スイッチングダイオードは、ゲートラインに電気的に接続されたプラス端子及びシグナルノードに電気的に接続されたマイナス端子を含む。
センシングダイオードは、データラインに電気的に接続されたプラス端子及びシグナルノードに電気的に接続されたマイナス端子を含む。
ここで、スイッチングダイオードは、ベース基板の上部に形成された共通電極、共通電極の上部に形成された第１のＮ型半導体層、第１のＮ型半導体層の上部に形成された第１真性半導体層、第１真性半導体層の上部に形成された第１のＰ型半導体層、及び第１のＰ型半導体層の上部に形成された第１透明電極を含み、センシングダイオードは、共通電極、スイッチングダイオードの第１のＮ型半導体層と離隔して隣接するように共通電極の上部に形成された第２のＮ型半導体層、スイッチングダイオードの第１真性半導体層と離隔して隣接するように第２のＮ型半導体層の上部に形成された第２真性半導体層、スイッチングダイオードの第１のＰ型半導体層と離隔して隣接するように第２真性半導体層の上部に形成された第２のＰ型半導体層、及び第１透明電極と離隔して隣接するように第２のＰ型半導体層の上部に形成された第２透明電極を含んでもよい。
また、センシングダイオードの共通電極の表面には、規則的なパターンの凹凸構造が形成されてもよい。
イメージセンサは、スイッチングダイオードの上部に配置され、外部から入射された光が、スイッチングダイオードに入射されることを遮断する光遮断層を更に含んでもよい。
例えば、スイッチングダイオードの第１真性半導体層及びセンシングダイオードの第２真性半導体層のそれぞれは、
アモルファスシリコン層（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）及びアモルファスシリコン層の上部に形成された微結晶シリコン（ｍｉｃｒｏｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ）層から構成されたシリコン層が一つ以上積層されるか、或いは、アモルファスシリコン及びアモルファスシリコンの内部にナノクラスター（ｎａｎｏｃｌｕｓｔｅｒ）形態にランダムに分布された微結晶シリコンを含んでもよい。
一方、隣接する３つの単位画素は画素部を定義し、１つの画素部内の３つの単位画素の上部にはそれぞれ、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタを配置してもよい。
これとは異なり、スイッチングダイオードは、ベース基板の下部に形成された第１真性半導体層、第１真性半導体層の下部に形成された第１のＰ型半導体層、第１のＰ型半導体層の下部に形成されてゲートラインに接続された第１電極、第１真性半導体層の下部に第１のＰ型半導体層と離隔するように形成された第１のＮ型半導体層、第１のＮ型半導体層の下部に形成された共通電極を含み、センシングダイオードは、ベース基板の下部に第１真性半導体層と離隔するように形成された第２真性半導体層、第２真性半導体層の下部に形成された第２のＰ型半導体層、第２のＰ型半導体層の下部に形成され、データラインに電気的に接続された第２電極、第２真性半導体層の下部に第２のＰ型半導体層と離隔され、第１のＮ型半導体層と隣接するように形成された第２のＮ型半導体層、及び第２のＮ型半導体層の下部に第１のＮ型半導体層と共有する共通電極を含んでもよい。
ここで、センシングダイオードの共通電極及び第２電極の表面には、規則的なパターンの凹凸構造が形成されてもよい。
一方、イメージセンサは、ベース基板の上部に配置され、外部から入射された光がスイッチングダイオードに入射されることを遮断する光遮断層を更に含んでもよい。
例えば、スイッチングダイオードの第１真性半導体層及びセンシングダイオードの第２真性半導体層のそれぞれは、アモルファスシリコン層（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）及びアモルファスシリコン層の上部に形成された微結晶シリコン（ｍｉｃｒｏｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ）層から構成されたシリコン層が一つ以上積層されるか、或いは、アモルファスシリコン及びアモルファスシリコンの内部にナノクラスター（ｎａｎｏｃｌｕｓｔｅｒ）形態にランダムに分布された微結晶シリコンを含んでもよい。
また、隣接する３つの単位画素は、画素部を定義し、１つの画素部内の３つの単位画素の上部にはそれぞれ、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタが配置されてもよい。
本発明の一実施例によるイメージセンサの製造方法は、ベース基板の上部に共通電極を形成する段階と、共通電極の形成された基板の上部に順次に、Ｎ型半導体膜、真性半導体膜、Ｐ型半導体膜、及び透明導電膜を形成する段階と、Ｎ型半導体膜、真性半導体膜、Ｐ型半導体膜、及び透明導電膜をパターニングして共通電極の上部にスイッチングダイオード及びセンシングダイオードを形成する段階と、スイッチングダイオード及びセンシングダイオードの形成された基板に絶縁膜を形成する段階と、を含む。
ここで、真性半導体膜を形成する段階は、２〜１３．５６ＭＨｚの第１周波数を用いる化学気相成長（ＣＶＤ）工程によってアモルファスシリコン膜を形成する段階と、４０〜１００ＭＨｚの第２周波数を用いる化学気相成長工程によって微結晶シリコン膜を形成する段階と、を含んでもよい。
より詳細には、アモルファスシリコン膜を形成する段階において、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）との割合は、１：０．１〜１：１であり、シランガスの流量は１０〜１００ｓｃｃｍであり、水素ガスの流量は１０〜１００ｓｃｃｍであり、微結晶のシリコン膜を形成する段階において、シランガスと水素ガスとの割合は１：５〜１：３０であり、シランガスの流量は２〜２０ｓｃｃｍであり、水素ガスの流量は４０〜４００ｓｃｃｍであってもよい。
また、微結晶シリコン層を形成する段階において、シランガス、水素ガス、及びフッ化ケイ素ガス（ＳｉＦ４）の割合は、１：５：１〜１：３０：１であってもよい。
本発明の他の実施例によるイメージセンサの製造方法は、ベース基板の下部に第１及び第２真性半導体層を形成する段階と、第１及び第２真性半導体層の下部における第１のＰ型領域及び第２のＰ型領域に、それぞれ第１のＰ型半導体層及び第２のＰ型半導体層を形成する段階と、第１真性半導体層の下部の第１のＰ型領域と離隔された第１のＮ型領域に、第１のＮ型半導体層を形成し、第２のＰ型領域と離隔され、第１のＮ型領域と隣接するように第２真性半導体層の下部の第２のＮ型領域に、第２のＮ型半導体層を形成する段階と、第１のＰ型半導体層の下部に第１電極を形成し、第１及び第２のＮ型半導体層の下部に単一の共通電極を形成し、第２のＰ型半導体層の下部に第２電極を形成する段階と、を含む。
ここで、真性半導体膜を形成する段階は、２〜１３．５６ＭＨｚの第１周波数を用いる化学気相成長（ＣＶＤ）工程によってアモルファスシリコン膜を形成する段階と、４０〜１００ＭＨｚの第２周波数を用いる化学気相成長工程によって微結晶シリコン膜を形成する段階と、を含んでもよい。
より詳細には、アモルファスシリコン膜を形成する段階において、シランガスと水素ガスとの割合は、１：０．１〜１：１であり、シランガスの流量は、１０〜１００ｓｃｃｍであり、水素ガスの流量は１０〜１００ｓｃｃｍであり、微結晶シリコン膜を形成する段階において、シランガスと水素ガスとの割合は、１：５〜１：３０であり、シランガスの流量は２〜２０ｓｃｃｍであり、水素ガスの流量は４０〜４００ｓｃｃｍであってもよい。
また、微結晶シリコン層を形成する段階において、シランガス、水素ガス、及びフッ化ケイ素ガスとの割合は、１：５：１〜１：３０：１であってもよい。
本発明によると、センシングモジュールが移動することなく、２次元的なイメージを一度にスキャンできるためスキャン時間を短縮することができる。
また、各画素に含まれるスイッチングダイオードとセンシングダイオードとを、一つの工程によって形成することができるため、工程数が減少し、各工程で発生し得る不良を減少させ生産性を向上することができる。
従来のイメージセンサを含むスキャナまたはコピー機を示した概略的な側面図である。 本発明の例示的な一実施例によるスキャナまたはコピー機を示した概略的な側面図である。 本発明の例示的な他の実施例によるスキャナまたはコピー機を示した概略的な側面図である。 図２及び図３に示したイメージセンサの単位画素を示した回路図である。 本発明の例示的な一実施例による図４に示した単位画素を示す断面図である。 本発明の例示的な他の実施例による単位画素の真性半導体層の拡大図である。 本発明の例示的な更に他の実施例による単位画素の第１及び第２真性半導体層の拡大図である。 本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。 本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。 本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。 本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。 本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。 希釈率の変化によるラマン分光器の測定データを示すグラフである。 本発明の例示的な他の実施例によるイメージセンサの単位画素を示す断面図である。 本発明の例示的な更に他の実施例による図４に示した単位画素を示す断面図である。 本発明の一実施例によるイメージセンサの製造に用いられ得るプラズマ化学気相成長装置を概略的に示した図である。 図１６に示した分離電極アセンブリを示した斜視図である。 本発明の例示的な更に他の実施例によるイメージセンサの単位画素を示す断面図である。
本発明は多様に変更することができ、多様な形態を有することができることを、特定の実施形態を図面に例示して本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に限定するのではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、乃至代替物を含むことを理解すべきである。
第１、第２等の用語は、多様な構成要素を説明するために使用することができるが、構成要素は用語によって限定されない。用語は一つの構成要素を他の構成要素から区別する目的としてのみ使用される。例えば、本発明の権利範囲から逸脱することなしに、第１構成要素は第２構成要素と称されてもよく、同様に第２構成要素も第１構成要素に称されてもよい。
本出願で使用した用語は、ただ特定の実施例を説明するために使用したものであって、本発明を限定しない。単数の表現は、文脈上、明白に相違が示されない限り、複数の表現を含む。「含む」または「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを意図するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたもの等の存在または付加の可能性を予め排除しないことを理解しなければならない。
なお、異なるものとして定義しない限り、技術的または科学的な用語を含めてここで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味を有している。
一般的に用いられる辞典に定義されているもののような用語は、関連技術の文脈上で有する意味と一致する意味を有することと解釈すべきであり、本出願で明白に定義されない限り、特別にもしくは過度に形式的な意味に解釈されない。
以下に添付図面を参照して本発明の好適な実施形態について詳細に説明する。
図２は、本発明の例示的な一実施例によるスキャナまたはコピー機を示した概略的な側面図である。
図２を参照すると、本発明の例示的な一実施例によるスキャナまたはコピー機２００ａは、用紙支持台２１０、イメージセンサ２２０、及び光源モジュール２３０を含む。
用紙支持台２１０は、イメージセンサ２２０の上部に配置され、スキャンされる用紙２０１を支持する。
光源モジュール２３０は、イメージセンサ２２０の下部に配置され、用紙支持台２１０に向って光を照射する。イメージセンサ２２０を貫通して用紙２０１に到達した光は、用紙２０１で反射され、イメージセンサ２２０に到達する。例えば、液晶表示装置（ＬＣＤ）で用いられるバックライトアセンブリを光源モジュール２３０として選択してもよい。
イメージセンサ２２０は、マトリクス形状に配列された複数の単位画素（図示せず）を含んで用紙２０１のイメージを２次元的に読み込む。このように各単位画素のイメージは、アナログ／デジタルコンバータ（Ａ／Ｄコンバータ）１５０でデジタル値に変換され、このようなデジタル値はメモリ１６０に保存される。
よって、本発明によると、ライン単位（ｌｉｎｅ ｕｎｉｔ）にスキャンが進行されていたスキャンプロセスが、面単位（ａｒｅａ ｕｎｉｔ）のスキャンにより同時に進行させることができるため、スキャン時間が著しく減少する。
図３は、本発明の例示的な他の実施例によるスキャナまたはコピー機を示した概略的な側面図である。図３に示したスキャナまたはコピー機は、図２に示したスキャナまたはコピー機と、光源モジュールを除いて実質的に同一である。よって、同一または類似の構成要素には同一の参照符号で併記し、詳細な説明は省略する。
図３を参照すると、本発明の例示的な一実施例によるスキャナまたはコピー機２００ｂは、用紙支持台２１０、イメージセンサ２２０、及び光源モジュール２４０を含む。
本実施例による光源モジュール２４０は、用紙支持台２１０及びイメージセンサ２２０の側部に配置され、用紙支持台２１０とイメージセンサ２２０との間に形成された空間に光を照射する。
このような光源モジュール２４０、光を発生させる光源２４１と光源２４１で発生した光を反射して光の効率を向上させる反射板２４２を含む。例えば、光源２４１として、冷陰極蛍光ランプ（ＣＣＦＬ）、外部電極蛍光ランプ（ＥＥＦＬ）などを用いてもよい。
図２で示した光源モジュール２３０から出射された光は、イメージセンサ２２０を貫通しなければならず、図４及び図５に基づき後述される各画素間の隙間に光を照射しなければならないため、画素間の隙間が大きくなることに対し、図３に示された光源モジュール２４０は、このような制限がなくなるため、高画質のスキャナまたはコピー機に適合する。
図４は、図２及び図３に示したイメージセンサの単位画素を示す回路図である。
図４を参照すると、図２及び図３で示したイメージセンサ２２０の単位画素３００は、スイッチングダイオード３１０及びセンシングダイオード３２０を含む。
イメージセンサ２２０のベース基板（図示せず）上には、ゲートライン３３０が第１方向に沿って延長され、データライン３４０が第１方向と交差する第２方向、例えば、垂直方向に沿って延長され、マトリクス形状の内部の単位画素３００を定義する。
単位画素３００は、スイッチングダイオード３１０及びセンシングダイオード３２０を含む。
スイッチングダイオード３１０のプラス端子は、ゲートライン３３０に電気的に接続され、スイッチングダイオード３１０のマイナス端子は、シグナルノード（Ｎ）に電気的に接続される。また、センシングダイオード３２０のプラス端子は、データライン３４０に電気的に接続され、センシングダイオード３２０のマイナス端子は、シグナルノード（Ｎ）に電気的に接続される。
以下、単位画素３００のスイッチングダイオード３１０及びセンシングダイオード３２０の動作を説明する。
まず、リセット（Ｒｅｓｅｔ）段階が行われる。リセット段階で、ゲートライン３３０にリセット電圧が印加されると、スイッチングダイオード３１０がターンオンされ、シグナルノード（Ｎ）が初期化される。例えば、第１電位は、約−５Ｖである。このとき、センシングダイオード３２０は、ターンオフ状態にある。
その後、待機（ｓｔａｎｂｙ）段階が進行される。待機段階で、ゲートライン３３０に待機電圧が印加される。例えば、待機電圧は、約０Ｖである。このように、ゲートライン３３０に待機電圧が印加されると、スイッチングダイオード３１０がターンオフされ、シグナルノード（Ｎ）の第１電圧が維持される。このとき、センシングダイオード３２０の状態は、まだターンオフ状態である。
その後、光センシング（ｌｉｇｈｔ−ｓｅｎｓｉｎｇ）段階が行われる。光センシング段階で、イメージから反射された光がセンシングダイオード３２０に到達すると、シグナルノード（Ｎ）の電位が第２電圧に変更される。このとき、第２電圧は、例えば、約−５Ｖ〜０Ｖの値を有してもよく、この値は、到達した光量に依存する。ここで、スイッチングダイオード３１０及びセンシングダイオード３２０の状態は、まだターンオフ状態である。
その後、データ読み出し段階が行われる。データ読み出し段階で、ゲートライン３３０に再びリセット電圧が印加されると、スイッチングダイオード３１０が再びターンオンされ、シグナルノード（Ｎ）に再び第１電位が印加され、シグナノード（Ｎ）の第２電位がデータライン３４０に伝送される。
図５は、本発明の例示的な一実施例による図４に示した単位画素を示す断面図である。
図５を参照すると、単位画素は、ベース基板４０１の上部に形成される。ベース基板４０１は、光学的に透明である。ベース基板４０１として、例えば、ガラス基板及びプラスチック基板を用いてもよい。
ベース基板４０１の上部に形成された単位画素３００は、スイッチングダイオード３１０及びセンシングダイオード３２０を含む。スイッチングダイオード３１０及びセンシングダイオード３２０は、ベース基板４０１の上部に形成された共通電極４０２を共有してシグナルノード（Ｎ）を定義する。
共通電極４０２は、優れた電気伝導性（ｃｏｎｄｕｃｔｉｖｉｔｙ）とともに、センシングダイオード３２０の光利用効率（ｌｉｇｈｔ−ｕｓｉｎｇ ｅｆｆｉｃｉｅｎｃｙ）を向上させるために優れた光反射性を有することが望ましい。例えば、共通電極４０２は、アルミニウム、亜鉛、モリブデンなどの単一金属またはこれらの合金で形成されるか、或いは単一金属または合金の酸化物などで形成してもよい。
図示していないが、共通電極４０２の表面には、光反射効率を向上させるために、規則的なパターンの凹凸構造を形成してもよい。このような共通電極４０２の凹凸構造はレーザ加工によって形成してもよい。このとき、共通電極４０２のレーザ加工のために、共通電極４０２は、銀とほぼ同一の光反射率を有してレーザ加工性の優れたアルミニウムモリブデンオキサイド（Ａｌｕｍｉｎｕｍ Ｍｏｌｙｂｄｅｎｕｍ Ｏｘｉｄｅ：ＡＭＯ）で形成されることが望ましい。
スイッチングダイオード３１０は、共通電極４０２、第１のＮ型半導体層３１１、第１真性半導体層３１２、第１のＰ型半導体層３１３、及び第１透明電極４１０を含む。第１のＮ型半導体層３１１は、共通電極４０２の上部に形成される。第１真性半導体層３１２は、第１のＮ型半導体層３１１の上部に形成される。第１のＰ型半導体層３１３は、第１真性半導体層３１２の上部に形成される。第１透明電極４１０は、第１のＰ型半導体層３１３の上部に形成される。
センシングダイオード３２０は、共通電極４０２、第２のＮ型半導体層３２１、第２真性半導体層３２２、第２のＰ型半導体層３２３、及び第２透明電極４２０を含む。センシングダイオード３２０の第２のＮ型半導体層３２１は、スイッチングダイオード３１０の第１のＮ型半導体層３１１と離隔して隣接するように、共通電極４０２の上部に形成される。センシングダイオード３２０の第２真性半導体層３２２は、スイッチングダイオード３１０の第１真性半導体層３１２と離隔して隣接するように、第２のＮ型半導体層３２１の上部に形成される。センシングダイオード３２０の第２のＰ型半導体層３２３は、スイッチングダイオード３１０の第１のＰ型半導体層３１３と離隔して隣接するように、第２真性半導体層３２２の上部に形成される。第２透明電極４２０は、第１透明電極４１０と離隔して隣接するように、第２のＰ型半導体層３２３の上部に形成される。
第１及び第２のＮ型半導体層３１１及び３２１は、実質的にリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのＮ型不純物のドープされたシリコン物質で形成される。第１及び第２のＮ型半導体層３１１及び３２１は、アモルファス（ａｍｏｒｐｈｏｕｓ）シリコン及び微結晶（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ）シリコンのうち、少なくともいずれか一つを含むように形成してもよい。
例えば、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、アモルファスシリコンにＮ型不純物のドープされた構造、微結晶シリコンにＮ型不純物のドープされた構造、またはそれぞれＮ型不純物のドープされたアモルファスシリコンと微結晶シリコンとが積層された構造などを有してもよい。特に、第２真性半導体層３２２で生成された電子は、第２のＮ型半導体層３２１を経て共通電極４０２に移動しなければならないため、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、電子移動度（ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ）がアモルファスシリコンより相対的に優れている微結晶シリコンで形成されることが望ましい。第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、例えば、約２０〜１００ｎｍの厚さに形成され、層そのものの比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）は約１０４〜１０５Ω・ｃｍに形成される。
第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３はそれぞれ、第１真性半導体層３１２及び第２真性半導体層３２２を挟んで第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１と向い合うように第１真性半導体層３１２及び第２真性半導体層３２２上に形成される。第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、実質的に、ホウ素（Ｂ）、カリウム（Ｋ）などのＰ型不純物のドープされているシリコン物質で形成される。第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、アモルファスシリコン及び微結晶シリコンのうち、少なくとも一つを含むように形成してもよい。
例えば、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、アモルファスシリコンにＰ型不純物のドープされた構造、微結晶シリコンにＰ型不純物のドープされた構造、またはそれぞれＰ型不純物のドープされたアモルファスシリコンと微結晶シリコンとが積層された構造などを有してもよい。
外部から入射される光は、第２のＰ型半導体層３２３を通過した後、実質的に光電変換を起こす第２真性半導体層３２２に到達する。よって、第２真性半導体層３２２に入射される光の損失を防止するために、第２のＰ型半導体層３２３を通過する光が第２のＰ型半導体層３２３で吸収されずに通過することが望ましい。そのため、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、第１真性半導体層３１２及び第２真性半導体層３２２とは異なるバンドギャップ（ｂａｎｄ ｇａｐ）特性を有することが望ましく、特に、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、光が吸収されないように第１真性半導体層３１２及び第２真性半導体層３２２に比べて大きいバンドギャップエネルギーを有することが望ましい。バンドギャップエネルギーを増加させるために、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３には、炭素（Ｃ）を更に添加してもよい。第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、例えば、約２０〜１００ｎｍの厚さに形成し、第１真性半導体層３１２及び第２真性半導体層３２２に比べて相対的に薄く形成してもよい。
第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３の上部には、それぞれ第１透明電極層４１０及び第２透明電極層４２０が形成される。例えば、第１透明電極層４１０及び第２透明電極層４２０は、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）またはインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）などから形成してもよい。図示してはいないが、第１透明電極層４１０及び第２透明電極層４２０を形成する層から第１透明電極層４１０と連結される図４に示されたゲートライン３３０を形成してもよい。
スイッチングダイオード３１０及びセンシングダイオード３２０の形成されたベース基板４０１の上部には、絶縁層４０４が形成され、スイッチングダイオード３１０及びセンシングダイオード３２０を固定して保護する。絶縁層４０４は、ビアホール（ｖｉａ ｈｏｌｅ：ＶＨ）を有し、第２透明電極４２０の上部を露出させる。
その後、絶縁層４０４の上部には、光遮断膜４０３及びデータライン３４０が形成される。光遮断膜４０３は、スイッチングダイオード３１０の上部に配置され、イメージから反射された光がスイッチングダイオード３１０に入射されることを防止する。データライン３４０は、ビアホール（ＶＨ）を通じて露出された第２透明電極４２０と電気的に接続され、図４のゲートライン３３０と実質的に垂直な方向に延長される。
図示していないが、単位画素３００は、光遮断膜４０３及びデータライン３４０の形成された絶縁層４０４の上部に形成され、光遮断膜４０３及びデータライン３４０を保護するための保護層（図示せず）を更に形成してもよい。
図６は、本発明の例示的な他の実施例による単位画素の真性半導体層の拡大図である。本発明の例示的な他の実施例による単位画素は、図５に示した単位画素及び真性半導体層を除いて同一である。よって、同一及び類似の構成要素についての説明は省略し、真性半導体層について説明する。
図６を参照すると、第１真性半導体層３１２及び第２真性半導体層３２２は、アモルファス層（ａｍｏｒｐｈｏｕｓ ｌａｙｅｒ）３１２ａ及び３２２ａと、アモルファス層３１２ａ及び３２２ａの上部に形成された微結晶層（ｍｉｃｒｏ−ｃｒｙｓｔａｌｌｉｎｅ ｌａｙｅｒ）３１２ｂ及び３２２ｂとが交互に積層されてシリコン層３２５を形成してもよい。アモルファス層３１２ａ及び３２２ａはアモルファスシリコンを含み、微結晶層３１２ｂ及び３２２ｂは、微結晶シリコンを含む。
一方、第１真性半導体層３１２及び第２真性半導体層３２２に入射された光が全ての領域で光電効果（ｐｈｏｔｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔｓ）を発生しうるように、真性半導体層に形成されるアモルファスシリコン層１３２の総厚さは、下記の数式１に示されたランベルトの法則（Ｌａｍｂｅｒｔ’ｓ ｌａｗ）によって９５％以上の吸収率（ａｂｓｏｒｐｔｉｏｎ ｒａｔｅ）を有するように、約０．４μｍ以上にすることが望ましく、製造工程の時間短縮のために約１．０μｍ以下に形成することが望ましい。
Figure 2010067975
ここで、Ｉ０は入射光の強度、Ｉは透過光の強度、μは吸収係数（ａｂｓｏｒｐｔｉｏｎ ｒａｔｅ）、ｄは吸収層の厚さを示す。
また、第１真性半導体層３１２及び第２真性半導体層３２２の厚さは、アモルファス層３１２ａ及び３２２ａと微結晶層３１２ｂ及び３２２ｂとの厚さの比によって変わり、例えば、約５００〜２０００μｍの厚さに形成してもよい。
一般的に、シリコンを用いる光電素子は、真性半導体層の光吸収率と光電変換効率によって光電効率が決められる。このような観点から、アモルファス層３２２ａは、結晶面を有しないため、微結晶層３２２ｂに比べて光吸収率が優れている。反面、微結晶層３２２ｂは、結晶面で光を反射させるため、光吸収率はアモルファス層３２２ａより低いが、電子移動度がアモルファス層３２２ａより優れているため、吸収された光を電気に変換する光電変換効率はアモルファス層３２２ａより優れている。よって、光吸収率の優れたアモルファス層３２２ａと光電変換効率に優れた微結晶層３２２ｂの両方ともを形成することにより、第２真性半導体層３２２の光電効率を向上させることができる。
図７は、本発明の例示的な更に他の実施例による単位画素の第１及び第２真性半導体層の拡大図である。本発明の例示的な更に他の実施例による単位画素は、図５に示した単位画素と真性半導体層を除くと同一である。よって、同一及び類似の構成要素についての説明は省略し、真性半導体層について説明する。
図７を参照すると、第１真性半導体層３１２及び第２真性半導体層３２２は、アモルファスシリコン１３２及びアモルファスシリコン１３２の内部にナノクラスター（ｎａｎｏ ｃｌｕｓｔｅｒ）形態でランダムに分布した微結晶シリコン１３４を含む。ナノクラスター形態の微結晶シリコン１３４は、アモルファスと単結晶シリコンとの境界物質としてナノスケール（ｎａｎｏ ｓｃａｌｅ）の結晶大きさを有するシリコン結晶がクラスター形態に形成されたことを示す。例えば、第１真性半導体層３１２及び第２真性半導体層３２２は、約３００〜５００μｍの厚さに形成され、微結晶シリコン１３４のクラスターの大きさは約１０〜１００μｍに形成されてもよい。
一般的に、シリコン薄膜を用いた光電素子は、真性半導体層の光吸収率と光電変換効率により光電効率が決定される。このような観点から、アモルファスシリコンは、結晶面を有しないため、微結晶シリコンに比べて光吸収率に優れている。反面、微結晶シリコンは結晶面で光を反射させるため、光吸収率はアモルファスシリコンより低いが、電子移動度がアモルファスシリコンより優れているため吸収された光を電気に変換する光電変換効率はアモルファスシリコンより優れている。よって、光吸収率の優れたアモルファスシリコン１３２の内部に光電変換効率に優れた微結晶シリコン１３４をナノクラスター形態に形成すると、光吸収率及び電子移動度のどちらも優れた真性半導体層が形成され、光電効率が向上する。また、アモルファスシリコン１３２と微結晶シリコン１３４は、互いに異なる波長帯の光を吸収するため、アモルファスシリコン１３２で吸収できない波長帯の光を微結晶シリコン１３４で吸収することができるため、光電効率を向上させることができる。
図８〜図１２は、図５に示された本発明の例示的な一実施例によるイメージセンサを製造する過程を示す断面図である。
図８を参照すると、ベース基板４０１の上部に金属層（図示せず）を形成し、金属層（図示せず）をパターニングして、共通電極４０２を形成する。共通電極４０２は、例えば、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程によって、導電性光反射物質を形成した後、導電性光反射物質の表面に規則的なパターンの凹凸構造を形成する過程を通じて形成されてもよい。例えば、共通電極４０２は、アルミニウム、亜鉛、モリブデンなどの単一金属またはこれらの合金で形成されるか、或いは単一金属または合金の酸化物などで形成してもよい。
図９を参照すると、共通電極４０２の形成されたベース基板４０１の上部に、順次にＮ型半導体膜６０１、真性半導体膜６０２、Ｐ型半導体膜６０３、及び透明導電膜６０４を積層する。
共通電極４０２の形成されたベース基板４０１上に、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのＮ型不純物がドープされたＮ型半導体膜６０１を形成する。Ｎ型半導体膜６０１は、Ｎ型アモルファスシリコン層及びＮ型微結晶シリコン層のうち、少なくとも一層を含むように形成することができる。例えば、Ｎ型半導体膜６０１は、約４０〜１００ＭＨｚの周波数を用いた化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ）工程を通じてＮ型微結晶シリコン膜から形成されてもよい。また、Ｎ型半導体膜６０１は、約２〜１３.５６ＭＨｚの周波数を用いたＣＶＤ工程を通じてＮ型アモルファスシリコン膜から形成されてもよい。また、Ｎ型半導体膜６０１は、約２〜１３.５６ＭＨｚの第１周波数と約４０〜１００ＭＨｚの第２周波数とを交互に用いるＣＶＤ工程を通じてＮ型アモルファスシリコン膜とＮ型微結晶シリコン膜とが連続的に積層された構造に形成されてもよい。
このうち、Ｎ型半導体膜６０１は、光電変換効率の向上のために、電子移動度の高いＮ型微結晶シリコン層から形成されることが望ましい。Ｎ型半導体膜６０１は、例えば、約２０〜１００ｎｍの厚さに形成されてもよい。
図６に示したような真性半導体層（３１２、３２２）を形成するために、Ｎ型半導体膜６０１上に、図６に示したように、例えば、複数のアモルファス膜と複数の微結晶膜とが交互に積層された真性半導体膜６０２を形成する。
アモルファス膜と微結晶膜は、互いに異なる工程条件を有するＣＶＤ工程を通じて形成されてもよい。一般的に、ＣＶＤ装置によりシリコン薄膜を形成することにおいて、周波数が高いほど、そして水素（Ｈ２）ガスの希釈率（ｄｉｌｕｔｉｏｎ ｒａｔｉｏ）が高いほど、微結晶シリコン層が容易に形成される。
よって、アモルファス膜は、約２〜１３.５６ＭＨｚの周波数と、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの比が１:０.１〜１：１程度の工程条件によって形成されてもよい。このとき、シラン（ＳｉＨ４）ガスの流量は約１０〜１００ｓｃｃｍの範囲を有し、水素（Ｈ２）ガスの流量は約１０〜１００ｓｃｃｍの範囲を有する。
反面、微結晶膜は、約４０〜１００ＭＨｚの周波数と、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの比が１:５〜１：３０程度の工程条件を通じて形成されてもよい。このとき、シラン（ＳｉＨ４）ガスの流量は、約２〜２０ｓｃｃｍの範囲を有し、水素（Ｈ２）ガスの流量は、約４０〜４００ｓｃｃｍの範囲を有する。
一方、前記の工程条件で微結晶膜を形成すると、下部に位置した物質との膜質（ｓｕｒｆａｃｅ ｃｏｎｄｉｔｉｏｎ）の差によって、微結晶膜の下部に所定の厚さのアモルファス膜が形成されることがある。よって、望まないアモルファス膜の形成を防止するために、シラン（ＳｉＨ４）ガス及び水素（Ｈ２）ガスの他に、フッ化ケイ素（ＳｉＦ４）ガスを追加してもよい。このように、工程に用いるガスにフッ化ケイ素（ＳｉＦ４）ガスを追加すると、微結晶膜の蒸着時に発生するアモルファス膜をフッ化ケイ素（ＳｉＦ４）がエッチングして望まないアモルファス膜の生成を防止することができる。例えば、シラン（ＳｉＨ４）ガス、水素（Ｈ２）ガス、及びフッ化ケイ素（ＳｉＦ４）ガスは、約１:５：１〜１：３０:１程度の割合で用いられてもよい。
一方、交互に積層されるアモルファス膜と微結晶膜とは一つのＣＶＤチャンバ（ＣＶＤ ｃｈａｍｂｅｒ）内で周波数及びガス比率などの工程条件を変更して、連続的に形成されてもよい。あるいは、アモルファス膜及び微結晶膜は、一列に(ｉｎ ｌｉｎｅ)連結された、少なくとも一つのアモルファス形成用ＣＶＤチャンバと、少なくとも一つの微結晶形成用ＣＶＤチャンバとを用いて、段階的に形成してもよい。
さらに、アモルファス膜及び微結晶膜は、同一の条件のＣＶＤ工程によって、同時に形成することができる。前述したように、微結晶膜を形成するための工程を行うとき、下部に位置した物質との膜質差によって、微結晶膜の下部にアモルファス膜が自動的に形成されることがある。よって、微結晶膜を形成する工程条件を調節することによって、アモルファス膜を同時に形成できることになる。例えば、アモルファス膜と微結晶膜とを同時に形成するためのＣＶＤ工程は、周波数が約４０〜１００ＭＨｚ、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの比が約１:５〜１：３０程度の工程条件で行ってもよい。
一方、真性半導体膜６０２に入射された光が全体領域に光電効果を発生させることができるよう、真性半導体膜６０２に形成されるアモルファス膜の総厚さは、約０.４〜１.０μｍ以下に形成されることが望ましい。
真性半導体膜６０２上にホウ素（Ｂ）、カリウム（Ｋ）などのＰ型不純物のドープされたＰ型半導体膜６０３を形成する。Ｐ型半導体膜６０３は、Ｐ型アモルファスシリコン層及びＰ型微結晶シリコン層のうち、少なくとも一層を含むように形成されてもよい。例えば、Ｐ型半導体膜６０３は、約４０〜１００ＭＨｚの周波数を用いたＣＶＤ工程を通じてＰ型微結晶シリコン層から形成されてもよい。また、Ｐ型半導体膜６０３は、約２〜１３.５６ＭＨｚの周波数を用いるＣＶＤ工程を通じてＰ型アモルファスシリコン層から形成されてもよい。また、Ｐ型半導体膜６０３は、約２〜１３.５６ＭＨｚの第１周波数と約４０〜１００ＭＨｚの第２周波数とを交互に用いるＣＶＤ工程を通じてＰ型アモルファスシリコン層とＰ型微結晶シリコン層とが連続的に積層された構造に形成されてもよい。
Ｐ型半導体膜６０３は、外部から入射される光が吸収されないように真性半導体膜６０２に比べて大きいバンドギャップエネルギーを有することが望ましい。Ｐ型半導体膜６０３の光透過度を向上させるために、反応ガス（ｒｅａｃｉｏｎ ｇａｓ）に炭素（Ｃ）を追加してＰ型半導体膜６０３のバンドギャップエネルギーを増加させてもよい。Ｐ型半導体膜６０３は、例えば、約２０〜１００ｎｍの厚さに形成され、真性半導体膜６０２に比べて相対的に薄く形成される。
その後、Ｐ型半導体膜６０３上に透光性導電物質からなる透明導電膜６０４を形成する。透明導電膜６０４は、スパッタリングまたはＣＶＤ工程を通じて形成してもよい。例えば、透明導電膜６０４は、インジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）などで形成されてもよい。
図１０を参照すると、透明導電膜６０４、Ｐ型半導体膜６０３、真性半導体膜６０２、及びＮ型半導体膜６０１をパターニングして、スイッチングダイオード３１０及びセンシングダイオード３２０を形成する。このようなパターニングにおいては、例えば、レーザビームを用いて、スイッチングダイオード３１０及びセンシングダイオード３２０以外の領域を除去することによって、スイッチングダイオード３１０及びセンシングダイオード３２０がパターニングされてもよい。
このように、スイッチングダイオード３１０及びセンシングダイオード３２０を同じプロセスを用いて、一度に形成すると、製造工程を単純化することができ、かつ、各工程で発生しうる不良を減少させることができる。
図１１を参照すると、スイッチングダイオード３１０及びセンシングダイオード３２０の形成された基板の上部に、スイッチングダイオード３１０及びセンシングダイオード３２０をカバーする絶縁膜（図示せず）を形成し、絶縁膜（図示せず）にセンシングダイオード３２０の第２透明電極４２０を露出させるビアホール（ＶＨ）を形成し、絶縁層４０４を形成する。
図１２を参照すると、絶縁層４０４の上部に導電膜９０１を形成してこれをパターニングして、図５に示した光遮断膜４０３及びデータライン３４０を形成して、イメージセンサを形成する。
本実施例で例示された図面で、スイッチングダイオード３１０及びセンシングダイオード３２０以外に、データライン３４０及びゲートライン３３０は、多様な変形が可能であることは当業者に自明である。
一方、図７に示したように、アモルファスシリコン１３２及びアモルファスシリコン１３２の内部に、ナノクラスター形態にランダムに分布した微結晶シリコン１３４を含む真性半導体層は、シラン（ＳｉＨ４）に対する水素（Ｈ２）の比率を示す希釈率を制御して形成してもよい。
図１３は、希釈率の変化によるラマン分光器（Ｒａｍａｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）の測定データを示すグラフである。図１３において、圧力は３０ｍｔｏｒｒ、電源（ｐｏｗｅｒ）は３００Ｗ、基板の温度は２５０℃に保たれた状態である。
図１３を参照すると、ラマンシフト（Ｒａｍａｎ Ｓｈｉｆｔ）が４８０ｃｍ-１のときアモルファスシリコンのピークが示され、５２０ｃｍ-１とのき微結晶シリコンのピークが示されることを鑑みると、希釈率（Ｈ２／ＳｉＨ４）が３以上になると、微細結晶相（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）が生成されるため、所望の真性半導体層を形成するためには希釈率を約０〜２程度に制御しなければならないことが分かる。
真性半導体層を形成する方法以外の他の構成要素の形成方法については前述の通り説明したため、これ以上の説明は省略する。
図１４は、本発明の例示的な他の実施例によるイメージセンサの単位画素を示す断面図である。
図１４を参照すると、本発明の例示的な他の実施例によるイメージセンサは、カラーイメージをスキャンするために、図５に示した単位画素３００の三つが結合して、一つの画素部１２００を構成する。例えば、それぞれの単位画素３００は、長方形の形態で、３つが結合されたとき、画素部１２００が四角形の形状を有するように形成されてもよい。
このように形成された３つの単位画素３００の上部には、各々赤色カラーフィルタ１２０１、緑色カラーフィルタ１２０２、及び青色カラーフィルタ１２０３が形成される。
再び図２または図３を参照すると、用紙支持台２１０の上部の用紙２０１で反射された光は、各画素部１２００に進行し、各画素部１２００の赤色カラーフィルタ１２０１、緑色カラーフィルタ１２０２、及び青色カラーフィルタ１２０３を通過し、基本色別に分光され、イメージが保存される。
本発明によると、センシングモジュールが移動することなく、２次元的なイメージの各画素を一度にスキャンすることができるようになり、スキャン時間が短縮される。
また、各画素に含まれたスイッチングダイオードとセンシングダイオードを一つのプロセスによって形成することができるため、工程数が減少して各工程で発生しうる不良が減少し、生産性が向上する。
図１５は、本発明の例示的な更に他の実施例による図４に示した単位画素を示す断面図である。
図１５を参照すると、単位画素はベース基板４０１の下部に形成される。ベース基板４０１は光学的に透明である。ベース基板４０１として、例えば、ガラス基板またはプラスチック基板を用いてもよい。
ベース基板４０１の下部に形成された単位画素３００は、スイッチングダイオード３１０及びセンシングダイオード３２０を含む。
スイッチングダイオード３１０は、第１真性半導体層３１２、第１のＰ型半導体層３１３、第１のＮ型半導体層３１１、第１電極４１０、及び共通電極４０２を含む。
センシングダイオード３２０は、第２真性半導体層３２２、第２のＰ型半導体層３２３、第２のＮ型半導体層３２１、第２電極４２０、及び共通電極４０２を含む。スイッチングダイオード３１０及びセンシングダイオード３２０は、共通電極４０２を共有してシグナルノード（Ｎ）を定義する。
第１真性半導体層３１２及び第２真性半導体層３２２は、ベース基板４０１の下部に形成される。第１真性半導体層３１２及び第２真性半導体層３２２については図６及び図７に示されるような構造に形成されてもよい。
第１のＰ型半導体層３１３及び第１のＮ型半導体層３１１は、互いに離隔するように第１真性半導体層３１２の下部に形成され、第２のＰ型半導体層３２３及び第２のＮ型半導体層３２１は、互いに離隔するように第２真性半導体層３２２の下部に形成される。このとき、第１のＮ型半導体層３１１と第２のＮ型半導体層３２１は互いに隣接するように配置される。よって、全体として、第１のＰ型半導体層３１３と第２のＰ型半導体層３２３の間に第１のＮ型半導体層３１１と第２のＮ型半導体層３２１が配置される。
第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、実質的に、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのＮ型不純物のドープされたシリコン物質から形成される。 第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、アモルファスシリコン及び微結晶シリコンのうち、少なくとも一つを含むように形成されてもよい。
例えば、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、アモルファスシリコンにＮ型不純物がドープされた構造、微結晶シリコンにＮ型不純物がドープされた構造、または各々にＮ型不純物がドープされたアモルファスシリコンと微結晶シリコンとが積層された構造などを有してもよい。特に、第２真性半導体層３２２で生成された電子は、第２のＮ型半導体層３２１を経て、共通電極４０２に移動しなければならないため、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、電子移動度がアモルファスシリコンより相対的に優れている微結晶シリコンから形成されることが望ましい。
第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、実質的にホウ素（Ｂ）、カリウム（Ｋ）などのＰ型不純物のドープされたシリコン物質から形成される。第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、アモルファスシリコン及び微結晶シリコンのうち、少なくとも一つを含むように形成されてもよい。
例えば、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、アモルファスシリコンにＰ型不純物がドープされた構造、微結晶シリコンにＰ型不純物がドープされた構造、または各々にＰ型不純物がドープされたアモルファスシリコンと微結晶シリコンとが積層された構造などを有してもよい。
第１電極４１０は、第１のＰ型半導体層３１３の下部に形成され、第２電極４２０は、第２のＰ型半導体層３２３の下部に形成される。共通電極４０２は、単一電極として第１のＮ型半導体層３１１と第２のＮ型半導体層３２１の下部に共通に形成される。
第１電極４１０、第２電極４２０、及び共通電極４０２は、優れた電気伝導性と共に、優れた光反射性を有することが望ましい。例えば、共通電極４０２は、アルミニウム、亜鉛、モリブデンなどの単一金属またはこれらの合金で形成されるか、単一金属または合金の酸化物などで形成されてもよい。このように、第２電極４２０と共通電極４０２が優れた光反射性を有する場合、第２真性半導体層３２２、第２のＮ型半導体層３２１、及び第２のＰ型半導体層３２３で吸収されずに通過した光を再び上部に反射させることによって、光の利用効率を向上させることができる。
図示していないが、共通電極４０２の表面には、光反射効率を向上させるために、規則的なパターンの凹凸構造が形成されてもよい。このような共通電極４０２の凹凸構造は、レーザ加工を通じて形成されてもよい。このとき、共通電極４０２のレーザ加工のために、共通電極４０２は、銀とほぼ同じ光反射率を有し、かつレーザ加工性に優れたアルミニウムモリブデンオキサイド（Ａｌｕｍｉｎｕｍ Ｍｏｌｙｂｄｅｎｕｍ Ｏｘｉｄｅ：ＡＭＯ）から形成されてもよい。
図１５では、スイッチングダイオード３１０及びセンシングダイオード３２０の構造を中心に示した。よって、図４に示したゲートライン３３０及びデータライン３４０の構造は省略した。例えば、第１電極４１０、第２電極４２０、及び共通電極４０２の下部に、第１絶縁膜（図示せず）が形成される。第１絶縁膜（図示せず）の下部に、第１電極４１０と接続されて第１方向に延長されたゲートライン３３０を形成する。ゲートライン３３０が形成された第１絶縁膜（図示せず）の下部に、第２絶縁膜（図示せず）を形成して、第２絶縁膜（図示せず）の下部に第２電極４２０と接続されて第２方向に延長されたデータライン３４０を形成してもよい。
図１５で示したイメージセンサの単位画素の第１真性半導体層３１２及び第２真性半導体層３２２は、図６に示したように、複数のアモルファス膜と複数の微結晶膜とが交互に積層されて形成され、また図７で示したように、アモルファスシリコン１３２及びアモルファスシリコン１３２の内部にナノクラスター形態にランダムに分布された微結晶シリコン１３４を含むように形成してもよい。
以下、図１５及び図６を参照して、本発明の一実施例によるイメージセンサの製造方法を説明する。
ベース基板４０１の下部に、例えば、複数のアモルファス膜と複数の微結晶膜が交互に積層された第１真性半導体層３１２及び第２真性半導体層３２２を形成する。
アモルファス膜と微結晶膜は、互いに異なる工程条件を有するＣＶＤ工程を通じて形成されてもよい。一般的に、ＣＶＤ装置でシリコン薄膜を形成することにおいて、周波数が高いほど、そして水素（Ｈ２）ガスの希釈率が高いほど、微結晶シリコン層が容易に形成される。
よって、アモルファス膜は、約２〜１３.５６ＭＨｚの周波数と、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの比が１:０.１〜１：１程度の工程条件を通じて形成されてもよい。このとき、シラン（ＳｉＨ４）ガスの流量は、約１０〜１００ｓｃｃｍの範囲を有し、水素（Ｈ２）ガスの流量は、約１０〜１００ｓｃｃｍの範囲を有する。
反面、微結晶膜は、約４０〜１００ＭＨｚの周波数と、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの比が１:５〜１：３０程度の工程条件を通じて形成されてもよい。このとき、シラン（ＳｉＨ４）ガスの流量は、約２〜２０ｓｃｃｍの範囲を有し、水素（Ｈ２）ガスの流量は、約４０〜４００ｓｃｃｍの範囲を有する。
一方、前記の工程条件で微結晶膜を形成すると、下部に位置した物質との膜質差によって、微結晶膜の下部に所定の厚さのアモルファス膜が形成されることがある。よって、望まないアモルファス膜の形成を防止するために、シラン（ＳｉＨ４）ガス及び水素（Ｈ２）ガスの他にフッ化ケイ素（ＳｉＦ４）ガスを追加してもよい。このように、工程に用いるガスにフッ化ケイ素（ＳｉＦ４）ガスを追加すると、微結晶膜の蒸着時に発生するアモルファス膜をフッ化ケイ素（ＳｉＦ４）がエッチングして望まないアモルファス膜の生成を防止することができる。例えば、シラン（ＳｉＨ４）ガス、水素（Ｈ２）ガス、及びフッ化ケイ素（ＳｉＦ４）ガスは、約１:５：１〜１：３０:１程度の割合に用いられてもよい。
一方、交互に積層されるアモルファス膜と微結晶膜は、一つのＣＶＤチャンバ内で周波数及びガス比率などの工程条件を変更しながら、連続的に形成されてもよい。これとは異なり、アモルファス膜及び微結晶膜は、一列に連結された少なくとも一つのアモルファス形成用ＣＶＤチャンバと、少なくとも一つの微結晶形成用ＣＶＤチャンバとを用いて、段階的に形成してもよい。
さらに、アモルファス膜及び微結晶膜は、同一条件のＣＶＤ工程によって、同時に形成してもよい。前述の通り、微結晶膜を形成するための工程を進めるうちに、下部に位置した物質との膜質差によって、微結晶膜の下部にアモルファス膜が自動に形成されることがある。よって、微結晶膜を形成する工程条件を調節することによって、アモルファス膜を同時に形成することができるようになる。例えば、アモルファス膜と微結晶膜とを同時に形成するためのＣＶＤ工程は、周波数が約４０〜１００ＭＨｚ、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスの比率が約１:５〜１：３０程度の工程条件で行ってもよい。
その後、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１が形成される位置をカバーして、ホウ素（Ｂ）、カリウム（Ｋ）などのＰ型不純物のドープされた第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３を形成する。
第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、Ｐ型アモルファスシリコン層及びＰ型微結晶シリコン層のうち、少なくとも一層を含むように形成されてもよい。例えば、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、約４０〜１００ＭＨｚの周波数を用いたＣＶＤ工程を通じてＰ型微結晶シリコン層から形成されてもよい。また、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、約２〜１３.５６ＭＨｚの周波数を用いたＣＶＤ工程を通じてＰ型アモルファスシリコン層から形成されてもよい。また、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３は、約２〜１３.５６ＭＨｚの第１周波数と約４０〜１００ＭＨｚの第２周波数を交互に用いるＣＶＤ工程を通じてＰ型アモルファスシリコン層とＰ型微結晶シリコン層とが連続的に積層された構造に形成されてもよい。
その後、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３をカバーし、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などのＮ型不純物のドープされた第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１を形成する。
第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、Ｎ型アモルファスシリコン層及びＮ型微結晶シリコン層のうち、少なくとも一層を含むように形成されてもよい。例えば、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、約４０〜１００ＭＨｚの周波数を用いた化学気相成長（ＣＶＤ）工程によってＮ型微結晶シリコン層から形成されてもよい。また、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、約２〜１３.５６ＭＨｚの周波数を用いたＣＶＤ工程によってＮ型アモルファスシリコン層から形成されてもよい。また、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、約２〜１３.５６ＭＨｚの第１周波数と約４０〜１００ＭＨｚの第２周波数を交互に用いるＣＶＤ工程によって、Ｎ型アモルファスシリコン層とＮ型微結晶シリコン層とが連続的に積層された構造から形成されてもよい。
前述の説明においては、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３を形成した後、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１を形成したが、逆に、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１を先に形成した後、第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３を形成してもよい。
その後、図示したように、第１電極４１０、第２電極４２０、及び共通電極４０２を形成する。
以下、図１５及び図７を参照して、本発明の他の実施例によるイメージセンサの製造方法を説明する。第１のＰ型半導体層３１３及び第２のＰ型半導体層３２３と、第１のＮ型半導体層３１１及び第２のＮ型半導体層３２１は、前述のように、同一に形成することもでき、真性半導体層を形成することと同じ方法で形成することもできるため、第１真性半導体層３１２及び第２真性半導体層３２２に中心に説明する。
本実施例による第１真性半導体層３１２及び第２真性半導体層３２２は、図２に示したように、アモルファスシリコン１３２及びアモルファスシリコン１３２の内部にナノクラスターの形態にランダムに分布された微結晶シリコン１３４を含む。
このような第１真性半導体層３１２及び第２真性半導体層３２２は、プラズマ化学気相成長工程によって形成してもよい。特に、アモルファスシリコン１３２の内部に微結晶シリコン１３４が形成された真性半導体層は、図１３を参照して説明したように、シラン（ＳｉＨ４）に対する水素（Ｈ２）の比率を示す希釈率を制御して形成してもよい。
図１６は、本発明の一実施例によるイメージセンサの製造に用いることのできるプラズマ化学気相成長装置を概略的に示した図であり、図１７は、図１６に示された分離電極アセンブリ（ｓｅｐａｒａｔｅｄ ｅｌｅｃｔｒｏｄｅ ａｓｓｅｍｂｌｙ）を示す斜視図である。
図１６及び図１７を参照すると、プラズマ化学気相成長装置７００は、チャンバ本体７１０及びチャンバ本体７１０の内部にプラズマを発生させるための分離電極アセンブリ７３０を含む。
分離電極アセンブリ７３０は、基板７４１を支持する基板支持台７４０と対向するように設置される。分離電極アセンブリ７３０はチャンバ本体７１０の内部にプラズマを発生させるための複数の正電圧電極７３２及び複数の負電圧電極７３４を含む。正電圧電極７３２と負電圧電極７３４は、一定の間隔を置いて交互に配列される線形配列構造に設置されてもよい。他にも、正電圧電極７３２と負電圧電極７３４とは、マトリクス形態の配列構造、交互に螺旋形（ｓｐｉｒａｌ ｓｈａｐｅ）の配列構造、交互に同心円（ｃｏｎｃｅｎｔｒｉｃ ｃｉｒｃｌｅ）形状の配列構造などの多様な配列構造を有してもよい。
プラズマ化学気相成長装置７００は、正電圧電極７３２及び負電圧電極７３４に電源を印加するためのメイン電源供給部７５０をさらに含んでもよい。メイン電源供給部７５０で発生したＲＦパワー（ｆｒｅｑｕｅｎｃｙ ｐｏｗｅｒ）は、インピーダンス整合器（ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ ｐａｒｔ）７５２と分配回路（ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｉｒｃｕｉｔ）７５４を経て、正電圧電極７３２及び負電圧電極７３４に供給されてもよい。分配回路７５４は、複数に分割された正電圧電極７３２及び負電圧電極７３４が並列駆動されるようにメイン電源供給部７５０から提供されるＲＦパワーを正電圧電極７３２及び負電圧電極７３４に分配して供給する。望ましくは、分配回路７５４は、電流均衡回路（ｃｕｒｒｅｎｔ−ｂａｌａｎｃｉｎｇ ｃｉｒｃｕｉｔ）として構成され、正電圧電極７３２及び負電圧電極７３４に供給される電流が自動的に均衡をなすように制御する。分配回路７５４から出力される正電圧は、正電圧電極７３２に供給され、正電圧と異なる位相を有する負電圧は、負電圧電極７３４に供給される。なお、分配回路７５４から出力される正電圧が、正電圧電極７３２に供給される一方、負電圧電極７３４は、共通に接地されていてもよい。よって、メイン電源供給部７５０から供給されるＲＦパワーによって、正電圧電極７３２と負電圧電極７３４との間にプラズマが発生する。
正電圧電極７３２及び負電圧電極７３４は、電極装着板（ｅｌｅｃｔｒｏｄｅ−ｆｉｘｉｎｇ ｐｌａｔｅ）７３６に装着されてもよい。電極装着板７３６は、金属、非金属またはこれらの混合物質で形成されてもよい。電極装着板７３６が金属で形成された場合には、正電圧電極７３２及び負電圧電極７３４と電気的に絶縁した構造が適用されなければならない。電極装着板７３６には複数のガス噴射ホール７３８が形成されてもよい。ガス噴射ホール７３８は、円、楕円、四角形、三角形、多角形などの多様な形状に形成されてもよい。ガス噴射ホール７３８は、正電圧電極７３２と負電圧電極７３４との間に長手方向に沿って一定の間隔に形成されてもよい。なお、ガス噴射ホール７３８は、正電圧電極７３２と負電圧電極７３４との間に長手方向に沿って延長されるスリット形状に形成されてもよい。
分離電極アセンブリ７３０の外側にはガス供給アセンブリ７２０が設置されてもよい。ガス供給アセンブリ７２０は外部のガス供給部７６０と連結されるガス入口７２２、一つ以上のガス分配板７２４、及び複数のガス注入口７２６を含んでもよい。このとき、ガス注入口７２６は、電極装着板７３６に形成されたガス噴射ホール７３８と対応するように形成される。よって、ガス供給部７６０からガス入口７２２を通じて注入された反応ガスは、一つ以上のガス分配板７２４によって等しく分配され、ガス注入口７２６とそれに対応したガス噴射ホール７３８を通じて、チャンバ本体７１０の内部に等しく噴射されることが可能となる。
基板支持台７４０は、プラズマ発生効率を向上させるためにバイアス電源供給部７４２によってバイアスをかけてもよい。例えば、バイアス電源供給部７４２から出力されるＲＦパワーはインピーダンス整合器７４４を経て、基板支持台７４０にバイアスされる。一方、基板支持台７４０は、二つのバイアス電源供給部から互いに異なるＲＦパワーがバイアスされる二重バイアスの構造を有してもよい。また、基板支持台７４０は、接地されてもよく、バイアスがかけられることなくゼロポテンシャル（ｚｅｒｏ ｐｏｔｅｎｔｉａｌ）に維持されてもよい。基板支持台７４０は、基板７４１を加熱するためのヒーター（図示せず）を含んでもよい。
一方、基板支持台７４０は、工程の効率を向上させるために移動制御部７７０の制御により基板７４１と平行となるように線形または回転移動の可能な構造を有してもよい。なお、基板支持台７４０は、チャンバ本体７１０の内部に固定された構造を有してもよい。
図１６には、基板支持台７４０がチャンバ本体７１０の下部領域に設置され、分離電極アセンブリ７３０がチャンバ本体７１０の上部領域に設置された構造が示されているが、これとは異なり、基板支持台７４０が上部に設置され、分離電極アセンブリ７３０が下部に設置された構造を有してもよい。
このような構造を有するプラズマ化学気相成長装置７００によると、プラズマ放電のための電極を複数の正電圧電極７３２と複数の負電圧電極７３４とが一定の間隔に交互に配列された分離電極構造に形成することによって、全体的な領域にかけて均一なプラズマを発生させることができ、正電圧電極７３２と負電圧電極７３４とを並列駆動することによって自動的に電流が均衡をなすようにすることができ、基板の全体的な領域にわたってプラズマをより均一に発生させ、かつ維持させることができる。
一方、プラズマ化学気相成長装置７００は、ガス供給部７６０とチャンバ本体７１０との間に設置され、チャンバ本体７１０の内部にプラズマを供給するための遠隔プラズマ発生器（Ｒｅｍｏｔｅ Ｐｌａｓｍａ Ｇｅｎｅｒａｔｏｒ：ＲＰＧ）７８０をさらに含んでもよい。遠隔プラズマ発生器７８０は、ガス供給部７６０から供給される反応ガスに高周波電力を印加してプラズマを発生させる。遠隔プラズマ発生器７８０で発生したプラズマは、ガス供給アセンブリ７２０を通じて、チャンバ本体７１０に供給されてもよい。また、プラズマ化学気相成長装置７００は、プラズマの密度を高めるためにレーザを供給するレーザ供給器（図示せず）を更に含んでもよい。
図１８は、本発明の例示的な他の実施例によるイメージセンサの単位画素を示す断面図である。
図１８を参照すると、本発明の例示的な他の実施例によるイメージセンサは、カラーイメージをスキャンするために、図５に示した３つの単位画素３００が結合して、一つの画素部を構成する。
このように形成された３つの単位画素３００の上部には、それぞれ赤色カラーフィルタ１２０１、緑色カラーフィルタ１２０２、及び青色カラーフィルタ１２０３が形成される。例えば、赤色カラーフィルタ１２０１、緑色カラーフィルタ１２０２、及び青色カラーフィルタ１２０３は、ベース基板の上部に形成されてもよい。
再び図２または図３を参照すると、用紙支持台２１０の上部の用紙２０１で反射された光は、各画素部１２００に進行し、各画素部１２００の赤色カラーフィルタ１２０１、緑色カラーフィルタ１２０２、及び青色カラーフィルタ１２０３を通過し、基本色別に分光され、イメージが保存される。
本発明によると、センシングモジュールが移動することなく２次元的なイメージの各画素を一度にスキャンすることのできるため、スキャン時間が短縮される。
また、各画素に含まれたスイッチングダイオードとセンシングダイオードとを一つのプロセスによって形成することができるため、工程の数が減少して各工程で発生しうる不良が減少して、生産性が向上する。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
３００ 単位画素
３１０ スイッチングダイオード
３１１ 第１のＮ型半導体層
３１２ 第１真性半導体層
３１３ 第１のＰ型半導体層
３２０ センシングダイオード
３２１ 第２のＮ型半導体層
３２２ 第２真性半導体層
３２３ 第２のＰ型半導体層
４０１ ベース基板
４０２ 共通電極
４０３ 光遮断膜
４０４ 絶縁層
４１０ 第１透明電極
４２０ 第２透明電極

Claims (19)

  1. 第１方向に延長されたゲートラインと、前記第１方向と異なる第２方向に延長されたデータラインとによって定義される領域に、マトリクス形状に配列される単位画素を含み、前記単位画素のそれぞれは、
    前記ゲートラインに電気的に接続されたプラス端子及びシグナルノードに電気的に接続されたマイナス端子を含むスイッチングダイオードと、
    前記データラインに電気的に接続されたプラス端子及び前記シグナルノードに電気的に接続されたマイナス端子を含むセンシングダイオードと、を含むことを特徴とするイメージセンサ。
  2. 前記スイッチングダイオードは、ベース基板の上部に形成された共通電極、前記共通電極の上部に形成された第１のＮ型半導体層、前記第１のＮ型半導体層の上部に形成された第１真性半導体層、前記第１真性半導体層の上部に形成された第１のＰ型半導体層、及び前記第１のＰ型半導体層の上部に形成された第１透明電極を含み、
    前記センシングダイオードは、前記共通電極、前記スイッチングダイオードの前記第１のＮ型半導体層と離隔して隣接するように前記共通電極の上部に形成された第２のＮ型半導体層、前記スイッチングダイオードの前記第１真性半導体層と離隔して隣接するように前記第２のＮ型半導体層の上部に形成された第２真性半導体層、前記スイッチングダイオードの前記第１のＰ型半導体層と離隔して隣接するように前記第２真性半導体層の上部に形成された第２のＰ型半導体層、及び前記スイッチングダイオードの前記第１透明電極と離隔して隣接するように前記第２のＰ型半導体層の上部に形成された第２透明電極を含むことを特徴とする請求項１に記載のイメージセンサ。
  3. 前記センシングダイオードにおいて、
    前記センシングダイオードの前記共通電極の表面には、規則的なパターンの凹凸構造が形成されることを特徴とする請求項２に記載のイメージセンサ。
  4. 前記スイッチングダイオードの上部に配置され、外部から入射された光が、前記スイッチングダイオードに入射されることを遮断する光遮断層を更に含むことを特徴とする請求項２に記載のイメージセンサ。
  5. 前記スイッチングダイオードの前記第１真性半導体層及び前記センシングダイオードの前記第２真性半導体層のそれぞれは、
    アモルファスシリコン層及びアモルファスシリコン層の上部に形成された微結晶シリコン層から構成されたシリコン層が一つ以上積層されるか、或いは、
    アモルファスシリコン及びアモルファスシリコンの内部にナノクラスター形態にランダムに分布された微結晶シリコンを含むことを特徴とする請求項２に記載のイメージセンサ。
  6. 隣接する３つの前記単位画素は画素部を定義し、１つの画素部内の３つの単位画素の上部にはそれぞれ、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタが配置されることを特徴とする請求項２に記載のイメージセンサ。
  7. 前記スイッチングダイオードは、ベース基板の下部に形成された第１真性半導体層、前記第１真性半導体層の下部に形成された第１のＰ型半導体層、前記第１のＰ型半導体層の下部に形成されて前記ゲートラインに接続された第１電極、前記第１真性半導体層の下部に前記第１のＰ型半導体層と離隔するように形成された第１のＮ型半導体層、及び前記第１のＮ型半導体層の下部に形成された共通電極を含み、
    前記センシングダイオードは、前記ベース基板の下部に前記第１真性半導体層と離隔するように形成された第２真性半導体層、前記第２真性半導体層の下部に形成された第２のＰ型半導体層、前記第２のＰ型半導体層の下部に形成され、前記データラインに電気的に接続された第２電極、前記第２真性半導体層の下部に前記第２のＰ型半導体層と離隔され、前記第１のＮ型半導体層と隣接するように形成された第２のＮ型半導体層、及び前記第２のＮ型半導体層の下部に前記第１のＮ型半導体層と共有する前記共通電極を含むことを特徴とする請求項１に記載のイメージセンサ。
  8. 前記センシングダイオードの前記共通電極及び前記第２電極の表面には、規則的なパターンの凹凸構造が形成されることを特徴とする請求項７に記載のイメージセンサ。
  9. 前記ベース基板の上部に配置され、外部から入射された光が前記スイッチングダイオードに入射されることを遮断する光遮断層を更に含むことを特徴とする請求項７に記載のイメージセンサ。
  10. 前記スイッチングダイオードの前記第１真性半導体層及び前記センシングダイオードの前記第２真性半導体層のそれぞれは、
    アモルファスシリコン層及び前記アモルファスシリコン層の上部に形成された微結晶シリコン（ｍｉｃｒｏｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ）層から構成されたシリコン層が一つ以上積層されるか、或いは、
    アモルファスシリコン及び前記アモルファスシリコンの内部にナノクラスター形態にランダムに分布された微結晶シリコンを含むことを特徴とする請求項７に記載のイメージセンサ。
  11. 隣接する３つの前記単位画素は、画素部を定義し、１つの画素部内の３つの単位画素の上部にはそれぞれ、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタが配置されることを特徴とする請求項７に記載のイメージセンサ。
  12. ベース基板の上部に共通電極を形成する段階と、
    前記共通電極の形成された前記基板の上部に順次に、Ｎ型半導体膜、真性半導体膜、Ｐ型半導体膜、及び透明導電膜を形成する段階と、
    前記Ｎ型半導体膜、前記真性半導体膜、前記Ｐ型半導体膜、及び前記透明導電膜をパターニングして前記共通電極の上部にスイッチングダイオード及びセンシングダイオードを形成する段階と、
    前記スイッチングダイオード及び前記センシングダイオードの形成された基板に絶縁膜を形成する段階と、を含むことを特徴とするイメージセンサの製造方法。
  13. 前記真性半導体膜を形成する段階は、
    ２〜１３．５６ＭＨｚの第１周波数を用いる化学気相成長（ＣＶＤ）工程によってアモルファスシリコン膜を形成する段階と、
    ４０〜１００ＭＨｚの第２周波数を用いる化学気相成長工程によって微結晶シリコン膜を形成する段階と、を含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
  14. 前記アモルファスシリコン膜を形成する段階において、
    シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスとの割合は、１：０．１〜１：１であり、
    前記シランガスの流量は１０〜１００ｓｃｃｍであり、前記水素ガスの流量は１０〜１００ｓｃｃｍであり、
    前記微結晶シリコン膜を形成する段階において、
    シランガスと水素ガスとの割合は１：５〜１：３０であり、
    前記シランガスの流量は２〜２０ｓｃｃｍであり、前記水素ガスの流量は４０〜４００ｓｃｃｍであることを特徴とする請求項１３に記載のイメージセンサの製造方法。
  15. 前記微結晶シリコン層を形成する段階において、
    シラン（ＳｉＨ４）ガス、水素（Ｈ２）ガス、及びフッ化ケイ素（ＳｉＦ４）ガスの割合は、１：５：１〜１：３０：１であることを特徴とする請求項１３に記載のイメージセンサの製造方法。
  16. ベース基板の下部に第１及び第２真性半導体層を形成する段階と、
    前記第１及び第２真性半導体層の下部における第１のＰ型領域及び第２のＰ型領域に、それぞれ第１のＰ型半導体層及び第２のＰ型半導体層を形成する段階と、
    前記第１真性半導体層の下部における前記第１のＰ型領域と離隔された第１のＮ型領域に、第１のＮ型半導体層を形成し、前記第２のＰ型領域と離隔され、前記第１のＮ型領域と隣接するように前記第２真性半導体層の下部における第２のＮ型領域に、第２のＮ型半導体層を形成する段階と、
    前記第１のＰ型半導体層の下部に第１電極を形成し、前記第１及び第２のＮ型半導体層の下部に単一の共通電極を形成し、前記第２のＰ型半導体層の下部に第２電極を形成する段階と、を含むイメージセンサの製造方法。
  17. 前記真性半導体膜を形成する段階は、
    ２〜１３．５６ＭＨｚの第１周波数を用いる化学気相成長（ＣＶＤ）工程によってアモルファスシリコン膜を形成する段階と、
    ４０〜１００ＭＨｚの第２周波数を用いる化学気相成長工程によって微結晶シリコン膜を形成する段階と、を含むことを特徴とする請求項１６に記載のイメージセンサの製造方法。
  18. 前記アモルファスシリコン膜を形成する段階において、
    シランガスと水素ガスとの割合は、１：０．１〜１：１であり、
    前記シランガスの流量は、１０〜１００ｓｃｃｍであり、前記水素ガスの流量は１０〜１００ｓｃｃｍであり、
    前記微結晶シリコン膜を形成する段階において、
    シランガスと水素ガスとの割合は、１：５〜１：３０であり、
    前記シランガスの流量は２〜２０ｓｃｃｍであり、前記水素ガスの流量は４０〜４００ｓｃｃｍであることを特徴とする請求項１７に記載のイメージセンサの製造方法。
  19. 前記微結晶シリコン層を形成する段階において、
    シランガス、水素ガス、及びフッ化ケイ素ガスとの割合は、１：５：１〜１：３０：１であることを特徴とする請求項１７に記載のイメージセンサの製造方法。
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