JP2010056503A - Method for determining performance of injectting device - Google Patents

Method for determining performance of injectting device Download PDF

Info

Publication number
JP2010056503A
JP2010056503A JP2008264275A JP2008264275A JP2010056503A JP 2010056503 A JP2010056503 A JP 2010056503A JP 2008264275 A JP2008264275 A JP 2008264275A JP 2008264275 A JP2008264275 A JP 2008264275A JP 2010056503 A JP2010056503 A JP 2010056503A
Authority
JP
Japan
Prior art keywords
performance
determining
barrier layer
target layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008264275A
Other languages
Japanese (ja)
Inventor
Yu Pin Hsu
シュウ ユウ−ピン
Yuan Ming Chang
チャン ユアン−ミン
Wei Heng Lee
リー ウェイ−ヘン
Cheng Da Wu
ウ チェン−ダ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Promos Technologies Inc
Original Assignee
Promos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Promos Technologies Inc filed Critical Promos Technologies Inc
Publication of JP2010056503A publication Critical patent/JP2010056503A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for determining the performance of an injecting device, with use of a recycled wafer by measuring a sheet resistance of a dummy wafer by a four-point probe method in order to monitor the performance of the injecting device. <P>SOLUTION: A dopant barrier layer 14 is formed on a substrate (dummy wafer) 12, and a target layer (polysilicon layer) 16 is formed on the dopant barrier layer, and an injection is performed by the injecting device 20, and a sheet resistance of the polysilicon layer is measured by a four-point probe 22. Consequently, the naked substrate doesn't need polishing and is free of the reduction of thickness because being not scratched by the probe. The substrate can be repeatedly used endlessly when recycled by removing the dopant barrier layer and the polysilicon layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、注入装置の性能を決定する方法に関し、特に、再生利用のウエハーの使用による注入装置の性能を決定する方法に関する。   The present invention relates to a method for determining the performance of an implanter, and more particularly to a method for determining the performance of an implanter through the use of recycled wafers.

半導体ウエハーが更なる製造過程に適しているかどうか決定するために、かつプロセス調整のために、半導体ウエハー上で行われなければならない種々の重要な測定がある。そのような測定の例には、ドーピング濃度測定、電荷保持時間測定及び一般リーク測定が含まれる。   There are various important measurements that must be made on a semiconductor wafer to determine if the semiconductor wafer is suitable for further manufacturing processes and for process adjustment. Examples of such measurements include doping concentration measurements, charge retention time measurements, and general leak measurements.

現在知られている測定装置及び技術には、周知の４点プルーブ法のような機械的プルーブの使用を通じての探針技術が含まれる。しかし、その測定装置のプルーブが、試験される裸のシリコンウエハーに直接接触し、このことは、裸のシリコンウエハーにとって破壊的である。測定された裸のシリコンウエハーは、ダミーとして用いられるか又は再生利用のために磨きを受ける。しかし、測定された裸のシリコンウエハーの厚みは、磨きの過程で５−３０マイクロメータ減少する。その結果、測定された裸のシリコンウエハーの再生利用回数は、磨き過程による厚みの減少に制限される。米国特許５，９１４，６１１は、シートの抵抗並びに薄膜及び基板の厚さの測定のための方法及び装置を開示する。４点プルーブアセンブリーは、基板上の膜の表面に接触し、基板の厚さは、プルーブと膜との接触点から決定される。測定装置は、電圧波形を出力し、それはプルーブアセンブリーのプルーブに電圧を印加する。インバータは、その電圧を反転し、プルーブアセンブリーのもう１つのプルーブにその反転電圧を提供し、４点プルーブのこれらプルーブ中及び膜表面を通る電流を誘起する。他の２つのプルーブは、その電流によって作られた膜中の電圧を測定する。電流プルーブの電圧は、他のプルーブに０近くの電圧を与え、これらの他のプルーブは、電圧をより高い精度で測定できる。電圧波形によって作られた電流と内側のプルーブ間に作られた電圧は、波形の各電圧レベルで測定される。膜のシート抵抗は、測定された電流及び電圧の最小２乗適合線の傾きを計算することにより決定される。そのシート抵抗は、その最小２乗線の傾きに比例する。   Currently known measuring devices and techniques include probe techniques through the use of mechanical probes such as the well-known four-point probe method. However, the probe of the measuring device is in direct contact with the bare silicon wafer to be tested, which is destructive to the bare silicon wafer. The measured bare silicon wafer is used as a dummy or is polished for recycling. However, the measured bare silicon wafer thickness is reduced by 5-30 micrometers during the polishing process. As a result, the measured number of reuses of bare silicon wafers is limited to a reduction in thickness due to the polishing process. US Pat. No. 5,914,611 discloses a method and apparatus for measuring sheet resistance and thin film and substrate thickness. The four-point probe assembly contacts the surface of the film on the substrate, and the thickness of the substrate is determined from the contact point between the probe and the film. The measuring device outputs a voltage waveform, which applies a voltage to the probe of the probe assembly. The inverter inverts the voltage and provides the inverted voltage to the other probe in the probe assembly, inducing currents in these probes in the four-point probe and through the membrane surface. The other two probes measure the voltage in the membrane created by that current. The voltage of the current probe gives the other probe a voltage near zero, and these other probes can measure the voltage with higher accuracy. The current created by the voltage waveform and the voltage created between the inner probes are measured at each voltage level of the waveform. The sheet resistance of the membrane is determined by calculating the slope of the least squares fit line of the measured current and voltage. The sheet resistance is proportional to the slope of the least square line.

本発明の１実施例は、破壊的な電気計測後剥がされうるドーパント障壁層及びポリシリコン層を持った再生利用ウエハーを使うことにより注入装置の性能を決定するための方法を提供する。新しいドーパント障壁層及びポリシリコン層は、同じウエハー上に形成されうる。   One embodiment of the present invention provides a method for determining implanter performance by using a recycled wafer having a dopant barrier layer and a polysilicon layer that can be stripped after destructive electrical measurements. A new dopant barrier layer and polysilicon layer can be formed on the same wafer.

本発明の実施例に従った注入装置の性能を決定する方法は、基板上にドーパント障壁層を形成するステップと、ドーパント障壁層上にターゲット層を形成するステップと、ターゲット層にドーパントを注入するための注入装置を使って注入過程を行うステップと、熱処理過程を行うステップと、ターゲット層の少なくとも１つの電気的性質を測定するステップと、及びその電気的性質を考慮することにより注入装置の性能を決定するステップとを含む。本発明の１実施例において、ドーパント障壁層は、窒化ケイ素層で、ターゲット層は、ポリシリコン層で、電気的性質は、伝導性ポリシリコン層のシート抵抗である。   A method for determining the performance of an implanter according to an embodiment of the present invention includes forming a dopant barrier layer on a substrate, forming a target layer on the dopant barrier layer, and implanting a dopant into the target layer. The performance of the implanter by taking into account the step of performing the implantation process using the implantation apparatus, the step of performing the heat treatment process, the step of measuring at least one electrical property of the target layer, and the electrical property Determining. In one embodiment of the present invention, the dopant barrier layer is a silicon nitride layer, the target layer is a polysilicon layer, and the electrical property is the sheet resistance of the conductive polysilicon layer.

先行技術は、直に試験用の裸のシリコンウエハーに接触する測定装置のプルーブを使用する。これは裸のシリコンウエハーにとって破壊的である。それ故、測定された裸のシリコンウエハーは、再生利用のために磨きを受けなければならない。しかし、測定された裸のシリコンウエハーの厚さは、磨きの過程で５−３０マイクロメータ減少し、測定された裸のシリコンウエハーの再生利用回数は、磨き過程による厚みの減少に制限される。   The prior art uses a probe of a measuring device that directly contacts a bare silicon wafer for testing. This is destructive for bare silicon wafers. Therefore, the measured bare silicon wafer must be polished for recycling. However, the measured bare silicon wafer thickness is reduced by 5-30 micrometers during the polishing process, and the measured number of reuses of the bare silicon wafer is limited to a reduction in thickness due to the polishing process.

対照的に、本発明は、ドーパント障壁層及びターゲット層を含んだ再生利用エハーを用いることにより注入装置の性能を監視する。そして、測定装置のプルーブは、裸のシリコンウエハーよりもむしろターゲット層に直接接触し、測定後ドーパント障壁層及びターゲット層の両方は、裸のシリコンウエハーから剥がされる。その結果、裸のシリコンウエハーの厚さが減少しないので、裸のシリコンウエハーにドーパント障壁層及びターゲット層を堆積させ、制限なしに更なる測定を行うことが可能である。   In contrast, the present invention monitors the performance of the implanter by using a reclaimed air that includes a dopant barrier layer and a target layer. The probing of the measuring device is then in direct contact with the target layer rather than the bare silicon wafer, and after the measurement both the dopant barrier layer and the target layer are peeled from the bare silicon wafer. As a result, since the thickness of the bare silicon wafer does not decrease, it is possible to deposit a dopant barrier layer and a target layer on the bare silicon wafer and perform further measurements without limitation.

以下の発明の詳述が、より良く理解されるために、本発明の特徴及び技術的利点をやや広く上記のように概説した。本発明の追加の特徴及び利点は、以下に記述され、それが、本発明の請求の範囲の主題を形成する。開示された概念及び特定の実施例は、本発明と同じ目的を実行するための他の構造又はプロセスを修正又は設計するための基礎としてすぐに利用することができることは、当業者に評価されなければならない。添付の請求の範囲中に示されているように、そのような等価の構造は、本発明の精神及び範囲から離れていないこともまた、当業者によってはっきり理解されなければならない。   The foregoing has outlined rather broadly the features and technical advantages of the present invention in order that the detailed description of the invention that follows may be better understood. Additional features and advantages of the invention will be described hereinafter which form the subject of the claims of the invention. It should be appreciated by those skilled in the art that the disclosed concepts and specific embodiments can be readily used as a basis for modifying or designing other structures or processes for carrying out the same purposes of the present invention. I must. It should also be clearly understood by those skilled in the art that such equivalent constructions do not depart from the spirit and scope of the invention as set forth in the appended claims.

本発明の目的及び利点は、以下の記述を読むときに及び付随する図面を参照するときに明らかになるだろう。   Objects and advantages of the present invention will become apparent upon reading the following description and upon reference to the accompanying drawings.

図１及び図２は、本発明の１実施例に従い、注入装置２０の性能を決定するための方法を示す。堆積過程は、新しいウエハー又は再生利用されたウエハーのような基板１２上にドーパント障壁層１４の形成が行われ、ターゲット層１６がその後、そのドーパント障壁層１４上に形成される事により行われる。本発明の１実施例において、ドーパント障壁層１４は、窒化ケイ素層であり、ターゲット層１６は、ドープポリシリコン層である。ドーパント障壁層１４は、ターゲット層１６から基板１２へのドーパントの拡散を防ぐように機能する。   1 and 2 illustrate a method for determining the performance of an infusion device 20 in accordance with one embodiment of the present invention. The deposition process is performed by forming a dopant barrier layer 14 on a substrate 12 such as a new wafer or a recycled wafer, and then forming a target layer 16 on the dopant barrier layer 14. In one embodiment of the invention, the dopant barrier layer 14 is a silicon nitride layer and the target layer 16 is a doped polysilicon layer. The dopant barrier layer 14 functions to prevent dopant diffusion from the target layer 16 to the substrate 12.

注入プロセスは、ドーパントをターゲット層１６に注入するための注入装置２０を使うことにより行われ、急速加熱処理（ＲＴＰ）のような熱処理プロセスが、その後行われる。４点プルーブ２２は、ターゲット層１６のシート抵抗のような電気的特性を測定するために使われ、その電気的特性は、注入装置２０の注入量に関係し、注入装置２０の性能を監視するために使われうる。その結果、ドーパント障壁層１４及びターゲット層１６は、リン酸を含むエッチング液を用いるウェットエッチング過程のようなエッチング過程により基板１２から剥がされる。   The implantation process is performed by using an implantation apparatus 20 for implanting the dopant into the target layer 16, and then a heat treatment process such as rapid thermal processing (RTP) is performed. The four-point probe 22 is used to measure an electrical characteristic such as the sheet resistance of the target layer 16, which is related to the injection amount of the injection device 20 and monitors the performance of the injection device 20. Can be used for As a result, the dopant barrier layer 14 and the target layer 16 are peeled from the substrate 12 by an etching process such as a wet etching process using an etching solution containing phosphoric acid.

ウェットエッチング過程は、実質的に基板１２を破壊することなく又は基板１２の厚みを減らすことなく、シート抵抗測定中に４点プルーブ２２により破壊されたドーパント障壁層１４及びターゲット層１６を剥がすことができる。それ故、基板１２の厚みが実質的に減少しないので、新しいドーパント障壁層１４及びドープポリシリコン層１６は、制限無しの更なる注入過程のため及びシート抵抗測定のため同じ基板１２上に堆積させることができる。   The wet etching process may strip the dopant barrier layer 14 and target layer 16 destroyed by the four-point probe 22 during sheet resistance measurement without substantially destroying the substrate 12 or reducing the thickness of the substrate 12. it can. Therefore, since the thickness of the substrate 12 is not substantially reduced, a new dopant barrier layer 14 and doped polysilicon layer 16 are deposited on the same substrate 12 for further unlimited implantation processes and for sheet resistance measurements. be able to.

図２を参照して、伝導性ポリシリコン層１６のシート抵抗の試験は、基板１２上の伝導性ポリシリコン層１６に接触する４点プルーブ２２を用いることによりなされる。４点プルーブ２２は、４つの直線上に配列されたプルーブ２２a-dを含み、２つの外側のプルーブ２２a及び２２dは、一定電流Ｉを電流源３０から伝導性ポリシリコン層１６を介して導き、２つの内側のプルーブ２２b及び２２cは、電圧計３２を通る電流Ｉにより伝導性ポリシリコン層１６に作られた電圧降下を読む。あるいは、プルーブ２２a及び２２ｃは、電流Ｉを導くことができ、プルーブ２２b及び２２ｄは、電圧降下を読むことができる。   Referring to FIG. 2, the sheet resistance test of the conductive polysilicon layer 16 is performed by using a four-point probe 22 that contacts the conductive polysilicon layer 16 on the substrate 12. The four-point probe 22 includes four linearly arranged probes 22a-d, the two outer probes 22a and 22d directing a constant current I from the current source 30 through the conductive polysilicon layer 16, The two inner probes 22b and 22c read the voltage drop created in the conductive polysilicon layer 16 by the current I through the voltmeter 32. Alternatively, probes 22a and 22c can conduct current I, and probes 22b and 22d can read the voltage drop.

電圧測定に続き、ポリシリコン層１６のシート抵抗Ｒｓは、以下の関係式から計算できる。
Following the voltage measurement, the sheet resistance Rs of the polysilicon layer 16 can be calculated from the following relational expression.

Figure 2010056503
上式中Ｖは、２つの内側のプルーブ２２c-dにより測定された電圧で、Ｉは，ポリシリコン層１６を流れる電流でかつｋは、定数である。この式は、４つのプルーブ２２a-dが、等しい間隔で配置されていると仮定する。
Figure 2010056503
 Where V is the voltage measured by the two inner probes 22c-d, I is the current flowing through the polysilicon layer 16, and k is a constant. This equation assumes that the four probes 22a-d are equally spaced.

図３は、本発明の１実施例に従い、異なる注入量におけるシート抵抗の平均値及び測定点から計算された最小２乗線を示すグラフである。そのグラフは、注入装置２０を用い５０ＫｅＶでかつ異なる注入量でポリシリコン層１６にヒ素ドーパントを注入し、並びにポリシリコン層１６のシート抵抗を測定することにより作成される。注入量は、１Ｅ１５のような目標注入量(target dosage)にドーズトリムファクター（ＤＴＦ）をかけることにより決定される。グラフ中に５つの平均値があり、各平均値は、同じ注入法で５つの測定点から計算される。即ち図１に示されるステップは、２５サイクル繰り返し、注入量は、１つのＤＴＦサイクルからもう１つのＤＴＦサイクルへと違ってくる。詳細な注入法及び測定されたデータは、以下の表にリストされる。
FIG. 3 is a graph showing the minimum square line calculated from the average value and the measurement point of the sheet resistance at different injection amounts according to one embodiment of the present invention. The graph is created by implanting arsenic dopant into the polysilicon layer 16 at 50 KeV and different implantation doses using the implanter 20 and measuring the sheet resistance of the polysilicon layer 16. The dosage is determined by multiplying the target dosage, such as 1E15, by the dose trim factor (DTF). There are five average values in the graph, and each average value is calculated from five measurement points with the same injection method. That is, the steps shown in FIG. 1 are repeated 25 cycles, and the injection volume varies from one DTF cycle to another. Detailed injection methods and measured data are listed in the table below.

Figure 2010056503
５つの測定値の標準偏差及び近似線形測定点は、ドープポリシリコン層１６の本発明のＲｓ測定値がイオン注入装置２０の機能又は性能を決定するために安定的で適している事を明白に示している。
Figure 2010056503
 The standard deviation of the five measurements and the approximate linear measurement point clearly indicate that the inventive Rs measurement of the doped polysilicon layer 16 is stable and suitable for determining the function or performance of the ion implanter 20. Show.

先行技術は、試験される裸のシリコンウエハーに直接接触する測定装置のプルーブを使い、このことは、裸のシリコンウエハーにとって破壊的である；それ故、測定された裸のシリコンウエハーは、再生利用のために磨きを受けなければならない。測定された裸のシリコンウエハーの厚みは、磨きの過程で５−３０マイクロメータ減少し、測定された裸のシリコンウエハーの再生利用回数は、磨き過程による厚みの減少に制限される。   The prior art uses a probing of the measuring device that is in direct contact with the bare silicon wafer to be tested, which is destructive to the bare silicon wafer; therefore, the measured bare silicon wafer is recycled. Must be polished for. The measured thickness of the bare silicon wafer is reduced by 5-30 micrometers during the polishing process, and the measured number of reuses of the bare silicon wafer is limited to the thickness reduction due to the polishing process.

対照的に、本発明は、ドーパント障壁層１４及び伝導性ポリシリコン層１６を含んだ再生利用ウエハーを用いることにより注入装置２０の性能を監視し、測定装置のプルーブが、基板１２よりもむしろ伝導性ポリシリコン層１６に直接接触し、かつシート抵抗の測定後ドーパント障壁層１４及びターゲット層１６の両方は、基板１２から剥がすことができる。その結果、基板１２の厚さが減少しないので、基板１２に新しいドーパント障壁層１４及び伝導性ポリシリコン層１６を堆積させ、制限なしに更なる注入及びシート抵抗測定を行うことが可能である。   In contrast, the present invention monitors the performance of the implanter 20 by using a recycled wafer that includes the dopant barrier layer 14 and the conductive polysilicon layer 16 so that the probing of the measurement device is conducted rather than the substrate 12. Both the dopant barrier layer 14 and the target layer 16 can be peeled from the substrate 12 after direct contact with the conductive polysilicon layer 16 and after the sheet resistance measurement. As a result, since the thickness of the substrate 12 does not decrease, a new dopant barrier layer 14 and conductive polysilicon layer 16 can be deposited on the substrate 12 for further implantation and sheet resistance measurements without limitation.

本発明及びその利点は詳述されたが、種々の変更、代替、及び改変は、添付の特許請求の範囲中に定義されているように本発明の精神及び範囲から離れる事無しに行えることは理解されなければならない。例えば、上で述べた多くのプロセスが、異なる方法論で、及び他のプロセスに取り替え又はその組み合わせで実行されうる。
更に、本出願の範囲は、本明細書に記載の物質、手段、方法及びステップのプロセス、機械、製造、組成に制限される事は意図されていない。当業者の一人が容易に本発明の開示を評価する通り、本明細書に記載の対応する実施例と実質的に同様の機能を果たし又は実質的に同じ結果に至るところの現存するか後に開発されるであろう物質、手段、方法及びステップのプロセス、機械、製造、組成は、本発明に従い、利用することができる。従って、添付の特許請求の範囲は、そのような物質、手段、方法及びステップのプロセス、機械、製造、組成をその範囲に含む事が企図される。 Although the invention and its advantages have been described in detail, various changes, substitutions, and modifications can be made without departing from the spirit and scope of the invention as defined in the appended claims. Must be understood. For example, many of the processes described above can be performed with different methodologies and with other processes or replacements or combinations thereof.
Furthermore, the scope of this application is not intended to be limited to the materials, means, methods and steps of processes, machines, manufacture, compositions described herein. As one of ordinary skill in the art would readily appreciate the disclosure of the present invention, existing or later developed that performs substantially the same function or results in substantially the same results as the corresponding embodiments described herein. The materials, means, methods and steps of processes, machines, manufacture, compositions that may be used can be utilized in accordance with the present invention. Accordingly, the appended claims are intended to include within their scope such processes, machines, manufacture, compositions of matter, means, methods, and steps.

本発明の１実施例に従い、注入装置の性能を決定するための方法を示す。Figure 3 illustrates a method for determining the performance of an infusion device, according to one embodiment of the present invention. 本発明の１実施例に従い、注入装置の性能を決定するための方法を示す。Figure 3 illustrates a method for determining the performance of an infusion device, according to one embodiment of the present invention. 本発明の１実施例に従い、異なる注入量におけるシート抵抗の平均値及び測定点から計算された最小２乗線を示すグラフである。It is a graph which shows the least square line calculated from the average value of sheet resistance in a different injection amount, and a measurement point according to one Example of this invention.

Claims (11)

注入装置の性能を決定する方法であって、:
（ａ）基板にドーパント障壁層を形成するステップ；
（ｂ）前記ドーパント障壁層にターゲット層を形成するステップ；
（ｃ）決定ウエハーのターゲット層にドーパントを注入するための前記注入装置の使用により注入プロセスを実行するステップ；及び
（ｄ）前記ターゲット層の少なくとも１つの電気的特性を測定するステップ；
及び
前記電気的特性を考慮に入れることにより前記注入装置の性能を決定するステップを含む方法。 A method for determining the performance of an infusion device comprising:
(A) forming a dopant barrier layer on the substrate;
(B) forming a target layer on the dopant barrier layer;
(C) performing an implantation process by using the implantation apparatus to implant a dopant into a target layer of a decision wafer; and (d) measuring at least one electrical property of the target layer;
And determining the performance of the injection device by taking into account the electrical properties. 請求項１に記載の注入装置の性能を決定する方法であって、前記ドーパント障壁層が窒化ケイ素を含む方法。   The method of determining the performance of an implanter according to claim 1, wherein the dopant barrier layer comprises silicon nitride. 請求項１に記載の注入装置の性能を決定する方法であって、前記ターゲット層がポリシリコンを含む方法。   The method of determining the performance of an implanter according to claim 1, wherein the target layer comprises polysilicon. 請求項１に記載の注入装置の性能を決定する方法であって、前記ターゲット層の前記電気的特性を測定する前に熱処理過程を行うステップを更に含む方法。   The method of determining the performance of the implanter of claim 1, further comprising performing a heat treatment process before measuring the electrical properties of the target layer. 請求項４に記載の注入装置の性能を決定する方法であって、前記熱処理過程が急速加熱処理である方法。   5. A method for determining the performance of an injection device according to claim 4, wherein the heat treatment process is a rapid heat treatment. 請求項１に記載の注入装置の性能を決定する方法であって、前記電気的特性がシート抵抗である方法。   2. A method for determining the performance of an infusion device according to claim 1 wherein the electrical property is sheet resistance. 請求項１に記載の注入装置の性能を決定する方法であって、更に：
(e)
エッチングプロセスにより基板から前記ドーパント障壁層及び前記ターゲット層を剥がすステップを含む方法。 A method for determining the performance of an infusion device according to claim 1, further comprising:
(e)
Removing the dopant barrier layer and the target layer from the substrate by an etching process. 請求項７に記載の注入装置の性能を決定する方法であって、前記エッチングプロセスが、ウエットエッチングプロセスである方法。   8. A method for determining the performance of an implanter according to claim 7, wherein the etching process is a wet etching process. 請求項８に記載の注入装置の性能を決定する方法であって、前記ウエットエッチングプロセスが、リン酸を含むエッチング液を用いる方法。   9. A method for determining the performance of an implanter according to claim 8, wherein the wet etching process uses an etchant containing phosphoric acid. 請求項７に記載の注入装置の性能を決定する方法であって、更に所定のサイクルの間前記ステップ(a)から(e)を繰り返すステップを含み、前記ステップ(c)の注入量が異なる方法。   8. A method for determining the performance of an injection device according to claim 7, further comprising the step of repeating steps (a) to (e) for a predetermined cycle, wherein the injection amount of step (c) is different. . 請求項１０に記載の注入装置の性能を決定する方法であって、更に前記最小２乗近似によって測定された電気的特性に相関関係を持たせるステップを含む方法。   12. A method for determining the performance of an injection device according to claim 10, further comprising correlating electrical characteristics measured by the least square approximation.
JP2008264275A 2008-08-26 2008-10-10 Method for determining performance of injectting device Pending JP2010056503A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/198,326 US20100050939A1 (en) 2008-08-26 2008-08-26 Method for determining the performance of implanting apparatus

Publications (1)

Publication Number Publication Date
JP2010056503A true JP2010056503A (en) 2010-03-11

Family

ID=41723459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008264275A Pending JP2010056503A (en) 2008-08-26 2008-10-10 Method for determining performance of injectting device

Country Status (4)

Country Link
US (1) US20100050939A1 (en)
JP (1) JP2010056503A (en)
CN (1) CN101661870A (en)
TW (1) TW201009903A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522352A (en) * 2011-12-22 2012-06-27 上海宏力半导体制造有限公司 Detection apparatus for stability of ion beam and detection method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097584A (en) * 2014-05-15 2015-11-25 中芯国际集成电路制造(上海)有限公司 Detection method for ion implantation dosage
CN104377147B (en) * 2014-11-27 2017-11-14 株洲南车时代电气股份有限公司 A kind of recycling method of ion implanting monitoring piece
CN111243993A (en) * 2020-01-17 2020-06-05 上海华力集成电路制造有限公司 Method for monitoring angle of implanter

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326513A (en) * 1991-04-25 1992-11-16 Toyota Motor Corp Inspection method of ion implantation layer
JPH0637163A (en) * 1992-07-13 1994-02-10 Sony Corp Evaluating method for ion implantation
JPH07235278A (en) * 1994-02-22 1995-09-05 Nec Yamagata Ltd Monitoring method for ion implantation device
JPH08167639A (en) * 1994-12-14 1996-06-25 Fujitsu Ltd Contamination evaluation method in ion implantation and manufacture of semiconductor device
JPH09171981A (en) * 1995-10-03 1997-06-30 Kobe Precision Inc Reproduced semiconductor wafer and its reproduction method
JP2007184596A (en) * 2005-12-29 2007-07-19 Samsung Electronics Co Ltd Manufacturing method for semiconductor element
US20080171439A1 (en) * 2007-01-16 2008-07-17 Steven Ross Codding Recycling of ion implantation monitor wafers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691648A (en) * 1992-11-10 1997-11-25 Cheng; David Method and apparatus for measuring sheet resistance and thickness of thin films and substrates
DE10056872C1 (en) * 2000-11-16 2002-06-13 Advanced Micro Devices Inc Implantation parameter monitoring method for semiconductor device manufacture, involves reusing substrate implanted with ions, by implanting another set of ions for monitoring implantation parameters
KR100494439B1 (en) * 2003-03-18 2005-06-10 삼성전자주식회사 testing method of ion-implanting energy for ion-implanter
KR100563096B1 (en) * 2003-08-22 2006-03-27 동부아남반도체 주식회사 Detecting method for misalign of ion implanting
CN100389489C (en) * 2003-12-30 2008-05-21 中芯国际集成电路制造(上海)有限公司 Low energy dosage monitoring using wafer impregnating machine
US7397046B2 (en) * 2004-12-29 2008-07-08 Texas Instruments Incorporated Method for implanter angle verification and calibration
KR100600356B1 (en) * 2004-12-29 2006-07-18 동부일렉트로닉스 주식회사 Method for Confirming Angle Zero Position in Implant Machine
TW200845150A (en) * 2007-05-09 2008-11-16 Promos Technologies Inc A method of real-time monitoring implantation
US7820987B2 (en) * 2007-12-20 2010-10-26 Varian Semiconductor Equipment Associates, Inc. Predicting dose repeatability in an ion implantation
US20090291510A1 (en) * 2008-05-20 2009-11-26 International Business Machines Corporation Method for creating wafer test pattern
FR2941816B1 (en) * 2009-02-05 2011-04-01 Commissariat Energie Atomique METHOD OF CHARACTERIZING A METHOD FOR ION IMPLANTATION

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326513A (en) * 1991-04-25 1992-11-16 Toyota Motor Corp Inspection method of ion implantation layer
JPH0637163A (en) * 1992-07-13 1994-02-10 Sony Corp Evaluating method for ion implantation
JPH07235278A (en) * 1994-02-22 1995-09-05 Nec Yamagata Ltd Monitoring method for ion implantation device
JPH08167639A (en) * 1994-12-14 1996-06-25 Fujitsu Ltd Contamination evaluation method in ion implantation and manufacture of semiconductor device
JPH09171981A (en) * 1995-10-03 1997-06-30 Kobe Precision Inc Reproduced semiconductor wafer and its reproduction method
JP2007184596A (en) * 2005-12-29 2007-07-19 Samsung Electronics Co Ltd Manufacturing method for semiconductor element
US20080171439A1 (en) * 2007-01-16 2008-07-17 Steven Ross Codding Recycling of ion implantation monitor wafers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522352A (en) * 2011-12-22 2012-06-27 上海宏力半导体制造有限公司 Detection apparatus for stability of ion beam and detection method thereof

Also Published As

Publication number Publication date
CN101661870A (en) 2010-03-03
TW201009903A (en) 2010-03-01
US20100050939A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
US6569691B1 (en) Measurement of different mobile ion concentrations in the oxide layer of a semiconductor wafer
Schroder Semiconductor material and device characterization
US5435646A (en) Temperature measurement using ion implanted wafers
Eriguchi Defect generation in electronic devices under plasma exposure: Plasma-induced damage
JP5847824B2 (en) How to map oxygen concentration
JP2004500707A (en) Method of measuring stress dielectric leakage current using corona discharge and method of measuring gate dielectric integrity
US7525304B1 (en) Measurement of effective capacitance
JP2010056503A (en) Method for determining performance of injectting device
JP2005303321A (en) Method for inspecting semiconductor wafer by non-penetration probe
WO2015143821A1 (en) Method for detecting resisting capacity of photoresist layers
Villarrubia et al. Intercomparison of SEM, AFM, and electrical linewidths
US7521946B1 (en) Electrical measurements on semiconductors using corona and microwave techniques
CN105097584A (en) Detection method for ion implantation dosage
US20050142671A1 (en) Low energy dose monitoring of implanter using implanted wafers
KR20090024130A (en) Method for evaluating soi wafer
JP4320308B2 (en) Defect inspection method
JP2000068345A (en) Inspection of contact opening in semiconductor device
KR101875837B1 (en) Method for detecting lateral non-uniformity of through silicon via and computer-readerble recording medium storing lateral non-uniformity detecting program
US7250313B2 (en) Method of detecting un-annealed ion implants
EP1610373A2 (en) Method and apparatus for determining generation lifetime of product semiconductor wafers
KR0128237Y1 (en) Ion dosage checking device
Allen et al. Comparison of properties of electrical test structures patterned in BESOI and SIMOX films for CD reference-material applications
JP2008147460A (en) Method of evaluating semiconductor wafer
JP3632364B2 (en) Method for measuring carrier concentration of p-type silicon epitaxial layer
Clarysse et al. Electrical characterization of ultrashallow dopant profiles

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120321

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120322

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120814