JP2008147460A - Method of evaluating semiconductor wafer - Google Patents
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Abstract
Description
本発明は、シリコンウェーハ等の半導体ウエーハを評価する方法に関し、特には電気的特性から品質評価を行なう方法に関する。 The present invention relates to a method for evaluating a semiconductor wafer such as a silicon wafer, and more particularly to a method for evaluating quality from electrical characteristics.
最近では、電子デバイスのさらなる微細化、高性能化のため、より高品質なシリコンウエーハ等の半導体ウエーハが求められている。そして、このような傾向に伴い、半導体ウエーハの評価方法においても、より正確に評価することができる方法が望まれている。 Recently, for further miniaturization and higher performance of electronic devices, higher quality semiconductor wafers such as silicon wafers have been demanded. Along with such a trend, there is a demand for a method capable of more accurate evaluation in a semiconductor wafer evaluation method.
半導体ウエーハの評価方法としては、物理・化学分析として多種多様の手法が知られており、極めて範囲が広く、種々の評価方法が用いられている。
これらの中で、電気特性評価は実際のデバイスに近い方法であり、また感度の点からも有望視されている。
As a method for evaluating a semiconductor wafer, various methods are known as physical and chemical analyses, and an extremely wide range is used, and various evaluation methods are used.
Among these, the electrical property evaluation is a method close to an actual device, and is also promising from the viewpoint of sensitivity.
デバイス材料としての例えばシリコンウエーハの電気特性評価法としては、GOIやライフタイム、DLTSなどが知られている。特にGOIは、CZシリコン結晶中に存在するCOPや、酸素析出などに感度があり重要な評価手法である。しかし、このGOIはシリコンウエーハの最表面を20nm程度酸化し、これに電極を形成して絶縁破壊特性を評価するものである。
このGOIはシリコンウエーハ表層の評価が可能であるが、デバイス活性領域(表面近傍)の評価手法の一つとして、接合リーク電流特性がある。
As a method for evaluating the electrical characteristics of, for example, a silicon wafer as a device material, GOI, lifetime, DLTS, and the like are known. In particular, GOI is an important evaluation method with sensitivity to COP and oxygen precipitation existing in CZ silicon crystals. However, in this GOI, the outermost surface of a silicon wafer is oxidized by about 20 nm, and an electrode is formed on this to evaluate the dielectric breakdown characteristics.
Although this GOI can evaluate the surface layer of the silicon wafer, there is a junction leakage current characteristic as one of the evaluation methods for the device active region (near the surface).
ここで、接合リーク電流特性を用いた一般的な手法について述べる。図5は、従来における評価方法の一例を説明するための説明図である。ここでは、P型で、研磨後のシリコンウエーハ21を例に挙げて説明する。
Here, a general method using junction leakage current characteristics will be described. FIG. 5 is an explanatory diagram for explaining an example of a conventional evaluation method. Here, a description will be given by taking the
図5に示すように、シリコンウエーハ21の表面に酸化膜22を形成する。その後、シリコンウエーハ21の酸化膜22の一部を除去して窓明けを行い、この窓25から、評価する半導体の導電型(例えばP型)とは異なる導電型(この場合、N型)のドーパントを拡散して拡散部23を形成し、PN接合を形成する。そして、拡散部23上に電極24を形成し、シリコンウエーハ21の裏面側をGNDとし、電極24に逆バイアス(この場合、+の電界)を印加する。これによってP型領域に向かって空乏層(空間電荷領域)が形成される。このとき、この空乏層内に重金属などの欠陥が存在することで、キャリアが発生し、印加電圧により漏れ電流(リーク電流)が検出される(非特許文献1参照)。このリーク電流をもとに半導体ウエーハの評価を行う。
As shown in FIG. 5, an
しかしながら、通常、リーク電流は、測定にはシールドを施したシステムが必須であるほど非常に小さいものであり、測定系からのノイズ等の影響を受けやすく、上述したような近年求められている高精度の測定レベルを満足することは、従来の評価方法では難しい。 However, the leakage current is usually so small that a shielded system is essential for measurement, and is easily affected by noise from the measurement system. Satisfying the measurement level of accuracy is difficult with the conventional evaluation method.
本発明は、上記問題点を鑑みてなされたもので、接合リーク電流測定を、簡単に、より正確に行い、より高精度に半導体ウエーハを評価することができる半導体ウエーハの評価方法を提供することを目的とする。 The present invention has been made in view of the above problems, and provides a semiconductor wafer evaluation method capable of performing junction leakage current measurement simply and more accurately and evaluating a semiconductor wafer with higher accuracy. With the goal.
上記課題を解決するため、本発明は、半導体ウエーハの評価方法であって、少なくとも、半導体ウエーハ表面に酸化膜を形成し、該酸化膜の一部を除去して窓明けを行い、該窓から、評価する半導体の導電型とは異なる導電型のドーパントを拡散し、前記評価する半導体内に拡散部を形成してPN接合を形成した後、0Vバイアス時のリーク電流値I0および逆バイアス印加時のリーク電流値I1を測定し、該逆バイアス印加時のリーク電流値I1と前記0Vバイアス時のリーク電流値I0との差ΔI=I1−I0を算出し、該算出したΔIに基づいて半導体ウエーハを評価することを特徴とする半導体ウエーハの評価方法を提供する(請求項1)。 In order to solve the above problems, the present invention provides a method for evaluating a semiconductor wafer, wherein at least an oxide film is formed on the surface of the semiconductor wafer, a part of the oxide film is removed to open a window, and the window is opened. A dopant having a conductivity type different from the conductivity type of the semiconductor to be evaluated is diffused, a diffusion portion is formed in the semiconductor to be evaluated to form a PN junction, and then a leakage current value I 0 at 0 V bias and reverse bias application of leak current value I 1 of the time, and calculates a difference [Delta] I = I 1 -I 0 the leakage current value I 0 at the 0V bias leakage current value I 1 when the reverse bias is applied, the calculated A semiconductor wafer evaluation method characterized by evaluating a semiconductor wafer based on ΔI is provided.
このように、本発明は接合リーク電流特性を用いた評価方法であり、少なくとも、まず、半導体ウエーハ表面に酸化膜を形成した後に窓明けを行い、該窓から、評価する半導体の導電型とは異なる導電型のドーパントを拡散し、前記評価する半導体内に拡散部を形成してPN接合を形成する。そして、0Vバイアス時のリーク電流値I0および逆バイアス印加時のリーク電流値I1を測定し、これらの差(I1−I0)であるΔIを算出する。 As described above, the present invention is an evaluation method using junction leakage current characteristics. At least, after forming an oxide film on the surface of a semiconductor wafer, a window is opened, and the conductivity type of the semiconductor to be evaluated is determined from the window. A dopant having a different conductivity type is diffused, and a diffusion portion is formed in the semiconductor to be evaluated to form a PN junction. Then, the leakage current value I 0 at 0 V bias and the leakage current value I 1 at the time of reverse bias application are measured, and ΔI which is a difference (I 1 −I 0 ) between them is calculated.
従来方法で得られるリーク電流値には、測定系からのノイズ等も含まれてしまっていたが、上記のように、逆バイアス印加時のリーク電流値I1から0Vバイアス時のリーク電流値I0を差し引くことにより、測定系からのノイズ等を排除した値を得ることができる。すなわち、評価する半導体内の金属汚染や欠陥種の存在の影響とは関係がない測定系からの影響を除き、上記金属汚染や欠陥により発生するリーク電流をより正確に測定することができる。しかも、逆バイアス印加時のリーク電流値I1から0Vバイアス時のリーク電流値I0を差し引くだけで良いので極めて簡単である。
そして、上記のより正確なリーク電流値ΔIに基づいて半導体ウエーハを評価するので、従来における評価方法よりも高精度に半導体ウエーハの品質を評価することが可能である。
The leak current value obtained by the conventional method includes noise from the measurement system, but as described above, the leak current value I 1 at the time of 0 V bias from the leak current value I 1 at the time of reverse bias application. By subtracting 0 , a value excluding noise from the measurement system can be obtained. That is, the leakage current generated by the metal contamination and defects can be measured more accurately except for the influence from the measurement system that is not related to the influence of metal contamination and the presence of defect species in the semiconductor to be evaluated. Moreover, it is extremely simple because it is only necessary to subtract the leak current value I 0 at 0 V bias from the leak current value I 1 at the time of reverse bias application.
Since the semiconductor wafer is evaluated based on the more accurate leakage current value ΔI, the quality of the semiconductor wafer can be evaluated with higher accuracy than the conventional evaluation method.
そして、前記評価する半導体の基板抵抗から空乏層幅を算出し、該空乏層幅と前記拡散部の線幅および線長とから空乏層の体積ΔVを算出し、該空乏層の体積ΔVと、前記算出した逆バイアス印加時のリーク電流値I1と0Vバイアス時のリーク電流値I0との差ΔIとからΔI/ΔVを算出し、該算出したΔI/ΔVから半導体ウエーハを評価することができる(請求項2)。 Then, the depletion layer width is calculated from the substrate resistance of the semiconductor to be evaluated, the depletion layer volume ΔV is calculated from the depletion layer width and the line width and line length of the diffusion portion, and the depletion layer volume ΔV, ΔI / ΔV is calculated from the difference ΔI between the leak current value I 1 when the reverse bias is applied and the leak current value I 0 when 0 V bias is applied, and the semiconductor wafer is evaluated from the calculated ΔI / ΔV. (Claim 2).
そもそも、リーク電流値は、空乏層の大きさに影響を受けやすいものであり、また、この空乏層の大きさは基板抵抗に依存する。すなわち、例えば評価する半導体の基板抵抗が大きければ、その分だけ空乏層の領域(体積ΔV)も大きくなり、これに伴い、測定されるリーク電流の値も大きくなる。このように、評価する半導体における基板抵抗の大きさ、空乏層の体積(測定領域)によって、得られるリーク電流の値も変化してしまう。 In the first place, the leakage current value is easily affected by the size of the depletion layer, and the size of the depletion layer depends on the substrate resistance. That is, for example, if the substrate resistance of the semiconductor to be evaluated is large, the depletion layer region (volume ΔV) is also increased accordingly, and the value of the measured leakage current is accordingly increased. As described above, the value of the obtained leakage current also varies depending on the size of the substrate resistance in the semiconductor to be evaluated and the volume (measurement region) of the depletion layer.
このように、上記方法で測定し、算出されたΔIを空乏層の体積で規格化し(ΔI/ΔV)、このΔI/ΔVから半導体ウエーハを評価すれば、測定領域の違いによるリーク電流の違いを排除することができ、空乏層の大きさの差による影響を排除して評価することが可能になる。 In this way, if the measured ΔI is normalized by the volume of the depletion layer (ΔI / ΔV) and the semiconductor wafer is evaluated from this ΔI / ΔV, the difference in leakage current due to the difference in the measurement region can be obtained. It is possible to eliminate the influence of the difference in the size of the depletion layer, and it is possible to evaluate.
なお、このとき、前記空乏層幅を下記式(1a)および(1b)を用いて算出し、前記空乏層の体積ΔVを下記式(1c)を用いて算出することができる(請求項3)。 At this time, the depletion layer width can be calculated using the following formulas (1a) and (1b), and the volume ΔV of the depletion layer can be calculated using the following formula (1c). .
(式中、Wは空乏層幅を示す。εsは評価する半導体の誘電率を示す。Vbiは内部電位を示し、Vはリーク電流測定時の印加電圧を示す。qは素電荷を示す。NDは評価する半導体のドーパント濃度を示す。
kはボルツマン定数を示す。Tは温度を示す。NAは拡散部のドーパント濃度を示す。niは真性キャリア濃度を示す。
ΔVは空乏層の体積を示す。Lは拡散部の線幅および線長を示す。)
(W is the width of the depletion layer, ε s is the dielectric constant of the semiconductor to be evaluated, V bi is the internal potential, V is the applied voltage when measuring the leakage current, and q is the elementary charge. N D indicates the dopant concentration of the semiconductor to be evaluated.
k represents a Boltzmann constant. T indicates temperature. N A indicates the dopant concentration of the diffusion portion. ni represents the intrinsic carrier concentration.
ΔV represents the volume of the depletion layer. L indicates the line width and line length of the diffusion part. )
このように、空乏層の体積ΔVを上記式(1a)〜(1c)を用いて算出することができ、ΔI/ΔVを算出し、半導体ウエーハを評価することができる。なお、式(1a)は空乏層幅Wを算出するための式であり、式(1b)は上記式(1a)中の内部電位Vbiを算出するための式である。
また、式(1c)は、上記式(1a)で算出した空乏層幅Wと、拡散部の線幅および線長(いずれもL)とから空乏層の体積ΔVを算出するための式である。
Thus, the volume ΔV of the depletion layer can be calculated using the above formulas (1a) to (1c), and ΔI / ΔV can be calculated to evaluate the semiconductor wafer. The equation (1a) is an equation for calculating the depletion layer width W, and the equation (1b) is an equation for calculating the internal potential Vbi in the above equation (1a).
Further, the expression (1c) is an expression for calculating the volume ΔV of the depletion layer from the depletion layer width W calculated by the above expression (1a) and the line width and line length (both L) of the diffusion part. .
本発明によって、金属汚染や欠陥種の存在によるリーク電流をより正確に、かつ簡単に見積もることができる。さらには、例えば、検量線の作製により欠陥・汚染量を見積もることも可能になり、半導体ウエーハの品質改善に有効である。 According to the present invention, the leakage current due to metal contamination and the presence of defect species can be estimated more accurately and easily. Furthermore, for example, it becomes possible to estimate the amount of defects / contamination by preparing a calibration curve, which is effective in improving the quality of a semiconductor wafer.
以下では、本発明の実施の形態について説明するが、本発明はこれに限定されるものではない。
近年では、より高品質な半導体ウエーハが求められており、それに伴い、より高精度な半導体ウエーハの評価方法が望まれている。
この半導体ウエーハの評価方法の一つとして接合リーク電流測定が挙げられるが、通常リーク電流の値は小さいため、寄生抵抗の影響を受けやすい。測定系からのノイズ等によって、従来の評価方法では微量のリーク電流を正確に測ることが難しく、近年要求されている高い測定精度レベル・評価レベルを十分に満足することは困難であった。
Hereinafter, embodiments of the present invention will be described, but the present invention is not limited thereto.
In recent years, higher quality semiconductor wafers have been demanded, and accordingly, a more accurate semiconductor wafer evaluation method is desired.
One method of evaluating this semiconductor wafer is to measure junction leakage current, but since the value of leakage current is usually small, it is easily affected by parasitic resistance. Due to noise from the measurement system, it is difficult to accurately measure a very small amount of leakage current by the conventional evaluation method, and it has been difficult to sufficiently satisfy the high measurement accuracy level and evaluation level that have been required in recent years.
そこで、本発明者らが、この接合リーク電流測定を用いた半導体ウエーハの評価方法について鋭意研究を重ねた結果、逆バイアス印加時のリーク電流値I1から0Vバイアス時のリーク電流値I0を差し引いた値ΔIに基づいて半導体ウエーハを評価すれば、半導体内の品質とは関係がない測定系起因のノイズ等を除いたリーク電流値を得ることができることを見出した。すなわち、簡単な手法で、従来法よりもより正確なリーク電流値を得られ、より高精度に半導体ウエーハを評価することができることを見出し、本発明を完成させた。 Therefore, as a result of intensive studies on the semiconductor wafer evaluation method using the junction leakage current measurement, the present inventors have obtained a leakage current value I 0 at 0 V bias from a leakage current value I 1 at the time of reverse bias application. It has been found that if a semiconductor wafer is evaluated based on the subtracted value ΔI, a leak current value excluding noise caused by a measurement system that is not related to the quality in the semiconductor can be obtained. That is, the present inventors have found that a leak current value more accurate than that of the conventional method can be obtained by a simple method and a semiconductor wafer can be evaluated with higher accuracy, and the present invention has been completed.
以下、本発明の半導体ウエーハの評価方法について、図面を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図1は本発明の半導体ウエーハの評価方法を説明するための説明図である。ここでは、評価対象としてシリコンウエーハを例に挙げる。
本発明の評価方法では、評価する半導体ウエーハは特に限定されない。例えばポリッシュドウエーハ(PW)を評価対象としても良いし、エピタキシャルウエーハ(EPW)とすることもできる。また、例えば測定構造を工夫することでSOIウエーハを評価対象とすることも可能である。
Hereinafter, the semiconductor wafer evaluation method of the present invention will be described in detail with reference to the drawings, but the present invention is not limited thereto.
FIG. 1 is an explanatory diagram for explaining a semiconductor wafer evaluation method of the present invention. Here, a silicon wafer is taken as an example for evaluation.
In the evaluation method of the present invention, the semiconductor wafer to be evaluated is not particularly limited. For example, a polished wafer (PW) may be an evaluation target or an epitaxial wafer (EPW). In addition, for example, an SOI wafer can be an evaluation target by devising a measurement structure.
まず、図1に示すように、本発明の評価方法における評価する半導体ウエーハ(ここでは、シリコンウエーハ1)について述べる。
上述したように、評価する半導体ウエーハの種類は限定されず、PWやEPW、さらにはSOIウエーハ等、種々のものとすることができる。
First, as shown in FIG. 1, a semiconductor wafer (here, silicon wafer 1) to be evaluated in the evaluation method of the present invention will be described.
As described above, the type of semiconductor wafer to be evaluated is not limited, and various types such as PW, EPW, and SOI wafer can be used.
そして、リーク電流測定を行うときには、図1のように、評価する半導体内、すなわち、この場合シリコンウエーハ中に拡散部3が形成されている。この拡散部3は、シリコンウエーハ1の表面に形成された酸化膜2をマスクとして、酸化膜2に窓明けされてできた窓5から、シリコンウエーハ1の導電型とは異なる導電型のドーパントがシリコンウエーハ1の内部に拡散されて形成されたものであり、これによってPN接合が形成されている。
また、図1では、これらの拡散部3に電極4を介してプローブを接触させているが、拡散部3上に直接プローブを接触させることもできる。例えば、拡散部3の表面におけるドーパントの濃度に合わせて電極の有無を決定することが可能である。
When performing leakage current measurement, as shown in FIG. 1, the
Further, in FIG. 1, the probes are brought into contact with these
そして、本発明の評価方法を実施するときのリーク電流測定のために用いる測定機器6は特に限定されることなく、従来から使用されてきたものと同様のものを用いることができる。例えば、ケースレー社製4200等が挙げられる。微小電流測定が可能な測定機器であり、ノイズ対策を施したウエーハプローバを備えたものであるのが好ましい。 And the measuring apparatus 6 used for the leakage current measurement at the time of implementing the evaluation method of this invention is not specifically limited, The thing similar to what was used conventionally can be used. An example is 4200 manufactured by Keithley. It is a measuring instrument capable of measuring a minute current, and preferably has a wafer prober with noise countermeasures.
次に、本発明の評価方法の手順について述べる。
まず、評価対象となる半導体ウエーハを準備する。前述したように、特にその種類は限定されず、その特性を評価したい半導体ウエーハを用意することができる。
Next, the procedure of the evaluation method of the present invention will be described.
First, a semiconductor wafer to be evaluated is prepared. As described above, the type is not particularly limited, and a semiconductor wafer whose characteristics are to be evaluated can be prepared.
そして、上記のように評価する半導体ウエーハ、すなわち、ここではシリコンウエーハ1を準備した後、まず、そのシリコンウエーハ1の表面に酸化膜2を形成する。
この酸化膜2は、この後のドーパント拡散工程でのマスクとなるものである。例えば熱酸化膜を形成しても良いし、CVD酸化膜を積層しても良い。
Then, after preparing the semiconductor wafer to be evaluated as described above, that is, the
This
酸化膜2の厚さは特に限定されないが、この後注入等により拡散するドーパントをマスク出来る厚さであれば良く、500nm以上とするのがより好ましい。このような厚さとすれば、ドーパントの拡散にガラスデポジション等を用いた場合でも、酸化膜中でのドーパントの拡散をより効果的に抑制することができるからである。
種々の条件に応じて、その都度、酸化膜2の適切な形成方法を適宜決定することができる。
The thickness of the
In accordance with various conditions, an appropriate method for forming the
次に、この酸化膜2の一部を除去し、ドーパント拡散のための窓5を形成する。
例えばフォトリソグラフィーにより、レジストに酸化膜2の窓明け用のパターンを形成し、これをマスクとしてエッチングによって窓5の部分の酸化膜を除去する。
酸化膜2のエッチングはドライエッチングでも、HFをベースにしたウエットエッチングでも良い。ドライエッチングであれば、より微細なパターンまで加工が可能である。一方、ウエットエッチングであればプラズマダメージの発生を防ぐことができる。
このような酸化膜2の窓明け工程も、各条件に応じて適切な方法により行うことができる。
Next, a part of the
For example, a window opening pattern of the
Etching of the
Such a window opening process of the
そして、酸化膜2への窓明けが完了すればドーパントの拡散を行なう。
評価する半導体の導電型とは異なるドーパントを、窓5を通してシリコンウエーハ1内に拡散し、アニール処理を施してPN接合を形成する。この拡散は、イオン注入、ガラスデポジション、塗布拡散等、各種の手法を用いて行うことができ、拡散方法は特に限定されない。
And if the opening to the
A dopant different from the conductivity type of the semiconductor to be evaluated is diffused into the
PN接合深さはアニール条件に依存するため、例えば予備実験を行っておき、所望の深さになるように時間を調整することにより、その接合深さを調節することができる。
また、拡散後の最表面濃度であるが、例えば1E20/cm3程度の高濃度になるようにすると、この後に行うリーク電流測定時のための電極4を形成しなくとも、拡散最表層をそのまま電極として使える利点がある。但し、当然、拡散部3の上に電極4を形成しても良い。
Since the PN junction depth depends on the annealing conditions, the junction depth can be adjusted, for example, by conducting a preliminary experiment and adjusting the time so that the desired depth is obtained.
Further, when the outermost surface concentration after diffusion is set to a high concentration of, for example, about 1E20 / cm 3 , the diffusion outermost layer remains as it is without forming the electrode 4 for the subsequent leakage current measurement. There is an advantage that it can be used as an electrode. Of course, the electrode 4 may be formed on the
上記のような手順で、シリコンウエーハ1内に拡散部3、PN接合を形成後、実際にリーク電流測定を行なう。
シリコンウエーハ1の裏面側をGNDに接続し、もう一方を測定機器6に接続する。このとき、例えば、プローブを使って拡散部3の表面に接触させることでコンタクトをとる。上述したように、拡散部3上に形成した電極4を介することもできる。
The leakage current is actually measured after the
The back side of the
そして、例えば、まず、0V状態でのリーク電流(測定系の電流レベル)を測定する(I0の測定)。
その後、実際のリーク電流測定に入る。すなわち、逆バイアスになるように電圧を印加して、このときのリーク電流を計測する(I1の測定)。このリーク電流の測定の手順自体は従来と同様の方法で行うことができる。また、測定の順序は特に限定されない。
上記のようにして得たI0とI1から、それらの差(I1−I0)をとってΔIを算出し、このΔIの値に基づいてシリコンウエーハ1の評価を行う。
For example, first, a leakage current (measurement system current level) in the 0 V state is measured (measurement of I 0 ).
Thereafter, actual leakage current measurement is started. That is, a voltage is applied so as to be a reverse bias, and the leakage current at this time is measured (measurement of I 1 ). The procedure for measuring the leakage current itself can be performed by a method similar to the conventional method. Further, the order of measurement is not particularly limited.
From I 0 and I 1 obtained as described above, a difference (I 1 −I 0 ) between them is calculated to calculate ΔI, and the
上述したように、0V状態でのリーク電流値I0を、逆バイアス印加時のリーク電流値I1から差し引いているので、それによって算出されたΔIは測定系からのノイズ等の影響を排除したリーク電流値であり、つまりは、より精度良く得られたリーク電流値である。そして、このような高精度のリーク電流値ΔIに基づいてシリコンウエーハ1の評価を行うので、当然、その評価も優れたものとなる。
このように、空乏層内の金属汚染や欠陥種によるリーク電流を一層正確に捉えることができ、しかも0V状態でのリーク電流値I0を逆バイアス印加時の測定値I1から差し引くだけで良いので極めて簡単に精度の高い評価を行うことができる。
As described above, since the leak current value I 0 in the 0V state is subtracted from the leak current value I 1 when the reverse bias is applied, ΔI calculated thereby eliminates the influence of noise and the like from the measurement system. This is the leakage current value, that is, the leakage current value obtained with higher accuracy. Since the
In this way, the leakage current due to metal contamination and defect species in the depletion layer can be captured more accurately, and the leakage current value I 0 in the 0V state only needs to be subtracted from the measured value I 1 when reverse bias is applied. Therefore, highly accurate evaluation can be performed very easily.
また、例えば基板抵抗の差から生じる測定差・さらには評価の差を排除するため、リーク電流値を空乏層の体積で規格化し、これによって評価を行うのが好ましい。
前述のように、例えば評価する半導体の基板抵抗が大きいと空乏層の領域も大きくなり、これに伴って、リーク電流の値も大きくなってしまう。したがって、評価する半導体の基板抵抗が異なっている場合、例えばその半導体内での金属汚染の状態が各サンプルで同様であっても、基板抵抗の差が影響し、各サンプルごとに異なるリーク電流値が測定され、汚染状態等を正確に把握し難い。
Further, in order to eliminate, for example, a measurement difference or a difference in evaluation caused by a difference in substrate resistance, it is preferable to perform the evaluation by normalizing the leakage current value with the volume of the depletion layer.
As described above, for example, if the substrate resistance of the semiconductor to be evaluated is large, the region of the depletion layer also increases, and accordingly, the value of the leakage current also increases. Therefore, when the substrate resistance of the semiconductor to be evaluated is different, for example, even if the state of metal contamination in the semiconductor is the same for each sample, the difference in the substrate resistance has an effect, and the leakage current value differs for each sample. It is difficult to accurately grasp the contamination status.
本発明者らは、上記本発明で得られたリーク電流値ΔIを、さらに空乏層の体積ΔVで規格化することにより、上記基板抵抗の差を起因とするリーク電流値の差異をも解消して評価することができることを見出した。すなわち、測定系のノイズ等が除かれ、それに加えて空乏層の領域の差(測定領域の差)による影響が排除されたリーク電流値を得ることができる。 The inventors of the present invention have also eliminated the difference in leakage current value caused by the difference in substrate resistance by further normalizing the leakage current value ΔI obtained in the present invention with the volume ΔV of the depletion layer. And found that it can be evaluated. That is, it is possible to obtain a leak current value in which noise of the measurement system is removed, and in addition, the influence of the difference in the depletion layer region (measurement region difference) is eliminated.
なお、上記ΔI/ΔVの算出方法の一例について、以下に述べておく。
前述した数式(1a)〜(1c)を用いてΔVを算出することができる(邦版 半導体デバイス (産業図書、2004)(Semiconductor Devices, S. M. Sze(John Wiley & Sons, Inc.,2002))参照)。
接合部の線幅および線長と深さから拡散部の体積を求め、基板抵抗から空乏層幅Wを算出し(上記邦版 半導体デバイスの87−88頁参照)、上記邦版 半導体デバイスの110頁などに示すようなモデルから、空乏領域の体積ΔVを算出することができる(拡散部の線幅L1および線長L2(この場合、線幅L1=線長L2=窓5の各辺の長さL)、空乏層幅Wを用いて求められる。図6に空乏領域の一例を示す。)。
An example of a method for calculating ΔI / ΔV will be described below.
ΔV can be calculated using the above-described mathematical formulas (1a) to (1c) (Japanese version of semiconductor device (Industry Books, 2004)) (Semiconductor Devices, S. M. Sze (John Wiley & Sons, Inc., 2002). ))reference).
The volume of the diffusion part is obtained from the line width, line length, and depth of the junction, and the depletion layer width W is calculated from the substrate resistance (see pages 87-88 of the Japanese version of the semiconductor device). The volume ΔV of the depletion region can be calculated from a model as shown on the page etc. (line width L 1 and line length L 2 of the diffusion part (in this case, line width L 1 = line length L 2 =
以上のように、本発明の評価方法を用いれば、従来よりもリーク電流を正確に得ることができ、精度高く半導体ウエーハを評価することができる。これにより、近年望まれている高い評価レベルを満足することができる。さらに、例えば本発明を用いた評価結果からの検量線の作製により、欠陥・汚染量を見積もることも可能になり、半導体ウエーハの品質改善に役立てることができる。 As described above, if the evaluation method of the present invention is used, a leakage current can be obtained more accurately than before, and a semiconductor wafer can be evaluated with high accuracy. Thereby, the high evaluation level desired in recent years can be satisfied. Further, for example, by preparing a calibration curve from the evaluation result using the present invention, it becomes possible to estimate the amount of defects / contamination, which can be used for improving the quality of the semiconductor wafer.
以下に本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
(実施例1)
本発明の評価方法を用いて、半導体ウエーハの評価を行った。
測定対象ウエーハとしては、導電型P型、直径200mm、結晶方位<100>であるシリコンウエーハを用いた。なお、このシリコンウエーハをP型にするためのドーパントとしてボロンを用い、基板抵抗が1Ω・cmの低抵抗のものと、400Ω・cmの高抵抗のものの2種を用意した。
また、予めFeでウエーハを故意汚染している。汚染濃度が、1E11/cm3、5E11/cm3、1E13/cm3のものをそれぞれ用意した。
The present invention will be described in detail below with reference to examples of the present invention, but these examples do not limit the present invention.
(Example 1)
The semiconductor wafer was evaluated using the evaluation method of the present invention.
As a wafer to be measured, a silicon wafer having a conductivity type P type, a diameter of 200 mm, and a crystal orientation <100> was used. In addition, boron was used as a dopant for making this silicon wafer P-type, and two types of a substrate having a low resistance of 1 Ω · cm and a high resistance of 400 Ω · cm were prepared.
In addition, the wafer is intentionally contaminated with Fe in advance. Contamination concentrations of 1E11 / cm 3 , 5E11 / cm 3 and 1E13 / cm 3 were prepared.
これらのシリコンウエーハに対し、1000℃でパイロ酸化を行い、ウエーハ表面に1μmの酸化膜を形成した。
このあと、0.5mm角のパターンを、多数配置したマスクを用いてフォトリソグラフィを行い、バッファードHFで酸化膜へ窓明けエッチングを行い、0.5mm角の開口部を酸化膜に10mm間隔で形成した。
These silicon wafers were pyrooxidized at 1000 ° C. to form a 1 μm oxide film on the wafer surface.
Thereafter, photolithography is performed using a mask in which a large number of 0.5 mm square patterns are arranged, and window etching is performed on the oxide film with buffered HF, and openings of 0.5 mm square are formed in the oxide film at intervals of 10 mm. Formed.
このシリコンウエーハにPOCL3を原料にしてリンガラスを積層し、引き続き、1000℃、窒素アニールを2時間行なった後、リンガラスをHFで除去した。これによってPN接合が形成された。なお、このときのリンの拡散深さは、およそ2μmであった。 Phosphorous glass was laminated on this silicon wafer using POCL3 as a raw material. Subsequently, nitrogen annealing was performed at 1000 ° C. for 2 hours, and then the phosphorous glass was removed with HF. As a result, a PN junction was formed. At this time, the diffusion depth of phosphorus was about 2 μm.
そして、プローバに上記の各サンプルウエーハをセットし、リーク電流を測定する。今回は、リーク電流の測定にあたり+3Vを印加した。
さらに、0Vバイアス時におけるリーク電流値(すなわち、ΔI0)を測定し、上記の+3Vを印加した時に測定されたリーク電流値(すなわち、ΔI1)から、0Vバイアス時のリーク電流値I0を差し引き、ΔIを求めた(ΔI=ΔI1−ΔI0)。
なお、リーク電流測定のための機器として、ケースレー社製4200とベクター社製VX−3000を用いた。
Then, each sample wafer is set on the prober, and the leakage current is measured. This time, +3 V was applied to measure the leakage current.
Further, the leakage current value at 0V bias (that is, ΔI 0 ) is measured, and the leakage current value I 0 at the time of 0V bias is calculated from the leakage current value measured when + 3V is applied (that is, ΔI 1 ). Subtraction was performed to obtain ΔI (ΔI = ΔI 1 −ΔI 0 ).
Note that Keithley 4200 and Vector VX-3000 were used as devices for measuring leakage current.
実施例1の結果を図2に示す。各基板抵抗、Fe汚染濃度のサンプルごとにリーク電流値をプロットしている。Fe汚染濃度が高くなると、リーク電流値ΔIが増すことが確認できる。
そして、本発明の評価方法のように、0Vバイアス時のリーク電流値I0で規格化することにより、測定系による寄生抵抗の影響を排除し、より正確なリーク電流値ΔIを測定することができた。後述する規格化前のリーク電流値I1(比較例1、図4参照)に比べて、Fe汚染量との関係をより明確にすることができる。
The results of Example 1 are shown in FIG. The leakage current value is plotted for each sample of each substrate resistance and Fe contamination concentration. It can be confirmed that the leakage current value ΔI increases as the Fe contamination concentration increases.
Then, as in the evaluation method of the present invention, it is possible to measure the leak current value ΔI more accurately by eliminating the influence of the parasitic resistance due to the measurement system by normalizing with the leak current value I 0 at 0V bias. did it. Compared to a leakage current value I 1 before normalization described later (see Comparative Example 1, FIG. 4), the relationship with the amount of Fe contamination can be made clearer.
(実施例2)
実施例1に対し、さらに、前述した数式(1a)〜(1c)を用い、最大空乏幅を計算し、空乏層の体積ΔVを見積もり、実施例1のリーク電流値ΔIを空乏層の体積ΔVで規格化した(ΔI/ΔV)。
なお、このときの数式(1a)〜(1c)にて算出したΔVは、
低抵抗品でΔV=506313μm3(空乏層幅W=2μm)、高抵抗品でΔV=2661187μm3(空乏層幅W=10μm)であった。
(Example 2)
For the first embodiment, the maximum depletion width is calculated by using the above formulas (1a) to (1c), the volume ΔV of the depletion layer is estimated, and the leakage current value ΔI of the first embodiment is calculated as the volume ΔV of the depletion layer. (ΔI / ΔV).
In addition, ΔV calculated by the mathematical expressions (1a) to (1c) at this time is
The low resistance product had ΔV = 506313 μm 3 (depletion layer width W = 2 μm), and the high resistance product had ΔV = 2661187 μm 3 (depletion layer width W = 10 μm).
実施例2の結果を図3に示す。
実施例1の図2と実施例2の図3とを比べてわかるように、空乏層の体積ΔVでΔIを規格化することにより、空乏層の体積ΔVの差、つまりは基板抵抗の違いがリークレベルに与える影響を排除した結果を得ることができる。図3から、高抵抗と低抵抗の場合がほぼ同じリークレベルになっていることが判る。
そして、このように、ほぼ同一のレベルに揃ったことから、抵抗率の異なる本サンプルウエーハにおいて、Feがリーク電流に及ぼす影響は同程度であると結論できる。
The results of Example 2 are shown in FIG.
As can be seen by comparing FIG. 2 of the first embodiment and FIG. 3 of the second embodiment, the difference in the volume ΔV of the depletion layer, that is, the difference in the substrate resistance is obtained by normalizing ΔI with the volume ΔV of the depletion layer. The result of eliminating the influence on the leak level can be obtained. It can be seen from FIG. 3 that the leak levels are almost the same in the case of high resistance and low resistance.
In this way, it can be concluded that the influence of Fe on the leakage current is about the same in the present sample wafers having different resistivity because they are almost at the same level.
(比較例1)
0Vバイアス時のリーク電流値I0で規格化する以外は実施例1と同様にしてリーク電流を測定した。すなわち、測定結果として、単に+3V印加時に測定されたリーク電流値I1をプロットした。その結果を図4に示す。
(Comparative Example 1)
The leak current was measured in the same manner as in Example 1 except that the leak current value I 0 at 0 V bias was normalized. That is, as a measurement result, the leakage current value I 1 measured when +3 V was applied was simply plotted. The result is shown in FIG.
図4に示すように、Fe汚染濃度が高くなると、リーク電流値が増すことは確認できるが、このような従来法で得られたリーク電流値には、前述したように、測定系からのノイズ等の影響が含まれているはずであり、このように単純に測定された結果からだけでは、半導体ウエーハの評価において、近年要求されている精度の高いレベルを満足することは難しい。 As shown in FIG. 4, it can be confirmed that the leakage current value increases as the Fe contamination concentration increases. However, as described above, the leakage current value obtained by such a conventional method includes noise from the measurement system. Such an influence should be included, and it is difficult to satisfy the high level of accuracy required in recent years in the evaluation of semiconductor wafers only from the results of such simple measurements.
特に電流値が極めて小さい場合、実施例1の図2および比較例1の図4の低抵抗の場合から判るように、測定系からの影響の割合は大きくなり、リーク電流値に大きな差が生じてしまう。当然、このようなリーク電流の測定精度差は、リーク電流値に基づいて行うサンプルウエーハの評価に影響を及ぼしてしまう。本発明の評価方法のように、上記測定系によるノイズを排除してより正確なリーク電流値を得ることによって、より高精度にサンプルウエーハを評価することが可能であるし、また、0Vバイアス時における電流値I0で規格化すればいいだけであるので実に簡単である。 In particular, when the current value is extremely small, as can be seen from the case of the low resistance of FIG. 2 of Example 1 and FIG. End up. Naturally, such a difference in measurement accuracy of the leakage current affects the evaluation of the sample wafer performed based on the leakage current value. As in the evaluation method of the present invention, it is possible to evaluate the sample wafer with higher accuracy by eliminating the noise due to the measurement system and obtaining a more accurate leak current value, and at the time of 0 V bias. Since it is only necessary to normalize with the current value I 0 in FIG.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
1…シリコンウエーハ、 2…酸化膜、 3…拡散部、 4…電極、
5…窓、 6…測定機器。
DESCRIPTION OF
5 ... Window, 6 ... Measuring instrument.
Claims (3)
kはボルツマン定数を示す。Tは温度を示す。NAは拡散部のドーパント濃度を示す。niは真性キャリア濃度を示す。
ΔVは空乏層の体積を示す。Lは拡散部の線幅および線長を示す。) 3. The semiconductor wafer according to claim 2, wherein the depletion layer width is calculated using the following formulas (1a) and (1b), and the volume ΔV of the depletion layer is calculated using the following formula (1c). Evaluation method.
k represents a Boltzmann constant. T indicates temperature. N A indicates the dopant concentration of the diffusion portion. ni represents the intrinsic carrier concentration.
ΔV represents the volume of the depletion layer. L indicates the line width and line length of the diffusion part. )
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