JP2010050453A - 積層チップパッケージおよびその製造方法 - Google Patents

Abstract

【課題】正常に動作しないチップに接続された配線に起因する問題を低減しながら、正常に動作しないチップを使用不能にする。
【解決手段】積層チップパッケージ１は、複数の階層部分１１〜１８を含む本体２と、本体２の側面に配置された配線３Ａ，３Ｂとを備えている。複数の階層部分は、第１の種類の階層部分１１〜１６，１８と、第２の種類の階層部分１７とを含んでいる。第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分は、それぞれ半導体チップに接続され、配線３Ａ，３Ｂが配置された本体２の側面に配置された端面を有する複数の電極を含むが、第２の種類の階層部分は、半導体チップに接続されると共に配線３Ａ，３Ｂが配置された本体２の側面に配置される端面を有する電極を含んでいない。配線３Ａ，３Ｂは、複数の電極の端面に接続されている。
【選択図】図２

Description

本発明は、積層された複数のチップを含む積層チップパッケージおよびその製造方法に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数のチップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。

また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。

特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。

非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つ側面に配線を形成することが記載されている。

特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許出願公開第ＵＳ２００７／０１６５４６１ Ａ１号明細書

Keith D. Gann，"Neo-Stacking Technology"，HDI Magazine，１９９９年１２月

特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。

特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。

ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。

以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージのコストが高くなる。

前述のように、特許文献３には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、１つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。

積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献３に記載された技術のように、積層チップパッケージに含まれる１つ以上の不良チップを特定し、この１つ以上の不良チップを不能化することが考えられる。

しかし、積層チップパッケージでは、不良チップを不能化する場合、以下のような問題が生じる。すなわち、積層チップパッケージでは、各チップと積層チップパッケージの複数の端子とを接続する配線が存在する。不良チップを不能化した場合でも、不良チップと積層チップパッケージの複数の端子とを接続する配線は存在している。この不良チップと積層チップパッケージの複数の端子とを接続する配線は、メモリデバイス等、積層チップパッケージによって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品のチップに対する配線等との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージであって、正常に動作しないチップに接続された配線に起因する問題を低減しながら、正常に動作しないチップを使用不能にすることができるようにした積層チップパッケージおよびその製造方法を提供することにある。

本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいる。第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含んでいる。第１の種類の階層部分は、更に、それぞれ半導体チップに接続され、配線が配置された本体の少なくとも１つの側面に配置された端面を有する複数の電極を含むが、第２の種類の階層部分は、半導体チップに接続されると共に配線が配置された本体の少なくとも１つの側面に配置される端面を有する電極を含んでいない。配線は、複数の電極の端面に接続されている。

本発明の積層チップパッケージにおいて、第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。

また、本発明の積層チップパッケージにおいて、第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。

本発明の積層チップパッケージの製造方法によって製造される積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分は、いずれも、半導体チップを含んでいる。複数の階層部分のうちの１つ以上の階層部分は、更に、それぞれ半導体チップに接続され、配線が配置された本体の少なくとも１つの側面に配置された端面を有する複数の電極を含んでいる。配線は、複数の電極の端面に接続されている。

本発明の積層チップパッケージの製造方法は、
積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、
複数の基礎構造物を用いて本体を作製すると共に、本体に対して配線を形成して、積層チップパッケージを完成させる工程とを備えている。

複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、配列された複数の半導体チップ予定部を含み、半導体ウェハの第１および第２の面に対応する第１および第２の面を有する基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
正常に動作しない半導体チップ予定部に接続されると共に配線が配置された本体の少なくとも１つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部に接続されるように複数の電極を形成する工程とを含んでいる。

本発明の積層チップパッケージの製造方法において、複数の階層部分は、いずれも、更に、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含んでいてもよい。この場合、絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有し、複数の電極の端面は、それぞれ、絶縁部によって囲まれていてもよい。この場合、複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、更に、基礎構造物前ウェハを作製する工程と複数の電極を形成する工程との間において、基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、且つ基礎構造物前ウェハの第１の面において開口する１以上の溝を形成する工程と、１以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成する工程とを含んでいてもよい。また、複数の電極を形成する工程において、複数の電極は、一部が絶縁層の上に配置されるように形成されてもよい。また、積層チップパッケージを完成させる工程において、溝が延びる方向に沿って切断面が形成されるように絶縁層を切断し、これにより、絶縁層の切断面によって絶縁部の少なくとも１つの端面の一部が形成され、且つ複数の電極の端面が露出してもよい。

また、本発明の積層チップパッケージの製造方法において、積層チップパッケージを完成させる工程は、
複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、
積層基礎構造物を切断することによって、複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に本体となる複数の本体予定部を含む本体集合体を作製する工程と、
本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、
配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の積層チップパッケージが形成されるように、本体集合体を切断する工程とを含んでいてもよい。

また、本発明の積層チップパッケージの製造方法において、複数の電極を形成する工程は、複数の電極を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の電極が収容される複数の溝部を有するフレームを形成する工程と、フレームの複数の溝部内に複数の電極を形成する工程とを含んでいてもよい。この場合、フレームの複数の溝部内に複数の電極を形成する工程では、めっき法によって複数の電極を形成してもよい。

また、上記フレームを形成する工程は、フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分には、正常に動作しない半導体チップ予定部に接続されると共に配線が配置された本体の少なくとも１つの側面に配置される端面を有する電極に対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部に対応する部分には、複数の電極に対応した潜像が形成されるように、フォトレジスト層の露光を行う露光工程と、露光工程の後で、フォトレジスト層を現像する工程とを含んでいてもよい。

また、上記フォトレジスト層はネガ型であってもよい。この場合、フレームを形成する工程は、フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分に対しては、全面的に露光を行い、フォトレジスト層のうち、正常に動作する半導体チップ予定部に対応する部分に対しては、複数の電極に対応したパターンによる露光を行う露光工程と、この露光工程の後で、フォトレジスト層を現像する工程とを含んでいてもよい。

また、上記フォトレジスト層はポジ型であってもよい。この場合、フレームを形成する工程は、フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分に対しては露光を行なわず、フォトレジスト層のうち、正常に動作する半導体チップ予定部に対応する部分に対しては、複数の電極に対応したパターンによる露光を行う露光工程と、この露光工程の後で、フォトレジスト層を現像する工程とを含んでいてもよい。

上記フォトレジスト層がネガ型の場合、フレームを形成する工程は、フォトレジスト層のうち、複数の部分の全てに対して、複数の電極に対応したパターンによる露光を行う第１の露光工程と、第１の露光工程の前または後において、フォトレジスト層のうち、正常に動作しない半導体チップ予定部に対応する部分のみに対して、全面的に露光を行う第２の露光工程と、第１および第２の露光工程の後で、フォトレジスト層を現像する工程とを含んでいてもよい。

本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しないチップに接続された配線に起因する問題を低減しながら、正常に動作しないチップを使用不能にすることができるという効果を奏する。

本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 複数の第１の電極の端面が表れるように図１における積層チップパッケージを示す斜視図である。 図１に示した積層チップパッケージに含まれる一対の階層部分を分解して示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。 図４に示した基礎構造物前ウェハに対して行われる判別工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。 図５に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図６に示した工程に続く工程で作製される構造物の一部を示す断面図である。 図７に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。 図４に示した工程で作製される基礎構造物前ウェハを示す斜視図である。 図９に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。 図５に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。 図８に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程を示す説明図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法において使用される露光装置の構成の一例を示す説明図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示すフローチャートである。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示す説明図である。 図１６に示した露光工程に続く現像工程を示す説明図である。 図１７に示した現像工程に続くめっき工程を示す説明図である。 図８に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図１９に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図２０に示した工程で作製される基礎構造物の一部を示す斜視図である。 図２０に示した第１の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。 図２０に示した第２の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。 図２０に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図２４に示した工程に続く工程で作製される積層体の一部を示す断面図である。 図２５に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。 図２５に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。 図２６に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。 図２８に示した工程で作製される本体集合体の一例を示す斜視図である。 図２８に示した工程で作製される本体集合体の他の例を示す斜視図である。 図２８に示した工程で作製される本体集合体の一部を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。 それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。 それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。 配線が形成された後の本体集合体の一部を示す斜視図である。 本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの他の使用例を示す斜視図である。 本発明の第１の実施の形態に係る積層チップパッケージの更に他の使用例を示す斜視図である。 本発明の第２の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示すフローチャートである。 本発明の第２の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示す説明図である。 本発明の第３の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための第１の露光工程を示す説明図である。 本発明の第３の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための第２の露光工程を示す説明図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図１に示したように、本実施の形態に係る積層チップパッケージ１は、直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂ、互いに反対側を向いた第１の側面２ｃおよび第２の側面２ｄ、ならびに互いに反対側を向いた第３の側面２ｅおよび第４の側面２ｆを有している。

積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された配線を備えている。図１に示した例では、積層チップパッケージ１は、本体２の第１の側面２ｃに配置された第１の配線３Ａと、本体２の第２の側面２ｄに配置された第２の配線３Ｂとを備えている。以下、任意の配線に関しては符号３を付して表す。図２は、図１に示した積層チップパッケージ１において、第１の配線３Ａを破線で示し、本体２の第１の側面２ｃを表したものである。

本体２は、積層された複数の階層部分を含んでいる。図１および図２には、一例として、本体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、本体２に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。

本体２は、更に、最も上に配置された階層部分１８の上に積層された端子層２０を含んでいる。上下に隣接する２つの階層部分の間、および階層部分１８と端子層２０の間は、それぞれ、接着剤によって接合されている。階層部分１１〜１８と端子層２０は、いずれも、上面と、下面と、４つの側面とを有している。端子層２０は、上面と下面を有する端子層本体２１と、この端子層本体２１の上面に配置された複数のパッド状端子２２とを含んでいる。複数のパッド状端子２２は、積層チップパッケージ１における外部接続端子として機能する。複数のパッド状端子２２のうちのいくつかは、本体２の側面２ｃに配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数のパッド状端子２２のうちの他のいくつかは、本体２の側面２ｄに配置された端面を有し、この端面に第２の配線３Ｂが接続されている。

複数の階層部分１０は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいる。図２には、階層部分１７が第２の種類の階層部分で、他の階層部分１１〜１６，１８が第１の種類の階層部分である例を示している。第１の種類の階層部分と第２の種類の階層部分の違いは、後で詳しく説明する。

図３は、図１に示した積層チップパッケージ１に含まれる一対の階層部分を分解して示す斜視図である。図３に示したように、階層部分１１，１２は、それぞれ半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。階層部分１１，１２は、それぞれに含まれる半導体チップ３０の第１の面３０ａ同士が対向するように配置されている。図１および図２に示した積層チップパッケージ１は、半導体チップ３０の第１の面３０ａ同士が対向するように配置された対の階層部分１０を、４対含んでいる。

階層部分１１，１２は、それぞれ、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図３に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。また、この例では、絶縁部３１は、半導体チップ３０の第１の面３０ａも覆っている。

また、図３に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、本体２の第２の側面２ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。本体２の第１の側面２ｃに配置された第１の配線３Ａは、複数の階層部分１０における複数の第１の電極３２Ａの端面３２Ａａに接続されている。本体２の第２の側面２ｄに配置された第２の配線３Ｂは、複数の階層部分１０における複数の第２の電極３２Ｂの端面３２Ｂａに接続されている。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。

階層部分１３，１４、階層部分１５，１６の各対も、図３に示した階層部分１１，１２の対と同様の構成である。階層部分１８は、図３に示した階層部分１２と同様の構成である。第２の種類の階層部分である階層部分１７は、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極を含んでいない。従って、図２に示したように、階層部分１７の側面には、電極の端面は存在しない。階層部分１７のその他の構成は、図３に示した階層部分１１と同様である。第１の種類の階層部分である階層部分１１〜１６，１８における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分である階層部分１７における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。なお、第２の種類の階層部分１０は、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有するような形態の電極ではなければ、他の形態の電極や配線を含んでいてもよい。例えば、第２の種類の階層部分１０は、半導体チップ３０には接続されているが、配線３が配置された本体２の少なくとも１つの側面に配置される端面を有していない電極や、半導体チップ３０の端子同士を接続する配線を含んでいてもよい。

半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。

また、積層チップパッケージ１は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ３０を含んでいてもよい。また、積層チップパッケージ１は、メモリチップとしての半導体チップ３０と、メモリチップを制御するコントローラとしての半導体チップ３０とを含んでいてもよい。

半導体チップ３０が複数のメモリセルを有する場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。

半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。

次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて本体２を作製すると共に、本体２に対して配線３Ａ，３Ｂを形成して、積層チップパッケージ１を完成させる工程とを備えている。

積層チップパッケージ１を完成させる工程は、複数の基礎構造物を、積層チップパッケージ１の複数の階層部分１０の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、積層基礎構造物を切断することによって、複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に本体２となる複数の本体予定部を含む本体集合体を作製する工程と、本体集合体における各本体予定部に対してそれぞれ配線３Ａ，３Ｂを形成する工程と、配線３Ａ，３Ｂの形成後、複数の本体予定部が互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、本体集合体を切断する工程とを含んでいる。複数の基礎構造物の各々は、同種の階層部分１０を複数含んでいてもよい。

以下、図４ないし図２３を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における複数の基礎構造物を作製する工程について詳しく説明する。複数の基礎構造物を作製する工程では、まず、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。

図４は、１つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ３０となる複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部３０Ｐは、後に同種の複数の半導体チップ３０となるものであってもよい。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。

半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状の端子３４を有している。

図９は、基礎構造物前ウェハ１０１を示す斜視図である。図９に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。なお、図９は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。

図１０は、図９に示した基礎構造物前ウェハ１０１における半導体チップ予定部３０Ｐの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部３０Ｐに、デバイスとして、フラッシュメモリにおける複数のメモリセルが形成されている例を示す。図１０は、半導体チップ予定部３０Ｐに形成されたデバイスとしての複数のメモリセルのうちの１つを示している。このメモリセル４０は、半導体ウェハ１００よりなるＰ型シリコン基板４１の表面（半導体ウェハ１００の第１の面１００ａ）の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１は、いずれも、図４を参照して説明した工程によって作製される。

次に、複数の基礎構造物前ウェハ１０１の各々に対してウェハソートテストを行って、各基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐとを判別する。ウェハソートテストでは、各半導体チップ予定部３０Ｐの複数の端子３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。

図５は、次の工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図５に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。

複数の溝１０４は、図９に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。

図１１は、図５に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図１１には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図９に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図９に示したスクライブライン１０２Ｂに沿って形成されている。

図６は、図５に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の端子３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数の端子３４を露出させるための複数の開口部１０６ａを形成する。

絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。

また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数の端子３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。

また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。

また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。

図７は、図６に示した工程に続く工程を示している。この工程では、まず、複数の半導体チップ予定部３０Ｐを覆うように、絶縁層１０６の上にフォトレジスト層を形成する。このフォトレジスト層は、複数の電極３２を形成するために用いられるものである。また、フォトレジスト層は、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含んでいる。フォトレジスト層において、１つの半導体チップ予定部３０Ｐに対応する部分とは、１つの半導体チップ予定部３０Ｐとそれに接続される電極３２が配置される領域とを覆う部分である。次に、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に複数の電極３２が収容される複数の溝部１０８ａを有するフレーム１０８を形成する。フレーム１０８において、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、溝部１０８ａは形成されない。なお、フレーム１０８を形成する工程については、後で詳しく説明する。

図８は、図７に示した工程に続く工程を示している。この工程では、例えばめっき法によって、フレーム１０８の複数の溝部１０８ａ内に複数の電極３２を形成する。複数の電極３２は、各電極３２の一部が絶縁層１０６の上に配置されるように形成される。各電極３２は、開口部１０６ａを通して端子３４に接続される。図１２は、図８に示した工程で作製される構造物の一部を示している。

電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２をめっき法によって形成する場合には、フォトレジスト層を形成する前に、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１０８を形成する。フォトレジスト層の厚みは、例えば１０〜２０μｍの範囲内である。次に、めっき法によって、フレーム１０８の溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレーム１０８を除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。

図１２に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。

このようにして、図８および図１２に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の研磨前基礎構造物１０９は、いずれも、図５ないし図８を参照して説明した工程によって作製される。

ここで、図１３ないし図１８を参照して、フレーム１０８を形成する工程と複数の電極３２を形成する工程について詳しく説明する。図１３は、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１を示している。前述のように、各基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについては、ウェハソートテストによって、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐとが判別されている。図１３において、記号“Ｘ”を付した四角は、正常に動作しない半導体チップ予定部３０Ｐを表し、他の四角は、正常に動作する半導体チップ予定部３０Ｐを表している。ウェハソートテストによって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後に、フレーム１０８を形成するための露光工程において使用される。

図１４は、本実施の形態に係る積層チップパッケージ１の製造方法において使用される露光装置の構成の一例を示す説明図である。図１４に示した露光装置は、ステップ式投影露光装置、いわゆるステッパーである。この露光装置は、マスク２０１を保持するマスクステージ２１０と、マスク２０１を移動または交換するためにマスクステージ２１０を駆動する駆動装置２１１と、ウェハ２０２を保持するウェハステージ２２０と、このウェハステージ２２０を移動させる移動機構２２１と、移動機構２２１を駆動する駆動装置２２２と、縮小投影光学系２０３と、照明装置２０４と、ウェハ２０２の位置を検出する検出装置２４０と、照明装置２０４、駆動装置２１１，２２２および検出装置２４０を制御する制御装置２５０とを備えている。

マスクステージ２１０は、ウェハステージ２２０の上方に配置されている。縮小投影光学系２０３は、マスクステージ２１０とウェハステージ２２０との間に配置されている。照明装置２０４は、マスクステージ２１０の上方に配置され、マスク２０１に対して、露光用の光を照射する。

移動機構２２１は、ウェハステージ２２０を、図１４に示したＸ，Ｙ，Ｚの各方向に移動可能であると共に、ＸＹ平面に対するウェハステージ２２０の傾斜角度を変えることができるようになっている。なお、Ｘ方向とＹ方向は、いずれも縮小投影光学系２０３の光軸方向に対して直交する方向であって、互いに直交する方向である。Ｚ方向は、縮小投影光学系２０３の光軸方向に平行な方向である。検出装置２４０は、ウェハ２０２の表面の位置およびＸＹ平面に対するウェハ２０２の表面の傾斜角度を検出する。

制御装置２５０は、マイクロプロセッサユニット（ＭＰＵ）と、リード・オンリ・メモリ（ＲＯＭ）と、ランダム・アクセス・メモリ（ＲＡＭ）とを有している。

この露光装置を用いて、ウェハ２０２の露光を行う際には、ウェハ２０２の表面に、複数のパターン投影領域が設定される。照明装置２０４より出射された光束は、マスク２０１を通過し、縮小投影光学系２０３によって１つのパターン投影領域に照射される。これにより、マスク２０１が有するマスクパターンが、縮小投影光学系２０３を介して１つのパターン投影領域に投影され、１つのパターン投影領域を露光する処理が行われる。この露光装置では、マスクパターンに基づいて１つのパターン投影領域を露光する処理を行なった後、ウェハ２０２をＸ方向またはＹ方向に移動させ、次のパターン投影領域において、同様の露光処理を行なう。

本実施の形態において、フレーム１０８を形成する工程では、まず、図６に示した構造物において、複数の半導体チップ予定部３０Ｐを覆うように、絶縁層１０６の上にフォトレジスト層を形成する。本実施の形態では、フォトレジスト層はネガ型である。このネガ型のフォトレジスト層では、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１０８を形成する。このフレーム１０８を形成する際に、フォトレジスト層を露光するために、図１４に示した露光装置が使用される。この場合、図６に示した構造物の上にフォトレジスト層が形成されたものが、図１４におけるウェハ２０２となる。また、複数のパターン投影領域は、フォトレジスト層の表面において、複数の半導体チップ予定部３０Ｐに対応する部分に設定される。パターン投影領域の大きさは、半導体チップ予定部３０Ｐの上面よりわずかに大きく、複数の電極３２が形成される予定の部分を含む大きさに設定される。ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報は、基礎構造物前ウェハ１０１に対応するウェハ２０２におけるフォトレジスト層を露光する際に、制御装置２５０に入力され、制御装置２５０によって保持される。制御装置２５０は、その位置情報に基づいて、マスク２０１を交換することができる。

次に、図１５のフローチャートを参照して、本実施の形態におけるフレーム１０８を形成するためのフォトレジスト層の露光工程について説明する。この露光工程では、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の電極３２に対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図１４に示した露光装置において、複数の半導体チップ予定部３０Ｐに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定される（ステップＳ１０１）。次に、設定されたパターン投影領域に対応する半導体チップ予定部３０Ｐが正常に動作する半導体チップ予定部３０Ｐか否かが、制御装置２５０によって判断される（ステップＳ１０２）。

ステップＳ１０２において、正常に動作する半導体チップ予定部３０Ｐであると判断された場合（Ｙ）には、複数の電極３２に対応したパターン（以下、電極パターンと記す。）を有するマスク２０１を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う（ステップＳ１０３）。電極パターンは、具体的には、パターン投影領域のうち、後に電極３２を収容する溝部１０８ａが形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の電極３２に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分では、後に電極３２を収容する溝部１０８ａが形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。

ステップＳ１０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断された場合（Ｎ）には、全面的に光を透過するマスク２０１を用いて、あるいはマスク２０１を用いずに、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う（ステップＳ１０４）。これにより、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像は形成されない。具体的には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。なお、第２の種類の階層部分１０が、正常に動作しない半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有するような形態の電極ではない、他の形態の電極や配線を含んでいる場合には、ステップＳ１０４において、全面的に露光を行う代りに、他の形態の電極や配線に対応する潜像が形成されるように露光を行う。この場合にも、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像は形成されない。

ステップＳ１０３またはステップＳ１０４の実行後は、ステップＳ１０３またはステップＳ１０４を実行した露光したパターン投影領域が、最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であったか否かが、制御装置２５０によって判断される（ステップＳ１０５）。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であった場合（Ｙ）には、露光工程を終了する。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域ではなかった場合（Ｎ）には、次の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定されて（ステップＳ１０６）、ステップＳ１０２以降の処理が繰り返される。

図１６は、図１５に示した露光工程を示す説明図である。図１６において、符号１０８Ｐは、フレーム１０８を形成するために用いられるフォトレジスト層を示している。図１６において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、ステップＳ１０３またはステップＳ１０４が実行される領域を表している。図１６に示した例では、領域（ａ）、（ｂ）、（ｃ）、（ｄ）の順に、ステップＳ１０３またはステップＳ１０４が実行されている。また、領域（ａ）、（ｃ）、（ｄ）では、ステップＳ１０２において、正常に動作する半導体チップ予定部３０Ｐであると判断され、電極パターンを有するマスク２０１Ａを用いて、フォトレジスト層１０８Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光が行われている。領域（ｂ）では、ステップＳ１０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断され、全面的に光を透過するマスク２０１Ｂを用いて（あるいはマスク２０１を用いずに）、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光が行われている。図１６において、（ｅ）は、露光によってフォトレジスト層１０８Ｐに形成された潜像の平面形状を表している。

上記の露光工程の後、フォトレジスト層１０８Ｐは、現像液によって現像され、これにより、フレーム１０８が形成される。図１７は、この現像により形成されたフレーム１０８を表している。図１７における領域（ａ）、（ｂ）、（ｃ）、（ｄ）は、図１６における領域（ａ）、（ｂ）、（ｃ）、（ｄ）に対応している。図１７において、領域（ａ）、（ｃ）、（ｄ）ではフレーム１０８に溝部１０８ａが形成されているが、領域（ｂ）ではフレーム１０８に溝部１０８ａは形成されていない。図１７において、（ｅ）は、溝部１０８ａの平面形状を表している。

次に、例えばめっき法によって、フレーム１０８の複数の溝部１０８ａ内に複数の電極３２を形成し、フレーム１０８を除去する。図１８は、このようにして形成された複数の電極３２を表している。図１８における領域（ａ）、（ｂ）、（ｃ）、（ｄ）は、図１６における領域（ａ）、（ｂ）、（ｃ）、（ｄ）に対応している。図１８において、領域（ａ）、（ｃ）、（ｄ）では複数の電極３２が形成されているが、領域（ｂ）では、半導体チップ予定部３０Ｐに接続される電極は形成されていない。図１８において、（ｅ）は、複数の電極３２の平面形状を表している。

次に、複数の電極３２の形成後の工程について説明する。図１９は、図８に示した工程に続く工程を示している。この工程では、２つの研磨前基礎構造物１０９を、それらの第１の面１０９ａ同士が対向するように、絶縁性の接着剤によって張り合わせて、２つの研磨前基礎構造物１０９を含む積層体を作製する。接着剤によって形成される絶縁層１１１は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１１は、透明であることが好ましい。以下、図１９に示した２つの研磨前基礎構造物１０９のうちの下側の研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。また、第１の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第１の基礎構造物前ウェハ１０１と呼ぶ。また、図１９に示した２つの研磨前基礎構造物１０９のうちの上側の研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。また、第２の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第２の基礎構造物前ウェハ１０１と呼ぶ。

次に、図１９に示した積層体における両面、すなわち第１の研磨前基礎構造物１０９の第２の面１０９ｂおよび第２の研磨前基礎構造物１０９の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１９において、破線は、研磨後の第２の面１０９ｂの位置を示している。

図２０は、上述のようにして両面が研磨された後の積層体を示している。第１の研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が形成される。以下、この基礎構造物１１０を第１の基礎構造物１１０と呼ぶ。同様に、第２の研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が形成される。以下、この基礎構造物１１０を第２の基礎構造物１１０と呼ぶ。第１および第２の基礎構造物１１０の厚みは、それぞれ、例えば３０〜１００μｍである。各基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。

上述のように２つの研磨前基礎構造物１０９を含む積層体の両面を研磨する工程では、積層体の一方の面を研磨した後、この研磨された面に、図２０に示した板状の治具１１２を張り付けた後、他方の面の研磨を行う。このように積層体の研磨後の面に治具１１２を張り付けることにより、その後の工程において、積層体の取り扱いが容易になると共に積層体が損傷を受けることを防止することができる。また、絶縁層１０６，１１１が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、いずれも透明な治具１１２および絶縁層１０６，１１１を通して、積層体に含まれる２つの基礎構造物１１０におけるアライメントマーク１０７を見ることが可能になる。これにより、後で説明するように、図２０に示した積層体を２つ以上積層する際に、アライメントマーク１０７を利用して、積層体同士の位置合わせを行うことが可能になる。

図２１は、図２０に示した工程で作製される基礎構造物１１０の一部を示している。前述のように、複数の溝１０４が露出するまで、研磨前基礎構造物１０９の第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。半導体チップ３０の第１の面３０ａは半導体ウェハ１００の第１の面１００ａに対応し、半導体チップ３０の第２の面３０ｂは半導体ウェハ１００の第２の面１００ｂに対応する。半導体チップ３０の複数の端子３４は、第１の面３０ａに配置されている。

ここで、図２２および図２３を参照して、第１の基礎構造物１１０における複数の端子３４および複数の電極３２の配置と、第２の基礎構造物１１０における複数の端子３４および複数の電極３２の配置の一例について説明する。図２２は、第１の基礎構造物１１０の第１の面１１０ａ側から見たときの、第１の基礎構造物１１０の複数の端子３４および複数の電極３２を示している。図２３は、第２の基礎構造物１１０の第２の面１１０ｂ側から見たときの第２の基礎構造物１１０の複数の端子３４および複数の電極３２を示している。後に、図２２および図２３に示したスクライブライン１０２Ａに沿って基礎構造物１１０が切断されることにより、本体２の１つの側面に配置される複数の電極３２の端面が露出する。

ここで、図２２に示した第１の基礎構造物１１０に含まれる半導体チップ３０を第１の半導体チップ３０と呼び、図２３に示した第２の基礎構造物１１０に含まれる半導体チップ３０を第２の半導体チップ３０と呼ぶ。

図２２に示したように、第１の半導体チップ３０は、所定の順序で配列された複数の第１の端子３４を有している。ここで、図２２に示したように、複数の第１の端子３４のうち、半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された９つの端子に着目する。図２２では、この９つの端子を、記号Ａ〜Ｉを付して示している。第１の半導体チップ３０において、端子Ａ〜Ｉは、図２２における左側から右側へ向かう方向にＡ〜Ｉの順に１列に配列されている。

図２３に示した第２の半導体チップ３０は、図２２に示した第１の半導体チップ３０の第１の端子３４に対応して所定の順序で配列された複数の第２の端子３４を有している。特に、第２の半導体チップ３０は、第１の半導体チップ３０の端子Ａ〜Ｉに対応し、これと同様に配列された端子Ａ〜Ｉを有している。半導体チップ３０の第１の面３０ａから見た場合には、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序と第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は同じである。しかし、第１の半導体チップ３０と第２の半導体チップ３０が、第１の面３０ａ同士が対向するように配置された状態では、図２２および図２３に示したように、同一方向例えば第２の半導体チップ３０の第２の面３０ｂ側から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆になる。

ここで、後に図２２および図２３に示したスクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面についても、半導体チップ３０の端子Ａ〜Ｉに対応するものを記号Ａ〜Ｉで表す。図２２に示したように、第１の基礎構造物１１０では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列と同じ順序で配列されている。言い換えると、第１の基礎構造物１１０における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列と同じ順序になるようなパターンで形成されている。

これに対し、図２３に示したように、第２の基礎構造物１１０では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列とは逆の順序で配列されている。言い換えると、第２の基礎構造物１１０における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列とは逆の順序になるようなパターンで形成されている。

図２２および図２３に示した第１および第２の基礎構造物１１０を含む積層基礎構造物を用いて作製された積層チップパッケージ１では、同一方向から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆であり、本体２の１つの側面に配置され、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列と同じ順序で配列され、本体２の１つの側面に配置され、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列とは逆の順序で配列される。その結果、本体２の１つの側面において、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面と、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、同じ順序で配列される。

ここで、積層チップパッケージ１に含まれる一対の階層部分において、同様に配列された複数の端子３４を有する第１および第２の半導体チップ３０を、第１の面３０ａ同士が対向するように配置し、第１および第２の半導体チップ３０における対応する端子３４同士を接続する場合について考える。この場合、図２２および図２３に示した第１および第２の基礎構造物１１０における複数の端子３４および複数の電極３２の配置の例によれば、本体２の１つの側面において、第１の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面と、第２の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面とが同じ順序で配列される。これにより、第１および第２の半導体チップ３０における対応する端子３４同士を配線３によって容易に接続することが可能になる。

なお、ここまで、図２２および図２３に示した半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２について説明してきたが、この説明は、上記の辺とは反対側の辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２についても当てはまる。

図２４は、図２０に示した工程に続く工程を示している。この工程では、図２０に示したように、２つの基礎構造物１１０を含み、治具１１２に張り付けられた積層体を２つ用意し、これらを接着剤によって接合して、４つの基礎構造物１１０を含む新たな積層体を作製する。図２４において、符号１１６は、接着剤によって形成された接着層を示している。ここで、前述のように、絶縁層１０６，１１１が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、いずれも透明な治具１１２および絶縁層１０６，１１１を通して、積層体に含まれる２つの基礎構造物１１０におけるアライメントマーク１０７を見ることが可能になる。これにより、後で説明するように、それぞれ２つの基礎構造物１１０を含む２つの積層体を接合する際に、アライメントマーク１０７を利用して、積層体同士の位置合わせを行うことが可能になる。

図２５は、図２４に示した工程に続く工程を示している。この工程では、図２４に示したように４つの基礎構造物１１０を含む積層体を２つ用意し、これらを接着剤によって接合して、８つの基礎構造物１１０を含む新たな積層体を作製する。

図２６および図２７は、図２５に示した工程に続く工程を示す。この工程では、図２５に示した工程で作製された８つの基礎構造物１１０を含む積層体における最も上に配置された基礎構造物１１０の上に、更に端子用ウェハ１２０を積層して、積層基礎構造物１１５を作製する。端子用ウェハ１２０は、樹脂、セラミック等の絶縁材料によって形成された板状のウェハ本体１２１を有している。ウェハ本体１２１は、後に互いに分離されてそれぞれ端子層本体２１となる複数の端子層本体予定部２１Ｐを含んでいる。端子用ウェハ１２０は、更に、ウェハ本体１２１の上面に配置された複数組のパッド状端子２２を有している。１組のパッド状端子２２は、１つの端子層本体予定部２１Ｐに配置されている。なお、図２６および図２７には、隣接する２つの端子層本体予定部２１Ｐの境界において、２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２同士が連結されている例を示している。しかし、隣接する２つの端子層本体予定部２１Ｐの各々に配置された複数のパッド状端子２２は連結されていなくてもよい。ウェハ本体１２１は透明であってもよい。この場合、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置にアライメントマークを設けてもよい。

本実施の形態において、積層基礎構造物１１５を作製する工程は、第１の基礎構造物前ウェハ１０１を作製する工程と、第２の基礎構造物前ウェハ１０１を作製する工程と、第１の基礎構造物前ウェハ１０１を用いて第１の研磨前基礎構造物１０９を作製する工程と、第２の基礎構造物前ウェハ１０１を用いて第２の研磨前基礎構造物１０９を作製する工程と、第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９の第１の面１０９ａ同士が対向するように、第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９とを張り合わせる工程と、張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する工程とを含んでいる。

第１および第２の基礎構造物前ウェハ１０１は、いずれも、図４を参照して説明した工程によって作製される。第１および第２の研磨前基礎構造物１０９は、いずれも、図５ないし図８を参照して説明した工程によって作製される。張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する工程によって、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０と第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０との積層体が得られる。

単独の状態の研磨前基礎構造物１０９に対して研磨を行って基礎構造物１１０を作製すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。

本実施の形態では、第１の面１０９ａ同士が対向するように第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９とを張り合わせ、この張り合わされた状態の第１の研磨前基礎構造物１０９と第２の研磨前基礎構造物１０９のそれぞれの第２の面１０９ｂを研磨する。これにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０と第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０との積層体が得られる。この第１および第２の基礎構造物１１０を含む積層体の強度は、単独の状態の基礎構造物１１０に比べて大きい。そのため、本実施の形態によれば、第１および第２の基礎構造物１１０の取り扱いが容易になると共に、第１および第２の基礎構造物１１０が損傷を受け難くなる。

また、本実施の形態では、第１の面１１０ａ同士が対向するように張り合わされた第１および第２の基礎構造物１１０を含む積層体が得られる。第１および第２の基礎構造物１１０に、それぞれ、単独の状態では基礎構造物１１０を丸めるように作用する応力が存在する場合、本実施の形態によれば、第１および第２の基礎構造物１１０の応力を相殺することができる。そのため、本実施の形態によれば、第１および第２の基礎構造物１１０の平坦性を維持することができる。

以下、積層基礎構造物１１５を用いて、複数の積層チップパッケージ１を作製する工程について説明する。この工程では、まず、図２８に示したように、ダイシングソーによって、図２１における第１の溝１０４Ａに沿って、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する。図２９は本体集合体１３０の一例を示し、図３０は本体集合体１３０の他の例を示している。図２９および図３０に示したように、本体集合体１３０は、積層チップパッケージ１の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。図２９に示した本体集合体１３０は、端子用ウェハ１２０のウェハ本体１２１が透明で、ウェハ本体１２１の上面において、隣接する２つの端子層本体予定部２１Ｐの境界の位置に、アライメントマーク１２３が設けられた積層基礎構造物１１５を切断して得られたものである。図３０に示した本体集合体１３０は、ウェハ本体１２１の上面にアライメントマーク１２３が設けられていない積層基礎構造物１１５を切断して得られたものである。なお、図２９および図３０には、本体集合体１３０が５つの本体予定部２Ｐを含む例を示したが、本体集合体１３０に含まれる本体予定部２Ｐの数は複数であればよい。

積層基礎構造物１１５の切断は、積層基礎構造物１１５を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図２８は、積層基礎構造物１１５を板状の治具１２５に張り付けた状態で、積層基礎構造物１１５の切断を行った例を示している。また、図２８では、治具１２５は切断されていないが、積層基礎構造物１１５と共に治具１２５も切断してもよい。

図２９および図３０に示したように、本体集合体１３０は、上面と、下面と、４つの側面を有している。本体集合体１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１１５を切断する際に積層基礎構造物１１５に張り付けた治具１２５が切断されて形成されたものであってもよい。

積層基礎構造物１１５を切断する工程では、図２１における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図３１は、積層基礎構造物１１５を切断することによって作製された本体集合体１３０の一部を示している。図３１に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。

積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１３も切断される。絶縁層１１３は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１３の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。

また、積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。

積層基礎構造物１１５を切断することにより、本体集合体１３０の４つの側面のうち、複数の本体予定部２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、本体集合体１３０の１つの側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側の本体集合体１３０の側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ｂの端面３２Ｂａが現れる。

複数の積層チップパッケージ１を作製する工程では、積層基礎構造物１１５を切断した後、複数の電極３２の端面３２ａが現れる本体集合体１３０の２つの側面を研磨する。次に、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。この配線３Ａ，３Ｂを形成する工程では、複数の本体集合体１３０を、複数の階層部分１０の積層方向に並べた後、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３Ａ，３Ｂを形成してもよい。これにより、短時間で、多数の本体予定部２Ｐに対して配線３Ａ，３Ｂを形成することが可能になる。

図３２は、複数の本体集合体１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数の本体集合体１３０を、位置合わせを行いながら複数の階層部分１０の積層方向に並べている。図３２において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態の本体集合体１３０をヘッド１４１によって保持し、本体集合体１３０の位置の認識および制御を行いながら、本体集合体１３０をテーブル１４２上の所望の位置に配置している。図３３は、それぞれ治具１２６が張り付けられた複数の本体集合体１３０が、複数の階層部分１０の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。

複数の本体集合体１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体１３０の外縁の位置や、本体集合体１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、本体集合体１３０の位置の認識および制御を行うことが可能になる。

また、それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を、位置合わせを行いながら、複数の階層部分１０の積層方向に並べてもよい。図３４は、このようにして並べられた複数の本体集合体１３０を表している。この場合も、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。

それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を並べる場合において、絶縁部３１および端子層本体２１となる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、本体集合体１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図３２において符号１４３で示す矢印方向からアライメントマークを観察する。

次に、図３５を参照して、配線３Ａ，３Ｂを形成する工程について説明する。この工程では、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。配線３Ａ，３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３Ａを形成すべき本体集合体１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３Ａが形成される。次に、配線３Ｂを形成すべき本体集合体１３０の側面上に、配線３Ａの形成方法と同様の方法によって配線３Ｂを形成する。図３５は、配線３Ａ，３Ｂが形成された後の本体集合体１３０の一部を示している。

次に、図３６を参照して、本体集合体１３０を切断する工程について説明する。この工程では、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、本体集合体１３０を切断する。このようにして、図３６に示したように、積層チップパッケージ１が複数個同時に製造される。

本実施の形態に係る積層チップパッケージ１は、そのままの状態で、１つの電子部品として使用することが可能である。例えば、積層チップパッケージ１は、複数の複数のパッド状端子２２が下を向くように配線基板上に配置することにより、フリップチップ法によって配線基板に実装することができる。

また、例えば、積層チップパッケージ１を使用する装置に、積層チップパッケージ１を収容する凹部が設けられている場合には、複数のパッド状端子２２が上を向くようにして、凹部内に積層チップパッケージ１を挿入し、複数のパッド状端子２２を装置内の回路に接続することができる。

図３７は、積層チップパッケージ１の使用例を示している。この例では、積層チップパッケージ１の複数のパッド状端子２２にそれぞれボンディングワイヤ１６０の一端を接続している。ボンディングワイヤ１６０の他端は、積層チップパッケージ１を使用する装置における端子に接続される。

図３８および図３９は、積層チップパッケージ１の他の使用例を示している。この例では、複数のピン１６１を有するリードフレームに積層チップパッケージ１を取り付け、積層チップパッケージ１をモールド樹脂によって封止している。積層チップパッケージ１の複数のパッド状端子２２は、複数のピン１６１に接続されている。モールド樹脂は、積層チップパッケージ１を保護する保護層１６２となる。図３８は、複数のピン１６１が水平方向に延びている例を示している。図３９は、複数のピン１６１が下方に向けて折り曲げられた例を示している。

以上説明したように、本実施の形態によれば、積層された複数のチップ３０を含み、高集積化の可能な積層チップパッケージ１を実現することができる。本実施の形態に係る積層チップパッケージ１は、上面、下面および４つの側面を有する本体２と、この本体２の少なくとも１つの側面に配置された配線３とを備えている。本体２は、積層された複数の階層部分１０を含んでいる。複数の階層部分１０は、１つ以上の第１の種類の階層部分１０と、１つ以上の第２の種類の階層部分１０とを含んでいる。第１の種類の階層部分１０と第２の種類の階層部分１０は、いずれも、半導体チップ３０と、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１とを含んでいる。絶縁部３１は、配線３が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。

第１の種類の階層部分１０における半導体チップ３０は良品の半導体チップ３０であり、第２の種類の階層部分１０における半導体チップ３０は不良の半導体チップ３０である。第１の種類の階層部分１０は、更に、それぞれ半導体チップ３０に接続され、配線３が配置された本体２の少なくとも１つの側面に配置された端面３２ａを有する複数の電極３２を含むが、第２の種類の階層部分１０は、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極を含んでいない。複数の電極３２の端面３２ａは、それぞれ絶縁部３１によって囲まれている。配線３は、複数の電極３２の端面３２ａに接続されている。

本実施の形態に係る積層チップパッケージ１の製造方法は、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物１１０であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物１１０を作製する工程と、複数の基礎構造物１１０を用いて本体２を作製すると共に、本体２に対して配線３を形成して、積層チップパッケージ１を完成させる工程とを備えている。

複数の基礎構造物１１０を作製する工程は、各基礎構造物１１０を作製するための一連の工程として、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する工程と、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐとを判別する工程と、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部３０Ｐに接続されるように複数の電極３２を形成する工程とを含んでいる。

本実施の形態に係る積層チップパッケージ１では、不良の半導体チップ３０を含む第２の種類の階層部分１０では、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極が設けられないことから、不良の半導体チップ３０は使用不能にされる。

もし、不良の半導体チップ３０を含む階層部分１０においても、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極が設けられていると、この電極は配線３に接続される。この場合、不良の半導体チップ３０に接続された電極は、メモリデバイス等、積層チップパッケージ１によって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品の半導体チップ３０に接続された電極３２等との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。

これに対し、本実施の形態では、前述のように、不良の半導体チップ３０を含む第２の種類の階層部分１０では、半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極が設けられない。そのため、積層チップパッケージ１において、不良の半導体チップ３０を含む第２の種類の階層部分１０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０に接続された配線に起因する問題を低減しながら、不良の半導体チップ３０を使用不能にすることができる。

積層チップパッケージ１が、メモリチップとしての複数の半導体チップ３０を含んでいる場合には、１つ以上の不良の半導体チップ３０を含んでいても、１つ以上の良品の半導体チップ３０を含んでいれば、全ての半導体チップ３０が良品である場合に比べるメモリ容量は減るが、メモリ容量の少ない製品として成り立つ。この場合、積層チップパッケージ１に含まれる不良の半導体チップ３０の数によって、積層チップパッケージ１のメモリ容量が異なることになるが、メモリ容量毎に積層チップパッケージ１を分類すれば、メモリ容量が異なる複数種類の製品を実現することができる。

なお、積層チップパッケージ１に含まれる半導体チップ３０の数を必要最小限の数とすると、不良の半導体チップ３０の発生によって、積層チップパッケージ１のメモリ容量が所望のメモリ容量よりも少なくなるような場合には、冗長性を持たせて、必要最小限の数よりも多い数の半導体チップ３０を含むように積層チップパッケージ１を構成してもよい。どの程度の冗長性を積層チップパッケージ１に持たせるかは、不良の半導体チップ３０の発生率等に応じて任意に決めることができる。

なお、本実施の形態に係る積層チップパッケージ１の製造方法によれば、１つ以上の良品の半導体チップ３０と１つ以上の不良の半導体チップ３０とを含む積層チップパッケージ１のみならず、複数の良品の半導体チップ３０のみを含む積層チップパッケージ１や、複数の不良の半導体チップ３０のみを含む積層チップパッケージ１も製造され得る。複数の良品の半導体チップ３０のみを含む積層チップパッケージ１は、当然、製品として成り立つ。複数の不良の半導体チップ３０のみを含む積層チップパッケージ１は、破棄すればよい。

また、本実施の形態では、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。

また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。

また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。

また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。

また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。

また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。

以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。

また、本実施の形態に係る積層チップパッケージ１の製造方法によれば、積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。

なお、本実施の形態において、積層基礎構造物１１５を作製する方法は、図５ないし図２７を参照して説明した方法に限らない。例えば、以下のような方法で積層基礎構造物１１５を作製してもよい。すなわち、まず、第１の研磨前基礎構造物１０９の第１の面１０９ａが治具に対向するように、第１の研磨前基礎構造物１０９を治具に張り付ける。次に、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、第１の基礎構造物１１０が、治具に張り付けられた状態で形成されるように、治具に張り付けられた第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。次に、第２の研磨前基礎構造物１０９の第１の面１０９ａが、第１の基礎構造物１１０の研磨された面に対向するように、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける。次に、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、第２の基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成されるように、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。更に、必要に応じて、第２の基礎構造物１１０の形成方法と同様の方法で、第２の基礎構造物１１０の上に１つ以上の基礎構造物１１０を積層して、積層基礎構造物１１５を作製する。

あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法では、フレーム１０８を形成する工程のみが、第１の実施の形態と異なっている。まず、本実施の形態では、フレーム１０８を形成するためのフォトレジスト層はポジ型である。

以下、図４０のフローチャートを参照して、本実施の形態におけるフレーム１０８を形成するためのフォトレジスト層の露光工程について説明する。第１の実施の形態と同様に、本実施の形態においても、この露光工程では、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の電極３２に対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図１４に示した露光装置において、複数の半導体チップ予定部３０Ｐに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定される（ステップＳ２０１）。次に、設定されたパターン投影領域に対応する半導体チップ予定部３０Ｐが正常に動作する半導体チップ予定部３０Ｐか否かが、制御装置２５０によって判断される（ステップＳ２０２）。

ステップＳ２０２において、正常に動作する半導体チップ予定部３０Ｐであると判断された場合（Ｙ）には、複数の電極３２に対応した電極パターンを有するマスク２０１を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う（ステップＳ２０３）。本実施の形態における電極パターンは、具体的には、パターン投影領域のうち、後に電極３２を収容する溝部１０８ａが形成される部分に対しては光が照射され、他の部分に対しては光が照射されないようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の電極３２に対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分では、後に電極３２を収容する溝部１０８ａが形成される部分は現像液に対して可溶性になり、他の部分は現像液に対して不溶性である。

ステップＳ２０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断された場合（Ｎ）には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して露光を行わない（ステップＳ２０４）。これにより、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像は形成されない。具体的には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。なお、第２の種類の階層部分１０が、正常に動作しない半導体チップ３０に接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有するような形態の電極ではない、他の形態の電極や配線を含んでいる場合には、ステップＳ２０４において、露光を行わない代りに、他の形態の電極や配線に対応する潜像が形成されるように露光を行う。この場合にも、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、正常に動作しない半導体チップ予定部３０Ｐに接続されると共に配線３が配置された本体２の少なくとも１つの側面に配置される端面を有する電極に対応する潜像は形成されない。

ステップＳ２０３またはステップＳ２０４の実行後は、ステップＳ２０３またはステップＳ２０４を実行したパターン投影領域が、最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であったか否かが、制御装置２５０によって判断される（ステップＳ２０５）。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であった場合（Ｙ）には、露光工程を終了する。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域ではなかった場合（Ｎ）には、次の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定されて（ステップＳ２０６）、ステップＳ２０２以降の処理が繰り返される。

図４１は、図４０に示した露光工程を示す説明図である。図４１において、符号１０８Ｐは、フレーム１０８を形成するために用いられるフォトレジスト層を示している。図４１において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、ステップＳ２０３またはステップＳ２０４が実行される領域を表している。図４１に示した例では、領域（ａ）、（ｂ）、（ｃ）、（ｄ）の順に、ステップＳ２０３またはステップＳ２０４が実行されている。また、領域（ａ）、（ｃ）、（ｄ）では、ステップＳ２０２において、正常に動作する半導体チップ予定部３０Ｐであると判断され、電極パターンを有するマスク２０１Ｃを用いて、フォトレジスト層１０８Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光が行われている。領域（ｂ）では、ステップＳ２０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断され、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して露光が行われていない。図４１において、（ｅ）は、露光によってフォトレジスト層１０８Ｐに形成された潜像の平面形状を表している。

上記の露光工程の後、フォトレジスト層１０８Ｐは、現像液によって現像され、これにより、フレーム１０８が形成される。このフレーム１０８の形状は、第１の実施の形態と同様である。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法では、フレーム１０８を形成する工程のみが、第１の実施の形態と異なっている。まず、本実施の形態では、フレーム１０８を形成するためのフォトレジスト層はネガ型である。

本実施の形態では、フレーム１０８を形成する工程は、フォトレジスト層のうち、複数の半導体チップ予定部３０Ｐに対応する複数の部分の全て、すなわち全てのパターン投影領域に対して、複数の電極３２に対応した電極パターンによる露光を行う第１の露光工程と、第１の露光工程の前または後において、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分のみに対して、全面的に露光を行う第２の露光工程と、第１および第２の露光工程の後で、フォトレジスト層を現像する工程とを含んでいる。

ここで、図４２および図４３を参照して、第１の露光工程の後に第２の露光工程を行う場合について説明する。図４２は第１の露光工程を示す説明図であり、図４３は第２の露光工程を示す説明図である。図４２および図４３において、符号１０８Ｐは、フレーム１０８を形成するために用いられるフォトレジスト層を示している。

図４２において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、第１の露光工程において、電極パターンによる露光が行われる領域を表している。第１の露光工程では、電極パターンを有するマスク２０１Ａを用いて、フォトレジスト層１０８Ｐのうち、複数の半導体チップ予定部３０Ｐに対応する複数の部分の全てに対して、電極パターンによる露光を行う。これにより、フォトレジスト層１０８Ｐのうち、複数の半導体チップ予定部３０Ｐに対応する複数の部分の全てにおいて、電極パターンによる潜像が形成される。図４２において（ｅ）は、露光によってフォトレジスト層１０８Ｐに形成された潜像の平面形状を表している。

図４３における領域（ａ）、（ｂ）、（ｃ）、（ｄ）は、図４２における領域（ａ）、（ｂ）、（ｃ）、（ｄ）に対応している。図４３に示した例では、領域（ａ）、（ｃ）、（ｄ）における半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐであり、領域（ｂ）における半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであるものとする。第２の露光工程では、領域（ｂ）において、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う。図４３において、（ｅ）は、露光によってフォトレジスト層１０８Ｐに形成された潜像の平面形状を表している。

領域（ｂ）では、図４２に示したように、第１の露光工程により潜像が形成されるが、第２の露光工程における全面的な露光により潜像は消滅し、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。

上記の第１および第２の露光工程の後、フォトレジスト層１０８Ｐは、現像液によって現像され、これにより、フレーム１０８が形成される。このフレーム１０８の形状は、第１の実施の形態と同様である。

なお、本実施の形態では、第２の露光工程の後に第１の露光工程を行ってもよい。この場合には、まず、第２の露光工程において、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。その後、第１の露光工程により、フォトレジスト層１０８Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に、電極パターンによる潜像が形成される。このとき、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対しても、電極パターンによる露光が行われるが、この部分は既に全面的な露光により、その全体が現像液に対して不溶性になっている。第２の露光工程の後に第１の露光工程を行った場合にも、第１の露光工程の後に第２の露光工程を行った場合と同様のフレーム１０８が形成される。

本実施の形態では、第１の露光工程と第２の露光工程のいずれにおいても、途中でマスク２０１を交換する必要がないので、第１の露光工程と第２の露光工程のいずれも短時間で実行することができる。特に第１の露光工程では、全てのパターン投影領域に対して、同じ電極パターンによる露光を行うので、ステッパーを用いて、複数、例えば４〜６のパターン投影領域に対する露光を同時に行うことができる。また、第１の露光工程では、ステッパーの代りに、例えばコンタクトアライナーやプロジェクションアライナーを用いて、全てのパターン投影領域に対する露光を同時に行うことができる。このように第１の露光工程において、複数のパターン投影領域に対する露光を同時に行うことにより、第１の露光工程の所要時間を短縮することができる。以上のことから、本実施の形態によれば、第１または第２の実施の形態に比べて、フレーム１０８を形成するためにフォトレジスト層１０８Ｐを露光する工程の所要時間を短くすることができ、生産性を向上させることができる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体１３０を並べて、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３を形成したが、複数の本体集合体１３０を並べずに、１つの本体集合体１３０における各本体予定部２Ｐに対して配線３を形成してもよい。

また、配線３が形成された後の本体集合体１３０を切断して本体２を形成した後、本体集合体１３０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。

また、積層チップパッケージ１の本体２は、端子層２０を含まずに、配線３の一部が外部接続端子を兼ねていてもよい。

１…積層チップパッケージ、２…本体、３Ａ，３Ｂ…配線、１１〜１８…階層部分、３０…半導体チップ、３１…絶縁部、３２…電極、１０１…基礎構造物前ウェハ、１０４…溝、１０９…研磨前基礎構造物、１１０…基礎構造物、１１５…積層基礎構造物。

Claims (13)

1. 上面、下面および４つの側面を有する本体と、
   前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、積層された複数の階層部分を含み、
   前記複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含み、
   前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、半導体チップを含み、
   前記第１の種類の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された端面を有する複数の電極を含むが、前記第２の種類の階層部分は、前記半導体チップに接続されると共に前記配線が配置された前記本体の前記少なくとも１つの側面に配置される端面を有する電極を含まず、
   前記配線は、前記複数の電極の端面に接続されていることを特徴とする積層チップパッケージ。
2. 前記第１の種類の階層部分における半導体チップは正常に動作するものであり、前記第２の種類の階層部分における半導体チップは正常に動作しないものであることを特徴とする請求項１記載の積層チップパッケージ。
3. 前記第１の種類の階層部分と第２の種類の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
   前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項１記載の積層チップパッケージ。
4. 上面、下面および４つの側面を有する本体と、
   前記本体の少なくとも１つの側面に配置された配線とを備え、
   前記本体は、積層された複数の階層部分を含み、
   前記複数の階層部分は、いずれも、半導体チップを含み、
   前記複数の階層部分のうちの１つ以上の階層部分は、更に、それぞれ前記半導体チップに接続され、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された端面を有する複数の電極を含み、
   前記配線は、前記複数の電極の端面に接続されている積層チップパッケージを製造する方法であって、
   前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、
   前記複数の基礎構造物を用いて前記本体を作製すると共に、前記本体に対して前記配線を形成して、積層チップパッケージを完成させる工程とを備え、
   前記複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
   互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、配列された複数の半導体チップ予定部を含み、前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する基礎構造物前ウェハを作製する工程と、
   前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
   正常に動作しない半導体チップ予定部に接続されると共に前記配線が配置された前記本体の前記少なくとも１つの側面に配置される端面を有する電極を形成することなく、正常に動作する半導体チップ予定部に接続されるように前記複数の電極を形成する工程とを含むことを特徴とする積層チップパッケージの製造方法。
5. 前記複数の階層部分は、いずれも、更に、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部を含み、
   前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
   前記複数の電極の端面は、それぞれ、前記絶縁部によって囲まれていることを特徴とする請求項４記載の積層チップパッケージの製造方法。
6. 前記複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、更に、前記基礎構造物前ウェハを作製する工程と前記複数の電極を形成する工程との間において、
   前記基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、且つ前記基礎構造物前ウェハの第１の面において開口する１以上の溝を形成する工程と、
   前記１以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成する工程とを含み、
   前記複数の電極を形成する工程において、前記複数の電極は、一部が前記絶縁層の上に配置されるように形成され、
   前記積層チップパッケージを完成させる工程において、前記溝が延びる方向に沿って切断面が形成されるように前記絶縁層を切断し、これにより、前記絶縁層の前記切断面によって前記絶縁部の前記少なくとも１つの端面の一部が形成され、且つ前記複数の電極の端面が露出することを特徴とする請求項５記載の積層チップパッケージの製造方法。
7. 前記積層チップパッケージを完成させる工程は、
   前記複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して、積層基礎構造物を作製する工程と、
   前記積層基礎構造物を切断することによって、前記複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
   前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
   前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記積層チップパッケージが形成されるように、前記本体集合体を切断する工程とを含むことを特徴とする請求項４記載の積層チップパッケージの製造方法。
8. 前記複数の電極を形成する工程は、
   前記複数の電極を形成するために用いられ、全ての半導体チップ予定部に対応する複数の部分を含むフォトレジスト層を形成する工程と、
   フォトリソグラフィにより前記フォトレジスト層をパターニングすることによって、後に前記複数の電極が収容される複数の溝部を有するフレームを形成する工程と、
   前記フレームの複数の溝部内に前記複数の電極を形成する工程とを含むことを特徴とする請求項４記載の積層チップパッケージの製造方法。
9. 前記フレームの複数の溝部内に前記複数の電極を形成する工程では、めっき法によって前記複数の電極を形成することを請求項８記載の積層チップパッケージの製造方法。
10. 前記フレームを形成する工程は、
    前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分には、前記正常に動作しない半導体チップ予定部に接続されると共に前記配線が配置された前記本体の前記少なくとも１つの側面に配置される端面を有する電極に対応する潜像が形成されず、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分には、前記複数の電極に対応した潜像が形成されるように、前記フォトレジスト層の露光を行う露光工程と、
    前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。
11. 前記フォトレジスト層はネガ型であり、
    前記フレームを形成する工程は、
    前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分に対しては、全面的に露光を行い、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分に対しては、前記複数の電極に対応したパターンによる露光を行う露光工程と、
    前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。
12. 前記フォトレジスト層はポジ型であり、
    前記フレームを形成する工程は、
    前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分に対しては露光を行なわず、前記フォトレジスト層のうち、前記正常に動作する半導体チップ予定部に対応する部分に対しては、前記複数の電極に対応したパターンによる露光を行う露光工程と、
    前記露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。
13. 前記フォトレジスト層はネガ型であり、
    前記フレームを形成する工程は、
    前記フォトレジスト層のうち、前記複数の部分の全てに対して、前記複数の電極に対応したパターンによる露光を行う第１の露光工程と、
    前記第１の露光工程の前または後において、前記フォトレジスト層のうち、前記正常に動作しない半導体チップ予定部に対応する部分のみに対して、全面的に露光を行う第２の露光工程と、
    前記第１および第２の露光工程の後で、前記フォトレジスト層を現像する工程とを含むことを特徴とする請求項８記載の積層チップパッケージの製造方法。

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